WO2014054428A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • Patent Document 1 discloses that source and drain electrodes having a structure (Ti / Al / Ti) in which an Al layer is sandwiched between Ti layers are used.
  • An embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to suppress an increase in resistance of a source and a drain electrode in an oxide semiconductor TFT including a source and a drain electrode having a stacked structure,
  • the purpose is to realize desired TFT characteristics.
  • a semiconductor device includes a substrate and a thin film transistor supported by the substrate, and the thin film transistor is formed between an oxide semiconductor layer, a gate electrode, and the gate electrode and the oxide semiconductor layer. And a source electrode and a drain electrode in contact with the oxide semiconductor layer, and the source electrode and the drain electrode are respectively a main layer containing a first metal and the substrate side of the main layer A lower layer comprising a lower metal nitride layer made of a second metal nitride and a lower metal layer made of the second metal in this order from the main layer side, and An upper layer disposed on the opposite side of the main layer from the substrate, the upper metal nitride layer made of the second metal nitride and the upper portion made of the second metal from the main layer side. It has a top layer comprising a genus layer in this order, wherein the first metal is aluminum or copper, the second metal is titanium or molybdenum.
  • the lower metal nitride layer is in contact with the lower surface of the main layer, and the upper metal nitride layer is in contact with the upper surface of the main layer.
  • one of the lower metal layer and the upper metal layer is in contact with the oxide semiconductor layer.
  • the upper layer or the lower layer of the source electrode and the drain electrode includes another metal nitride layer made of a nitride of the second metal, disposed so as to be in contact with the oxide semiconductor layer.
  • another metal nitride layer made of a nitride of the second metal, disposed so as to be in contact with the oxide semiconductor layer.
  • the semiconductor device further includes a first protective layer covering the thin film transistor, the first protective layer is a silicon oxide film, and the upper layer of the source electrode and the drain electrode is formed of the upper metal layer and the first metal layer. And further including another metal nitride layer made of the second metal nitride, the other metal nitride layer being in contact with the first protective layer. .
  • the semiconductor device further includes a first protective layer that covers the thin film transistor, wherein the first protective layer is a silicon oxide film, and the gate electrode is disposed between the substrate and the oxide semiconductor layer.
  • the lower layer of the source electrode and the drain electrode includes a lower metal nitride surface layer made of the second metal nitride and disposed between the lower metal layer and the oxide semiconductor layer.
  • the upper layer of the source electrode and the drain electrode is an upper metal nitride surface layer made of the second metal nitride and disposed between the upper metal layer and the first protective layer. The lower metal nitride surface layer is in contact with the oxide semiconductor layer, and the upper metal nitride surface layer is in contact with the first protective layer.
  • the semiconductor device further includes an etch stop layer covering a channel region of the oxide semiconductor layer.
  • the oxide semiconductor layer is a layer containing an In—Ga—Zn—O-based oxide.
  • the oxide semiconductor layer is a layer containing a crystalline In—Ga—Zn—O-based oxide.
  • the source and drain electrodes are provided with a metal nitride layer between a main layer (Al or Cu layer) and an upper metal layer and a lower metal layer (Ti or Mo layer). .
  • a metal nitride layer between a main layer (Al or Cu layer) and an upper metal layer and a lower metal layer (Ti or Mo layer).
  • the oxidation-reduction reaction between the oxide semiconductor and Ti or Mo can be suppressed.
  • the fluctuation of the threshold value can be suppressed.
  • the source and drain electrodes are in close contact with the protective layer. Yield can be increased by suppressing the deterioration of the property.
  • FIG. 1 is a schematic cross-sectional view of an oxide semiconductor TFT 101 according to a first embodiment.
  • A is a schematic plan view of the semiconductor device (active matrix substrate) 201 of the first embodiment according to the present invention, and (b) and (c) are respectively A-- in the plan view shown in (a). It is sectional drawing along the A 'line and the DD' line.
  • A1) to (f1) and (a2) to (f2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 201, respectively.
  • (G1) to (i1) and (g2) to (i2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 201, respectively.
  • (J1) to (l1) and (j2) to (l2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 201, respectively. It is typical sectional drawing of the oxide semiconductor TFT102 in 2nd Embodiment. It is typical sectional drawing of the oxide semiconductor TFT103 in 3rd Embodiment.
  • (A) is a schematic plan view of a semiconductor device (active matrix substrate) 204 of the fourth embodiment according to the present invention, and (b) and (c) are respectively A-- in the plan view shown in (a). It is sectional drawing along the A 'line and the DD' line.
  • (A) is a schematic plan view of a semiconductor device (active matrix substrate) 205 according to a fourth embodiment of the present invention, and (b) and (c) are respectively A-- in the plan view shown in (a). It is sectional drawing along the A 'line and the DD' line.
  • (A1) to (d1) and (a2) to (d2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 205, respectively.
  • (E1) to (g1) and (e2) to (g2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 205, respectively.
  • (H1) to (j1) and (h2) to (j2) are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 205, respectively.
  • a conventional oxide semiconductor TFT has a structure (Ti or Cu layer) sandwiched between Ti layers for the purpose of suppressing contact resistance between the source and drain electrodes and the oxide semiconductor layer (Ti or Ti).
  • source and drain electrodes with / Al / Ti or Ti / Cu / Ti were used.
  • a metal nitride layer (titanium nitride (TiN) layer or TiN) is formed between the metal layer made of Ti or Mo and the main layer. It has been found that by disposing molybdenum nitride (MoN) layer, it is possible to suppress the occurrence of metal interdiffusion between the main layer and the metal layer, and the present invention has been conceived.
  • TiN titanium nitride
  • MoN molybdenum nitride
  • the semiconductor device of this embodiment includes an oxide semiconductor TFT.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • FIG. 1 is a schematic cross-sectional view of an oxide semiconductor TFT 101 according to this embodiment.
  • the oxide semiconductor TFT 101 includes a gate electrode 3 supported on the substrate 1, a gate insulating layer 4 covering the gate electrode 3, and an oxide semiconductor layer disposed so as to overlap the gate electrode 3 with the gate insulating layer 4 interposed therebetween. 5, and a source electrode 7 and a drain electrode 9.
  • the oxide semiconductor layer 5 has a channel region 5c and a source contact region 5s and a drain contact region 5d located on both sides of the channel region.
  • the source electrode 7 is formed in contact with the source contact region 5s, and the drain electrode 9 is formed in contact with the drain contact region 5d.
  • the source electrode 7 and the drain electrode 9 are formed from the same laminated film.
  • the source electrode 7 in this embodiment includes a main layer 7a containing Al or Cu (hereinafter referred to as “first metal”), an upper layer 7b provided on the upper surface of the main layer 7a, and a lower surface of the main layer 7a. And a lower layer 7c provided on the substrate.
  • the upper layer 7b and the lower layer 7c are respectively a metal nitride layer made of a nitride of Ti or Mo (hereinafter referred to as “second metal”) and a metal layer made of a second metal from the main layer 7a side.
  • second metal a metal nitride layer made of a nitride of Ti or Mo
  • the main layer 7a is an Al layer.
  • the upper layer 7b and the lower layer 7c include a TiN layer and a Ti layer in this order from the main layer 7a side, respectively.
  • the structure of the laminated film may be expressed in order from the film positioned above. According to this, the upper layer 7b is represented as Ti / TiN, and the lower layer 7c is represented as TiN / Ti.
  • the source electrode 7 is electrically connected to the source wiring.
  • the source wiring may be formed from the same laminated conductive film as the source electrode 7.
  • the source electrode 7 is a part of the source wiring and is formed integrally with the source wiring.
  • the drain electrode 9 includes an Al layer or a Cu layer (main layer) 9a, an upper layer 9b provided on the upper surface of the main layer 9a, and a lower layer 9c provided on the lower surface of the main layer 9a. It has a laminated structure including.
  • Each of the upper layer 9b and the lower layer 9c includes a metal nitride layer made of a nitride of Ti or Mo (second metal) and a metal layer made of a second metal in this order from the main layer 9a side. It is a membrane.
  • the main layer 9a is an Al layer.
  • the upper layer 9b has a laminated structure represented by Ti / TiN
  • the lower layer 9c has a laminated structure represented by TiN / Ti.
  • the drain electrode 9 is electrically connected to a pixel electrode (not shown).
  • the metal layer and the metal nitride layer included in the upper layers 7b and 9b may be referred to as an upper metal layer and an upper metal nitride layer, respectively.
  • the metal layer and the metal nitride layer included in the lower layers 7c and 9c may be referred to as a lower metal layer and a lower metal nitride layer, respectively.
  • An etch stop layer 6 covering the channel region 5c of the oxide semiconductor layer 5 may be further provided.
  • the etch stop layer 6 is formed so as to cover the oxide semiconductor layer 5 and the gate insulating layer 4.
  • the etch stop layer 6 is provided with openings that expose the source and drain contact regions 5s and 5d.
  • the etch stop layer 6 may be formed so as to cover substantially the entire substrate.
  • the etch stop layer 6 may be extended to a terminal portion (not shown) on the substrate.
  • the oxide semiconductor TFT 101 may be covered with the first protective layer 11.
  • the first protective layer 11 is provided in contact with the upper surfaces of the source and drain electrodes 7 and 9.
  • TiN metal nitride layer
  • Mo layer metal layer
  • main layer 7a, 9a and a metal layer do not contact, it can suppress that a metal diffuses mutually between a metal layer and main layers 7a, 9a.
  • an increase in resistance of the main layers 7a and 9a of the source and drain electrodes 7 and 9 can be suppressed.
  • the source wiring is formed from the same laminated conductive film as the source electrode 7, an increase in the resistance of the source wiring can be suppressed for the same reason as described above. Therefore, it is possible to suppress deterioration in characteristics (increase in on-resistance) due to increase in resistance of the source and drain electrodes 7 and 9 and the source wiring.
  • a structure for example, TiN / Al / TiN
  • a metal nitride layer TiN or MoN layer
  • the thickness of the TiN layer needs to be increased to, for example, more than 50 nm. Since a metal nitride such as TiN has a large film stress, film deposition is likely to occur when it is deposited on the chamber side wall of a film forming apparatus (for example, a PVD apparatus).
  • the TiN layer only needs to have a thickness that can prevent the diffusion of metal generated between the Ti layer and the Al layer, and should be thinner than the above comparative example. Can do. Therefore, it is possible to suppress problems caused by peeling of the deposited film on the chamber side wall.
  • the oxide semiconductor layer 5 of the oxide semiconductor TFT 101 includes, for example, IGZO.
  • IGZO is an oxide of In (indium), Ga (gallium), and Zn (zinc), and widely includes In—Ga—Zn—O-based oxides.
  • IGZO may be amorphous or crystalline.
  • As the crystalline IGZO layer a crystalline IGZO layer having a c-axis oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of the IGZO layer is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • a layer such as InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), or cadmium oxide (CdO) is used. It may be used.
  • a ZnO layer to which one or a plurality of impurity elements are added among a group 1 element, a group 13 element, a group 14 element, a group 15 element, a group 17 element, or the like may be used.
  • Such a ZnO layer may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • the source and drain electrodes 7 and 9 may be laminated films including other conductive layers in addition to the above-described layers. Even in this case, the effects described above can be obtained if a metal nitride layer is interposed between the metal layer and the main layers 7a and 9a. If the main layers 7a and 9a are in contact with the metal nitride layer, the mutual diffusion between the metal layer and the main layers 7a and 9a can be more effectively suppressed.
  • the first protective layer 11 may be an inorganic insulating layer such as a SiO 2 layer.
  • the first protective layer 11 functions as a passivation layer.
  • the oxide semiconductor TFT 101 shown in FIG. 1 has a bottom gate structure, but may have a top gate structure. In addition, the oxide semiconductor TFT 101 may not include the etch stop layer 6 (channel etch TFT).
  • the structure of the semiconductor device including the oxide semiconductor TFT 101 will be described using an active matrix substrate of a display device as an example.
  • FIG. 2A is a schematic plan view of the semiconductor device (active matrix substrate) 201.
  • FIGS. 2B and 2C are schematic cross-sectional views of the semiconductor device 201, and are cross sections taken along the lines AA ′ and DD ′ in the plan view shown in FIG. 2A, respectively. Is shown.
  • the semiconductor device 201 includes a display area (active area) 120 that contributes to display, and a peripheral area (frame area) 110 located outside the display area 120.
  • a plurality of gate lines G and a plurality of source lines S are formed in the display area 120, and each area surrounded by these lines is a “pixel”.
  • the plurality of pixels are arranged in a matrix.
  • a pixel electrode 10 is formed on each pixel.
  • the pixel electrode 10 is separated for each pixel.
  • an oxide semiconductor TFT 101 is formed near each intersection of the plurality of source lines S and the plurality of gate lines G.
  • the configuration of the oxide semiconductor TFT 101 is the same as the configuration described above with reference to FIG.
  • the source electrode 7 and the drain electrode 9 of each oxide semiconductor TFT 101 are in contact with the oxide semiconductor layer 5 in an opening (contact hole) 50 formed in the etch stop layer 6.
  • the gate electrode 3 of the oxide semiconductor TFT 101 is formed integrally with the gate wiring G using the same conductive film as the gate wiring G.
  • the gate wiring layer includes the gate wiring G and the gate electrode (portion functioning as the gate of the oxide semiconductor TFT 101) 3.
  • a pattern in which the gate electrode 3 and the gate wiring G are integrally formed may be referred to as a “gate wiring G”.
  • the gate wiring G When the gate wiring G is viewed from the normal direction of the substrate, the gate wiring G has a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction. May function as the gate electrode 3.
  • the gate wiring G when viewed from the normal direction of the substrate, has a plurality of straight line portions extending in a predetermined direction with a certain width, and a part of each straight line portion overlaps the channel region of the TFT 101, It may function as the electrode 3.
  • the source electrode 7 and the drain electrode 9 of the oxide semiconductor TFT 101 are formed of the same conductive film as the source wiring S.
  • the source wiring layer includes the source wiring S, the source electrode 7 and the drain electrode 9.
  • the source electrode 7 may be formed integrally with the source line S.
  • the source wiring S may have a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction, and the extending portion may function as the source electrode 7.
  • a common electrode 14 is provided between the pixel electrode 10 and the oxide semiconductor TFT 101 so as to face the pixel electrode 10.
  • a common signal (COM signal) is applied to the common electrode 14.
  • the common electrode 14 has an opening 14p for each pixel.
  • a contact portion between the pixel electrode 10 and the drain electrode 9 of the oxide semiconductor TFT 101 is formed in the opening portion 14p.
  • the pixel electrode 10 and the drain electrode 9 may be connected by a connection layer 15 formed of the same conductive film (transparent conductive film) as the common electrode 14.
  • the common electrode 14 may be formed on substantially the entire display area 120 (excluding the opening 14p described above).
  • a terminal portion 102 for electrically connecting the gate wiring G or the source wiring S and the external wiring is formed.
  • the semiconductor device 201 includes a first protective layer (for example, SiO 2 layer) 11 covering the oxide semiconductor TFT 101 and a second protective layer (for example, a transparent insulating resin layer) formed on the first protective layer 11. ) 13, a common electrode 14 provided on the second protective layer 13, a third protective layer (for example, SiO 2 layer or SiN layer) 17 formed on the common electrode 14, and the pixel electrode 10. I have.
  • the pixel electrode 10 is disposed so as to face the common electrode 14 with the third protective layer 17 interposed therebetween.
  • the pixel electrode 10 and the common electrode 14 are formed of a transparent conductive film such as IZO or ITO, for example.
  • An opening 14p is formed in the common electrode 14.
  • a contact hole 46 reaching at least a part of the drain electrode 9 is formed in the first protective layer 11 and the second protective layer 13 in the opening 14p.
  • a connection layer 15 formed of the same conductive film as the common electrode 14 and electrically separated from the common electrode 14 may be formed in the opening 14p.
  • the connection layer 15 is in contact with the drain electrode 9 in the contact hole 46.
  • the opening 14 p and the connection layer 15 are disposed so as to overlap at least part of the drain electrode 9 when viewed from the normal direction of the substrate.
  • a contact hole 48 is formed in the third protective layer 17.
  • the contact hole 48 is disposed in the opening 14 p of the common electrode 14. Therefore, the side surface of the common electrode 14 on the opening 14 p side is covered with the third protective layer 17 and is not exposed to the side wall of the contact hole 48. Further, at least a part of the contact hole 48 is disposed so as to overlap the contact hole 46.
  • the contact hole 46 is disposed inside the contact hole 48 (see FIG. 2A). As a result, the area required for the contact can be reduced.
  • a part of the pixel electrode 10 is also formed in the contact holes 46 and 48, and is electrically connected to the drain electrode 9 through the connection layer 15.
  • the structure for connecting the drain electrode 9 and the pixel electrode 10 is not limited to the structure shown in the figure.
  • the pixel electrode 10 and the drain electrode 9 may be brought into direct contact without providing the connection layer 15.
  • the connection layer 15 when the connection layer 15 is provided, the connection between the pixel electrode 10 and the drain electrode 9 can be more reliably ensured by the connection layer 15 even if the pixel electrode 10 is disconnected in the contact holes 46 and 48. Therefore, a highly reliable contact portion having a redundant structure can be formed.
  • a capacitor having the third protective layer 17 as a dielectric layer is formed in a portion where the pixel electrode 10 and the common electrode 14 overlap.
  • This capacity can function as an auxiliary capacity (transparent auxiliary capacity) in the display device.
  • An auxiliary capacity having a desired capacity can be obtained by appropriately adjusting the material and thickness of the third protective layer 17 and the area of the portion where the capacity is formed. For this reason, it is not necessary to separately form an auxiliary capacitor in the pixel using, for example, the same metal film as the source wiring. Accordingly, it is possible to suppress a decrease in the aperture ratio due to the formation of the auxiliary capacitor using the metal film.
  • the terminal portion 102 includes a lower conductive layer 3t formed on the substrate 1, a gate insulating layer 4, an etch stop layer 6, a first protective layer 11, and a second protective layer extending to cover the lower conductive layer 3t. 13 and the third protective layer 17, an upper conductive layer 14 t formed from the same conductive film as the common electrode 14, and an external connection layer 10 t formed from the same conductive film as the pixel electrode 10.
  • the upper conductive layer 14 t is in contact with the lower conductive layer 3 t in the opening 52 formed in the gate insulating layer 4, the etch stop layer 6, the first protective layer 11, and the second protective layer 13.
  • the external connection layer 10 t is in contact with the upper conductive layer 14 t in the opening 52 and in the opening 54 provided in the third protective layer 17.
  • the highly reliable terminal portion 102 having a redundant structure can be formed by interposing the upper conductive layer 14t between the external connection layer 10t and the lower conductive layer 3t.
  • the lower conductive layer 3t is formed of the same conductive film as that of the gate electrode 3, for example.
  • the lower conductive layer 3t may be connected to the gate wiring G (gate terminal portion). Alternatively, it may be connected to the source wiring S (source terminal portion).
  • the configuration of the semiconductor device 201 of this embodiment is not limited to the configuration shown in FIG.
  • the display mode of the display device to which the semiconductor device 201 is applied can be changed as appropriate.
  • each pixel electrode 10 preferably has a plurality of slit-shaped openings.
  • the common electrode 14 is disposed at least under the slit-like opening of the pixel electrode 10, it functions as a counter electrode of the pixel electrode and can apply a lateral electric field to the liquid crystal molecules.
  • the common electrode 14 occupies substantially the entire pixel (other than the opening 14p). Thereby, the area of the portion where the pixel electrode 10 and the common electrode 14 overlap can be increased, so that the area of the auxiliary capacitor can be increased.
  • the semiconductor device 201 of this embodiment can also be applied to a display device in an operation mode other than the FFS mode.
  • the present invention may be applied to a vertical electric field drive display device such as a VA mode.
  • the common electrode 14 and the third protective layer 17 may not be provided.
  • a transparent conductive layer that functions as an auxiliary capacitance electrode may be provided to face the pixel electrode 10 to form a transparent auxiliary capacitance in the pixel.
  • ⁇ Method for Manufacturing Semiconductor Device 201> 3 to 5 are process cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 201, in which (a1) to (l1) are TFT formation regions, and (a2) to (l2) are The cross-sectional structure of the terminal portion formation region is shown.
  • a metal film for gate wiring (not shown) (thickness: for example, 50 nm to 500 nm) is formed on the substrate 1 by sputtering or the like.
  • a gate wiring layer is formed by patterning the metal film for gate wiring.
  • the TFT gate electrode 3 is formed integrally with the gate wiring in the TFT formation region, and the terminal portion formation region has a lower portion of the terminal portion 102.
  • Conductive layer 3t is formed.
  • the patterning is performed by forming a resist mask (not shown) by a known photolithography method, and then removing a portion of the gate wiring metal film that is not covered with the resist mask. After patterning, the resist mask is removed.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a laminated film of molybdenum niobium (MoNb) / aluminum (Al) is used as the metal film for the gate wiring.
  • the material for the metal film for gate wiring is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • the gate insulating layer 4 is formed so as to cover the gate wiring layer (the gate electrode 3, the lower conductive layer 3t, and the gate wiring).
  • the gate insulating layer 4 can be formed by a CVD method or the like.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 4 may have a stacked structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed.
  • an oxygen-containing layer eg, an oxide layer such as SiO 2
  • oxygen vacancies are generated in the oxide semiconductor layer.
  • oxygen vacancies can be recovered by oxygen contained in the oxide layer, oxygen vacancies in the oxide semiconductor layer can be effectively reduced.
  • an oxide semiconductor layer 5 is formed on the gate insulating layer 4 in the TFT formation region.
  • an oxide semiconductor film with a thickness of, for example, 30 nm to 200 nm is formed on the gate insulating layer 4 by a sputtering method.
  • the oxide semiconductor film is patterned by photolithography to obtain the oxide semiconductor layer 5.
  • at least a part of the oxide semiconductor layer 5 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 4 interposed therebetween.
  • the oxide semiconductor layer 5 is formed by patterning an In—Ga—Zn—O-based amorphous oxide semiconductor film (thickness: for example, 50 nm) containing In, Ga, and Zn at a ratio of 1: 1: 1. Form.
  • an etch stop (thickness: for example, 30 nm or more and 200 nm or less) 6 is formed on the oxide semiconductor layer 5 and the gate insulating layer 4.
  • the etch stop layer 6 may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof.
  • a silicon oxide film (SiO 2 film) having a thickness of, for example, 100 nm is formed by a CVD method.
  • etch stop layer 6 By forming the etch stop layer 6, process damage generated in the oxide semiconductor layer 5 can be reduced. In addition, when an oxide film such as a SiOx film (including a SiO 2 film) is used as the etch stop layer 6, oxygen vacancies are generated by oxygen contained in the oxide film when oxygen vacancies are generated in the oxide semiconductor layer 5. Therefore, oxidation deficiency in the oxide semiconductor layer 5 can be reduced more effectively.
  • an oxide film such as a SiOx film (including a SiO 2 film) is used as the etch stop layer 6
  • oxygen vacancies are generated by oxygen contained in the oxide film when oxygen vacancies are generated in the oxide semiconductor layer 5. Therefore, oxidation deficiency in the oxide semiconductor layer 5 can be reduced more effectively.
  • the etch stop layer 6 and the gate insulating layer 4 are etched using a resist mask (not shown).
  • the etching conditions are selected according to the material of each layer so that the etch stop layer 6 and the gate insulating layer 4 are etched and the oxide semiconductor layer 5 is not etched.
  • the etching conditions here include the type of etching gas, the temperature of the substrate 1, the degree of vacuum in the chamber, and the like when dry etching is used. When wet etching is used, the type of etching solution, etching time, and the like are included.
  • openings 50 are formed in the etch stop layer 6 so as to expose both sides of the oxide semiconductor layer 5 as a channel region. .
  • the oxide semiconductor layer 5 functions as an etch stop.
  • the etch stop layer 6 may be patterned so as to cover at least a region to be a channel region.
  • the etch stop layer 6 and the gate insulating layer 4 are etched together (GI / ES simultaneous etching), the etch stop layer 6 and the gate.
  • An opening 51 is formed in the insulating layer 4 to expose the lower conductive layer 3t.
  • a metal film for source wiring (thickness: for example, 50 nm or more and 500 nm or less) is formed on the etch stop layer 6 and in the openings 50 and 51.
  • the source wiring metal film is formed by, for example, sputtering.
  • a laminated film in which a Ti film, a TiN film, an Al film, a TiN film, and a Ti film are stacked in this order from the oxide semiconductor layer 5 side is formed as the source wiring metal film.
  • the thickness of the Al film serving as the main layer is, for example, not less than 100 nm and not more than 400 nm.
  • the thickness of the TiN film is preferably set to be smaller than the thickness of the Ti film. More preferably, it is set to less than 1 ⁇ 2 of the thickness of the Ti film.
  • the film stress of the deposited film deposited on the chamber side wall of the film forming apparatus for example, PVD apparatus
  • the thicknesses of the TiN films formed on the upper layer and the lower layer are, for example, 5 nm or more and 50 nm or less, respectively.
  • the thickness of the TiN film is 5 nm or more, metal diffusion between the Ti film and the Al film can be more effectively suppressed. Moreover, if the thickness of the TiN film is 50 nm or less, the problem of film peeling as described above can be suppressed.
  • the thicknesses of the Ti films formed on the upper layer and the lower layer of the main layer are, for example, 50 nm or more and 200 nm or less, respectively.
  • a Cu film may be used instead of the Al film as the main layer
  • a Mo film and a MoN film may be used instead of the Ti film and the TiN film as the metal film and the metal nitride film in the upper layer and the lower layer.
  • the thickness range of the metal layer and the metal nitride film in the main layer, the upper layer and the lower layer may be the same as the above range.
  • the source electrode 7 and the drain electrode 9 are formed in the TFT formation region.
  • the metal film for source wiring is removed.
  • the source electrode 7 and the drain electrode 9 are connected to the oxide semiconductor layer 5 in the opening 50, respectively.
  • a portion in contact with the source electrode 7 is a source contact region, and a portion in contact with the drain electrode 9 is a drain contact region. In this way, the oxide semiconductor TFT 101 is obtained.
  • the first protective layer 11 is formed so as to cover the oxide semiconductor TFT101.
  • an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film
  • Passivation film can be used as the first protective layer 11, a SiO 2 layer having a thickness of, for example, 200 nm is formed by, eg, CVD.
  • heat treatment annealing
  • oxygen vacancies may occur in the oxide semiconductor layer 5 (particularly in the channel region). For this reason, the conductivity of the channel region is high, and if the TFT is completed in this state, off-leakage current is large and there is a possibility that desired characteristics cannot be realized.
  • the channel region of the oxide semiconductor layer 5 is oxidized, so that oxygen vacancies in the channel region can be reduced, and desired TFT characteristics can be realized.
  • the temperature of the heat treatment is not particularly limited, but is, for example, 250 ° C. or higher and 450 ° C. or lower. Depending on the material of the second protective layer 13, the heat treatment may be performed after the second protective layer 13 is formed.
  • Ti is converted into an Al layer at the interface between the Ti layer and the Al layer by this heat treatment.
  • Al diffused into the Ti layer and the purity of the Al layer was lowered.
  • the TiN layer is provided between the Al layer (or Cu layer) and the Ti layer, the mutual diffusion between Ti and Al can be suppressed, so that the above-described problems are suppressed. be able to.
  • the second protective layer 13 is formed on the first protective layer 11.
  • the second protective layer 13 is obtained, for example, by forming an organic insulating film and patterning it.
  • a positive type photosensitive resin film having a thickness of, for example, 2000 nm is used as the second protective layer 13.
  • the second protective layer 13 is an opening that exposes the first protective layer 11 in a portion of the second protective layer 13 located above the drain electrode 9. 46 '.
  • an opening 52 ′ that exposes the first protective layer 11 is formed in a portion of the second protective layer 13 that is located above the opening 51.
  • the material of these protective layers 11 and 13 is not limited to the said material. What is necessary is just to select the material and etching conditions of each protective layer 11 and 13 so that the 2nd protective layer 13 can be etched, without etching the 1st protective layer 11. Therefore, the second protective layer 13 may be an inorganic insulating layer, for example.
  • the first protective layer 11 is removed by etching.
  • an opening 46 exposing the surface of the drain electrode 9 is obtained in the TFT formation region.
  • an opening 52 that exposes the surface of the lower conductive layer 3t is obtained in the terminal portion formation region.
  • a transparent conductive film (not shown) is formed on the second protective layer 13 and in the openings 46 and 52 by sputtering, for example, and patterned.
  • Known photolithography can be used for the patterning.
  • the common electrode 14 and the connection layer 15 in contact with the drain electrode 9 in the opening 46 are obtained in the TFT formation region.
  • the common electrode 14 may be formed so as to cover substantially the entire display area.
  • the connection layer 15 is disposed in the opening 46 and on the peripheral edge of the opening 46, and is separated from the common electrode 14. Further, as shown in FIG. 5 (j2), in the terminal portion formation region, an upper conductive layer 14t in contact with the lower conductive layer 3t in the opening 52 is obtained.
  • an ITO (indium tin oxide) film (thickness: 50 nm or more and 200 nm or less), an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • the third protective layer 17 is formed by, for example, the CVD method so as to cover the entire surface of the substrate 1.
  • a resist mask (not shown) is formed on the third protective layer 17, and the third protective layer 17 is etched.
  • an opening 48 exposing the connection layer 15 and an opening 54 exposing the upper conductive layer 14t are formed in the third protective layer 17. .
  • the opening 48 is disposed so as to overlap the opening 46, and the opening 46 and 48 constitute a contact hole CH 1.
  • the opening 54 is disposed so as to overlap the opening 52 and the openings 52 and 54 constitute a contact hole CH2.
  • the third protective layer 17 is not particularly limited, and for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) A film or the like can be used as appropriate.
  • the third protective layer 17 is also used as a capacitor insulating film constituting an auxiliary capacitor, the material and thickness of the third protective layer 17 are appropriately selected so that a predetermined capacitor CCS is obtained. It is preferable to select.
  • a transparent conductive film (not shown) is formed on the third protective layer 17 in the contact holes CH1 and CH2 by sputtering, for example, and patterned.
  • Known photolithography can be used for the patterning.
  • the pixel electrode 10 and the external connection layer 10t are obtained from the transparent conductive film.
  • the pixel electrode 10 is in contact with the connection layer 15 in the contact hole CH ⁇ b> 1 and is connected to the drain electrode 9 through the connection layer 15.
  • the external connection layer 10t is in contact with the upper conductive layer 14t in the contact hole CH2, and is connected to the lower conductive layer 3t through the upper conductive layer 14t.
  • at least a part of the pixel electrode 10 is disposed so as to overlap the common electrode 14 with the third protective layer 17 interposed therebetween, thereby forming a transparent auxiliary capacitor. In this way, the semiconductor device 201 is manufactured.
  • an ITO (indium / tin oxide) film (thickness: 50 nm or more and 150 nm or less), an IZO film, a ZnO film (zinc oxide film), or the likecan be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • the layer located on the oxide semiconductor layer side of the lower and upper layers of the source and drain electrodes further includes another metal nitride layer between the metal layer and the oxide semiconductor layer. This is different from the above-described oxide semiconductor TFT 101 (FIG. 1).
  • FIG. 6 is a cross-sectional view illustrating an oxide semiconductor TFT 102 according to the second embodiment of the invention.
  • the lower layers 7c and 9c of the source electrode and the drain electrode further include a TiN layer on the side opposite to the main layers 7a and 9a of the Ti layer. Therefore, the lower layers 7c and 9c are laminated films including a TiN layer, a Ti layer, and a TiN layer in this order from the main layers 7a and 9a side. That is, it has a three-layer structure of TiN / Ti / TiN. In this example, the TiN layer on the opposite side to the main layers 7 a and 9 a of the Ti layer is the lowest layer and is in contact with the oxide semiconductor layer 5. Other configurations are the same as those of the oxide semiconductor TFT 101.
  • the present embodiment similarly to the first embodiment, it is possible to suppress the mutual diffusion of metal between the Ti layer and the main layers 7a and 9a, and to suppress the increase in resistance of the source and drain electrodes. it can. In addition, as described below, an effect of suppressing fluctuations in the threshold value of the TFT can be obtained.
  • the TiN layer is provided between the Ti layer and the oxide semiconductor layer 5
  • the oxidation-reduction reaction between Ti and the oxide semiconductor can be suppressed.
  • oxygen vacancies generated in the oxide semiconductor can be reduced, so that desired TFT characteristics can be more reliably realized by suppressing variations in the TFT threshold value due to oxygen vacancies in the oxide semiconductor layer 5 (channel region 5c). .
  • an oxide semiconductor TFT when the Ti layer and the oxide semiconductor layer of the source and drain electrodes are arranged in contact with each other, a reaction layer is formed at the interface between the oxide semiconductor layer and the Ti layer. It is known that contact resistance can be reduced. Based on such conventional knowledge, it is preferable to arrange the Ti layer and the oxide semiconductor layer in contact with each other, and no other layer that does not form a reaction layer is interposed between these layers. . On the other hand, in the embodiment of the present invention, a structure in which the reaction layer is difficult to be formed is adopted contrary to the conventional technical common sense. Thereby, the fluctuation
  • Ti was used as the second metal, but the same effect can be obtained by using Mo instead.
  • a MoN / Mo / MoN laminated film may be used as the lower layers 7c and 9c. Further, the lowermost MoN film may be disposed so as to be in contact with the oxide semiconductor layer 5. Furthermore, Cu may be used instead of Al as the first metal contained in the main layers 7a and 9a.
  • the lower layers 7c and 9c of the source and drain electrodes may have a conductive layer other than the above. Even in this case, a metal nitride layer (TiN or MoN layer) made of a second metal nitride is interposed between the metal layer (Ti or Mo layer) made of the second metal and the oxide semiconductor layer 5. If it does, the effect mentioned above can be acquired.
  • the oxide semiconductor TFT of this embodiment may have a top gate structure, and may have a structure in which the upper surfaces of the source and drain electrodes 7 and 9 are in contact with the oxide semiconductor layer.
  • the upper layers 7b, 9b of the source and drain electrodes further include a metal nitride layer (here, TiN layer) on the opposite side of the main layer 7a, 9a of the metal layer (here, Ti layer). If the layer is in contact with the oxide semiconductor layer 5, the above-described effects can be obtained.
  • the oxide semiconductor TFT 103 may not include the etch stop layer 6 (channel etch type TFT).
  • the manufacturing method of the oxide semiconductor TFT 102 of the present embodiment is the same as that described above with reference to FIGS. 3 to 5 except that the stacked films for forming the source and drain electrodes 7 and 9 are different. This is the same as the manufacturing method. Therefore, description of the manufacturing method and process drawings are omitted.
  • the oxide semiconductor TFT of this embodiment has the above-described oxide semiconductor TFT 101 (above) in that the upper layer of the source and drain electrodes further includes another metal nitride layer between the metal layer and the first protective layer. Different from FIG.
  • FIG. 7 is a cross-sectional view of the oxide semiconductor TFT 103 according to the third embodiment of the present invention.
  • the upper layers 7b and 9b of the source electrode and the drain electrode further include a TiN layer on the side opposite to the main layers 7a and 9a of the Ti layer. Therefore, the upper layers 7b and 9b are laminated films including a TiN layer, a Ti layer, and a TiN layer in this order from the main layers 7a and 9a side. That is, it has a three-layer structure of TiN / Ti / TiN. In this example, the uppermost TiN layer of the upper layers 7 b and 9 b is in contact with the first protective layer 11.
  • the first protective layer 11 is an oxide insulating film (here, a silicon oxide film). Other configurations are the same as those of the oxide semiconductor TFT 101.
  • a laminated film having a three-layer structure of, for example, Ti / Al / Ti is used as the source and drain electrodes.
  • a protective layer and a Ti layer covering the TFT are used. And is touching.
  • an oxide insulating film such as a silicon oxide film is used as the protective layer.
  • a heat treatment for example, 200 ° C. or higher
  • the surface of the Ti layer is oxidized by an oxidation-reduction reaction between the Ti layer and the oxide insulating film.
  • the adhesion between the source and drain electrodes and the protective layer is lowered, the protective layer is peeled off, and the yield may be reduced.
  • the TiN layer is provided between the Ti layer and the first protective layer 11, the oxidation-reduction reaction between Ti and the oxide semiconductor can be suppressed. As a result, it is possible to suppress a decrease in the adhesion between the first protective layer and the source and drain electrodes and increase the yield.
  • Ti was used as the second metal, but the same effect can be obtained by using Mo instead.
  • a MoN / Mo / MoN laminated film may be used as the upper layers 7 b and 9 b, and the uppermost MoN film may be disposed in contact with the first protective layer 11.
  • Cu may be used instead of Al as the first metal contained in the main layers 7a and 9a.
  • the lower layers 7c and 9c of the source and drain electrodes may have a conductive layer other than the above. Even in that case, a metal nitride layer (TiN or MoN layer) made of a second metal nitride is interposed between the metal layer (Ti or Mo layer) made of the second metal and the first protective layer 11. If it does, the effect mentioned above can be acquired. Furthermore, the oxide semiconductor TFT of this embodiment may have a top gate structure. In addition, the oxide semiconductor TFT 103 may not include the etch stop layer 6 (channel etch type TFT).
  • the manufacturing method of the oxide semiconductor TFT 103 according to this embodiment is the same as that described above with reference to FIGS. 3 to 5 except that the stacked films for forming the source and drain electrodes 7 and 9 are different. This is the same as the manufacturing method. Therefore, description of the manufacturing method and process drawings are omitted.
  • the semiconductor device of this embodiment further includes a metal nitride layer (also referred to as a lower metal nitride surface layer) in which the lower layer of the source and drain electrodes is disposed between the lower metal layer and the oxide semiconductor layer,
  • a metal nitride layer also referred to as a lower metal nitride surface layer
  • the upper layer of the source and drain electrodes further includes a metal nitride layer (also referred to as an upper metal nitride surface layer) disposed between the upper metal layer and the first protective layer.
  • a metal nitride layer also referred to as a lower metal nitride surface layer
  • FIG. 8A is a plan view of a semiconductor device (active matrix substrate) including the oxide semiconductor TFT 104 of this embodiment.
  • FIGS. 8B and 8C are cross-sectional views taken along lines A-A ′ and D-D ′ of FIG. 8A, respectively.
  • the same components as those in FIG. 8 the same components as those in FIG. 8
  • the upper layers 7b, 9b and the lower layers 7c, 9c of the source and drain electrodes 7, 9 all have a three-layer structure of TiN / Ti / TiN.
  • the TiN layer that is the uppermost layer of the upper layers 7 b and 9 b may be in contact with the first protective layer 11.
  • the TiN layer that is the lowermost layer of the lower layers 7 c and 9 c may be in contact with the oxide semiconductor layer 5.
  • An oxide insulating film here, a silicon oxide film
  • Other configurations are the same as those of the oxide semiconductor TFT 101.
  • the present embodiment similarly to the first embodiment, it is possible to suppress the mutual diffusion of metal between the Ti layer and the main layers 7a and 9a, and to suppress the increase in resistance of the source and drain electrodes. it can. Further, as in the second embodiment, since the TiN layer is provided between the oxide semiconductor layer 5 and the Ti layer, the oxidation-reduction reaction between the oxide semiconductor and Ti can be suppressed, and the fluctuation of the threshold value can be reduced. Can be suppressed. Further, since the TiN layer is provided between the first protective layer 11 and the Ti layer as in the third embodiment, the adhesion between the first protective layer 11 and the source and drain electrodes 7 and 9 is improved. Reduction can be suppressed.
  • the oxide semiconductor TFT of this embodiment may have a top gate structure.
  • the oxide semiconductor TFT 104 may not include the etch stop layer 6 (channel etch type TFT).
  • the manufacturing method of the semiconductor device 204 according to the fourth embodiment is similar to that of the semiconductor device 201 described above with reference to FIGS. 3 to 5 except that the stacked films for forming the source and drain electrodes 7 and 9 are different. This is the same as the manufacturing method. Therefore, description of the manufacturing method and process drawings are omitted.
  • FIG. 9A is a plan view of a semiconductor device (active matrix substrate) 205 including the oxide semiconductor TFT 105 of this embodiment.
  • FIGS. 9B and 9C are cross-sectional views taken along the lines AA ′ and DD ′ in FIG. 9A, respectively. In FIG. 9, the same components as those in FIG.
  • the oxide semiconductor TFT 105 is a channel etch type TFT (without the etch stop layer 6), and is different from the oxide semiconductor TFTs 101 to 104 described above.
  • the source and drain electrodes 7 and 9 of the oxide semiconductor TFT 105 are the same as the structure of the source and drain electrodes 7 and 9 of the oxide semiconductor TFT 104 in the fourth embodiment, for example. That is, the upper layers 7b and 9b and the lower layers 7c and 9c of the source and drain electrodes 7 and 9 have a three-layer structure of TiN / Ti / TiN or MoN / Mo / MoN. Therefore, similarly to the fourth embodiment, it is possible to suppress the mutual diffusion of metals between the Ti or Mo layer and the main layers 7a and 9a, and it is possible to suppress an increase in resistance of the source and drain electrodes.
  • the oxidation-reduction reaction between the oxide semiconductor and Ti or Mo can be suppressed, and variation in threshold value can be suppressed. Furthermore, it is possible to suppress a decrease in adhesion between the first protective layer 11 and the source and drain electrodes 7 and 9.
  • the contact area between the source and drain electrodes 7 and 9 and the oxide semiconductor layer 5 is larger than that of the channel stop type oxide semiconductor TFT (FIG. 2), the oxide semiconductor and Ti or By suppressing the redox reaction with Mo, a more remarkable effect can be obtained.
  • ⁇ Method for Manufacturing Semiconductor Device 205> 10 to 12 are process cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 205.
  • (a1) to (j1) are TFT formation regions
  • (a2) to (j2) are The cross-sectional structure of the terminal portion formation region is shown.
  • the gate electrode 3, the lower conductive layer 3t of the terminal portion 102, the gate insulating layer 4 and the oxide semiconductor layer are formed on the substrate 1. 5 is formed. These layers are formed by the same method as described above with reference to FIGS. 3 (a1) to (c1) and (a2) to (c2).
  • a metal film for source wiring (thickness: for example, 50 nm to 500 nm) is formed on the oxide semiconductor layer 5 and the gate insulating layer 4 by, for example, sputtering.
  • a laminated film in which a TiN film, a Ti film, a TiN film, an Al film, a TiN film, a Ti film, and a TiN film are stacked in this order from the oxide semiconductor layer 5 side is formed as the metal film for the source wiring.
  • the thickness of each film constituting the laminated film may be set within the thickness range described in the first embodiment.
  • a source wiring layer including the source electrode 7, the drain electrode 9, and the source wiring is formed.
  • the source wiring layer is not formed in the terminal portion formation region.
  • the source electrode 7 and the drain electrode 9 are disposed so as to be in contact with the surface of the oxide semiconductor layer 5.
  • a portion in contact with the source electrode 7 is a source contact region
  • a portion in contact with the drain electrode 9 is a drain contact region.
  • a portion which is located between the source contact region and the drain contact region and is not in contact with any electrode becomes a channel region. In this way, an oxide semiconductor TFT 105 is obtained.
  • FIG. 11 (e1) to FIG. 12 (j1) and FIG. 11 (e2) to FIG. 12 (j2) are performed as shown in FIG. 4 (g1) to FIG. 6 (l1) and FIG. Since this is the same as the process described above with reference to 6 (l2), the description is omitted.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers,
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers
  • the present invention is also applied to various electronic devices such as semiconductor memories.
  • Gate electrode 4 Gate insulating layer 5 Oxide semiconductor layer (active layer) 5s source contact region 5d drain contact region 5c channel region 6 channel stop layer 7 source electrode 9 drain electrode 7a, 9a main layer 7b, 9b upper layer 7c, 9c lower layer 11, 13 protective layer 14 common electrode 15 connection layer 101, 102, 103 , 104, 105 Oxide semiconductor TFT 201, 204, 205 Semiconductor device

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Abstract

　半導体装置（２０１）は、酸化物半導体層（５）を有する薄膜トランジスタ（１０１）を備え、薄膜トランジスタ（１０１）のソース電極（７）およびドレイン電極（９）は、それぞれ、第１の金属を含む主層（７ａ、９ａ）、主層の基板側に配置された下層（７ｃ、９ｃ）であって、主層側から、第２の金属の窒化物からなる下部金属窒化物層と、第２の金属からなる下部金属層とをこの順で含む下層（７ｃ、９ｃ）、および、主層の基板と反対側に配置された上層（７ｂ、９ｂ）であって、主層側から、第２の金属の窒化物からなる上部金属窒化物層と、第２の金属からなる上部金属層とをこの順で含む上層（７ｂ、９ｂ）を有しており、第１の金属はアルミニウムまたは銅であり、第２の金属はチタンまたはモリブデンである。

Description

半導体装置
　本発明は、酸化物半導体を用いて形成された半導体装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴでは、ソースおよびドレイン電極をアルミニウム（Ａｌ）層または銅（Ｃｕ）層で形成すると、Ａｌ層またはＣｕ層と酸化物半導体層との間で接触抵抗が高くなるという問題がある。この問題を解決するために、Ａｌ層またはＣｕ層と酸化物半導体層との間にＴｉ層を形成することが開示されている（例えば特許文献１）。また、特許文献２には、Ａｌ層をＴｉ層で狭持した構造（Ｔｉ／Ａｌ／Ｔｉ）を有するソースおよびドレイン電極を用いることが開示されている。
特開２０１０－１２３９２３号公報 特開２０１０－１２３７４８号公報
　本発明者が検討したところ、ＣｕまたはＡｌ層の表面にＴｉ層を形成した構造のソースおよびドレイン電極を用いる場合、ソースおよびドレイン電極を形成した後に行われる熱処理工程において、ソースおよびドレイン電極や配線の抵抗が上昇するおそれがあることを見出した。この結果、所望のＴＦＴ特性を実現することが困難となる可能性がある。また、Ｔｉ層に代わってＭｏ層を用いた場合でも同様の問題がある。詳細については後述する。
　本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、積層構造を有するソースおよびドレイン電極を備えた酸化物半導体ＴＦＴにおいて、ソースおよびドレイン電極の抵抗の上昇を抑制し、所望のＴＦＴ特性を実現することにある。
　本発明による実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備え、前記薄膜トランジスタは、酸化物半導体層、ゲート電極、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と接するソース電極およびドレイン電極を含み、前記ソース電極および前記ドレイン電極は、それぞれ、第１の金属を含む主層、前記主層の前記基板側に配置された下層であって、前記主層側から、第２の金属の窒化物からなる下部金属窒化物層と、前記第２の金属からなる下部金属層とをこの順で含む下層、および、前記主層の前記基板と反対側に配置された上層であって、前記主層側から、前記第２の金属の窒化物からなる上部金属窒化物層と、前記第２の金属からなる上部金属層とをこの順で含む上層を有しており、前記第１の金属はアルミニウムまたは銅であり、前記第２の金属はチタンまたはモリブデンである。
　ある実施形態において、前記下部金属窒化物層は前記主層の下面と接しており、前記上部金属窒化物層は前記主層の上面と接している。
　ある実施形態において、前記下部金属層および前記上部金属層のいずれか一方は、前記酸化物半導体層と接している。
　ある実施形態において、前記ソース電極および前記ドレイン電極の前記上層または前記下層は、前記酸化物半導体層と接するように配置された、前記第２の金属の窒化物からなる他の金属窒化物層をさらに含む。
　ある実施形態において、前記薄膜トランジスタを覆う第１の保護層をさらに備え、前記第１の保護層はシリコン酸化膜であり、前記ソース電極および前記ドレイン電極の前記上層は、前記上部金属層と前記第１の保護層との間に配置された、前記第２の金属の窒化物からなる他の金属窒化物層をさらに含み、前記他の金属窒化物層は前記第１の保護層と接している。
　ある実施形態において、前記薄膜トランジスタを覆う第１の保護層をさらに備え、前記第１の保護層はシリコン酸化膜であり、前記ゲート電極は、前記基板と前記酸化物半導体層との間に配置されており、前記ソース電極および前記ドレイン電極の前記下層は、前記下部金属層と前記酸化物半導体層との間に配置された、前記第２の金属の窒化物からなる下部金属窒化物表面層をさらに含み、前記ソース電極および前記ドレイン電極の前記上層は、前記上部金属層と前記第１の保護層との間に配置された、前記第２の金属の窒化物からなる上部金属窒化物表面層をさらに含み、前記下部金属窒化物表面層は前記酸化物半導体層と接し、前記上部金属窒化物表面層は前記第１の保護層と接している。
　ある実施形態において、前記酸化物半導体層のチャネル領域を覆うエッチストップ層をさらに有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む層である。
　ある実施形態において、前記酸化物半導体層は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む層である。
　本発明による一実施形態の半導体装置では、ソースおよびドレイン電極は、主層（ＡｌまたはＣｕ層）と、上部金属層および下部金属層（ＴｉまたはＭｏ層）との間に金属窒化物層を設ける。これにより、主層と上部金属層および下部金属層との間で金属が相互に拡散することを抑制できるので、ソースおよびドレイン電極の抵抗の上昇を抑えることができる。
　また、上部金属層または下部金属層と酸化物半導体層との間に他の金属窒化物層を配置する場合には、酸化物半導体とＴｉまたはＭｏとの酸化還元反応を抑えることができ、ＴＦＴの閾値の変動を抑制できる。
　さらに、上部金属層と、酸化シリコン（ＳｉＯ2）層などの絶縁酸化物からなる保護層との間に他の金属窒化物層を配置する場合には、ソースおよびドレイン電極と保護層との密着性の低下を抑えて、歩留まりを高めることができる。
第１の実施形態における酸化物半導体ＴＦＴ１０１の模式的な断面図である。 （ａ）は、本発明による第１の実施形態の半導体装置（アクティブマトリクス基板）２０１の模式的な平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示す平面図のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面図である。 （ａ１）～（ｆ１）および（ａ２）～（ｆ２）は、それぞれ、半導体装置２０１の製造方法の一例を説明するための工程断面図である。 （ｇ１）～（ｉ１）および（ｇ２）～（ｉ２）は、それぞれ、半導体装置２０１の製造方法の一例を説明するための工程断面図である。 （ｊ１）～（ｌ１）および（ｊ２）～（ｌ２）は、それぞれ、半導体装置２０１の製造方法の一例を説明するための工程断面図である。 第２の実施形態における酸化物半導体ＴＦＴ１０２の模式的な断面図である。 第３の実施形態における酸化物半導体ＴＦＴ１０３の模式的な断面図である。 （ａ）は、本発明による第４の実施形態の半導体装置（アクティブマトリクス基板）２０４の模式的な平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示す平面図のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面図である。 （ａ）は、本発明による第４の実施形態の半導体装置（アクティブマトリクス基板）２０５の模式的な平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示す平面図のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面図である。 （ａ１）～（ｄ１）および（ａ２）～（ｄ２）は、それぞれ、半導体装置２０５の製造方法の一例を説明するための工程断面図である。 （ｅ１）～（ｇ１）および（ｅ２）～（ｇ２）は、それぞれ、半導体装置２０５の製造方法の一例を説明するための工程断面図である。 （ｈ１）～（ｊ１）および（ｈ２）～（ｊ２）は、それぞれ、半導体装置２０５の製造方法の一例を説明するための工程断面図である。
　上述したように、従来の酸化物半導体ＴＦＴでは、ソースおよびドレイン電極と酸化物半導体層との接触抵抗を抑える等の目的で、主層（ＣｕまたはＡｌ層）をＴｉ層で挟んだ構造（Ｔｉ／Ａｌ／ＴｉまたはＴｉ／Ｃｕ／Ｔｉ）を有するソースおよびドレイン電極を用いる場合があった。
　しかしながら、本発明者が検討したところ、上記の従来の酸化物半導体ＴＦＴでは、ソースおよびドレイン電極を形成した後に、何らかの目的で熱処理プロセスを行うと、主層とＴｉ層との間でメタルが相互に拡散するおそれがあることが分かった。そのような熱処理プロセスとしては、例えば、酸化物半導体層の酸素欠損を低減するための熱処理（例えば２５０℃以上４５０℃以下）が挙げられる。この結果、主層の純度が低下して抵抗が上昇する可能性がある。
　この問題は、本発明者が見出したものであり、従来は認識されていなかった問題である。さらに、Ｔｉ層に代わってＭｏ層を用いる場合にも同様の問題があることも分かった。
　本発明者は、上記問題を解決するために、さらに鋭意検討を重ねたところ、ＴｉまたはＭｏからなる金属層と主層との間に、その金属の窒化物層（窒化チタン（ＴｉＮ）層または窒化モリブデン（ＭｏＮ）層）を配置することにより、主層と金属層とのメタルの相互拡散が生じることを抑制できることを見出し、本願発明に想到した。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　図１は、本実施形態における酸化物半導体ＴＦＴ１０１の模式的な断面図である。
　酸化物半導体ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、ゲート電極３を覆うゲート絶縁層４と、ゲート絶縁層４を介してゲート電極３と重なるように配置された酸化物半導体層５と、ソース電極７およびドレイン電極９とを備えている。酸化物半導体層５は、チャネル領域５ｃと、チャネル領域の両側に位置するソースコンタクト領域５ｓおよびドレインコンタクト領域５ｄとを有している。ソース電極７はソースコンタクト領域５ｓと接するように形成され、ドレイン電極９はドレインコンタクト領域５ｄと接するように形成されている。本実施形態では、ソース電極７およびドレイン電極９は、同一の積層膜から形成されている。
　本実施形態におけるソース電極７は、ＡｌまたはＣｕ（以下、「第１の金属」と称する。）を含む主層７ａと、主層７ａの上面に設けられた上層７ｂと、主層７ａの下面に設けられた下層７ｃとを含む積層構造を有している。上層７ｂおよび下層７ｃは、それぞれ、主層７ａ側から、ＴｉまたはＭｏ（以下、「第２の金属」と称する。）の窒化物からなる金属窒化物層と、第２の金属からなる金属層とをこの順で含む積層膜である。この例では、第１の金属としてＡｌ、第２の金属としてＴｉを用いる。従って、主層７ａはＡｌ層である。上層７ｂおよび下層７ｃは、それぞれ、主層７ａ側からＴｉＮ層およびＴｉ層をこの順で含んでいる。本明細書では、積層膜の構造を上方に位置する膜から順に表す場合がある。これに従うと、上層７ｂはＴｉ／ＴｉＮ、下層７ｃはＴｉＮ／Ｔｉと表される。
　ソース電極７は、ソース配線と電気的に接続されている。ソース配線は、ソース電極７と同一の積層導電膜から形成されていてもよい。この例では、ソース電極７はソース配線の一部であり、ソース配線と一体的に形成されている。
　ドレイン電極９も、ソース電極７と同様に、Ａｌ層またはＣｕ層（主層）９ａと、主層９ａの上面に設けられた上層９ｂと、主層９ａの下面に設けられた下層９ｃとを含む積層構造を有している。上層９ｂおよび下層９ｃは、それぞれ、主層９ａ側から、ＴｉまたはＭｏ（第２の金属）の窒化物からなる金属窒化物層と、第２の金属からなる金属層とをこの順で含む積層膜である。この例では、主層９ａはＡｌ層である。上層９ｂはＴｉ／ＴｉＮ、下層９ｃはＴｉＮ／Ｔｉで表される積層構造を有する。酸化物半導体ＴＦＴ１０１をアクティブマトリクス基板のスイッチング素子として用いる場合、ドレイン電極９は、画素電極（不図示）と電気的に接続される。
　なお、本明細書では、上層７ｂ、９ｂに含まれる金属層および金属窒化物層を、それぞれ、上部金属層および上部金属窒化物層と称する場合がある。同様に、下層７ｃ、９ｃに含まれる金属層および金属窒化物層を、それぞれ、下部金属層および下部金属窒化物層と称する場合がある。
　酸化物半導体層５のチャネル領域５ｃを覆うエッチストップ層６をさらに備えていてもよい。図示する例では、エッチストップ層６は、酸化物半導体層５およびゲート絶縁層４を覆うように形成されている。エッチストップ層６には、ソースおよびドレインコンタクト領域５ｓ、５ｄを露出する開口部が設けられている。なお、エッチストップ層６は基板の略全体を覆うように形成されていてもよい。例えばエッチストップ層６は、基板上の端子部（不図示）まで延伸されていてもよい。
　酸化物半導体ＴＦＴ１０１は、第１保護層１１で覆われていてもよい。図示する例では、第１保護層１１は、ソースおよびドレイン電極７、９の上面と接するように設けられている。
　本実施形態の酸化物半導体ＴＦＴ１０１では、ソースおよびドレイン電極７、９において、主層７ａ、９ａと第２の金属からなる金属層（Ｔｉ層またはＭｏ層）との間に金属窒化物層（ＴｉＮ層またはＭｏＮ層）を介在させている。このため、主層７ａ、９ａと金属層とが接触しないので、金属層と主層７ａ、９ａとの間で相互にメタルが拡散することを抑制できる。この結果、ソースおよびドレイン電極７、９の主層７ａ、９ａの抵抗の上昇を抑えることが可能になる。また、ソース電極７と同一の積層導電膜からソース配線を形成する場合には、上記と同様の理由から、ソース配線の抵抗の上昇を抑えることができる。従って、ソースおよびドレイン電極７、９やソース配線の抵抗上昇による特性の低下（オン抵抗の増大）を抑制できる。
　なお、比較例として、ソースおよびドレイン電極における主層の上面および下面に金属窒化物層（ＴｉＮまたはＭｏＮ層）のみを配置した構造（例えばＴｉＮ／Ａｌ／ＴｉＮ）を用いることも考えられる。この場合でも、上述したようなメタルの拡散による問題を低減することは可能である。しかしながら、主層と酸化物半導体層との反応を抑制するためには、ＴｉＮ層の厚さを例えば５０ｎｍ超と大きくする必要がある。ＴｉＮなどの金属窒化物は膜ストレスが大きいため、成膜装置（例えばＰＶＤ装置）のチャンバ側壁に堆積すると膜剥がれが生じやすい。従って、ＴｉＮ膜の厚さが大きくなると、成膜装置内において、膜剥がれにより発生したパーティクルなどの発塵が基板に付着し、パターン不良が生じ、歩留まりが低下する可能性がある。これに対し、本実施形態では、ＴｉＮ層は、Ｔｉ層とＡｌ層との間で生じるメタルの拡散を防止できる程度の厚さを有していればよく、上記の比較例よりも薄くすることができる。従って、チャンバ側壁の堆積膜の膜剥がれによる問題を抑制できる。
　酸化物半導体ＴＦＴ１０１の酸化物半導体層５は、例えばＩＧＺＯを含む。ここで、ＩＧＺＯは、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の酸化物であって、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を広く含む。ＩＧＺＯは、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ層としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ層が好ましい。このようなＩＧＺＯ層の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。また、酸化物半導体層５として、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）など層を用いてもよい。あるいは、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯ層を用いてもよい。そのようなＺｎＯ層は非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　ソースおよびドレイン電極７、９は、上述した層に加えて、他の導電層を含む積層膜であってもよい。その場合でも、金属層と主層７ａ、９ａとの間に金属窒化物層が介在していれば、上述した効果が得られる。主層７ａ、９ａが金属窒化物層と接していれば、より効果的に金属層と主層７ａ、９ａとの間の相互拡散を抑制できる。
　第１保護層１１は、例えばＳｉＯ2層などの無機絶縁層であってもよい。第１保護層１１は、パッシベーション層として機能する。
　図１に示す酸化物半導体ＴＦＴ１０１はボトムゲート構造を有するが、トップゲート構造を有していてもよい。また、酸化物半導体ＴＦＴ１０１はエッチストップ層６を備えていなくてもよい（チャネルエッチ型ＴＦＴ）。
　続いて、酸化物半導体ＴＦＴ１０１を備えた半導体装置の構造を、表示装置のアクティブマトリクス基板を例に説明する。
　図２（ａ）は、半導体装置（アクティブマトリクス基板）２０１の模式的な平面図である。図２（ｂ）および（ｃ）は、半導体装置２０１の模式的な断面図であり、それぞれ、図２（ａ）に示す平面図のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面を示している。
　まず、図２（ａ）を参照する。半導体装置２０１は、表示に寄与する表示領域（アクティブ領域）１２０と、表示領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
　表示領域１２０には、複数のゲート配線Ｇと複数のソース配線Ｓとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されている。各画素には画素電極１０が形成されている。画素電極１０は、画素毎に分離されている。各画素において、複数のソース配線Ｓと複数のゲート配線Ｇとの各交点の付近には、酸化物半導体ＴＦＴ１０１が形成されている。この例では、酸化物半導体ＴＦＴ１０１の構成は、図１を参照しながら前述した構成と同様である。各酸化物半導体ＴＦＴ１０１のソース電極７およびドレイン電極９は、エッチストップ層６に形成された開口部（コンタクトホール）５０内で、酸化物半導体層５と接している。
　酸化物半導体ＴＦＴ１０１のゲート電極３は、ゲート配線Ｇと同じ導電膜を用いて、ゲート配線Ｇと一体的に形成されている。本明細書では、ゲート配線Ｇと同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。従って、ゲート配線層は、ゲート配線Ｇおよびゲート電極（酸化物半導体ＴＦＴ１０１のゲートとして機能する部分）３を含む。また、本明細書では、ゲート電極３とゲート配線Ｇとが一体的に形成されたパターンを「ゲート配線Ｇ」と呼ぶこともある。ゲート配線Ｇを基板の法線方向から見たとき、ゲート配線Ｇは所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３として機能してもよい。あるいは、基板の法線方向から見たとき、ゲート配線Ｇは、一定の幅で所定の方向に延びる複数の直線部分を有し、各直線部分の一部がＴＦＴ１０１のチャネル領域と重なって、ゲート電極３として機能していてもよい。
　酸化物半導体ＴＦＴ１０１のソース電極７及びドレイン電極９は、ソース配線Ｓと同じ導電膜から形成されている。本明細書では、ソース配線Ｓと同じ導電膜を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、ソース配線Ｓ、ソース電極７およびドレイン電極９を含む。ソース電極７は、ソース配線Ｓと一体的に形成されていてもよい。ソース配線Ｓは所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極７として機能してもよい。
　本実施形態では、画素電極１０と酸化物半導体ＴＦＴ１０１との間に、画素電極１０と対向するように共通電極１４が設けられている。共通電極１４には、共通信号（ＣＯＭ信号）が印加される。本実施形態における共通電極１４は、画素毎に開口部１４ｐを有している。この開口部１４ｐ内で、画素電極１０と酸化物半導体ＴＦＴ１０１のドレイン電極９とのコンタクト部が形成されている。コンタクト部では、共通電極１４と同一の導電膜（透明導電膜）から形成された接続層１５によって、画素電極１０とドレイン電極９とを接続してもよい。なお、共通電極１４は、表示領域１２０の略全体（上述した開口部１４ｐを除く）に形成されていてもよい。
　周辺領域１１０には、ゲート配線Ｇまたはソース配線Ｓと外部配線とを電気的に接続するための端子部１０２が形成されている。
　次に、図２（ｂ）を参照しながら、酸化物半導体ＴＦＴ１０１を含むＴＦＴ形成領域の断面構造を説明する。
　ＴＦＴ形成領域において、半導体装置２０１は、酸化物半導体ＴＦＴ１０１を覆う第１保護層（例えばＳｉＯ2層）１１と、第１保護層１１の上に形成された第２保護層（たとえば透明絶縁樹脂層）１３と、第２保護層１３の上に設けられた共通電極１４と、共通電極１４の上に形成された第３保護層（例えばＳｉＯ2層またはＳｉＮ層）１７と、画素電極１０とを備えている。画素電極１０は、第３保護層１７を介して共通電極１４と対向するように配置されている。画素電極１０および共通電極１４は、例えばＩＺＯ、ＩＴＯなどの透明導電膜から形成されている。共通電極１４には、開口部１４ｐが形成されている。開口部１４ｐ内において、第１保護層１１および第２保護層１３に、ドレイン電極９の少なくとも一部に達するコンタクトホール４６が形成されている。また、開口部１４ｐには、共通電極１４と同一の導電膜から形成され、且つ、共通電極１４と電気的に分離された接続層１５が形成されていてもよい。接続層１５は、コンタクトホール４６内においてドレイン電極９と接している。図２（ａ）から分かるように、基板の法線方向から見たとき、開口部１４ｐおよび接続層１５は、ドレイン電極９の少なくとも一部と重なるように配置されている。
　第３保護層１７には、コンタクトホール４８が形成されている。基板の法線方向から見たとき、コンタクトホール４８は共通電極１４の開口部１４ｐ内に配置されている。従って、共通電極１４の開口部１４ｐ側の側面は第３保護層１７によって覆われており、コンタクトホール４８の側壁に露出していない。また、コンタクトホール４８の少なくとも一部はコンタクトホール４６と重なるように配置されている。ここでは、基板の法線方向から見たとき、コンタクトホール４６はコンタクトホール４８の内部に配置されている（図２（ａ）参照）。これにより、コンタクトに要する面積を小さくすることが可能になる。画素電極１０の一部は、コンタクトホール４６、４８内にも形成されており、接続層１５を介してドレイン電極９と電気的に接続されている。
　なお、ドレイン電極９と画素電極１０とを接続するための構造は、図示する構造に限定されない。例えば接続層１５を設けずに、画素電極１０とドレイン電極９とを直接接触させてもよい。ただし、接続層１５を設けると、コンタクトホール４６、４８内で画素電極１０の段切れなどが生じても、接続層１５によって画素電極１０とドレイン電極９との接続をより確実に確保できる。従って、冗長構造を有する信頼性の高いコンタクト部を形成できる。
　基板１の法線方向から見たとき、画素電極１０の少なくとも一部は、第３保護層１７を介して共通電極１４と重なっていてもよい。これにより、画素電極１０と共通電極１４との重なる部分には、第３保護層１７を誘電体層とする容量が形成される。この容量は、表示装置における補助容量（透明補助容量）として機能し得る。第３保護層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
　次いで、図２（ｃ）を参照しながら、端子部１０２の構成の一例を説明する。
　端子部１０２は、基板１上に形成された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層４、エッチストップ層６、第１保護層１１、第２保護層１３および第３保護層１７と、共通電極１４と同一の導電膜から形成された上部導電層１４ｔと、画素電極１０と同一の導電膜から形成された外部接続層１０ｔとを備えている。上部導電層１４ｔは、ゲート絶縁層４、エッチストップ層６、第１保護層１１および第２保護層１３に形成された開口部５２内で下部導電層３ｔと接している。また、外部接続層１０ｔは、開口部５２内および第３保護層１７に設けられた開口部５４内において上部導電層１４ｔと接している。従って、端子部１０２では、上部導電層１４ｔを介して、外部接続層１０ｔと下部導電層３ｔとの電気的な接続が確保される。本実施形態によると、外部接続層１０ｔと下部導電層３ｔとの間に上部導電層１４ｔを介在させることにより、冗長構造を有する信頼性の高い端子部１０２を形成できる。
　下部導電層３ｔは、例えばゲート電極３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線Ｇと接続されていてもよい（ゲート端子部）。あるいは、ソース配線Ｓと接続されていてもよい（ソース端子部）。
　本実施形態の半導体装置２０１の構成は、図２に示す構成に限定されない。半導体装置２０１を適用する表示装置の表示モードに応じて適宜変更され得る。
　本実施形態の半導体装置２０１は例えばＦＦＳモードの表示装置に適用され得る。この場合には、各画素電極１０は、複数のスリット状の開口部を有することが好ましい。一方、共通電極１４は、少なくとも、画素電極１０のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加することができる。本実施形態では、共通電極１４は、画素の略全体（開口部１４ｐ以外）を占めている。これにより、画素電極１０と共通電極１４とが重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。
　なお、本実施形態の半導体装置２０１は、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用してもよい。その場合には、共通電極１４および第３保護層１７を設けなくてもよい。あるいは、共通電極１４の代わりに、画素電極１０と対向して補助容量電極として機能する透明導電層を設けて、画素内に透明な補助容量を形成してもよい。
　＜半導体装置２０１の製造方法＞
　図３～図５は、半導体装置２０１の製造方法の一例を説明するための工程断面図であり、これらの図の（ａ１）～（ｌ１）はＴＦＴ形成領域、（ａ２）～（ｌ２）は端子部形成領域の断面構造を示している。
　まず、基板１上に、スパッタ法などによって、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。
　次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線層を形成する。これにより、図３（ａ１）および（ａ２）に示すように、ＴＦＴ形成領域には、ＴＦＴのゲート電極３がゲート配線と一体的に形成され、端子部形成領域には、端子部１０２の下部導電層３ｔが形成される。パターニングは、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線用金属膜として、ここでは、モリブデンニオブ（ＭｏＮｂ）／アルミニウム（Ａｌ）の積層膜を用いる。なお、ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
　続いて、図３（ｂ１）および（ｂ２）に示すように、ゲート配線層（ゲート電極３、下部導電層３ｔおよびゲート配線）を覆うように、ゲート絶縁層４を形成する。ゲート絶縁層４は、ＣＶＤ法等によって形成され得る。
　ゲート絶縁層４としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。なお、ゲート絶縁層４の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む層（例えばＳｉＯ2などの酸化物層）を用いると、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
　次いで、図３（ｃ１）および（ｃ２）に示すように、ＴＦＴ形成領域において、ゲート絶縁層４上に酸化物半導体層５を形成する。具体的には、スパッタ法を用いて、例えば厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜をゲート絶縁層４上に形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、酸化物半導体層５を得る。基板１の法線方向から見たとき、酸化物半導体層５の少なくとも一部は、ゲート絶縁層４を介してゲート電極３と重なるように配置される。
　ここでは、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（厚さ：例えば５０ｎｍ）をパターニングすることによって酸化物半導体層５を形成する。
　次いで、図３（ｄ１）および（ｄ２）に示すように、酸化物半導体層５およびゲート絶縁層４の上にエッチストップ（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）６を形成する。エッチストップ層６は酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、エッチストップ層６として、ＣＶＤ法により、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
　エッチストップ層６を形成することにより、酸化物半導体層５に生じるプロセスダメージを低減できる。また、エッチストップ層６として、ＳｉＯｘ膜（ＳｉＯ2膜を含む）などの酸化物膜を用いると、酸化物半導体層５に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層５の酸化欠損をより効果的に低減できる。
　この後、レジストマスク（図示せず）を用いて、エッチストップ層６およびゲート絶縁層４のエッチングを行う。このとき、エッチストップ層６およびゲート絶縁層４がエッチングされ、かつ、酸化物半導体層５がエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバ内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
　これにより、図３（ｅ１）に示すように、ＴＦＴ形成領域においては、エッチストップ層６に、酸化物半導体層５のうちチャネル領域となる領域の両側をそれぞれ露出する開口部５０が形成される。このエッチングでは、酸化物半導体層５はエッチストップとして機能する。なお、エッチストップ層６は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。これにより、例えばソース・ドレイン分離工程において、酸化物半導体層５のチャネル領域に生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。
　一方、図３（ｅ２）に示すように、端子部形成領域においては、エッチストップ層６およびゲート絶縁層４が一括してエッチングされる結果（ＧＩ／ＥＳ同時エッチング）、エッチストップ層６およびゲート絶縁層４に、下部導電層３ｔを露出する開口部５１が形成される。
　次いで、図示していないが、エッチストップ層６上および開口部５０、５１内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。ここでは、ソース配線用金属膜として、酸化物半導体層５の側からＴｉ膜、ＴｉＮ膜、Ａｌ膜、ＴｉＮ膜およびＴｉ膜をこの順で積み重ねた積層膜を形成する。主層となるＡｌ膜の厚さは例えば１００ｎｍ以上４００ｎｍ以下である。主層の上層および下層のそれぞれにおいて、ＴｉＮ膜の厚さは、Ｔｉ膜の厚さよりも小さくなるように設定されることが好ましい。より好ましくはＴｉ膜の厚さの１／２未満に設定される。このようにＴｉＮ膜の厚さを抑えることで、成膜装置（例えばＰＶＤ装置）のチャンバ側壁に堆積する堆積膜の膜ストレスを緩和し、膜剥がれによるパーティクルの発生を抑制できる。上層および下層に形成されるＴｉＮ膜の厚さは、それぞれ、例えば５ｎｍ以上５０ｎｍ以下である。ＴｉＮ膜の厚さが５ｎｍ以上であれば、Ｔｉ膜とＡｌ膜との間のメタルの拡散をより効果的に抑制できる。また、ＴｉＮ膜の厚さが５０ｎｍ以下であれば、上述したような膜剥がれの問題を抑制できる。また、主層の上層および下層に形成されるＴｉ膜の厚さは、それぞれ、例えば５０ｎｍ以上２００ｎｍ以下である。
　なお、主層としてＡｌ膜の代わりにＣｕ膜を用いてもよいし、上層および下層における金属膜および金属窒化膜として、Ｔｉ膜およびＴｉＮ膜の代わりにＭｏ膜およびＭｏＮ膜を用いてもよい。その場合でも、主層および上層、下層における金属膜、金属窒化膜の厚さの範囲は上記範囲と同様であってもよい。
　続いて、ソース配線用金属膜をパターニングすることにより、図３（ｆ１）および（ｆ２）に示すように、ＴＦＴ形成領域に、ソース電極７およびドレイン電極９を形成する。端子部形成領域ではソース配線用金属膜は除去される。
　ソース電極７およびドレイン電極９は、それぞれ、開口部５０内で酸化物半導体層５と接続する。酸化物半導体層５のうちソース電極７と接する部分がソースコンタクト領域、ドレイン電極９と接する部分がドレインコンタクト領域となる。このようにして、酸化物半導体ＴＦＴ１０１を得る。
　次に、図４（ｇ１）および（ｇ２）に示すように、酸化物半導体ＴＦＴ１０１を覆うように第１保護層１１を形成する。第１保護層１１として、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。ここでは、第１保護層１１として、例えばＣＶＤ法により、厚さが例えば２００ｎｍのＳｉＯ2層を形成する。
　この後、図示しないが、基板全体に熱処理（アニール処理）を行う。この理由を以下に説明する。
　ＴＦＴの製造プロセスによっては、酸化物半導体層５内（特にチャネル領域内）に酸素欠損が生じ得る。このため、チャネル領域の導電率が高くなっており、このままの状態でＴＦＴを完成させると、オフリーク電流が大きく、所望の特性を実現できないおそれがある。これに対し、熱処理を行うと、酸化物半導体層５のチャネル領域が酸化される結果、チャネル領域内の酸素欠損を低減でき、所望のＴＦＴ特性を実現できる。
　熱処理の温度は特に限定しないが、例えば２５０℃以上４５０℃以下である。熱処理は、第２保護層１３の材料によっては、第２保護層１３を形成した後に行われてもよい。
　なお、例えばＴｉ／Ａｌ（またはＣｕ）／Ｔｉの３層構造を有するソースおよびドレイン電極を備える従来の半導体装置では、この熱処理によって、Ｔｉ層とＡｌ層との界面において、ＴｉがＡｌ層へ、ＡｌがＴｉ層へ拡散し、Ａｌ層の純度を低下させるという問題があった。これに対し、本実施形態では、Ａｌ層（またはＣｕ層）とＴｉ層との間にＴｉＮ層が設けられており、ＴｉとＡｌとの相互拡散を抑制できるので、上述したような問題を抑えることができる。
　次いで、図４（ｈ１）および（ｈ２）に示すように、第１保護層１１上に第２保護層１３を形成する。第２保護層１３は、例えば有機絶縁膜を形成し、これをパターニングすることによって得られる。ここでは、第２保護層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
　図４（ｈ１）に示すように、ＴＦＴ形成領域において、第２保護層１３は、第２保護層１３のうちドレイン電極９の上方に位置する部分に、第１保護層１１を露出する開口部４６’を有する。また、図４（ｈ２）に示すように、端子部形成領域においては、第２保護層１３のうち開口部５１の上方に位置する部分に、第１保護層１１を露出する開口部５２’を有する。
　なお、これらの保護層１１、１３の材料は上記材料に限定されない。第１保護層１１をエッチングすることなく、第２保護層１３をエッチングできるように、各保護層１１、１３の材料及びエッチング条件を選択すればよい。従って、第２保護層１３は例えば無機絶縁層であっても構わない。
　続いて、第２保護層１３をエッチングマスクとして用いて、第１保護層１１をエッチングにより除去する。これにより、図４（ｉ１）に示すように、ＴＦＴ形成領域において、ドレイン電極９の表面を露出する開口部４６が得られる。また、図４（ｉ２）に示すように、端子部形成領域においては、下部導電層３ｔの表面を露出する開口部５２が得られる。
　この後、第２保護層１３上および開口部４６、５２内に例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。これにより、図５（ｊ１）に示すように、ＴＦＴ形成領域においては、共通電極１４と、開口部４６内でドレイン電極９と接する接続層１５が得られる。共通電極１４は、表示領域の略全体を覆うように形成されてもよい。接続層１５は、開口部４６内および開口部４６の周縁部に配置され、共通電極１４とは分離されている。また、図５（ｊ２）に示すように、端子部形成領域においては、開口部５２内で下部導電層３ｔと接する上部導電層１４ｔが得られる。
　透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上２００ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、第３保護層１７を形成する。次いで、第３保護層１７の上にレジストマスク（図示せず）を形成し、第３保護層１７のエッチングを行う。これにより、図５（ｋ１）および（ｋ２）に示すように、第３保護層１７に、接続層１５を露出する開口部４８と、上部導電層１４ｔを露出する開口部５４とが形成される。この例では、基板１の法線方向から見たとき、開口部４８は開口部４６と重なるように配置されており、開口部４６および４８からコンタクトホールＣＨ１を構成している。また、開口部５４は開口部５２と重なるように配置されており、開口部５２および５４からコンタクトホールＣＨ２を構成している。
　第３保護層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、第３保護層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、第３保護層１７の材料や厚さを適宜選択することが好ましい。第３保護層１７として、例えば厚さ１５０ｎｍ以上４００ｎｍ以下のＳｉＮ膜またはＳｉＯ2膜を用いてもよい。
　この後、第３保護層１７の上、コンタクトホールＣＨ１、ＣＨ２内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。これにより、図５（ｌ１）および（ｌ２）に示すように、透明導電膜から、画素電極１０および外部接続層１０ｔが得られる。画素電極１０は、コンタクトホールＣＨ１内で接続層１５と接しており、接続層１５を介してドレイン電極９と接続される。外部接続層１０ｔは、コンタクトホールＣＨ２内で上部導電層１４ｔと接しており、上部導電層１４ｔを介して下部導電層３ｔと接続される。また、画素電極１０の少なくとも一部は、第３保護層１７を介して共通電極１４と重なるように配置され、透明補助容量を形成する。このようにして、半導体装置２０１が製造される。
　画素電極１０および外部接続層１０ｔを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上１５０ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　（第２の実施形態）
　本実施形態の酸化物半導体ＴＦＴは、ソースおよびドレイン電極の下層および上層のうち酸化物半導体層側に位置する層が、金属層と酸化物半導体層と間に他の金属窒化物層をさらに有している点で、上述した酸化物半導体ＴＦＴ１０１（図１）と異なっている。
　図６は、本発明による第２の実施形態の酸化物半導体ＴＦＴ１０２を例示する断面図である。
　本実施形態の酸化物半導体ＴＦＴ１０２は、ソース電極およびドレイン電極の下層７ｃ、９ｃが、Ｔｉ層の主層７ａ、９ａと反対側にＴｉＮ層をさらに含んでいる。従って、下層７ｃ、９ｃは、主層７ａ、９ａ側からＴｉＮ層、Ｔｉ層およびＴｉＮ層をこの順で含む積層膜である。すなわち、ＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有している。この例では、Ｔｉ層の主層７ａ、９ａと反対側にあるＴｉＮ層は、最下層であり、酸化物半導体層５と接している。その他の構成は、酸化物半導体ＴＦＴ１０１と同様である。
　本実施形態によると、第１の実施形態と同様に、Ｔｉ層と主層７ａ、９ａとの間で金属が相互に拡散することを抑制でき、ソースおよびドレイン電極の抵抗の上昇を抑えることができる。また、以下に説明するように、ＴＦＴの閾値の変動を抑制する効果も得られる。
　特許文献１などに開示された従来の酸化物半導体ＴＦＴでは、ソースおよびドレイン電極のＡｌまたはＣｕ層と酸化物半導体層との間にＴｉ層が設けられている。しかしながら、本発明者が検討したところ、Ｔｉ層と酸化物半導体層とが接する構成では、ソースおよびドレイン電極を形成した後に、何らかの目的で熱処理プロセス（例えば２００℃以上）を行うと、酸化物半導体層とＴｉ層との接触部分において、酸化物半導体とＴｉとの酸化還元反応が生じ、ＴＦＴ特性が変動する可能性があることを見出した。具体的には、閾値が大きくマイナス側にシフトする。これは、Ｔｉは他の金属よりも酸化物半導体と酸化還元反応を生じやすいことから、酸化物半導体層のチャネル部分に酸素欠損が発生しやすく、その結果、キャリア濃度が増加し、オフリーク特性が低下するからと考えられる。
　これに対し、本実施形態では、Ｔｉ層と酸化物半導体層５との間にＴｉＮ層を設けているので、Ｔｉと酸化物半導体との酸化還元反応を抑制できる。この結果、酸化物半導体に生じる酸素欠損を低減できるので、酸化物半導体層５（チャネル領域５ｃ）の酸素欠損に起因するＴＦＴの閾値の変動を抑えて、所望のＴＦＴ特性をより確実に実現できる。
　なお、従来から、酸化物半導体ＴＦＴにおいて、ソースおよびドレイン電極のＴｉ層と酸化物半導体層とを接するように配置すると、酸化物半導体層とＴｉ層との界面に反応層が形成される結果、コンタクト抵抗を低減できることが知られている。このような従来の知見に基づくと、Ｔｉ層と酸化物半導体層とを接触させて配置することが好ましく、これらの層の間に、反応層を形成しない他の層を介在させることはなかった。これに対し、本発明の実施形態では、従来の技術常識に反し、敢えて反応層が形成されにくい構造を採用する。これにより、ＴＦＴの閾値の変動を抑制する。なお、コンタクト抵抗については、例えばコンタクト面積を大きくするなどの他の方法で低減することが可能である。
　ここでは、第２の金属としてＴｉを用いたが、代わりにＭｏを用いても同様の効果が得られる。具体的には、下層７ｃ、９ｃとして、ＭｏＮ／Ｍｏ／ＭｏＮの積層膜を用いてもよい。また、最下層のＭｏＮ膜が酸化物半導体層５と接するように配置されていてもよい。さらに、主層７ａ、９ａに含まれる第１の金属として、Ａｌの代わりにＣｕを用いてもよい。
　ソースおよびドレイン電極の下層７ｃ、９ｃは、上記以外の他の導電層を有していてもよい。その場合でも、第２の金属からなる金属層（ＴｉまたはＭｏ層）と酸化物半導体層５との間に、第２の金属の窒化物からなる金属窒化物層（ＴｉＮまたはＭｏＮ層）が介在していれば、上述した効果を得ることができる。
　本実施形態の酸化物半導体ＴＦＴは、トップゲート構造を有し、ソースおよびドレイン電極７、９の上面と酸化物半導体層とが接する構造であってもよい。その場合、ソースおよびドレイン電極の上層７ｂ、９ｂが、金属層（ここではＴｉ層）の主層７ａ、９ａと反対側に金属窒化物層（ここではＴｉＮ層）をさらに含み、その金属窒化物層が酸化物半導体層５と接していれば、上述した効果を得ることができる。また、酸化物半導体ＴＦＴ１０３はエッチストップ層６を備えていなくてもよい（チャネルエッチ型ＴＦＴ）。
　なお、本実施形態の酸化物半導体ＴＦＴ１０２の製造方法は、ソースおよびドレイン電極７、９を形成するための積層膜が異なる点以外は、図３～図５を参照しながら前述した酸化物半導体ＴＦＴ１０１の製造方法と同様である。従って、製造方法の説明および工程図を省略する。
　（第３の実施形態）
　本実施形態の酸化物半導体ＴＦＴは、ソースおよびドレイン電極の上層が、金属層と第１保護層と間に他の金属窒化物層をさらに有している点で、上述した酸化物半導体ＴＦＴ１０１（図１）と異なっている。
　図７は、本発明による第３の実施形態の酸化物半導体ＴＦＴ１０３の断面図である。
　本実施形態の酸化物半導体ＴＦＴ１０３は、ソース電極およびドレイン電極の上層７ｂ、９ｂが、Ｔｉ層の主層７ａ、９ａと反対側にＴｉＮ層をさらに含んでいる。従って、上層７ｂ、９ｂは、主層７ａ、９ａ側からＴｉＮ層、Ｔｉ層およびＴｉＮ層をこの順で含む積層膜である。すなわち、ＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有している。この例では、上層７ｂ、９ｂの最上層のＴｉＮ層は、第１保護層１１と接している。第１保護層１１は酸化絶縁膜（ここではシリコン酸化膜）である。その他の構成は、酸化物半導体ＴＦＴ１０１と同様である。
　本実施形態によると、第１の実施形態と同様に、Ｔｉ層と主層７ａ、９ａとの間で金属が相互に拡散することを抑制でき、ソースおよびドレイン電極７、９の抵抗の上昇を抑えることができる。また、以下に説明するように、ソースおよびドレイン電極７、９と第１保護層１１との密着性を高める効果も得られる。
　特許文献２などに開示された従来の酸化物半導体ＴＦＴでは、ソースおよびドレイン電極として、例えばＴｉ／Ａｌ／Ｔｉの３層構造を有する積層膜が用いられており、ＴＦＴを覆う保護層とＴｉ層とが接している。保護層としては、例えばシリコン酸化膜などの酸化絶縁膜が用いられる。このような構成では、保護層が形成された後、何らかの目的で熱処理（例えば２００℃以上）が施されると、Ｔｉ層と酸化絶縁膜との酸化還元反応によって、Ｔｉ層の表面が酸化する可能性がある。この結果、ソースおよびドレイン電極と保護層との密着性が低下し、保護層が剥がれ、歩留まり低下を引き起こすおそれがある。
　これに対し、本実施形態では、Ｔｉ層と第１保護層１１との間にＴｉＮ層を設けているので、Ｔｉと酸化物半導体との酸化還元反応を抑制できる。この結果、第１保護層とソースおよびドレイン電極との密着性の低下を抑制し、歩留まりを高めることが可能である。
　ここでは、第２の金属としてＴｉを用いたが、代わりにＭｏを用いても同様の効果が得られる。具体的には、上層７ｂ、９ｂとして、ＭｏＮ／Ｍｏ／ＭｏＮの積層膜を用い、最上層のＭｏＮ膜が第１保護層１１と接するように配置されていてもよい。さらに、主層７ａ、９ａに含まれる第１の金属として、Ａｌの代わりにＣｕを用いてもよい。
　ソースおよびドレイン電極の下層７ｃ、９ｃは、上記以外の他の導電層を有していてもよい。その場合でも、第２の金属からなる金属層（ＴｉまたはＭｏ層）と第１保護層１１との間に、第２の金属の窒化物からなる金属窒化物層（ＴｉＮまたはＭｏＮ層）が介在していれば、上述した効果を得ることができる。さらに、本実施形態の酸化物半導体ＴＦＴは、トップゲート構造を有していてもよい。また、酸化物半導体ＴＦＴ１０３はエッチストップ層６を備えていなくてもよい（チャネルエッチ型ＴＦＴ）。
　なお、本実施形態の酸化物半導体ＴＦＴ１０３の製造方法は、ソースおよびドレイン電極７、９を形成するための積層膜が異なる点以外は、図３～図５を参照しながら前述した酸化物半導体ＴＦＴ１０１の製造方法と同様である。従って、製造方法の説明および工程図を省略する。
　（第４の実施形態）
　本実施形態の半導体装置は、ソースおよびドレイン電極の下層が、下部金属層と酸化物半導体層との間に配置された金属窒化物層（下部金属窒化物表面層ともいう。）をさらに含み、ソースおよびドレイン電極の上層が、上部金属層と第１の保護層との間に配置された金属窒化物層（上部金属窒化物表面層ともいう。）をさらに含んでいる点で、上述した半導体装置２０１（図２）と異なっている。
　図８（ａ）は、本実施形態の酸化物半導体ＴＦＴ１０４を備えた半導体装置（アクティブマトリクス基板）の平面図である。図８（ｂ）および図８（ｃ）は、それぞれ、図８（ａ）のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面図である。図８では、図２と同様の構成要素には同じ参照符号を付し、説明を省略する。
　酸化物半導体ＴＦＴ１０４では、ソース電極およびドレイン電極７、９の上層７ｂ、９ｂおよび下層７ｃ、９ｃが、何れも、ＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有している。上層７ｂ、９ｂの最上層であるＴｉＮ層は第１保護層１１と接していてもよい。下層７ｃ、９ｃの最下層であるＴｉＮ層は酸化物半導体層５と接していてもよい。また、第１保護層１１として、酸化絶縁膜（ここではシリコン酸化膜）が形成されている。その他の構成は、酸化物半導体ＴＦＴ１０１と同様である。
　本実施形態によると、第１の実施形態と同様に、Ｔｉ層と主層７ａ、９ａとの間で金属が相互に拡散することを抑制でき、ソースおよびドレイン電極の抵抗の上昇を抑えることができる。また、第２の実施形態と同様に、酸化物半導体層５とＴｉ層との間にＴｉＮ層が設けられているので、酸化物半導体とＴｉとの酸化還元反応を抑制でき、閾値の変動を抑えることができる。さらに、第３の実施形態と同様に、第１保護層１１とＴｉ層との間にＴｉＮ層が設けられているので、第１保護層１１とソースおよびドレイン電極７、９との密着性の低下を抑制できる。
　ここでは、第２の金属としてＴｉを用いたが、代わりにＭｏを用いても同様の効果が得られる。具体的には、上層７ｂ、９ｂおよび下層７ｃ、９ｃとして、ＭｏＮ／Ｍｏ／ＭｏＮの積層膜を用いる。ソースおよびドレイン電極７、９は、上記以外の他の導電層を有していてもよい。また、主層７ａ、９ａに含まれる第１の金属として、Ａｌの代わりにＣｕを用いてもよい。さらに、本実施形態の酸化物半導体ＴＦＴは、トップゲート構造を有していてもよい。また、酸化物半導体ＴＦＴ１０４はエッチストップ層６を備えていなくてもよい（チャネルエッチ型ＴＦＴ）。
　なお、第４の実施形態の半導体装置２０４の製造方法は、ソースおよびドレイン電極７、９を形成するための積層膜が異なる点以外は、図３～５を参照しながら前述した半導体装置２０１の製造方法と同様である。従って、製造方法の説明および工程図を省略する。
　（第５の実施形態）
　図９（ａ）は、本実施形態の酸化物半導体ＴＦＴ１０５を備えた半導体装置（アクティブマトリクス基板）２０５の平面図である。図９（ｂ）および図９（ｃ）は、それぞれ、図９（ａ）のＡ－Ａ’線およびＤ－Ｄ’線に沿った断面図である。図９では、図２と同様の構成要素には同じ参照符号を付し、説明を省略する。
　酸化物半導体ＴＦＴ１０５は、チャネルエッチ型ＴＦＴである（エッチストップ層６を有していない）点で、前述の酸化物半導体ＴＦＴ１０１～１０４と異なっている。
　図示する例では、酸化物半導体ＴＦＴ１０５のソースおよびドレイン電極７、９は、例えば第４の実施形態における酸化物半導体ＴＦＴ１０４のソースおよびドレイン電極７、９の構造と同じである。すなわち、ソースおよびドレイン電極７、９の上層７ｂ、９ｂおよび下層７ｃ、９ｃはＴｉＮ／Ｔｉ／ＴｉＮまたはＭｏＮ／Ｍｏ／ＭｏＮの３層構造を有している。従って、第４の実施形態と同様に、ＴｉまたはＭｏ層と主層７ａ、９ａとの間で金属が相互に拡散することを抑制でき、ソースおよびドレイン電極の抵抗の上昇を抑えることができる。また、酸化物半導体とＴｉまたはＭｏとの酸化還元反応を抑制でき、閾値の変動を抑えることができる。さらに、第１保護層１１とソースおよびドレイン電極７、９との密着性の低下を抑制できる。なお、本実施形態では、チャネルストップ型の酸化物半導体ＴＦＴ（図２）と比べて、ソースおよびドレイン電極７、９と酸化物半導体層５との接触面積が大きいので、酸化物半導体とＴｉまたはＭｏとの酸化還元反応を抑制することによって、より顕著な効果が得られる。
　＜半導体装置２０５の製造方法＞
　図１０～図１２は、半導体装置２０５の製造方法の一例を説明するための工程断面図であり、これらの図の（ａ１）～（ｊ１）はＴＦＴ形成領域、（ａ２）～（ｊ２）は端子部形成領域の断面構造を示している。
　まず、図１０（ａ１）～（ｃ１）、（ａ２）～（ｃ２）に示すように、基板１上にゲート電極３、端子部１０２の下部導電層３ｔ、ゲート絶縁層４および酸化物半導体層５を形成する。これらの層の形成は、図３（ａ１）～（ｃ１）、（ａ２）～（ｃ２）を参照しながら前述した方法と同様の方法で行う。
　次いで、図示していないが、酸化物半導体層５およびゲート絶縁層４の上に、例えばスパッタ法などによってソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ここでは、ソース配線用金属膜として、酸化物半導体層５の側からＴｉＮ膜、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、ＴｉＮ膜、Ｔｉ膜およびＴｉＮ膜をこの順で積み重ねた積層膜を形成する。積層膜を構成する各膜の厚さは、第１の実施形態で説明した厚さの範囲内で設定されてもよい。
　続いて、ソース配線用金属膜をパターニングすることにより、図１０（ｄ１）および（ｄ２）に示すように、ソース電極７、ドレイン電極９およびソース配線を含むソース配線層を形成する。この例では、端子部形成領域にはソース配線層は形成されない。ソース電極７およびドレイン電極９は、それぞれ、酸化物半導体層５の表面と接するように配置される。酸化物半導体層５のうちソース電極７と接する部分がソースコンタクト領域、ドレイン電極９と接する部分がドレインコンタクト領域となる。また、ソースコンタクト領域とドレインコンタクト領域との間に位置し、何れの電極とも接していない部分がチャネル領域となる。このようにして、酸化物半導体ＴＦＴ１０５を得る。
　この後の図１１（ｅ１）～図１２（ｊ１）および図１１（ｅ２）～図１２（ｊ２）に示す工程は、図４（ｇ１）～図６（ｌ１）および図４（ｇ２）～図６（ｌ２）を参照しながら前述した工程と同様であるので、説明を省略する。
　本発明の実施形態は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
　１　　　基板
　３　　ゲート電極
　４　　　ゲート絶縁層
　５　　　酸化物半導体層（活性層）
　５ｓ　　ソースコンタクト領域
　５ｄ　　ドレインコンタクト領域
　５ｃ　　チャネル領域
　６　　　チャネルストップ層
　７　　ソース電極
　９　　ドレイン電極
　７ａ、９ａ　　主層
　７ｂ、９ｂ　　上層
　７ｃ、９ｃ　　下層
　１１、１３　　保護層
　１４　　共通電極
　１５　　接続層
　１０１、１０２、１０３、１０４、１０５　　酸化物半導体ＴＦＴ
　２０１、２０４、２０５　　半導体装置

Claims (9)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備え、
    　前記薄膜トランジスタは、酸化物半導体層、ゲート電極、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と接するソース電極およびドレイン電極を含み、
    　前記ソース電極および前記ドレイン電極は、それぞれ、
    　　第１の金属を含む主層、
    　　前記主層の前記基板側に配置された下層であって、前記主層側から、第２の金属の窒化物からなる下部金属窒化物層と、前記第２の金属からなる下部金属層とをこの順で含む下層、および
    　　前記主層の前記基板と反対側に配置された上層であって、前記主層側から、前記第２の金属の窒化物からなる上部金属窒化物層と、前記第２の金属からなる上部金属層とをこの順で含む上層
    を有しており、
    　前記第１の金属はアルミニウムまたは銅であり、前記第２の金属はチタンまたはモリブデンである半導体装置。
  2. 　前記下部金属窒化物層は前記主層の下面と接しており、前記上部金属窒化物層は前記主層の上面と接している請求項１に記載の半導体装置。
  3. 　前記下部金属層および前記上部金属層のいずれか一方は、前記酸化物半導体層と接している請求項１または２に記載の半導体装置。
  4. 　前記ソース電極および前記ドレイン電極の前記上層または前記下層は、前記酸化物半導体層と接するように配置された、前記第２の金属の窒化物からなる他の金属窒化物層をさらに含む請求項１または２に記載の半導体装置。
  5. 　前記薄膜トランジスタを覆う第１の保護層をさらに備え、前記第１の保護層はシリコン酸化膜であり、
    　前記ソース電極および前記ドレイン電極の前記上層は、前記上部金属層と前記第１の保護層との間に配置された、前記第２の金属の窒化物からなる他の金属窒化物層をさらに含み、
    　前記他の金属窒化物層は前記第１の保護層と接している請求項１または２に記載の半導体装置。
  6. 　前記薄膜トランジスタを覆う第１の保護層をさらに備え、前記第１の保護層はシリコン酸化膜であり、
    　前記ゲート電極は、前記基板と前記酸化物半導体層との間に配置されており、
    　前記ソース電極および前記ドレイン電極の前記下層は、前記下部金属層と前記酸化物半導体層との間に配置された、前記第２の金属の窒化物からなる下部金属窒化物表面層をさらに含み、
    　前記ソース電極および前記ドレイン電極の前記上層は、前記上部金属層と前記第１の保護層との間に配置された、前記第２の金属の窒化物からなる上部金属窒化物表面層をさらに含み、
    　前記下部金属窒化物表面層は前記酸化物半導体層と接し、前記上部金属窒化物表面層は前記第１の保護層と接している請求項１または２に記載の半導体装置。
  7. 　前記酸化物半導体層のチャネル領域を覆うエッチストップ層をさらに有する請求項１から６のいずれかに記載の半導体装置。
  8. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む層である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記酸化物半導体層は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む層である請求項８に記載の半導体装置。
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