WO2012111592A1 - 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 - Google Patents

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Definitions

  • the present invention relates to a multilayer ceramic capacitor and a method for manufacturing the multilayer ceramic capacitor.
  • multilayer ceramic capacitors are required to be smaller and have larger capacities.
  • the dielectric layers of multilayer ceramic capacitors are being made thinner.
  • the electric field strength applied per layer becomes relatively high. Therefore, improvement in reliability at the time of voltage application is required.
  • a multilayer ceramic capacitor generally includes a multilayer body having a plurality of laminated dielectric layers and a plurality of internal electrodes formed along an interface between the dielectric layers, and an outer surface of the multilayer body.
  • a plurality of external electrodes formed and electrically connected to the internal electrodes.
  • Patent Document 1 one using Ni as the main component of the internal electrode is known.
  • the present invention has been made in view of the above problems, and is a multilayer ceramic capacitor that exhibits a good dielectric property and excellent reliability even when a dielectric layer is further thinned and a high electric field strength voltage is applied.
  • the purpose is to provide.
  • a multilayer ceramic capacitor according to the present invention includes a multilayer body having a plurality of laminated dielectric layers and a plurality of internal electrodes formed along an interface between the dielectric layers, and an outer surface of the multilayer body.
  • the dielectric layer has a perovskite type compound containing Ba and Ti (however, a part of Ba may be substituted with Ca and a part of Ti is substituted with Zr). May be included as a main component.
  • the method for manufacturing a multilayer ceramic capacitor according to the present invention includes a step of preparing a main component powder mainly composed of a perovskite type compound, an Sn material made of any one of Sn metal, an alloy containing Sn, and an Sn compound.
  • a step of preparing at least one of the above a step of obtaining a ceramic green sheet containing the prepared main component powder and the prepared Sn material, a laminate before firing by stacking the ceramic green sheet and the internal electrode layer A plurality of dielectric layers and a plurality of internal electrodes formed along an interface between the dielectric layers.
  • the internal electrode contains Ni as a main component, the internal electrode contains Sn, and the Ni in the internal electrode Sn molar ratio of to the sum of Sn is characterized in that 0.001 to 0.1.
  • Another method of manufacturing a multilayer ceramic capacitor according to the present invention includes a step of preparing an internal electrode main component powder mainly composed of Ni metal or an alloy containing Ni, an Sn metal, an alloy containing Sn, and an Sn compound.
  • a step of preparing at least one of any of the Sn materials a step of obtaining a ceramic green sheet containing a main component powder containing a perovskite compound as a main component, a ceramic green sheet, and a prepared interior
  • An internal electrode layer containing the electrode main component powder and the prepared Sn material and a step of obtaining a laminate before firing, and a step of firing the laminate before firing to obtain a laminate.
  • the internal electrode contains Ni as a main component, the internal electrode contains Sn, and the molar ratio of Sn to the total of Ni and Sn in the internal electrode is 0.001 or more and 0.1 or less. .
  • another method for manufacturing a multilayer ceramic capacitor according to the present invention includes a step of preparing an internal electrode main component powder mainly composed of a Ni—Sn alloy, and a main component powder mainly composed of a perovskite type compound.
  • a step of obtaining a multilayer body comprising: a plurality of dielectric layers, and a plurality of internal electrodes formed along an interface between the dielectric layers.
  • the internal electrode contains Ni as a main component, and the internal electrode contains Sn, and the molar ratio of Sn to the total of Ni and Sn in the internal electrode is 0.001 or more and 0. .1 or less.
  • the present invention it is possible to provide a multilayer ceramic capacitor having excellent reliability when a voltage is applied, because the internal electrode is mainly composed of Ni and contains Sn.
  • FIG. 1 is a cross-sectional view showing a multilayer ceramic capacitor according to the present invention.
  • Experimental example 1 it is explanatory drawing which shows the location which performed the mapping analysis of Ni and Sn by WDX of a multilayer ceramic capacitor.
  • 6 is a WDX showing the result of Ni mapping analysis in Experimental Example 1.
  • 5 is a WDX showing a Sn mapping analysis result in Experimental Example 1.
  • Experimental Example 3 it is explanatory drawing which shows the location which measured the thickness of the dielectric material layer.
  • 10 is a graph showing the dependence of MTTF on the dielectric layer thickness in Experimental Example 3.
  • FIG. 1 is a cross-sectional view of a multilayer ceramic capacitor according to the present invention.
  • the multilayer ceramic capacitor 1 includes a multilayer body 5.
  • the stacked body 5 includes a plurality of stacked dielectric layers 2 and a plurality of internal electrodes 3 and 4 formed along interfaces between the plurality of dielectric layers 2.
  • External electrodes 6 and 7 are formed at different positions on the outer surface of the laminate 5. Examples of the material of the external electrodes 6 and 7 include those containing Ag or Cu as a main component. In the multilayer ceramic capacitor shown in FIG. 1, the external electrodes 6 and 7 are formed on the end surfaces of the multilayer body 5 facing each other. The internal electrodes 3 and 4 are electrically connected to the external electrodes 6 and 7, respectively. The internal electrodes 3 and 4 are alternately stacked inside the stacked body 5 via the dielectric layers 2.
  • the multilayer ceramic capacitor 1 may be a two-terminal type including two external electrodes 6 and 7 or a multi-terminal type including a large number of external electrodes.
  • the internal electrodes 3 and 4 are mainly composed of Ni, and the internal electrodes 3 and 4 contain Sn.
  • Sn a multilayer ceramic capacitor having excellent reliability when a voltage is applied can be obtained.
  • the presence form of Sn in the internal electrodes 3 and 4 is not limited, but it is preferably present in the form of an alloy of Sn and Ni, and is present in the form of an intermetallic compound of Sn and Ni. Is more preferable. In this case, the insulation at the interface between the dielectric layer 2 and the internal electrodes 3 and 4 is improved, and the reliability at the time of voltage application is further improved.
  • the method for containing Sn is not particularly limited.
  • it may be contained in the conductive paste to be the internal electrodes 3 and 4 in advance, or may be mixed with the dielectric ceramic raw material powder constituting the dielectric layer 2 after firing.
  • SnO powder when SnO powder is mixed with the dielectric ceramic raw material powder and then fired in a reducing atmosphere at a heating rate of 20 ° C./min or more, SnO is reduced to Sn, and the internal electrodes 3 and 4 are formed. It becomes easy to be absorbed.
  • the molar ratio of Sn to the total of Ni and Sn is preferably 0.001 or more and less than 0.1.
  • Sn is 0.001 or more, the effect of containing Sn becomes more remarkable.
  • it is less than 0.1, the melting points of the internal electrodes 3 and 4 are in a preferable range, and problems such as ball formation are less likely to occur.
  • the dielectric layer 2 preferably contains a perovskite type compound containing Ba and Ti (provided that a part of Ba may be substituted with Ca and a part of Ti may be substituted with Zr) as a main component.
  • the main component of the dielectric layer 2 is BaTiO 3
  • the multilayer ceramic capacitor according to the present invention has a high dielectric constant and particularly excellent reliability.
  • the dielectric layer may contain, for example, rare earth elements, Mn, Mg, Si, or the like as subcomponents.
  • the dielectric ceramic raw material powder is produced by, for example, a solid phase synthesis method. Specifically, first, compound powders such as oxides and carbonates containing the main constituent elements are mixed at a predetermined ratio and calcined. In addition to the solid phase synthesis method, a hydrothermal method or the like may be applied.
  • the dielectric ceramic according to the present invention may contain alkali metal, transition metal, Cl, S, P, Hf, etc. in an amount range that does not impede the effects of the present invention.
  • the multilayer ceramic capacitor is manufactured as follows, for example.
  • a ceramic slurry is prepared using the dielectric ceramic raw material powder obtained as described above. Then, a ceramic green sheet is formed by a sheet forming method or the like. And the electroconductive paste which should become an internal electrode is apply
  • Example 1 In Experimental Example 1, the influence of the presence or absence of Sn in the internal electrode on the reliability at the time of voltage application was confirmed. In this experimental example, a method in which SnO powder was mixed in advance with the dielectric ceramic raw material powder was used. In addition, as the main component of the dielectric layer, two kinds of compositions of barium titanate (hereinafter referred to as BT) and barium calcium titanate (hereinafter referred to as BCT) were prepared.
  • BT barium titanate
  • BCT barium calcium titanate
  • BT powder and BCT powder as main components were prepared. Specifically, BaCO 3 powder, CaCO 3 powder, and TiO 2 powder were weighed so that the molar ratio of Ba to Ti was 1-x and the molar ratio of Ca to Ti was x, and mixed by a ball mill for a certain time. Thereafter, heat treatment was performed to obtain main component BT powder and BCT powder.
  • R 2 O 3 (R is Dy or Y), MgO, MnO, SiO 2 and SnO, which are subcomponents, were prepared.
  • the content of R with respect to 100 mol parts of Ti in the ceramic powder of the main component is a mol parts
  • the Mg content is b mol parts
  • the Mn content is c mol parts
  • the Si content is d. It was weighed so that the mol part and the Sn content would be the e mol part, blended with the main component BT powder and BCT powder, mixed for a certain time by a ball mill, and then dried and dry pulverized.
  • dielectric ceramic raw material powders of sample numbers 1 to 8 were obtained. Table 1 shows the values of a, b, c, d, e and x and the R component for each sample number.
  • a ceramic green sheet to be a dielectric layer was formed. Specifically, a polyvinyl butyral binder and an organic solvent such as ethanol were added to the above raw material powder, and wet mixed by a ball mill to prepare a ceramic slurry. And this ceramic slurry was shape
  • a conductive paste mainly composed of Ni was printed on a predetermined ceramic green sheet to form a conductive paste layer to be an internal electrode.
  • this laminate was heated at 350 ° C. in an N 2 atmosphere to burn out the binder. Thereafter, in a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure of 10 ⁇ 10 MPa, the temperature is raised at a rate of 20 ° C./min and a maximum temperature of 1200 ° C. for 20 minutes, and then the temperature is lowered. Baked with profile.
  • the outer dimensions of the multilayer ceramic capacitor fabricated as described above are 2.0 mm ⁇ 1.0 mm ⁇ 1.0 mm, the thickness of the dielectric layer interposed between the internal electrodes is 2.5 ⁇ m, and the thickness of the internal electrodes The thickness was 0.8 ⁇ m.
  • the number of effective dielectric layers was 100, and the counter electrode area per layer was 1.7 ⁇ 10 ⁇ 6 m 2 .
  • a high-temperature load test was performed under the conditions of 175 ° C. and 7.5 V, the time when the insulation resistance was 100 k ⁇ or less was determined to be a failure, and the average failure time (MTTF) of the sample was calculated. The number of measurements was 10, and the average value was calculated. The dielectric constant, dielectric loss, and MTTF all had 10 measurements, and the average value was calculated.
  • Table 1 shows the results of various characteristic evaluations under each condition.
  • the sample number with * is a sample outside the scope of the present invention.
  • the WT side surface was polished by a polishing machine.
  • polishing was finished at a depth of about 1/2 of the L (length) direction of the element body, and a WT cross section was obtained.
  • the polished surface was processed by ion milling after the polishing was completed.
  • mapping analysis of Ni and Sn was performed by WDX in these four regions.
  • a portion near the side portion of the laminated body where the internal electrode does not exist is mapped including the internal electrode, not the central portion.
  • FIG. 3 shows the Ni mapping analysis result
  • FIG. 4 shows the Sn mapping analysis result of the sample obtained by adding the Sn material powder to the dielectric ceramic raw material powder.
  • the inner electrode in the upper region U, the intermediate region M, the lower region D and the side region S Sn was present.
  • sample numbers 1 to 4 the main component of the dielectric layer is BT.
  • Sample Nos. 1 and 3 containing Sn the dielectric properties were almost the same and the MTTF value was larger than Sample Nos. 2 and 4.
  • Sample Nos. 5 to 8 the main component of the dielectric layer is BCT.
  • Sample Nos. 5 and 7 containing Sn both had dielectric properties similar to those of Sample Nos. 6 and 8 and a large MTTF value.
  • the sample numbers 12 to 15 When comparing the sample numbers 11 to 15, the sample numbers 12 to 15 all have the same dielectric characteristics and the MTTF value is larger than the sample number 11 that does not contain Sn.
  • a BT powder as a main component was prepared. Specifically, BaCO 3 powder and TiO 2 powder were weighed so that the molar ratio of Ti and Ba was 1: 1, mixed for a certain time with a ball mill, and then heat-treated to obtain BT powder as a main component. .
  • R 2 O 3 powders of R 2 O 3 (R is Dy), MgO, MnO, SiO 2 and SnO, which are subcomponents, were prepared.
  • R is Dy.
  • the content of R with respect to 100 mol parts of Ti in the ceramic powder of the main component is a mol parts
  • the Mg content is b mol parts
  • the Mn content is c mol parts
  • the Si content is d.
  • dielectric ceramic raw material powders of sample numbers 21 to 36 were obtained.
  • Table 3 shows the values of a, b, c, d, and e for each sample number.
  • a ceramic green sheet to be a dielectric layer was formed. Specifically, a polyvinyl butyral binder and an organic solvent such as ethanol were added to the above raw material powder, and wet mixed by a ball mill to prepare a ceramic slurry. Then, this ceramic slurry is formed into a sheet shape by a doctor blade method, and ceramic green sheets having eight thicknesses, specifically, 0.9 ⁇ m, 1.1 ⁇ m, 1.3 ⁇ m, 1.6 ⁇ m, 2 Ceramic green sheets having eight thicknesses of 0.0 ⁇ m, 2.2 ⁇ m, 2.7 ⁇ m, and 3.3 ⁇ m were obtained.
  • a conductive paste mainly composed of Ni was printed on a predetermined ceramic green sheet to form a conductive paste layer to be an internal electrode.
  • this laminate was heated at 350 ° C. in an N 2 atmosphere to burn out the binder. Thereafter, in a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure of 10 ⁇ 10 MPa, the temperature is raised at a rate of 20 ° C./min and a maximum temperature of 1200 ° C. for 20 minutes, and then the temperature is lowered. Baked with profile.
  • the outer dimensions of the multilayer ceramic capacitor produced as described above were 2.0 mm ⁇ 1.0 mm ⁇ 1.0 mm.
  • the number of effective dielectric layers was 100, and the counter electrode area per layer was 1.7 ⁇ 10 ⁇ 6 m 2 .
  • the external electrodes of the produced multilayer ceramic capacitor were removed, dissolved in a solvent, and analyzed by ICP emission spectroscopy.
  • Table 3 shows that the internal electrode components Ni and Sn that diffuse into the internal electrodes are excluded. It was confirmed to be almost the same as the composition shown.
  • the thickness of the dielectric layer was examined by the following method.
  • each sample was set up vertically and the periphery of each sample was hardened with resin.
  • the LT side surface (length / height side surface; the side surface where the internal electrode is exposed including the connecting portion to the external electrode when polished) of each sample was exposed.
  • the LT side surface was polished by a polishing machine, and polishing was finished at a depth of 1 ⁇ 2 of the laminated body in the W direction (width direction) to obtain an LT cross section. Ion rimming was performed on the polished surface to remove sagging due to polishing. In this way, a cross section for observation was obtained.
  • a perpendicular perpendicular to the internal electrode was drawn in the L direction (length direction) 1/2 of the LT cross section.
  • the region where the internal electrodes of the sample were laminated was divided into three equal parts in the T direction (height direction), and divided into three regions, an upper part U, an intermediate part M, and a lower part D.
  • 25 dielectric layers are selected from the center in the height direction of each region (a region including the 25 dielectric layers in FIG. 5 is shown as a measurement region R1). The thickness on the perpendicular was measured. However, those that cannot be measured because the internal electrode is missing on the perpendicular line and the dielectric layers sandwiching the internal electrode are connected are excluded from the measurement target.
  • the thickness of the dielectric layer was measured at 75 locations for each sample, and the average value thereof was obtained. As shown in Table 3, the thickness of the dielectric layer was 0.8 ⁇ m, 1 ⁇ m, 1.2 ⁇ m, 1.5 ⁇ m, 1.8 ⁇ m, 2 ⁇ m, 2.5 ⁇ m, or 3 ⁇ m depending on the sample.
  • a high temperature load test was performed under conditions corresponding to 150 ° C. and 3 V / ⁇ m, and the time when the insulation resistance became 100 k ⁇ or less was determined to be a failure, and the average failure time (MTTF) of the sample was calculated.
  • the number of measurements was 10, and the average value was calculated.
  • Table 3 shows the results of various characteristic evaluations under each condition.
  • the sample number with * is a sample outside the scope of the present invention.
  • Sample Nos. 29 to 36 with Sn contained the same dielectric properties and improved MTTF values compared to Sample Nos. 21 to 28 without Sn. However, even when Sn is added, when the thickness of the dielectric layer exceeds 2.5 ⁇ m, specifically, in the sample number 36 with the thickness of the dielectric layer 3, the thickness of the dielectric layer is 2.5 ⁇ m or less. Compared with sample numbers 29 to 35, the rate of improvement in MTTF was reduced.
  • FIG. 6 shows the dependence of MTTF on the dielectric layer thickness.
  • the region sandwiched between the opposing internal electrodes is composed of “dielectric layer” and “interface between internal electrode and dielectric layer”, but when the thickness of the dielectric layer exceeds 2.5 ⁇ m, The ratio of “dielectric layer” in the region sandwiched between the electrodes increases, and conversely, the ratio of “interface between internal electrode and dielectric layer” decreases.
  • the detailed mechanism is unknown, in the present invention, it is considered that the change of the “interface” due to the addition of Sn to the internal electrode contributes to the improvement of the reliability. It is considered that the effect of improving the MTTF is reduced by reducing the ratio of the “interface” when the thickness exceeds 2.5 ⁇ m.
  • Example 4 In Experimental Example 4, a method of previously mixing a powder of Sn material with a dielectric ceramic raw material powder was used. Moreover, barium titanate (BT) was prepared as a main component of the dielectric layer.
  • BT barium titanate
  • a BT powder as a main component was prepared. Specifically, BaCO 3 powder and TiO 2 powder were weighed so that the molar ratio of Ti and Ba was 1: 1, mixed by a ball mill for a certain period of time, and then heat-treated to obtain a main component BT powder. .
  • a ceramic green sheet to be a dielectric layer was formed. Specifically, a polyvinyl butyral binder and an organic solvent such as ethanol were added to the above raw material powder, and wet mixed by a ball mill to prepare a ceramic slurry. And this ceramic slurry was shape
  • a conductive paste mainly composed of Ni was printed on a predetermined ceramic green sheet to form a conductive paste layer to be an internal electrode.
  • this laminate was heated at 350 ° C. in an N 2 atmosphere to burn out the binder. Thereafter, in a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure of 10 ⁇ 10 MPa, the temperature is raised at a rate of 20 ° C./min and a maximum temperature of 1200 ° C. for 20 minutes, and then the temperature is lowered. Baked with profile.
  • the outer dimensions of the multilayer ceramic capacitor fabricated as described above were 2.0 mm ⁇ 1.0 mm ⁇ 1.0 mm, and the thickness of the dielectric layer interposed between the internal electrodes was 2.5 ⁇ m.
  • the number of effective dielectric layers was 230, and the counter electrode area per layer was 1.7 ⁇ 10 ⁇ 6 m 2 .
  • a high-temperature load test was performed under the conditions of 150 ° C. and 7.5 V, the time when the insulation resistance became 10 k ⁇ or less was determined to be a failure, and the average failure time (MTTF) of the sample was calculated. The number of measurements was 10, and the average value was calculated. The dielectric constant, dielectric loss, and MTTF all had 10 measurements, and the average value was calculated.
  • Table 4 shows the results of various characteristic evaluations under each condition.
  • the WT side surface was polished by a polishing machine.
  • polishing was finished at a depth of about 1/2 of the L (length) direction of the element body, and a WT cross section was obtained.
  • the polished surface was processed by ion milling after polishing.
  • 2) Mapping analysis of internal electrode Similar to Experimental Example 1, as shown in FIG. 2, the area where the internal electrode of the sample is laminated is divided into three equal parts in the T direction in about 1 ⁇ 2 of the W direction of the WT cross section. The central part in each W direction was divided into three regions, an upper region U, an intermediate region M, and a lower region D. Further, the central portion in the T direction is divided into two regions: an intermediate region M and a side region S adjacent to the intermediate region M in the W direction.
  • mapping analysis of Ni and Sn was performed by WDX in these four regions.
  • the side region S a portion near the side portion of the laminated body where the internal electrode does not exist is mapped including the internal electrode, not the central portion.
  • Sn was present in the internal electrode in all of the upper region U, the intermediate region M, the lower region D, and the side region S.
  • Example 5 In Experimental Example 5, a method of previously mixing the Sn material powder with the internal electrode paste was used. Moreover, barium titanate (BT) was prepared as a main component of the dielectric layer.
  • BT barium titanate
  • a BT powder as a main component was prepared. Specifically, BaCO 3 powder and TiO 2 powder were weighed so that the molar ratio of Ti and Ba was 1: 1, mixed by a ball mill for a certain period of time, and then heat-treated to obtain a main component BT powder. .
  • a ceramic green sheet to be a dielectric layer was formed. Specifically, a polyvinyl butyral binder and an organic solvent such as ethanol were added to the above raw material powder, and wet mixed by a ball mill to prepare a ceramic slurry. And this ceramic slurry was shape
  • an internal electrode paste was prepared.
  • an organic solvent such as a polyvinyl butyral binder and ethanol was added and wet mixed by a ball mill to prepare a conductive paste.
  • the above conductive paste was printed on the above ceramic green sheet to form a conductive paste layer for constituting internal electrodes.
  • this laminate was heated at 350 ° C. in an N 2 atmosphere to burn out the binder. Thereafter, in a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure of 10 ⁇ 10 MPa, the temperature is raised at a rate of 20 ° C./min and a maximum temperature of 1200 ° C. for 20 minutes, and then the temperature is lowered. Baked with profile.
  • the outer dimensions of the multilayer ceramic capacitor fabricated as described above were 2.0 mm ⁇ 1.0 mm ⁇ 1.0 mm, and the thickness of the dielectric layer interposed between the internal electrodes was 2.5 ⁇ m.
  • the number of effective dielectric layers was 230, and the counter electrode area per layer was 1.7 ⁇ 10 ⁇ 6 m 2 .
  • a high-temperature load test was performed under the conditions of 150 ° C. and 7.5 V, the time when the insulation resistance became 10 k ⁇ or less was determined to be a failure, and the average failure time (MTTF) of the sample was calculated. The number of measurements was 10, and the average value was calculated. The dielectric constant, dielectric loss, and MTTF all had 10 measurements, and the average value was calculated.
  • Table 5 shows the results of various characteristic evaluations under each condition.
  • Example 6 In Experimental Example 6, a method using a Ni—Sn alloy as a metal powder for the internal electrode paste was used. Moreover, barium titanate (BT) was prepared as a main component of the dielectric layer.
  • BT barium titanate
  • a BT powder as a main component was prepared. Specifically, BaCO 3 powder and TiO 2 powder were weighed so that the molar ratio of Ti and Ba was 1: 1, mixed by a ball mill for a certain period of time, and then heat-treated to obtain a main component BT powder. .
  • a ceramic green sheet to be a dielectric layer was formed. Specifically, a polyvinyl butyral binder and an organic solvent such as ethanol were added to the above raw material powder, and wet mixed by a ball mill to prepare a ceramic slurry. And this ceramic slurry was shape
  • Ni—Sn alloy powder As metal powder was prepared.
  • An Ni—Sn alloy powder having a Sn / (Ni + Sn) ratio shown in Table 6 was prepared, an organic solvent such as a polyvinyl butyral binder and ethanol was added, and wet mixed by a ball mill to prepare a conductive paste.
  • the above conductive paste was printed on the above ceramic green sheet to form a conductive paste layer for constituting internal electrodes.
  • this laminate was heated at 350 ° C. in an N 2 atmosphere to burn out the binder. Thereafter, in a reducing atmosphere composed of H 2 —N 2 —H 2 O gas having an oxygen partial pressure of 10 ⁇ 10 MPa, the temperature is raised at a rate of 20 ° C./min and a maximum temperature of 1200 ° C. for 20 minutes, and then the temperature is lowered. Baked with profile.
  • the outer dimensions of the multilayer ceramic capacitor fabricated as described above were 2.0 mm ⁇ 1.0 mm ⁇ 1.0 mm, and the thickness of the dielectric layer interposed between the internal electrodes was 2.5 ⁇ m.
  • the number of effective dielectric layers was 230, and the counter electrode area per layer was 1.7 ⁇ 10 ⁇ 6 m 2 .
  • a high-temperature load test was performed under the conditions of 150 ° C. and 7.5 V, the time when the insulation resistance became 10 k ⁇ or less was determined to be a failure, and the average failure time (MTTF) of the sample was calculated. The number of measurements was 10, and the average value was calculated. The dielectric constant, dielectric loss, and MTTF all had 10 measurements, and the average value was calculated.
  • Table 6 shows the results of various characteristic evaluations under each condition.

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Abstract

　電圧印加時における信頼性の優れた積層セラミックコンデンサを提供する。　本発明に係る積層セラミックコンデンサ１は、積層されている複数の誘電体層２と、誘電体層２間の界面に沿って形成されている複数の内部電極３及び４と、を有する積層体５と、積層体５の外表面に形成され、内部電極３及び４と電気的に接続されている複数の外部電極６及び７と、を備え、内部電極３及び４は主成分がＮｉであり、かつ、内部電極３及び４はＳｎを含むことを特徴としている。

Description

積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
　本発明は積層セラミックコンデンサ、及び積層セラミックコンデンサの製造方法に関するものである。
　近年のエレクトロニクス技術の進展に伴い、積層セラミックコンデンサには小型化かつ大容量化が要求されている。これらの要求を満たすため、積層セラミックコンデンサの誘電体層の薄層化が進められている。しかし、誘電体層を薄層化すると、１層あたりに加わる電界強度が相対的に高くなる。よって、電圧印加時における信頼性の向上が求められる。
　積層セラミックコンデンサは、一般的に、積層されている複数の誘電体層と、誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層体と、積層体の外表面に形成され、内部電極と電気的に接続されている複数の外部電極と、を備えている。そして、例えば特許文献１のように、内部電極の主成分としてＮｉを用いたものが知られている。
特開平１１－２８３８６７号公報
　ところで、内部電極の主成分にＮｉを用いた場合に、近年の小型化かつ大容量化の要請に応えるためには、電圧印加時における信頼性が未だ不十分であるという問題があった。
　本発明はかかる課題に鑑みてなされたものであって、誘電体層がより一層薄層化し、高電界強度の電圧が印加されても、良好な誘電特性と優れた信頼性を示す積層セラミックコンデンサを提供することを目的とする。
　本発明に係る積層セラミックコンデンサは、積層されている複数の誘電体層と、誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層体と、積層体の外表面に形成され、内部電極と電気的に接続されている複数の外部電極と、を備え、誘電体層の厚みは２．５μｍ以下であり、内部電極は主成分がＮｉであり、かつ、内部電極はＳｎを含み、内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴としている。
　また、本発明に係る積層セラミックコンデンサでは、誘電体層が、ＢａおよびＴｉを含むペロブスカイト型化合物（ただし、Ｂａの一部はＣａで置換されても良く、Ｔｉの一部はＺｒで置換されても良い）を主成分として含むことが好ましい。
　また、本発明に係る積層セラミックコンデンサの製造方法は、ぺロブスカイト型化合物を主成分とする主成分粉末を用意する工程と、Ｓｎ金属、Ｓｎを含む合金、Ｓｎ化合物のいずれかからなるＳｎ素材の中から、少なくとも１つを用意する工程と、用意した主成分粉末および用意したＳｎ素材を含有するセラミックグリーンシートを得る工程と、セラミックグリーンシートと、内部電極層とを積み重ねて焼成前の積層体を得る工程と、焼成前の積層体を焼成して、積層体を得る工程と、を備え、複数の誘電体層と、それらの誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、内部電極は主成分としてＮｉを含み、かつ、内部電極はＳｎを含み、内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴としている。
　また、別の本発明に係る積層セラミックコンデンサの製造方法は、Ｎｉ金属もしくはＮｉを含む合金を主成分とする内部電極主成分粉末を用意する工程と、Ｓｎ金属、Ｓｎを含む合金、Ｓｎ化合物のいずれかからなるＳｎ素材の中から、少なくとも１つを用意する工程と、ぺロブスカイト型化合物を主成分とする主成分粉末を含有するセラミックグリーンシートを得る工程と、セラミックグリーンシートと、用意した内部電極主成分粉末および用意したＳｎ素材を含有する内部電極層と、を積み重ねて焼成前の積層体を得る工程と、焼成前の積層体を焼成して、積層体を得る工程と、を備える、複数の誘電体層と、それらの誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、内部電極は主成分としてＮｉを含み、かつ、内部電極はＳｎを含み、内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴としている。
　また、さらに別の本発明に係る積層セラミックコンデンサの製造方法は、Ｎｉ-Ｓｎ合金を主成分とする内部電極主成分粉末を用意する工程と、ぺロブスカイト型化合物を主成分とする主成分粉末を含有するセラミックグリーンシートを得る工程と、セラミックグリーンシートと、用意した内部電極主成分粉末を含有する内部電極層と、を積み重ねて焼成前の積層体を得る工程と、焼成前の積層体を焼成して、積層体を得る工程と、を備える、複数の誘電体層と、それらの誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、内部電極は主成分としてＮｉを含み、かつ、内部電極はＳｎを含み、内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴としている。
　この発明によれば、内部電極は主成分がＮｉであり、かつ、Ｓｎを含むことにより、電圧印加時における信頼性の優れた積層セラミックコンデンサを提供することが可能である。
本発明に係る積層セラミックコンデンサを示す断面図である。 実験例１において、積層セラミックコンデンサのＷＤＸによるＮｉとＳｎのマッピング分析をおこなった個所を示す説明図である。 実験例１における、Ｎｉのマッピング分析結果示すＷＤＸである。 実験例１における、Ｓｎのマッピング分析結果を示すＷＤＸである。 実験例３において、誘電体層の厚さを測定した個所を示す説明図である。 実験例３における、ＭＴＴＦの誘電体層厚み依存性を示すグラフである。
　以下において、本発明を実施するための形態について説明する。
　図１は、本発明に係る積層セラミックコンデンサの断面図である。
　積層セラミックコンデンサ１は、積層体５を備えている。積層体５は、積層されている複数の誘電体層２と、複数の誘電体層２間の界面に沿って形成されている複数の内部電極３及び４と、を備えている。
　積層体５の外表面上の互いに異なる位置には、外部電極６及び７が形成されている。外部電極６及び７の材質としては、例えばＡｇ又はＣｕを主成分とするものが挙げられる。図１に示した積層セラミックコンデンサでは、外部電極６及び７は、積層体５の互いに対向する各端面上に形成されている。内部電極３及び４は、それぞれ外部電極６及び７と電気的に接続されている。そして、内部電極３及び４は、積層体５の内部において誘電体層２を介して交互に積層されている。
　なお、積層セラミックコンデンサ１は、２個の外部電極６及び７を備える２端子型のものであっても、多数の外部電極を備える多端子型のものであっても良い。
　本発明では、内部電極３及び４は主成分がＮｉであり、かつ、内部電極３及び４はＳｎを含むことを特徴としている。この場合に、電圧印加時における信頼性の優れた積層セラミックコンデンサが得られる。なお、内部電極３及び４中のＳｎの存在形態は問われないが、ＳｎとＮｉの合金の形態で存在していることが好ましく、ＳｎとＮｉの金属間化合物の形態で存在していることがさらに好ましい。この場合には、誘電体層２と内部電極３及び４との界面の絶縁性が向上し、電圧印加時における信頼性がさらに改善される。
　Ｓｎの含有方法は特に問われない。例えば、内部電極３及び４となるべき導電性ペーストにあらかじめ含まれていても良いし、焼成後に誘電体層２を構成する誘電体セラミックの原料粉末に混合されていても良い。後者の場合には、誘電体セラミックの原料粉末にＳｎＯ粉末を混合し、その後還元雰囲気中で２０℃／分以上の昇温速度で焼成すると、ＳｎＯがＳｎに還元され、内部電極３及び４に吸収されやすくなる。
　内部電極３及び４における、ＮｉとＳｎの合計に対するＳｎのモル比は０．００１以上０．１未満であることが好ましい。Ｓｎが０．００１以上の場合には、Ｓｎ含有の効果がより顕著になる。また、０．１未満の場合には、内部電極３及び４の融点が好ましい範囲となり、玉化等の不具合がより起こりにくくなるためである。
　誘電体層２はＢａおよびＴｉを含むペロブスカイト型化合物（ただし、Ｂａの一部はＣａで置換されても良く、Ｔｉの一部はＺｒで置換されても良い）を主成分として含むことが好ましい。本発明に係る積層セラミックコンデンサは、誘電体層２の主成分がＢａＴｉＯ3である場合に、誘電率が高い上に、特に優れた信頼性を示す。なお、誘電体層には、主成分の他に、例えば希土類元素や、Ｍｎ、Ｍｇ、Ｓｉ等が副成分として含まれていても良い。
　誘電体セラミックの原料粉末は、例えば、固相合成法で作製される。具体的には、まず、主成分の構成元素を含む酸化物、炭酸物等の化合物粉末を所定の割合で混合し、仮焼する。なお、固相合成法の他に、水熱法等を適用しても良い。なお、本発明に係る誘電体セラミックに対して、アルカリ金属、遷移金属、Ｃｌ、Ｓ、Ｐ、Ｈｆ等が、本発明の効果を妨げない量の範囲で含まれていても良い。
　積層セラミックコンデンサは、例えば、以下のように作製される。上記のようにして得られた誘電体セラミックの原料粉末を用いてセラミックスラリーを作製する。そして、シート成形法等でセラミックグリーンシートを成形する。そして、複数のセラミックグリーンシートのうち所定のセラミックグリーンシート上に、内部電極となるべき導電性ペーストを印刷等で塗布する。そして、複数のセラミックグリーンシートを積層した後に圧着して、生の積層体を得る。そして、生の積層体を焼成する。この焼成する工程で、誘電体セラミックで構成される誘電体層が得られる。その後、積層体の端面に外部電極を焼き付け等で形成する。
　次に、この発明に基づいて実施した実験例について説明する。
　［実験例１］
　実験例１では、内部電極中のＳｎの有無が電圧印加時の信頼性に与える影響を確認した。なお、本実験例では、誘電体セラミックの原料粉末にＳｎＯ粉末をあらかじめ混合する方法を用いた。また、誘電体層の主成分としては、チタン酸バリウム（以下ＢＴ）とチタン酸バリウムカルシウム（以下ＢＣＴ）の２種類の組成を用意した。
　（Ａ）誘電体セラミックの原料粉末の作製
　最初に、主成分であるＢＴ粉末とＢＣＴ粉末を用意した。具体的には、ＢａＣＯ3粉末、ＣａＣＯ3粉末、及びＴｉＯ2粉末をＴｉに対するＢａのモル比が１－ｘ、Ｔｉに対するＣａのモル比がｘとなるように秤量し、ボールミルにより一定時間混合した後、熱処理を行い、主成分のＢＴ粉末とＢＣＴ粉末を得た。
　次に、副成分である、Ｒ2Ｏ3（ＲはＤｙまたはＹ）、ＭｇＯ、ＭｎＯ、ＳｉＯ2、ＳｎＯの各粉末を用意した。そして、これらの粉末を主成分のセラミック粉末中のＴｉ１００モル部に対するＲの含有量がａモル部、Ｍｇの含有量がｂモル部、Ｍｎの含有量がｃモル部、Ｓｉの含有量がｄモル部、Ｓｎの含有量がｅモル部となるように秤量して、主成分のＢＴ粉末やＢＣＴ粉末と配合し、ボールミルにより一定時間混合した後、乾燥、乾式粉砕した。このようにして、試料番号１～８の誘電体セラミックの原料粉末を得た。表１に、各試料番号における、ａ、ｂ、ｃ、ｄ、ｅ、ｘの値およびＲ成分を示す。
　なお、得られた原料粉末をＩＣＰ発光分光分析したところ、表１に示した調合組成とほとんど同一であることが確認された。
　（Ｂ）積層セラミックコンデンサの作製
　最初に、誘電体層となるべきセラミックグリーンシートを形成した。具体的には、上記の原料粉末に、ポリビニルブチラール系バインダと、エタノール等の有機溶媒を加えて、ボールミルにより湿式混合してセラミックスラリーを調製した。そして、このセラミックスラリーを、ドクターブレード法によりシート状に成形して、厚さが３μｍのセラミックグリーンシートを得た。
　次に、所定のセラミックグリーンシート上にＮｉを主成分とする導電性ペーストを印刷し、内部電極となるべき導電性ペースト層を形成した。
　次に、セラミックグリーンシートを、導電性ペースト層が引き出されている側が互い違いになるように複数層積層し、生の積層体を形成した。
　次に、この積層体を、Ｎ2雰囲気中、３５０℃で加熱して、バインダを燃焼させた。その後、酸素分圧１０-10ＭＰａのＨ2－Ｎ2－Ｈ2Ｏガスからなる還元雰囲気中において、昇温速度２０℃／分、最高温度１２００℃で２０分保持して、その後に降温するプロファイルで焼成した。
　次に、焼成後の積層体の両端面に、Ｂ2Ｏ3－ＳｉＯ2－ＢａＯガラスフリットを含む銀ペーストを塗布した。そして、Ｎ2雰囲気中、６００℃で焼き付けて、内部電極と電気的に接続された外部電極を形成した。
　以上のようにして作製した積層セラミックコンデンサの外形寸法は、２．０ｍｍ×１．０ｍｍ×１．０ｍｍであり、内部電極間に介在する誘電体層の厚さは２．５μｍ、内部電極の厚さは０．８μｍであった。また、有効誘電体層の層数は１００層であり、１層あたりの対向電極面積は１．７×１０-6ｍ2であった。
　（Ｃ）特性評価
　得られた各条件の積層セラミックコンデンサについて、誘電率と誘電損失を測定した。最初に、自動ブリッジ式測定器を用いて、静電容量と誘電損失をＡＣ電圧１Ｖ、１ｋＨｚの条件で測定した。そして、静電容量の平均値と誘電体層の厚さ、層数、対向電極面積から、誘電率を算出した。
　次に、１７５℃、７．５Ｖの条件で高温負荷試験を実施して、絶縁抵抗が１００ｋΩ以下になった時間を故障と判定し、試料の平均故障時間（ＭＴＴＦ）を算出した。測定数は１０個とし、その平均値を算出した。なお、誘電率、誘電損失、ＭＴＴＦのいずれも測定数は１０個であり、その平均値を算出した。
　表１に、各条件における、各種特性評価の結果を示す。表１において、試料番号に*を付したものは、この発明の範囲外の試料である。
　（Ｄ）Ｓｎが内部電極中に存在することの確認
　１）研磨
　各試料を垂直になるように立てて、各試料の周りを樹脂で固めた。このとき、各試料のＷＴ（幅・高さ）側面が露出するようにした。
　次に、研磨機により、ＷＴ側面を研磨した。
　次に、素体のＬ（長さ）方向の１／２程度の深さで研磨を終了し、ＷＴ断面を出した。
　そして、研磨による内部電極のダレをなくすために、研磨終了後、イオンミリングにより、研磨表面を加工した。
　２）内部電極のマッピング分析
　図２に示す通り、ＷＴ断面のＷ方向１／２程度において、試料の内部電極が積層されている領域をＴ方向に３等分に分割し、それぞれのＷ方向における中央部を上方領域Ｕ、中間領域Ｍ、下方領域Ｄの３つの領域に分けた。さらに、Ｔ方向の中央部は、中間領域Ｍと、中間領域ＭからＷ方向に隣接する側部領域Ｓの２つの領域に分けた。
　そして、これらの４つの領域内においてＷＤＸによりＮｉおよびＳｎのマッピング分析を行った。なお、側部領域Ｓにおいては、その中央部ではなく、内部電極の存在しない積層体の側部寄りの部分を内部電極を含めてマッピングした。
　誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料の、Ｎｉのマッピング分析結果を図３に、Ｓｎのマッピング分析結果を図４に示す。図３、図４からわかるように、誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料では、上方領域Ｕ、中間領域Ｍ、下方領域Ｄおよび側部領域Ｓの全ての領域において内部電極中にＳｎが存在していた。
　（Ｅ）内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値の確認
　誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料（資料番号１、３、５、７）につき、内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値を確認した。具体的には、１つの積層セラミックコンデンサから無作為に３本の内部電極を選び、ＦＩＢ加工（集束イオンビーム法）にてそれぞれ内部電極部のみを切り出して薄片化した試料を３個用意した。各試料に対して無作為に抽出した１０箇所でＮｉとＳｎの定量分析をＷＤＸを用いて実施した。合計３０箇所（１０箇所×３個）の平均値を調べたところ、各試料とも、Ｓｎ／（Ｎｉ＋Ｓｎ）＝０．００６であった。
　（Ｆ）内部電極に含まれるＳｎがＮｉと合金化していることの確認
　焼成後の積層セラミックコンデンサ（積層体）を粉砕し、粉末状にした。その粉末をＸＲＤで分析したところ、Ｎｉのピーク位置がシフトしていた。このことから、内部電極中のＳｎはＮｉとＳｎの合金の形成で存在していることが分かった。
Figure JPOXMLDOC01-appb-T000001
　試料番号１～４は、誘電体層の主成分がＢＴである。Ｓｎを入れた試料番号１、３では、いずれも試料番号２、４に比べて、誘電特性は同程度でＭＴＴＦの値が大きい結果となった。また、試料番号５～８は、誘電体層の主成分がＢＣＴである。Ｓｎを入れた試料番号５、７では、いずれも試料番号６，８に比べて誘電特性は同程度でＭＴＴＦの値が大きい結果となった。
　［実験例２］
　実験例２では、内部電極中のＳｎの量が電圧印加時の信頼性に与える影響を確認した。なお、本実験例では、内部電極となるべき導電性ペーストに、主成分としてＮｉとＳｎの合金が含まれているものを用いた。また、誘電体セラミックには、実験例１の試料番号６と同じ条件のものを用いた。積層セラミックコンデンサの作製方法は実験例１と同様である。作製した積層セラミックコンデンサの内部電極間に介在する誘電体層の厚さは２．５μｍであった。表２に、各試料番号の条件における、内部電極中の、ＮｉとＳｎの合計に対するＳｎのモル比と、各種特性評価の結果を示す。
Figure JPOXMLDOC01-appb-T000002
　試料番号１１～１５を比較すると、Ｓｎが含まれていない試料番号１１に比べて、試料番号１２～１５はいずれも誘電特性が同程度であり、ＭＴＴＦの値が大きい結果となった。
　［実験例３］
　実験例３では、誘電体層の厚みを変化させ、ＭＴＴＦに与える影響を調べた。なお、本実験例では、誘電体セラミックの原料粉末にＳｎＯ粉末をあらかじめ混合する方法を用いた。また、誘電体層の主成分は、チタン酸バリウム（ＢＴ）とした。
　（Ａ）誘電体セラミックの原料粉末の作製
　最初に、主成分であるＢＴ粉末を用意した。具体的には、ＢａＣＯ3粉末及びＴｉＯ2粉末をＴｉとＢａのモル比が１：１となるように秤量し、ボールミルにより一定時間混合した後、熱処理を行い、主成分のＢＴ粉末を得た。
　次に、副成分である、Ｒ2Ｏ3（ＲはＤｙ）、ＭｇＯ、ＭｎＯ、ＳｉＯ2、ＳｎＯの各粉末を用意した。なお、本実験例ではＲはＤｙとした。そして、これらの粉末を主成分のセラミック粉末中のＴｉ１００モル部に対するＲの含有量がａモル部、Ｍｇの含有量がｂモル部、Ｍｎの含有量がｃモル部、Ｓｉの含有量がｄモル部となるように秤量し、ＳｎＯに関しては積層セラミックコンデンサを形成した後の内部電極に含まれるＮｉとＳｎの合計に対するＳｎのモル比Ｓｎ／（Ｎｉ＋Ｓｎ）が表３の値になるように秤量して、主成分のＢＴ粉末と配合し、ボールミルにより一定時間混合した後、乾燥、乾式粉砕した。このようにして、試料番号２１～３６の誘電体セラミックの原料粉末を得た。表３に、各試料番号における、ａ、ｂ、ｃ、ｄ、ｅの値を示す。
　（Ｂ）積層セラミックコンデンサの作製
　最初に、誘電体層となるべきセラミックグリーンシートを形成した。具体的には、上記の原料粉末にポリビニルブチラール系バインダと、エタノール等の有機溶媒を加えて、ボールミルにより湿式混合してセラミックスラリーを調製した。そして、このセラミックスラリーを、ドクターブレード法によりシート状に成形して、８種類の厚さのセラミックグリーンシート、具体的には、０．９μｍ、１．１μｍ、１．３μｍ、１．６μｍ、２．０μｍ、２．２μｍ、２．７μｍ、３．３μｍの８種類の厚さのセラミックグリーンシートを得た。
　次に、所定のセラミックグリーンシート上にＮｉを主成分とする導電性ペーストを印刷し、内部電極となるべき導電性ペースト層を形成した。
　次に、セラミックグリーンシートを、導電性ペースト層が引き出されている側が互い違いになるように複数層積層し、生の積層体を形成した。
　次に、この積層体を、Ｎ2雰囲気中、３５０℃で加熱して、バインダを燃焼させた。その後、酸素分圧１０-10ＭＰａのＨ2－Ｎ2－Ｈ2Ｏガスからなる還元雰囲気中において、昇温速度２０℃／分、最高温度１２００℃で２０分保持して、その後に降温するプロファイルで焼成した。
　次に、焼成後の積層体の両端面に、Ｂ2Ｏ3－ＳｉＯ2－ＢａＯガラスフリットを含む銀ペーストを塗布した。そして、Ｎ2雰囲気中、６００℃で焼き付けて、内部電極と電気的に接続された外部電極を形成した。
　以上のようにして作製した積層セラミックコンデンサの外形寸法は、２．０ｍｍ×１．０ｍｍ×１．０ｍｍであった。また、有効誘電体層の層数は１００層であり、１層あたりの対向電極面積は１．７×１０-6ｍ2であった。
　なお、作製した積層セラミックコンデンサの外部電極を除去し、溶剤により溶解し、ＩＣＰ発光分光分析をしたところ、内部電極成分のＮｉおよび内部電極中への拡散が生じるＳｎを除いては、表３に示した調合組成とほとんど同一であることが確認された。
　各試料につき、次の方法で誘電体層の厚さを調べた。
　まず、各試料を垂直になるように立てて、各試料の周りを樹脂で固めた。このとき、各試料のＬＴ側面（長さ・高さ側面；研磨すると外部電極への接続部分を含めて内部電極が露出する側面）が露出するようにした。研磨機により、ＬＴ側面を研磨し、積層体のＷ方向（幅方向）の１／２の深さで研磨を終了し、ＬＴ断面を出した。この研磨面に対しイオンリミングを行い、研磨によるダレを除去した。このようにして、観察用の断面を得た。
　図５に示す通り、ＬＴ断面のＬ方向（長さ方向）１／２において、内部電極と直交する垂線を引いた。次に、試料の内部電極が積層されている領域をＴ方向（高さ方向）に３等分に分割し、上側部Ｕ、中間部Ｍ、下側部Ｄの３つの領域に分けた。そして、各領域のそれぞれの高さ方向中央部から２５層の誘電体層を選定し（図５において当該２５層の誘電体層を含む領域を測定領域Ｒ１として示す）、これらの誘電体層の上記垂線上における厚みを測定した。ただし、上記垂線上で内部電極が欠損し、該内部電極を挟む誘電体層がつながっている等により測定が不可能なものは測定対象から除いた。
　以上より、各試料につき、７５箇所で誘電体層の厚みを測定し、これらの平均値を求めた。誘電体層の厚さは、表３に示すように、試料により、０．８μｍ、１μｍ、１．２μｍ、１．５μｍ、１．８μｍ、２μｍ、２．５μｍ、３μｍのいずれかであった。
　（Ｃ）特性評価
　得られた各条件の積層セラミックコンデンサについて、誘電率と誘電損失を測定した。最初に、自動ブリッジ式測定器を用いて、静電容量と誘電損失をＡＣ電圧１Ｖ、１ｋＨｚの条件で測定した。そして、静電容量の平均値と誘電体層の厚さ、層数、対向電極面積から、誘電率を算出した。
　次に、１５０℃、３Ｖ／μｍ相当の条件で高温負荷試験を実施して、絶縁抵抗が１００ｋΩ以下になった時間を故障と判定し、試料の平均故障時間（ＭＴＴＦ）を算出した。測定数は１０個とし、その平均値を算出した。なお、誘電率、誘電損失、ＭＴＴＦのいずれも測定数は１０個であり、その平均値を算出した。
　表３に、各条件における、各種特性評価の結果を示す。表３において、試料番号に*を付したものは、この発明の範囲外の試料である。
　（Ｄ）Ｓｎが内部電極中に存在することの確認
　実験例１と同様の方法により、各試料について、ＷＤＸによりＮｉおよびＳｎのマッピング分析結果をおこなった。その結果、誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料では、内部電極中にＳｎが存在していた。
　（Ｅ）内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値の確認
　誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料につき、内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値を確認した。具体的には、１つのチップから無作為に３本の内部電極を選び、ＦＩＢ加工（集束イオンビーム法）にてそれぞれ内部電極部のみを切り出して薄片化した試料を３個用意した。各試料に対して無作為に抽出した１０箇所でＮｉとＳｎの定量分析をＷＤＸを用いて実施した。合計３０箇所（１０箇所×３個）の平均値が表３に示したＳｎ／（Ｎｉ＋Ｓｎ）である。
　（Ｆ）内部電極に含まれるＳｎがＮｉと合金化していることの確認
　また、積層セラミックコンデンサの外部電極を除去した後、これを粉砕し、粉末状にした。その粉末をＸＲＤで測定したところ、Ｎｉのピーク位置がシフトしていたことから、本実験例では、内部電極中のＳｎはＮｉとＳｎの合金の形で存在していることが分かった。
Figure JPOXMLDOC01-appb-T000003
　Ｓｎを入れた試料番号２９～３６では、Ｓｎを入れない試料番号２１～２８に比べて、誘電特性は同程度でＭＴＴＦの値が改善された。しかしながら、Ｓｎを入れた場合でも、誘電体層の厚みが２．５μｍを超えた場合、具体的には誘電体層の厚みが３の試料番号３６では、誘電体層の厚みが２．５μｍ以下である試料番号２９～３５に比べて、ＭＴＴＦが改善される割合が小さくなった。
　図６に、ＭＴＴＦの誘電体層厚み依存性を示す。誘電体層の厚みが２．５μｍを超えると、界面の信頼性への寄与が小さくなり、Ｓｎを添加した効果が小さくなり、ＭＴＴＦが改善される割合が小さくなったものと考えられる。
　すなわち、対向する内部電極に挟まれた領域は「誘電体層」と「内部電極と誘電体層の界面」から構成されるが、誘電体層の厚みが２．５μｍを超えると、対向する内部電極に挟まれた領域における「誘電体層」の比率が高まり、逆に「内部電極と誘電体層の界面」の比率が低くなる。詳細なメカニズムは不明であるが、本発明においては、内部電極にＳｎを添加することによる「界面」の変化が信頼性向上に寄与しているものと考えられ、上記のように誘電体層の厚みが２．５μｍ超えて「界面」の比率が低くなることにより、ＭＴＴＦが改善される効果が小さくなったものと考えられる。
　［実験例４］
　実験例４では、誘電体セラミックの原料粉末にＳｎ素材の粉末をあらかじめ混合する方法を用いた。また、誘電体層の主成分としては、チタン酸バリウム（ＢＴ）を用意した。
　（Ａ）誘電体セラミックの原料粉末の作製
　最初に、主成分であるＢＴ粉末を用意した。具体的には、ＢａＣＯ3粉末及びＴｉＯ2粉末をＴｉとＢａのモル比が１：１となるように秤量し、ボールミルにより一定時間混合した後、熱処理を行い、主成分のＢＴ粉末を得た。
　次に、副成分である、Ｄｙ2Ｏ3、ＭｇＯ、ＭｎＯ、ＳｉＯ2の各粉末を用意した。更に、Ｓｎ素材の粉末として、Ｓｎ金属粉末、ＳｎＯ粉末、ＳｎＯ2粉末、Ｎｉ-Ｓｎ合金粉末（Ｎｉ:Ｓｎ=９０：１０）を用意した。そして、主成分中のＴｉ１００モル部に対してＤｙ2Ｏ3が０．５モル部（＝Ｄｙが１．０モル部）、ＭｇＯが１モル部、ＭｎＯが０．２モル部、ＳｉＯ2が１モル部となるように秤量し、Ｓｎ素材は積層セラミックコンデンサを形成した後の内部電極に含まれるＮｉに対してＳｎが表４の量になるように秤量した。これらの粉末を主成分のＢＴ粉末と配合し、ボールミルにより一定時間混合した後、乾燥、乾式粉砕し、原料粉末を得た。
　（Ｂ）積層セラミックコンデンサの作製
　最初に、誘電体層となるべきセラミックグリーンシートを形成した。具体的には、上記の原料粉末に、ポリビニルブチラール系バインダと、エタノール等の有機溶媒を加えて、ボールミルにより湿式混合してセラミックスラリーを調製した。そして、このセラミックスラリーを、ドクターブレード法によりシート状に成形して、厚さが３μｍのセラミックグリーンシートを得た。
　次に、所定のセラミックグリーンシート上にＮｉを主成分とする導電性ペーストを印刷し、内部電極となるべき導電性ペースト層を形成した。
　次に、セラミックグリーンシートを、導電性ペースト層が引き出されている側が互い違いになるように複数層積層し、生の積層体を形成した。
　次に、この積層体を、Ｎ2雰囲気中、３５０℃で加熱して、バインダを燃焼させた。その後、酸素分圧１０-10ＭＰａのＨ2－Ｎ2－Ｈ2Ｏガスからなる還元雰囲気中において、昇温速度２０℃／分、最高温度１２００℃で２０分保持して、その後に降温するプロファイルで焼成した。
　次に、焼成後の積層体の両端面に、Ｂ2Ｏ3－ＳｉＯ2－ＢａＯガラスフリットを含む銀ペーストを塗布した。そして、Ｎ2雰囲気中、６００℃で焼き付けて、内部電極と電気的に接続された外部電極を形成した。
　以上のようにして作製した積層セラミックコンデンサの外形寸法は、２．０ｍｍ×１．０ｍｍ×１．０ｍｍであり、内部電極間に介在する誘電体層の厚さは２．５μｍであった。また、有効誘電体層の層数は２３０層であり、１層あたりの対向電極面積は１．７×１０-6ｍ2であった。
　（Ｃ）特性評価
　得られた各条件の積層セラミックコンデンサについて、誘電率と誘電損失を測定した。最初に、自動ブリッジ式測定器を用いて、静電容量と誘電損失をＡＣ電圧１Ｖ、１ｋＨｚの条件で測定した。そして、静電容量の平均値と誘電体層の厚さ、層数、対向電極面積から、誘電率を算出した。
　次に、１５０℃、７．５Ｖの条件で高温負荷試験を実施して、絶縁抵抗が１０ｋΩ以下になった時間を故障と判定し、試料の平均故障時間（ＭＴＴＦ）を算出した。測定数は１０個とし、その平均値を算出した。なお、誘電率、誘電損失、ＭＴＴＦのいずれも測定数は１０個であり、その平均値を算出した。
　表４に、各条件における、各種特性評価の結果を示す。
　（Ｄ）Ｓｎが内部電極中に存在することの確認
１）研磨
　各試料を垂直になるように立てて、各試料の周りを樹脂で固めた。このとき、各試料のＷＴ（幅・高さ）側面が露出するようにした。
　次に、研磨機により、ＷＴ側面を研磨した。
　次に、素体のＬ（長さ）方向の１／２程度の深さで研磨を終了し、ＷＴ断面を出した。
　そして、研磨による内部電極のダレをなくすために、研磨終了後、イオンミリングにより、研磨表面を加工した。
２）内部電極のマッピング分析
　実験例１と同様に、図２に示すように、ＷＴ断面のＷ方向１／２程度において、試料の内部電極が積層されている領域をＴ方向に３等分に分割し、それぞれのＷ方向における中央部を上方領域Ｕ、中間領域Ｍ、下方領域Ｄの３つの領域に分けた。さらに、Ｔ方向の中央部は、中間領域Ｍと、中間領域ＭからＷ方向に隣接する側部領域Ｓの２つの領域に分けた。
　そして、これらの４つの領域内においてＷＤＸによりＮｉおよびＳｎのマッピング分析を行った。なお、側部領域Ｓにおいては、その中央部ではなく、内部電極の存在しない積層体の側部寄りの部分を内部電極を含めてマッピングした。誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料では、上方領域Ｕ、中間領域Ｍ、下方領域Ｄおよび側部領域Ｓの全ての領域において内部電極中にＳｎが存在していた。
　（Ｅ）内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値の確認
　誘電体セラミックの原料粉末にＳｎ素材粉末を入れた試料につき、内部電極中のＳｎ／（Ｎｉ＋Ｓｎ）値を確認した。具体的には、１つの積層セラミックコンデンサから無作為に３本の内部電極を選び、ＦＩＢ加工（集束イオンビーム法）にてそれぞれ内部電極部のみを切り出して薄片化した試料を３個用意した。各試料に対して無作為に抽出した１０箇所でＮｉとＳｎの定量分析をＷＤＸを用いて実施した。合計３０箇所（１０箇所×３個）の平均値が表４に示したＳｎ／（Ｎｉ＋Ｓｎ）である。
　（Ｆ）内部電極に含まれるＳｎがＮｉと合金化していることの確認
　焼成後の積層セラミックコンデンサ（積層体）を粉砕し、粉末状にした。その粉末をＸＲＤで分析したところ、Ｎｉのピーク位置がシフトしていた。このことから、内部電極中のＳｎはＮｉとＳｎの合金の形成で存在していることが分かった。
Figure JPOXMLDOC01-appb-T000004
　誘電体セラミックの原料粉末にあらかじめＳｎ素材を添加した場合において、Ｓｎ素材の種類に関係なく、誘電特性は同程度でＭＴＴＦが改善できることが確認された。ただし、Ｓｎ／（Ｎｉ＋Ｓｎ）値が０．１を超えるほど添加した場合は、ＭＴＴＦの改善はなかった。Ｓｎ／（Ｎｉ＋Ｓｎ）値が０．１を超えると、内部電極の融点が下がりすぎて内部電極の玉化が生じる。これにより内部電極が局所的に太るため、誘電体層の厚みを局所的に薄くしてしまうために、ＭＴＴＦの改善がなかった（Ｓｎ添加の効果を相殺した）ものと考えられる。
　［実験例５］
　実験例５では、内部電極ペーストにＳｎ素材の粉末をあらかじめ混合する方法を用いた。また、誘電体層の主成分としては、チタン酸バリウム（ＢＴ）を用意した。
　（Ａ）誘電体セラミックの原料粉末の作製
　最初に、主成分であるＢＴ粉末を用意した。具体的には、ＢａＣＯ3粉末及びＴｉＯ2粉末をＴｉとＢａのモル比が１：１となるように秤量し、ボールミルにより一定時間混合した後、熱処理を行い、主成分のＢＴ粉末を得た。
　次に、副成分である、Ｄｙ2Ｏ3、ＭｇＯ、ＭｎＯ、ＳｉＯ2の各粉末を用意した。そして、主成分１００モル部に対してＤｙ2Ｏ3が０．５モル部、ＭｇＯが１モル部、ＭｎＯが０．２モル部、ＳｉＯ2が１モル部となるように秤量した。これらの粉末を主成分のＢＴ粉末と配合し、ボールミルにより一定時間混合した後、乾燥、乾式粉砕し、原料粉末を得た。
　（Ｂ）積層セラミックコンデンサの作製
　最初に、誘電体層となるべきセラミックグリーンシートを形成した。具体的には、上記の原料粉末に、ポリビニルブチラール系バインダと、エタノール等の有機溶媒を加えて、ボールミルにより湿式混合してセラミックスラリーを調製した。そして、このセラミックスラリーを、ドクターブレード法によりシート状に成形して、厚さが３μｍのセラミックグリーンシートを得た。
　次に、内部電極ペーストを用意した。まずＮｉ粉末、とＳｎ素材の粉末としてＳｎ金属粉末、ＳｎＯ粉末、ＳｎＯ2粉末、Ｎｉ-Ｓｎ合金粉末（Ｎｉ：Ｓｎ＝９０：１０）を用意し、表５の比率になるように秤量した。そして、ポリビニルブチラール系バインダおよびエタノールなどの有機溶剤を加えて、ボールミルにより湿式混合し、導電性ペーストを作製した。
　次に、上記のセラミックグリーンシート上に、上記の導電性ペーストを印刷し、内部電極を構成するための導電性ペースト層を形成した。
　次に、セラミックグリーンシートを、導電性ペースト層が引き出されている側が互い違いになるように複数層積層し、生の積層体を形成した。
　次に、この積層体を、Ｎ2雰囲気中、３５０℃で加熱して、バインダを燃焼させた。その後、酸素分圧１０-10ＭＰａのＨ2－Ｎ2－Ｈ2Ｏガスからなる還元雰囲気中において、昇温速度２０℃／分、最高温度１２００℃で２０分保持して、その後に降温するプロファイルで焼成した。
　次に、焼成後の積層体の両端面に、Ｂ2Ｏ3－ＳｉＯ2－ＢａＯガラスフリットを含む銀ペーストを塗布した。そして、Ｎ2雰囲気中、６００℃で焼き付けて、内部電極と電気的に接続された外部電極を形成した。
　以上のようにして作製した積層セラミックコンデンサの外形寸法は、２．０ｍｍ×１．０ｍｍ×１．０ｍｍであり、内部電極間に介在する誘電体層の厚さは２．５μｍであった。また、有効誘電体層の層数は２３０層であり、１層あたりの対向電極面積は１．７×１０-6ｍ2であった。
　（Ｃ）特性評価
　得られた各条件の積層セラミックコンデンサについて、誘電率と誘電損失を測定した。最初に、自動ブリッジ式測定器を用いて、静電容量と誘電損失をＡＣ電圧１Ｖ、１ｋＨｚの条件で測定した。そして、静電容量の平均値と誘電体層の厚さ、層数、対向電極面積から、誘電率を算出した。
　次に、１５０℃、７．５Ｖの条件で高温負荷試験を実施して、絶縁抵抗が１０ｋΩ以下になった時間を故障と判定し、試料の平均故障時間（ＭＴＴＦ）を算出した。測定数は１０個とし、その平均値を算出した。なお、誘電率、誘電損失、ＭＴＴＦのいずれも測定数は１０個であり、その平均値を算出した。
　表５に、各条件における、各種特性評価の結果を示す。
　なお、焼成後の積層セラミックコンデンサにおいて、内部電極中のＳｎ／（Ｎｉ+Ｓｎ）が調合組成と殆ど同一であること、およびＳｎが内部電極中に存在し、Ｎｉと合金化していることは実験例４と同様の方法で確認した。
Figure JPOXMLDOC01-appb-T000005
　内部電極ペーストにあらかじめＳｎ素材を添加した場合において、Ｓｎ素材の種類に関係なく、誘電特性は同程度でＭＴＴＦが改善できることが確認された。ただし、Ｓｎ／（Ｎｉ＋Ｓｎ）値が０．１を超えるほど添加した場合はＭＴＴＦの改善はなかった。Ｓｎ／（Ｎｉ＋Ｓｎ）値が０．１を超えると、内部電極の融点が下がりすぎて内部電極の玉化が生じる。これにより内部電極が局所的に太るため、誘電体層の厚みを局所的に薄くしてしまうために、ＭＴＴＦの改善がなかった（Ｓｎ添加の効果を相殺した）ものと考えられる。
　［実験例６］
　実験例６では、内部電極ペーストに金属粉末としてＮｉ-Ｓｎ合金を使用する方法方法を用いた。また、誘電体層の主成分としては、チタン酸バリウム（ＢＴ）を用意した。
　（Ａ）誘電体セラミックの原料粉末の作製
　最初に、主成分であるＢＴ粉末を用意した。具体的には、ＢａＣＯ3粉末及びＴｉＯ2粉末をＴｉとＢａのモル比が１：１となるように秤量し、ボールミルにより一定時間混合した後、熱処理を行い、主成分のＢＴ粉末を得た。
　次に、副成分である、Ｄｙ2Ｏ3、ＭｇＯ、ＭｎＯ、ＳｉＯ2の各粉末を用意した。そして、主成分１００モル部に対してＤｙ2Ｏ3が０．５モル部、ＭｇＯが１モル部、ＭｎＯが０．２モル部、ＳｉＯ2が１モル部となるように秤量した。これらの粉末を主成分のＢＴ粉末と配合し、ボールミルにより一定時間混合した後、乾燥、乾式粉砕し、原料粉末を得た。
　（Ｂ）積層セラミックコンデンサの作製
　最初に、誘電体層となるべきセラミックグリーンシートを形成した。具体的には、上記の原料粉末に、ポリビニルブチラール系バインダと、エタノール等の有機溶媒を加えて、ボールミルにより湿式混合してセラミックスラリーを調製した。そして、このセラミックスラリーを、ドクターブレード法によりシート状に成形して、厚さが３μｍのセラミックグリーンシートを得た。
　次に、金属粉末としてＮｉ-Ｓｎ合金粉末を用いた内部電極ペーストを用意した。表６のＳｎ／（Ｎｉ＋Ｓｎ）比率のＮｉ-Ｓｎ合金粉末を用意し、ポリビニルブチラール系バインダおよびエタノールなどの有機溶剤を加えて、ボールミルにより湿式混合し、導電性ペーストを作製した。
　次に、上記のセラミックグリーンシート上に、上記の導電性ペーストを印刷し、内部電極を構成するための導電性ペースト層を形成した。
　次に、セラミックグリーンシートを、導電性ペースト層が引き出されている側が互い違いになるように複数層積層し、生の積層体を形成した。
　次に、この積層体を、Ｎ2雰囲気中、３５０℃で加熱して、バインダを燃焼させた。その後、酸素分圧１０-10ＭＰａのＨ2－Ｎ2－Ｈ2Ｏガスからなる還元雰囲気中において、昇温速度２０℃／分、最高温度１２００℃で２０分保持して、その後に降温するプロファイルで焼成した。
　次に、焼成後の積層体の両端面に、Ｂ2Ｏ3－ＳｉＯ2－ＢａＯガラスフリットを含む銀ペーストを塗布した。そして、Ｎ2雰囲気中、６００℃で焼き付けて、内部電極と電気的に接続された外部電極を形成した。
　以上のようにして作製した積層セラミックコンデンサの外形寸法は、２．０ｍｍ×１．０ｍｍ×１．０ｍｍであり、内部電極間に介在する誘電体層の厚さは２．５μｍであった。また、有効誘電体層の層数は２３０層であり、１層あたりの対向電極面積は１．７×１０-6ｍ2であった。
　（Ｃ）特性評価
　得られた各条件の積層セラミックコンデンサについて、誘電率と誘電損失を測定した。最初に、自動ブリッジ式測定器を用いて、静電容量と誘電損失をＡＣ電圧１Ｖ、１ｋＨｚの条件で測定した。そして、静電容量の平均値と誘電体層の厚さ、層数、対向電極面積から、誘電率を算出した。
　次に、１５０℃、７．５Ｖの条件で高温負荷試験を実施して、絶縁抵抗が１０ｋΩ以下になった時間を故障と判定し、試料の平均故障時間（ＭＴＴＦ）を算出した。測定数は１０個とし、その平均値を算出した。なお、誘電率、誘電損失、ＭＴＴＦのいずれも測定数は１０個であり、その平均値を算出した。
　表６に、各条件における、各種特性評価の結果を示す。
　なお、焼成後の積層セラミックコンデンサにおいて、内部電極中のＳｎ／（Ｎｉ+Ｓｎ）が調合組成と殆ど同一であること、およびＳｎが内部電極中に存在し、Ｎｉと合金化していることは実験例４と同様の方法で確認した。
Figure JPOXMLDOC01-appb-T000006
　内部電極ペーストに金属粉末としてＮｉ－Ｓｎ合金を使用した場合においても、誘電特性は同程度でＭＴＴＦが改善できることが確認された。
　１　積層セラミックコンデンサ
　２　誘電体層
　３、４　内部電極
　５　積層体
　６、７　外部電極

Claims (5)

  1. 　積層されている複数の誘電体層と、前記誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層体と、前記積層体の外表面に形成され、前記内部電極と電気的に接続されている複数の外部電極と、を備える積層セラミックコンデンサにおいて、
    　前記誘電体層の厚みは２．５μｍ以下であり、
    　前記内部電極は主成分がＮｉであり、かつ、前記内部電極はＳｎを含み、前記内部電極における、前記Ｎｉと前記Ｓｎの合計に対する前記Ｓｎのモル比が０．００１以上０．１以下であることを特徴とする積層セラミックコンデンサ。
  2. 　前記誘電体層が、ＢａおよびＴｉを含むペロブスカイト型化合物（ただし、Ｂａの一部はＣａで置換されても良く、Ｔｉの一部はＺｒで置換されても良い）を主成分として含むことを特徴とする、請求項１に記載の積層セラミックコンデンサ。
  3. 　ぺロブスカイト型化合物を主成分とする主成分粉末を用意する工程と、
    　Ｓｎ金属、Ｓｎを含む合金、Ｓｎ化合物のいずれかからなるＳｎ素材の中から、少なくとも１つを用意する工程と、
    　前記用意した主成分粉末および前記用意したＳｎ素材を含有するセラミックグリーンシートを得る工程と、
    　前記セラミックグリーンシートと、内部電極層とを積み重ねて焼成前の積層体を得る工程と、
    　前記焼成前の積層体を焼成して、積層体を得る工程と、を備える、複数の誘電体層と、当該誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、
    　前記内部電極は主成分としてＮｉを含み、かつ、前記内部電極はＳｎを含み、前記内部電極における、前記Ｎｉと前記Ｓｎの合計に対する前記Ｓｎのモル比が０．００１以上０．１以下であることを特徴とする、積層セラミックコンデンサの製造方法。
  4. 　Ｎｉ金属もしくはＮｉを含む合金を主成分とする内部電極主成分粉末を用意する工程と、
    　Ｓｎ金属、Ｓｎを含む合金、Ｓｎ化合物のいずれかからなるＳｎ素材の中から、少なくとも１つを用意する工程と、
    　ぺロブスカイト型化合物を主成分とする主成分粉末を含有するセラミックグリーンシートを得る工程と、
    　前記セラミックグリーンシートと、前記用意した内部電極主成分粉末および前記用意したＳｎ素材を含有する内部電極層と、を積み重ねて焼成前の積層体を得る工程と、
    　前記焼成前の積層体を焼成して、積層体を得る工程と、を備える、複数の誘電体層と、当該誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、
    　前記内部電極は主成分としてＮｉを含み、かつ、前記内部電極はＳｎを含み、前記内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴とする、積層セラミックコンデンサの製造方法。
  5. 　Ｎｉ-Ｓｎ合金を主成分とする内部電極主成分粉末を用意する工程と、
    　ぺロブスカイト型化合物を主成分とする主成分粉末を含有するセラミックグリーンシートを得る工程と、
    　前記セラミックグリーンシートと、前記用意した内部電極主成分粉末を含有する内部電極層と、を積み重ねて焼成前の積層体を得る工程と、
    　前記焼成前の積層体を焼成して、積層体を得る工程と、を備える、複数の誘電体層と、当該誘電体層間の界面に沿って形成されている複数の内部電極と、を有する積層セラミックコンデンサの製造方法であって、
    　前記内部電極は主成分としてＮｉを含み、かつ、前記内部電極はＳｎを含み、前記内部電極における、ＮｉとＳｎの合計に対するＳｎのモル比が０．００１以上０．１以下であることを特徴とする、積層セラミックコンデンサの製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157460A (ja) * 2012-01-30 2013-08-15 Tdk Corp 積層セラミックコンデンサ
WO2014024592A1 (ja) * 2012-08-07 2014-02-13 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2014024538A1 (ja) * 2012-08-07 2014-02-13 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2015016309A1 (ja) * 2013-08-02 2015-02-05 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2015087688A1 (ja) * 2013-12-10 2015-06-18 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP2017005019A (ja) * 2015-06-05 2017-01-05 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP2021015965A (ja) * 2019-07-15 2021-02-12 サムソン エレクトロ−メカニックス カンパニーリミテッド． キャパシタ部品
KR20210084284A (ko) * 2019-12-27 2021-07-07 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
KR20210084536A (ko) 2018-10-31 2021-07-07 쇼에이 가가쿠 가부시키가이샤 Ni 페이스트 및 적층 세라믹 콘덴서
JP2021108360A (ja) * 2019-12-27 2021-07-29 株式会社村田製作所 積層セラミックコンデンサ
JP2022109873A (ja) * 2021-01-15 2022-07-28 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシター
KR20220130024A (ko) * 2021-03-17 2022-09-26 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
JPWO2022210628A1 (ja) * 2021-03-31 2022-10-06
CN115458329A (zh) * 2018-08-23 2022-12-09 三星电机株式会社 多层陶瓷电子组件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101537717B1 (ko) * 2013-09-17 2015-07-20 신유선 임베디드용 적층 세라믹 캐패시터 및 임베디드용 적층 세라믹 캐패시터의 제조 방법
TWI642074B (zh) * 2016-06-06 2018-11-21 村田製作所股份有限公司 Multilayer ceramic capacitor
US10770227B2 (en) 2017-11-22 2020-09-08 Samsung Electro-Mechanics Co., Ltd. Capacitor and board having the same
KR102107027B1 (ko) 2017-11-22 2020-05-07 삼성전기주식회사 커패시터 및 그 실장기판
KR102407983B1 (ko) * 2018-08-23 2022-06-13 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR102789045B1 (ko) * 2018-10-17 2025-04-01 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP7348890B2 (ja) * 2020-10-30 2023-09-21 太陽誘電株式会社 セラミック電子部品およびその製造方法
JP7396251B2 (ja) * 2020-11-11 2023-12-12 株式会社村田製作所 積層セラミックコンデンサ
KR102776258B1 (ko) 2020-11-16 2025-03-07 삼성전기주식회사 전자 부품 및 그 제조 방법
JP2022083829A (ja) * 2020-11-25 2022-06-06 株式会社村田製作所 積層セラミックコンデンサ
KR102803432B1 (ko) * 2020-12-11 2025-05-07 삼성전기주식회사 적층형 전자 부품
KR102921396B1 (ko) 2021-01-12 2026-02-02 삼성전기주식회사 적층형 전자 부품
US12073996B2 (en) * 2021-03-01 2024-08-27 Taiyo Yuden Co., Ltd. Ceramic electronic device, powder material, paste material, and manufacturing method of ceramic electronic device
JP7767020B2 (ja) * 2021-03-31 2025-11-11 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR20230057174A (ko) * 2021-10-21 2023-04-28 삼성전기주식회사 세라믹 전자부품
KR102894865B1 (ko) * 2021-10-21 2025-12-04 삼성전기주식회사 세라믹 전자부품
JP7616431B2 (ja) * 2021-12-23 2025-01-17 株式会社村田製作所 電子部品
JP7459858B2 (ja) * 2021-12-23 2024-04-02 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
KR102881364B1 (ko) 2021-12-28 2025-11-04 삼성전기주식회사 적층 세라믹 커패시터
KR20230099932A (ko) 2021-12-28 2023-07-05 삼성전기주식회사 적층형 전자 부품
JP2023132182A (ja) 2022-03-10 2023-09-22 太陽誘電株式会社 セラミック電子部品およびその製造方法
WO2023234392A1 (ja) * 2022-06-03 2023-12-07 京セラ株式会社 積層セラミックコンデンサ
JP2024055118A (ja) * 2022-10-06 2024-04-18 太陽誘電株式会社 セラミック電子部品およびその製造方法
US12488944B2 (en) 2022-11-04 2025-12-02 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component
CN118073095A (zh) 2022-11-24 2024-05-24 国巨电子（中国）有限公司 积层陶瓷电容及其制作方法
KR20240106561A (ko) 2022-12-29 2024-07-08 삼성전기주식회사 적층형 전자 부품
JP2025007690A (ja) * 2023-07-03 2025-01-17 株式会社村田製作所 積層セラミックコンデンサ
JP2025007685A (ja) * 2023-07-03 2025-01-17 株式会社村田製作所 積層セラミックコンデンサ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124058A (ja) * 1999-09-06 2000-04-28 Tdk Corp 積層型セラミックチップコンデンサ
JP2000348962A (ja) * 1999-03-31 2000-12-15 Tdk Corp 誘電体組成物及びこれを用いたセラミックコンデンサ
JP2005298315A (ja) * 2004-04-14 2005-10-27 Samsung Electro Mech Co Ltd 耐還元性誘電体磁器組成物と超薄層積層セラミックコンデンサ
WO2010146967A1 (ja) * 2009-06-15 2010-12-23 株式会社村田製作所 積層セラミック電子部品およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5954672A (ja) 1982-09-22 1984-03-29 株式会社村田製作所 高誘電率磁器の製造方法
JPS59126354A (ja) * 1982-12-22 1984-07-20 Fujitsu Ltd 電話機のハンドセツト
JPH04110978A (ja) 1990-08-31 1992-04-13 Mita Ind Co Ltd 画像形成装置
JP2680480B2 (ja) * 1991-01-30 1997-11-19 太陽誘電 株式会社 積層セラミックコンデンサ
JPH05290622A (ja) 1992-04-09 1993-11-05 Sumitomo Metal Mining Co Ltd Ｎｉペースト組成物
JP3552878B2 (ja) 1997-05-30 2004-08-11 Ｆｄｋ株式会社 低温焼結誘電体磁器の製造方法
JP3874041B2 (ja) * 1997-08-18 2007-01-31 Ｔｄｋ株式会社 Ｃｒ複合電子部品とその製造方法
JPH11283867A (ja) 1998-03-31 1999-10-15 Tdk Corp 電子部品およびその製造方法
US6291380B1 (en) * 1999-03-15 2001-09-18 Rohm Co., Ltd. Dielectric ceramic and capacitor using the same
CA2359347A1 (en) * 2001-10-18 2003-04-18 Cesur Celik Laminated ceramic capacitor internal electrode material
JP4110978B2 (ja) * 2003-01-24 2008-07-02 株式会社村田製作所 誘電体セラミックおよびその製造方法ならびに積層セラミックコンデンサ
TW200705481A (en) 2005-04-28 2007-02-01 Tdk Corp Method of production of multilayer ceramic electronic device
DE112007001335B4 (de) * 2006-07-07 2019-05-23 Murata Manufacturing Co., Ltd. Dielektrische Keramik, Keramikelektronikelement und Vielschicht-Keramikkondensator
DE112007002865B4 (de) * 2006-12-05 2018-03-01 Murata Manufacturing Co., Ltd. Dielektrische Keramik und diese verwendender Mehrschicht-Keramikkondensator
CN101595533B (zh) * 2007-02-06 2012-07-18 株式会社村田制作所 电阻糊剂及层叠陶瓷电容器
WO2008099772A1 (ja) * 2007-02-14 2008-08-21 Murata Manufacturing Co., Ltd. 積層セラミックコンデンサおよびその製造方法
JP5315796B2 (ja) * 2007-06-18 2013-10-16 株式会社村田製作所 積層セラミックコンデンサ
JP4992955B2 (ja) * 2009-11-20 2012-08-08 株式会社村田製作所 誘電体セラミックおよび積層セラミックコンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000348962A (ja) * 1999-03-31 2000-12-15 Tdk Corp 誘電体組成物及びこれを用いたセラミックコンデンサ
JP2000124058A (ja) * 1999-09-06 2000-04-28 Tdk Corp 積層型セラミックチップコンデンサ
JP2005298315A (ja) * 2004-04-14 2005-10-27 Samsung Electro Mech Co Ltd 耐還元性誘電体磁器組成物と超薄層積層セラミックコンデンサ
WO2010146967A1 (ja) * 2009-06-15 2010-12-23 株式会社村田製作所 積層セラミック電子部品およびその製造方法

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157460A (ja) * 2012-01-30 2013-08-15 Tdk Corp 積層セラミックコンデンサ
JP2016174188A (ja) * 2012-08-07 2016-09-29 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2014024592A1 (ja) * 2012-08-07 2014-02-13 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
WO2014024538A1 (ja) * 2012-08-07 2014-02-13 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
US10121591B2 (en) 2012-08-07 2018-11-06 Murata Manufacturing Co., Ltd. Laminated ceramic capacitor and method for manufacturing laminated ceramic capacitor
US9728333B2 (en) 2012-08-07 2017-08-08 Murata Manufacturing Co., Ltd. Method for manufacturing a ceramic laminated body
JP5892252B2 (ja) * 2012-08-07 2016-03-23 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
US9520231B2 (en) 2012-08-07 2016-12-13 Murata Manufacturing Co., Ltd. Laminated ceramic capacitor and method for manufacturing laminated ceramic capacitor
US9837210B2 (en) 2013-08-02 2017-12-05 Murata Manufacturing Co., Ltd. Laminated ceramic capacitor and method for manufacturing laminated ceramic capacitor
WO2015016309A1 (ja) * 2013-08-02 2015-02-05 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP5939360B2 (ja) * 2013-08-02 2016-06-22 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
KR101790127B1 (ko) 2013-08-02 2017-10-25 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법
CN105408974A (zh) * 2013-08-02 2016-03-16 株式会社村田制作所 层叠陶瓷电容器以及层叠陶瓷电容器的制造方法
JPWO2015087688A1 (ja) * 2013-12-10 2017-03-16 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
US9818536B2 (en) 2013-12-10 2017-11-14 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and method of manufacturing multilayer ceramic capacitor
WO2015087688A1 (ja) * 2013-12-10 2015-06-18 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP2017005019A (ja) * 2015-06-05 2017-01-05 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
CN115458329A (zh) * 2018-08-23 2022-12-09 三星电机株式会社 多层陶瓷电子组件
CN115458329B (zh) * 2018-08-23 2024-04-05 三星电机株式会社 多层陶瓷电子组件
KR20210084536A (ko) 2018-10-31 2021-07-07 쇼에이 가가쿠 가부시키가이샤 Ni 페이스트 및 적층 세라믹 콘덴서
JP2021015965A (ja) * 2019-07-15 2021-02-12 サムソン エレクトロ−メカニックス カンパニーリミテッド． キャパシタ部品
JP7592962B2 (ja) 2019-07-15 2024-12-03 サムソン エレクトロ－メカニックス カンパニーリミテッド． キャパシタ部品
KR20210084284A (ko) * 2019-12-27 2021-07-07 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
KR102736492B1 (ko) * 2019-12-27 2024-11-29 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
JP7687816B2 (ja) 2019-12-27 2025-06-03 株式会社村田製作所 積層セラミックコンデンサ
JP2021108360A (ja) * 2019-12-27 2021-07-29 株式会社村田製作所 積層セラミックコンデンサ
US11869724B2 (en) 2019-12-27 2024-01-09 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP7794393B2 (ja) 2021-01-15 2026-01-06 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシター
JP2022109873A (ja) * 2021-01-15 2022-07-28 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシター
US11842852B2 (en) 2021-03-17 2023-12-12 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP7528830B2 (ja) 2021-03-17 2024-08-06 株式会社村田製作所 積層セラミックコンデンサ
JP2022143403A (ja) * 2021-03-17 2022-10-03 株式会社村田製作所 積層セラミックコンデンサ
KR20220130024A (ko) * 2021-03-17 2022-09-26 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
KR102875628B1 (ko) * 2021-03-17 2025-10-24 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서
JP7708175B2 (ja) 2021-03-31 2025-07-15 株式会社村田製作所 積層セラミックコンデンサ
JPWO2022210628A1 (ja) * 2021-03-31 2022-10-06
US12567540B2 (en) 2021-03-31 2026-03-03 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor

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JP2014057097A (ja) 2014-03-27
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WO2023234392A1 (ja) 積層セラミックコンデンサ

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