CN115458329A

CN115458329A - 多层陶瓷电子组件

Info

Publication number: CN115458329A
Application number: CN202211097245.1A
Authority: CN
Inventors: 车炅津; 权亨纯; 赵志弘
Original assignee: Samsung Electro Mechanics Co Ltd
Current assignee: Samsung Electro Mechanics Co Ltd
Priority date: 2018-08-23
Filing date: 2018-11-28
Publication date: 2022-12-09
Anticipated expiration: 2038-11-28
Also published as: US10818437B2; CN115458329B; KR102147408B1; CN110858516A; US20210020381A1; KR20190121153A; US11476052B2; CN110858516B; US20200066452A1

Abstract

本发明提供一种多层陶瓷电子组件及制造该多层陶瓷电子组件的方法。所述制造多层陶瓷电子组件的方法包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末基于所述导电粉末的总重量包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种，并且包括锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。

Description

多层陶瓷电子组件

本申请是申请日为2018年11月28日，申请号为201811432108.2，发明名称为“多层陶瓷电子组件及制造该多层陶瓷电子组件的方法”的发明专利申请的分案申请。

技术领域

本公开涉及一种多层陶瓷电子组件及一种制造该多层陶瓷电子组件的方法。

背景技术

通常，使用陶瓷材料的电子组件(例如，电容器、电感器、压电元件、压敏电阻或热敏电阻)包括利用陶瓷材料形成的主体、形成在主体中的内电极以及安装在主体的表面上以连接到内电极的外电极。

多层陶瓷电子组件中的多层陶瓷电容器包括多个堆叠的介电层、设置为隔着介电层而彼此面对的内电极以及电连接到内电极的外电极。

多层陶瓷电容器可小型化并且具有高规格，可有利地且容易地安装，因此，已经被广泛用作诸如计算机、个人数字助理(PDA)和蜂窝电话的移动通信装置的组件。

近来，随着电气和电子装置工业中的高规格、轻便、纤薄、紧凑和小巧，已需要小型化、高容量和超高容量的电子组件。

具体地，需要一种用于使多层陶瓷电容器的每单位体积的电容最大化以及多层陶瓷电容器的高容量和小型化的技术。

因此，在内电极的情况下，需要通过使体积最小化和增加堆叠数量同时实现最大面积来实现高容量。

然而，随着内电极变薄，厚度与面积的比降低，从而增大烧结驱动力，因此，电极断开和电极结块的增加变得严重。

因此，为了实现高容量多层陶瓷电容器，需要一种通过防止电极断开和电极结块(这是形成薄的内电极时的问题)来实现具有高可靠性的小型化和高容量多层陶瓷电容器的方法。

发明内容

本公开的一方面可提供一种制造多层陶瓷电子组件的方法，用于通过防止电极断开和电极结块来实现具有高可靠性的小型化和高容量的多层陶瓷电容器。

根据本公开的一方面，一种制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末基于所述导电粉末的总重量包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种，并包括锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。

根据本公开的另一方面，一种使用如上所述的方法制造的多层陶瓷电子组件可包括：陶瓷主体，包括介电层和内电极；以及外电极，设置在所述陶瓷主体上，其中，所述内电极包括金属晶粒和围绕所述金属晶粒并且包括钨(W)、钼(Mo)、铬(Cr)和钴(Co)中一种或更多种以及镍(Ni)和锡(Sn)的复合层。

根据本公开的另一方面，一种制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末包括选自钨(W)、钼(Mo)、铬(Cr)和钴(Co)的组中的至少一种并基于所述导电粉末的总重量包括1.5wt％或更多的含量的锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。

附图说明

通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

图1是示出镍(Ni)和钨(W)的合金(发明示例1)、没有W的Ni粉末(对比示例1)和包括2000ppm的硫(S)的Ni粉末(对比示例2)的热收缩行为的对比的曲线图；

图2A和2B是示出其上形成有内电极图案的陶瓷生片的示意图；

图3是根据本公开的示例性实施例的使用制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图；

图4是沿图3的I-I'线截取的截面图；以及

图5是图4的“A”部分的放大图。

具体实施方式

在下文中，现将参照附图详细描述本公开的示例性实施例。

在附图中，X方向可被定义为第一方向、L方向或长度方向，Y方向可被定义为第二方向、W方向或宽度方向，并且Z方向可被定义为第三方向、T方向或厚度方向。

图1是示出镍(Ni)和钨(W)的合金(发明示例1)、没有W的Ni粉末(对比示例1)和包括2000ppm(1ppm＝0.0001wt％)的硫(S)的Ni粉末(对比示例2)的热收缩行为的对比的曲线图。

图2是示出其上形成有内电极图案的陶瓷生片的示意图。

图3是根据本公开的示例性实施例的使用制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图。

图4是沿图3的I-I'线截取的截面图。

图5是图4的“A”部分的放大图。

在下文中，将参照图1至图5详细地描述根据本公开的示例性实施例的制造多层陶瓷电子组件的方法和使用该方法制造的多层陶瓷电子组件。

制造多层陶瓷电子组件的方法

根据本公开的示例性实施例的制造多层陶瓷电子组件的方法可包括：制备包括陶瓷粉末的陶瓷生片；通过在陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末包括钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种并包括锡(Sn)，其中，基于导电粉末的总重量，导电粉末所包括的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种的总和为1wt％至20wt％；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结陶瓷多层结构形成包括介电层和内电极的主体。

制备陶瓷生片

制备包括陶瓷粉末的陶瓷生片。

可通过混合陶瓷粉末、粘合剂和溶剂等来制备浆料并使用刮刀将浆料形成为具有几μm的厚度的片形状来制造陶瓷生片。然后，可烧结陶瓷生片，以形成一个介电层111，如图4所示。

陶瓷生片可具有等于或小于0.6μm的厚度，因此，在烧结之后，介电层可具有等于或小于0.4μm的厚度。

根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，可形成具有等于或小于0.4μm的厚度的介电层。

形成内电极图案

内电极图案可通过在陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成，基于导电粉末的总重量，所述导电粉末包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种并且包括锡(Sn)。

可使用丝网印刷方法或凹版印刷方法形成内电极图案。

由于内电极膏和陶瓷生片之间的烧结温度差异，可能存在诸如电极断开和电极结块的各种问题。具体地，随着内电极的厚度减小，问题发生的可能性会逐渐增大。

为了克服诸如电极断开和电极结块的问题，已经开发了一种分散材料以延迟导电粉末的烧结的方法，但该材料是一种如下的陶瓷材料：与Ni的表面具有劣化的接触特性，因此，在烧结的初始阶段有限地延迟烧结，并在烧结之后逸出到介电层，从而改变电介质的特性。

为了实现片强度，使用的有机材料中的一些可能在塑化期间残留为残碳(结晶碳)，从而引起诸如电极结块和介电层的不均匀烧结的问题。这个问题可通过工艺优化被部分地克服，但是随着内电极和介电层的变薄可能难以仅仅使用工艺优化来克服该问题。

根据本公开的示例性实施例，当将为高熔点金属的W、Mo、Cr和Co中的一种或更多种添加到导电粉末时，在烧结的初始阶段，Ni的烧结可被延迟，同时，也可在下一工序中在高温下施加金属以有效地防止电极劣化，并且在烧结之后，金属可存在于内电极中而不会逸出到介电层，因此，电介质的特性没有改变。

当使用不含Sn的导电粉末时，存在电极表面上产生观察起来类似于绞纱的残碳(结晶碳)从而引起诸如电极结块和介电层的不均匀烧结的问题的担忧，然而，根据本公开的示例性实施例，当导电粉末包括Sn时，由于导电粉末在塑化期间的脱氢催化剂的功能，可防止形成残碳(结晶碳)。

Sn在Ni粉末中几乎不固溶，但是与导电粉末具有良好的润湿性并具有低熔点，因此，在烧结工序期间，Sn可以在内电极的Ni晶粒的表面上变厚，以形成包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层，从而防止晶粒生长并进一步增强延迟高熔点金属的烧结的效果。

因此，根据本公开的示例性实施例，可防止电极断开和电极结块的增加，具体地，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加。

如图5所示，在烧结工序期间，Sn在内电极的晶粒121a的表面上变厚以形成包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b，从而防止晶粒生长。

图1是示出镍(Ni)和钨(W)的合金(发明示例1)、没有W的Ni粉末(对比示例1)和包括2000ppm的硫(S)的Ni粉末(对比示例2)的热收缩行为的对比的曲线图。在发明示例1中，基于Ni粉末，W的含量是10wt％。

如从图1看出的，对比示例1、对比示例2和发明示例1分别具有271℃、476℃和525℃作为-5％(即，如图1所示，dL/L₀＝-5％)的收缩温度，因此，发明示例1具有优异的热收缩行为。

在这种情况下，基于导电粉末的总重量，导电粉末包括总和为1wt％至20wt％的W、Mo、Cr和Co中的一种或更多种，并且可包括Sn。

当W、Mo、Cr和Co中的一种或更多种的总和小于1wt％时，存在电极连接劣化的担忧，并且当该总和大于20wt％时，以氧化物形式存在于内电极与介电层之间的界面处的金属的量增加，因此，存在电容劣化的担忧。

基于导电粉末的总重量，Sn的基于导电粉末的含量可等于或大于1.5wt％。

当Sn含量小于1.5wt％时，防止残碳(结晶碳)的效果或防止晶粒生长的效果可能欠佳。可不需要具体限制Sn的基于导电粉末的含量的上限，但Sn的含量的上限可等于或小于4.0wt％。

导电粉末可包括合金，该合金包括选自W、Mo、Cr和Co的组中的至少一种和锡(Sn)。

当导电粉末包括含有选自W、Mo、Cr和Co中的至少一种和锡(Sn)的合金时，不论分散性如何，都可延迟烧结。

导电粉末可进一步包括合金，该合金包括铜(Cu)、银(Ag)、钯(Pd)、铂(Pt)、铑(Rh)、铱(Ir)和钌(Ru)中的一种或更多种。

导电粉末可包括以涂层形式形成在导电粉末的表面上的W、Mo、Cr和Co中的一种或更多种，并且可包括以涂层形式形成在导电粉末的表面上的Sn。

当导电粉末的表面上以涂层的形式包括W、Mo、Cr和Co中的一种或多种以及Sn时，不论导电粉末的分散性如何，都可防止导电粉末颗粒彼此接触，以延迟烧结。

涂层可进一步包括Cu、Ag、Pd、Pt、Rh、Ir和Ru中的一种或更多种。

可使用原子层沉积(ALD)工艺形成涂层。

原子层沉积(ALD)工艺是在半导体工艺期间在基板的表面上沉积薄膜或钝化层的技术，并且是与化学地覆盖薄膜的通常的沉积技术不同的逐层堆叠原子层的技术。原子层沉积(ALD)工艺有利地具有优异的阶梯覆盖率，容易调节薄膜的厚度，并且容易形成均匀的薄膜。

可使用原子层沉积(ALD)工艺形成涂层，因此，可形成致密且均匀的涂层。

基于导电粉末的总含量，用于形成内电极的膏体还可包括300ppm或更少(不包括0)的量的硫(S)。

通常，基于作为收缩延迟剂的导电膏的总含量，用于内电极的导电膏可包括300ppm或更少(不包括0)的量的硫(S)，当S的含量大于300ppm时，可能存在烧结之后不均匀地形成包括W、Mo、Cr和Co中的一种或多种以及Ni和Sn的复合层的担忧。

内电极图案可具有等于或小于0.5μm的厚度，因此，内电极可在烧结之后具有等于或小于0.4μm的厚度。根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，可形成具有等于或小于0.4μm的厚度的内电极。

导电粉末可以是具有比Sn的熔点高的熔点的Ni粉末。

形成陶瓷多层结构

可堆叠其上形成有内电极图案的陶瓷生片，以形成陶瓷多层结构。

在这种情况下，陶瓷多层结构可在堆叠方向上被加压和压缩。

然后，可针对与一个电容器对应的每个区域切割陶瓷多层结构，以形成芯片。

在这种情况下，可切割陶瓷多层结构，以通过陶瓷多层结构的侧表面交替地暴露内电极图案的端部。因此，如图2A和2B所示，可交替堆叠其中内电极图案P1在烧结之后在陶瓷生片S上形成为第一内电极121的陶瓷生片(图2A)和其中内电极图案P2在烧结之后在陶瓷生片S上形成为第二内电极122的陶瓷生片(图2B)。

形成主体

可烧结陶瓷多层结构，以形成包括介电层和内电极的主体。

可在还原条件下执行烧结工艺。可在调节加热速率的同时执行烧结工艺，但本公开不限于此，在这种情况下，加热速率可在700℃或更低的温度下为30℃/60s至50℃/60s。

然后，可形成外电极，以覆盖主体的侧表面并且电连接到通过主体的侧表面暴露的内电极。然后，可以在外电极的表面上形成利用Ni、Sn等形成的镀层。

可不需要具体限制主体的尺寸。

然而，为了同时实现小型化和高容量，介电层和内电极需要变薄以增加堆叠数量，从而显著增强防止根据本公开的具有等于或小于0402(长×宽，0.4mm×0.2mm)尺寸的多层陶瓷电子组件中的电极断开和电极结块增加的效果。因此，主体可具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。

多层陶瓷电子组件

根据本公开的示例性实施例的使用上述制造多层陶瓷电子组件的方法制造的多层陶瓷电子部件100可包括：主体110，包括介电层111以及内电极121和122；以及外电极131和132，设置在主体110上，在这种情况下，内电极121和122可包括：金属晶粒121a；以及复合层121b，围绕金属晶粒121a并且包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn。

主体110可以以介电层111以及内电极121和122交替堆叠这样的方式构造。

主体110的具体形状没有具体限制，但是如附图中所示，主体110可具有六面体形状或与其类似的形状。由于主体110中包括的陶瓷粉末在烧结工序期间的收缩，主体110可具有大体六面体形状，而不是具有完全直线的六面体形状。

主体110可具有在厚度方向(Z方向)上彼此面对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在长度方向(X方向)上彼此面对的第三表面3和第四表面4以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在宽度方向(Y方向)上彼此面对的第五表面5和第六表面6。

形成主体110的多个介电层111可处于烧结状态，并且可以以难以在不使用扫描电子显微镜(SEM)的情况下检查到相邻的介电层111之间的边界这样的方式彼此一体化。

介电层111的材料不受具体限制，只要可获得足够的电容即可，并且介电层111的材料可以是例如钛酸钡(BaTiO₃)粉末。根据本公开的目的，可通过向诸如钛酸钡(BaTiO₃)的粉末中添加各种陶瓷添加剂、有机溶剂、塑化剂、粘合剂、分散剂等来形成用于形成介电层111的材料。

主体110可包括形成于其上部及下部中的每者的覆盖层112，即，覆盖层112形成在主体110的在厚度方向(Z方向)上的背对的端部处并且通过堆叠不具有内电极的介电层形成。覆盖层112可保持电容器相对于外部冲击的可靠性。

可不需要具体限制覆盖层112的厚度。然而，为了容易实现电容器组件的小型化和高电容，覆盖层112可具有等于或小于20μm的厚度。

可不需要具体限制介电层111的厚度。

然而，根据本公开，即使介电层和内电极非常薄，也可以有效地防止电极断开和电极结块的增加，因此，介电层111可具有等于或小于0.4μm的厚度，以容易实现电容器组件的小型化和高容量。

介电层111的厚度可指设置在第一内电极121与第二内电极122之间的介电层111的平均厚度。

可通过使用扫描电子显微镜(SEM)扫描主体110的在长度-厚度(L-T)方向上的截面的图像来测量介电层111的平均厚度。

例如，对于从主体110的长度-厚度(L-T)方向上的截面(其在主体110的宽度方向的中心部分处被切割并且使用扫描电子显微镜(SEM)进行扫描)的图像提取出的任意介电层，可在长度方向上在按照等距间隔分开的30个点处测量厚度，以测量平均值。

可在按照等距间隔分开的30个点处(这指在第一内电极121和第二内电极122彼此叠置的电容形成部分)测量厚度。

然后，可交替地堆叠内电极121和122以及介电层，并且内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替地设置为隔着介电层111而彼此面对以构成主体110，并且可分别通过主体110的第三表面3和第四表面4暴露。

在这种情况下，第一内电极121和第二内电极122可通过设置在它们之间的介电层111而彼此电分开。

可使用丝网印刷方法、凹版印刷方法等来印刷导电膏，但本公开不限于此。

在下文中，参照图5描述第一内电极121，这可以以相同的方式应用于第二内电极122。

第一内电极121可包括：金属晶粒121a；以及复合层121b，围绕金属晶粒121a并且包括W、Mo、Cr和Co中的一种或多种以及Ni和Sn。

金属晶粒121a可形成为通过均匀布置金属原子而制成的类多面体。包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可围绕金属晶粒121a。即，包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可存在于金属晶界处。包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可防止金属晶粒121a向外生长，从而防止内电极断开并且防止内电极结块。

包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可几乎完全围绕至少一个金属晶粒121a。

由于Sn具有低熔点，因此Sn可在烧结工序期间在内电极的晶粒的表面上变厚并且可均匀地分布在复合层121b的整个区域上，为高熔点金属的W、Mo、Cr和Co中的一种或更多种可分散在复合层121b中。

当实际形成内电极的部分的长度与内电极121的整个长度的比被定义为内电极的连接性C时，包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可防止金属晶粒121a向外生长，因此，内电极121可以满足85％≤C。

包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b可具有1nm至15nm的厚度。

当包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b的厚度小于1nm时，可能无法充分地防止金属晶粒向外生长，当厚度大于15nm时，包括W、Mo、Cr和Co中的一种或更多种以及Ni和Sn的复合层121b的厚度可能不均匀，因此，防止金属晶粒的向外生长的效果可能劣化。

金属晶粒121a可以是Ni晶粒。

可不需要具体限制第一内电极121和第二内电极122的厚度。

然而，即使介电层和内电极非常薄，也可以有效地防止电极断开和电极结块的增加，因此，第一内电极121和第二内电极122可具有等于或小于0.4μm的厚度，以容易实现电容器组件的小型化和高容量。

第一内电极121和第二内电极122的厚度可指第一内电极121和第二内电极122的平均厚度。

第一内电极121和第二内电极122的平均厚度可通过使用扫描电子显微镜(SEM)扫描主体110的在长度-厚度(L-T)方向上的截面的图像来测量。

例如，对于从主体110的在长度-厚度(L-T)方向上的截面(其在主体110的宽度方向的中心部分处被切割并使用扫描电子显微镜(SEM)进行扫描)的图像提取出的任意第一内电极121和第二内电极122，可以在长度方向上按照等距间隔分开的30个点处测量厚度，以测量平均值。

可在按照等距间隔分开的30个点处(为第一内电极121和第二内电极122彼此叠置的电容形成部分)测量厚度。

外电极131和132可设置在主体110上，并且可连接到内电极121和122。如图4所示，电容器组件100可包括第一内电极121和第二内电极122以及分别连接到第一内电极121和第二内电极122的第一外电极131和第二外电极132。根据本实施例，尽管描述了电容器组件100包括两个外电极131和132的结构，但外电极131和132的数量、形状等可根据内电极121和122的形状或其他目的而改变。

外电极131和132可利用任何材料(诸如，金属)形成，只要该材料具有导电性即可，可考虑电特性、结构稳定性等来确定具体材料，并且外电极131和132可具有多层结构。

例如，第一外电极131可包括设置在主体110上的电极层131a和形成在电极层131a上的镀层131b，第二外电极132可包括设置在主体110上的电极层132a以及形成在电极层132a上的镀层132b。

作为电极层131a和132a的更详细的示例，电极层131a和132a可以是包括导电金属和玻璃的烧结电极，在这种情况下，导电金属可以是Cu。另外，电极层131a和132a可以是包括多个金属颗粒和导电树脂的树脂基电极。

作为镀层131b和132b的更详细的示例，镀层131b和132b可以是Ni镀层或Sn镀层，可以以Ni镀层和Sn镀层顺序地形成在电极层131a和132a上这样的方式形成，或者可包括多个Ni镀层和/或多个Sn镀层。

可不需要具体限制多层陶瓷电子组件的尺寸。

然而，为了同时实现小型化和高容量，需要减小介电层和内电极的厚度并且需要增加堆叠数量，从而显著增强防止根据本公开的具有等于或小于0402(长×宽，0.4mm×0.2mm)的尺寸的多层陶瓷电子组件中的电极断开和电极结块增加的效果。因此，多层陶瓷电子组件可具有等于或小于0.4mm的长度以及等于或小于0.2mm的宽度。在多层陶瓷电子组件中，实际形成内电极的部分的长度与内电极的整个长度的比可大于或等于85％。

如上所述，根据本公开，使用如下用于内电极的膏体：所述膏体包括导电粉末，所述导电粉末基于导电粉末的总重量包括总和为1wt％至20wt％的W、Mo、Cr和Co中的一种或更多种并且包括Sn，因此，可以防止内电极结块和内电极断开。

虽然以上已经示出并描述了示例性实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离由所附权利要求所限定的本公开的范围的情况下，可做出修改和变型。

Claims

1.一种多层陶瓷电子组件，包括：

陶瓷主体，包括介电层和内电极；以及

外电极，设置在所述陶瓷主体上，

其中，所述内电极包括多个金属晶粒和围绕所述多个金属晶粒中的至少一个的复合层，所述复合层包括选自钨、钼、铬和钴的组中的至少一种以及镍和锡。

2.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的厚度等于或小于0.4μm。

3.根据权利要求1所述的多层陶瓷电子组件，其中，所述内电极的厚度等于或小于0.4μm。

4.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的厚度等于或小于0.4μm，并且所述内电极的厚度等于或小于0.4μm。

5.根据权利要求1所述的多层陶瓷电子组件，其中，所述复合层的厚度在1nm至15nm的范围内。

6.根据权利要求1所述的多层陶瓷电子组件，其中，所述金属晶粒为镍晶粒。

7.根据权利要求1所述的多层陶瓷电子组件，其中，C≥85％，其中，C是实际形成内电极的部分的长度与所述内电极的整个长度的比。

8.根据权利要求1所述的多层陶瓷电子组件，其中，所述陶瓷主体具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。

9.一种多层陶瓷电子组件，包括：

陶瓷主体，包括介电层和内电极；以及

外电极，设置在所述陶瓷主体上，

其中，所述内电极包括多个金属晶粒和设置在相邻金属晶粒之间的晶界处的复合层，并且所述复合层包括选自钨、钼、铬和钴的组中的至少一种以及镍和锡。

10.根据权利要求9所述的方法，其中，所述介电层的厚度等于或小于0.4μm。

11.根据权利要求9所述的方法，其中，所述内电极的厚度等于或小于0.4μm。

12.根据权利要求9所述的方法，其中，所述介电层的厚度等于或小于0.4μm，并且所述内电极的厚度等于或小于0.4μm。

13.根据权利要求9所述的方法，其中，所述复合层的厚度在1nm至15nm的范围内。

14.根据权利要求9所述的方法，其中，所述金属晶粒为镍晶粒。

15.根据权利要求9所述的多层陶瓷电子组件，其中，C≥85％，其中，C是实际形成内电极的部分的长度与所述内电极的整个长度的比。

16.根据权利要求9所述的多层陶瓷电子组件，其中，所述陶瓷主体具有等于或小于0.4mm的长度和等于或小于0.2mm的宽度。