WO2012086257A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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大井　直樹
弘 塩見
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住友電気工業株式会社
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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device.
  • a step of selectively forming an impurity region in a semiconductor substrate is necessary.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a p-type impurity region is partially formed on an n-type semiconductor substrate, and further on the p-type impurity region.
  • the step of partially forming the n-type impurity region is often performed. That is, double impurity regions having different spreads are formed.
  • a silicon substrate since the spread of the impurity region can be adjusted by diffusion, a double diffusion method using this is widely used.
  • Patent Document 1 ion implantation is performed using a gate electrode having an inclined surface as a mask. Utilizing the fact that the range of impurity ions in ion implantation can be controlled by the acceleration voltage, a desired impurity region is formed.
  • the spread of the impurity region greatly depends on the accuracy of forming the inclined surface of the gate electrode. For this reason, the error of the expansion of the impurity region becomes large.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device that can improve the accuracy of the expansion of an impurity region.
  • a silicon carbide substrate having a surface is prepared.
  • An etching stop layer is formed on the surface of the silicon carbide substrate.
  • a mask layer is deposited on the etch stop layer.
  • a first opening surrounded by the first sidewall is formed in the mask layer.
  • a first impurity region having the first conductivity type is formed in the silicon carbide substrate from the surface to the first depth.
  • a mask layer having a mask layer and a spacer layer is formed by depositing a spacer layer on the etching stop layer provided with the mask layer.
  • the spacer layer covers the first sidewall and the etching stop layer in the first opening.
  • a second opening surrounded by the second sidewall is formed in the mask portion.
  • a second impurity region having a second conductivity type different from the first conductivity type is formed in the silicon carbide substrate from the surface to a second depth smaller than the first depth. It is formed.
  • the second sidewall has an angle of 90 ° ⁇ 10 ° to the surface over the same height as the second depth. “90 ° ⁇ 10 °” means 80 ° or more and 100 ° or less.
  • the second sidewall of the mask portion has an angle with respect to the surface of the silicon carbide substrate of 90 ° ⁇ 10 ° over the same height as the second depth of the second impurity region, that is, approximately It is vertical.
  • the mask portion is removed after the second impurity region is formed. Thereby, the part covered with the mask part among silicon carbide substrates can be exposed. More preferably, after the mask portion is removed, a gate insulating film and a gate electrode are formed on the silicon carbide substrate. Thereby, it is possible to form a gate insulating film and a gate electrode that are not altered by being exposed to ion implantation for forming the first and second impurity regions.
  • the first side wall has an angle of 90 ° ⁇ 10 ° with respect to the surface over the same height as the first depth.
  • the ion implantation for forming the first impurity region there is almost no region where the thickness of the mask portion becomes thin due to the inclination of the first sidewall in the vicinity of the first sidewall. Therefore, intrusion of ions into the silicon carbide substrate via the mask portion in the vicinity of the first sidewall can be suppressed. Thereby, the impurity region can be hardly formed in the portion covered with the mask portion. Therefore, the accuracy of the spread of the first impurity region can be increased.
  • the ion implantation angle in the step of forming the second impurity region is not less than 0 ° and not more than 6 °. That is, ion implantation is performed substantially perpendicular to the surface of the silicon carbide substrate. Thereby, invasion of ions into the silicon carbide substrate via the mask portion in the vicinity of the second side wall can be further suppressed as compared with the case where the ion implantation angle is larger.
  • the second side wall includes a portion whose angle with respect to the surface of the silicon carbide substrate is 90 ° ⁇ 10 °, and the height of this portion is not less than 0.5 ⁇ m and not more than 2.5 ⁇ m.
  • the height is 0.5 ⁇ m or more, the intrusion of ions into the silicon carbide substrate via the mask portion can be further suppressed.
  • the height is 2.5 ⁇ m or less, a thinner mask portion can be used, so that warpage of the silicon carbide substrate due to the stress of the mask portion can be suppressed.
  • the ion implantation angle in the step of forming the second impurity region may be not less than 3 ° and not more than 6 °, and the surface of the silicon carbide substrate may be a hexagonal (0-33-8) plane.
  • the surface of the silicon carbide substrate is a hexagonal (0-33-8) plane, the channel mobility of carriers on the surface can be increased.
  • the ion implantation angle is 3 ° or more, channeling of the implanted ions in the silicon carbide substrate can be suppressed.
  • the ion implantation angle in the step of forming the second impurity region is 0 °, and the surface of the silicon carbide substrate is inclined by 3 ° or more from the hexagonal ⁇ 0001 ⁇ plane so as to prevent channeling phenomenon in the ion implantation. It may be.
  • the ion implantation angle is 0 °, the penetration of ions into the silicon carbide substrate via the mask portion in the vicinity of the second sidewall can be further suppressed.
  • the mask layer is made of either silicon oxide or polysilicon.
  • the spacer layer is made of either silicon oxide or polysilicon.
  • the material of the etching etching stop layer is different from the material of the mask layer.
  • the etching stop layer includes at least one of a silicon nitride layer, a polysilicon layer, a silicon oxide layer, a silicon nitride oxide layer, and a titanium layer. More preferably, the thickness of the etching stop layer is not less than 10 nm and not more than 500 nm.
  • the etching stop layer includes a titanium layer, an underlayer made of either silicon oxide or polysilicon is preferably provided between the titanium layer as the etching stop layer and the silicon carbide substrate.
  • the accuracy of the extension of the impurity region can be increased.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 9 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a fourteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. It is a partially expanded view of FIG. FIG.
  • FIG. 4 is a partial cross-sectional view schematically showing a modified example of the process of FIG. 3. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 2 of this invention.
  • FIG. 12 is a partial cross sectional view schematically showing a first step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 2 of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 2 of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 2 of the present invention.
  • FIG. 23 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • FIG. 23 is a partial cross sectional view schematically showing a fourteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • FIG. 23 is a partial cross sectional view schematically showing a fifteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • FIG. 23 is a partial cross sectional view schematically showing a sixteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • FIG. 23 is a partial cross sectional view schematically showing a seventeenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • FIG. 23 is a partial cross sectional view schematically showing an eighteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 22.
  • MOSFET 100 As shown in FIG. 1, the silicon carbide semiconductor device of the present embodiment is MOSFET 100, specifically, a vertical DiMOSFET (Double Implanted MOSFET).
  • MOSFET 100 includes an epitaxial substrate 90, an oxide film 126, a source electrode 111, an upper source electrode 127, a gate electrode 110, and a drain electrode 112.
  • Epitaxial substrate 90 has single crystal substrate 80, buffer layer 121, breakdown voltage holding layer 122, p region 123, and n + region 124.
  • the planar shape of MOSFET 100 (the shape viewed from above in FIG. 1) is, for example, a rectangle or a square having sides with a length of 2 mm or more.
  • Single crystal substrate 80 and buffer layer 121 have n-type conductivity.
  • Single crystal substrate 80 is preferably made of silicon carbide.
  • the concentration of the n-type conductive impurity in the buffer layer 121 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the buffer layer 121 has a thickness of 0.5 ⁇ m, for example.
  • the breakdown voltage holding layer 122 is formed on the buffer layer 121 and is made of silicon carbide having an n-type conductivity.
  • the thickness of the breakdown voltage holding layer 122 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • p regions 123 On the surface SO of the epitaxial substrate 90, a plurality of p regions 123 having a p-type conductivity are formed at intervals. An n + region 124 is formed on the surface SO so as to be located inside each p region 123. On surface SO, p region 123 has a channel region sandwiched between n + region 124 and breakdown voltage holding layer 122 and covered with gate electrode 110 through oxide film 126. The channel region has a channel length CL.
  • An oxide film 126 is formed on breakdown voltage holding layer 122 exposed from between a plurality of p regions 123 on surface SO. Specifically, the oxide film 126 includes the breakdown voltage holding layer 122 exposed between the p region 123 and the two p regions 123 from the top of the n + region 124 in the one p region 123, the other p region 123, and the other one. The p region 123 extends to the n + region 124.
  • a gate electrode 110 is formed on the oxide film 126. Therefore, a portion of the oxide film 126 where the gate electrode 110 is formed has a function as a gate insulating film.
  • a source electrode 111 is formed on the n + region 124. A part of the source electrode 111 may be in contact with the p region 123.
  • An upper source electrode 127 is formed on the source electrode 111.
  • an epitaxial substrate 90 (silicon carbide substrate) having a surface SO is prepared.
  • buffer layer 121 is formed on the main surface of single crystal substrate 80, and breakdown voltage holding layer 122 is formed on buffer layer 121.
  • Buffer layer 121 is made of silicon carbide whose conductivity type is n-type, and has a thickness of, for example, 0.5 ⁇ m.
  • the concentration of the conductive impurity in the buffer layer 121 is set to 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • the thickness of the breakdown voltage holding layer 122 is, for example, 10 ⁇ m.
  • the concentration of the n-type conductive impurity in the breakdown voltage holding layer 122 is set to 5 ⁇ 10 15 cm ⁇ 3 , for example.
  • an etching stop layer 50 is formed on the surface SO of the epitaxial substrate 90.
  • the material of the etching stop layer 50 is different from the material of the mask layer 31 (FIG. 4) described later.
  • the etching stop layer 50 is a silicon nitride layer or a titanium layer.
  • the thickness of the titanium layer is, for example, not less than 50 nm and not more than 200 nm.
  • a mask layer 31 is deposited on the etching stop layer 50.
  • mask layer 31 is made of either silicon oxide or polysilicon.
  • a photoresist pattern 40 is formed on the mask layer 31.
  • the mask layer 31 is patterned by anisotropic etching E1 using the photoresist pattern 40 as a mask. The remaining photoresist pattern 40 is removed.
  • an opening P1 (first opening) surrounded by the side wall S1 (first side wall) is formed in the mask layer 31 by the etching.
  • 123 first impurity region
  • a mask layer 30 having the mask layer 31 and the spacer layer 32 is formed by depositing a spacer layer 32 on the etching stop layer 50 provided with the mask layer 31 thereafter.
  • the spacer layer 32 covers the sidewall S1 and the etching stop layer 50 in the opening P1.
  • spacer layer 32 is made of either silicon oxide or polysilicon.
  • the spacer layer 32 in the opening P1 is patterned by anisotropic etching E2.
  • an opening P2 (second opening) surrounded by the side wall S2 (second side wall) is formed in the mask portion 30 as shown in FIG.
  • N + region 124 (second impurity region) having a type) is formed.
  • the entire portion S2L of the side wall S2 (FIG. 11) extending over the height HT has an angle AW with respect to the surface SO of 90 ° ⁇ 10 °, preferably 90 ° ⁇ 5 °. It is.
  • the height HT is equal to or greater than the depth D2.
  • the side wall S2 includes a portion where the angle AW with respect to the surface SO is 90 ° ⁇ 10 °.
  • the height of this portion is preferably 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the height of this portion is preferably 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the side wall S1 (FIG. 7) has an angle with respect to the surface SO of 90 ° ⁇ 10 °, preferably 90 ° ⁇ 5 °, over the same height as the depth D1 (FIG. 8).
  • the angle between the ion beam traveling direction IL in the ion implantation J2 (FIG. 12) and the normal line NL of the surface SO that is, the ion implantation angle AI is not less than 0 ° and not more than 6 °. is there.
  • the ion implantation angle AI in the step of forming the n + region 124 may be not less than 3 ° and not more than 6 °, and the surface SO of the epitaxial substrate 90 may be a hexagonal (0-33-8) plane.
  • the ion implantation angle AI in the step of forming the n + region 124 is 0 °
  • the surface SO of the epitaxial substrate 90 is 3 ° from the ⁇ 0001 ⁇ plane of the hexagonal crystal so as to prevent channeling phenomenon in the ion implantation. It may be inclined by 6 ° or less.
  • the mask portion 30 and the etching stop layer 50 are removed.
  • An activation annealing process is also performed. For example, annealing is performed in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes.
  • oxide film 126 having a function as a gate insulating film is formed on the epitaxial substrate 90. Specifically, oxide film 126 is formed to cover breakdown voltage holding layer 122, p region 123, and n + region 124. This formation may be performed by dry oxidation (thermal oxidation). The dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • a nitridation annealing process is performed. Specifically, an annealing process is performed in a nitrogen monoxide (NO) atmosphere. For example, the heating temperature is 1100 ° C. and the heating time is 120 minutes. As a result, nitrogen atoms are introduced in the vicinity of the interface between oxide film 126 and each of breakdown voltage holding layer 122, p region 123, and n + region 124. Note that an annealing process using an argon (Ar) gas that is an inert gas may be performed after the annealing process using nitrogen monoxide. The conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • argon (Ar) gas Ar
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 is formed as follows. A resist film having a pattern is formed on oxide film 126 using a photolithography method. Using this resist film as a mask, a portion of oxide film 126 located on n + region 124 is removed by etching. As a result, an opening is formed in the oxide film 126. Next, a conductor film is formed so as to come into contact with n + region 124 in this opening. Next, by removing the resist film, the portion of the conductor film located on the resist film is removed (lifted off).
  • the conductor film may be a metal film, and is made of nickel (Ni), for example. As a result of this lift-off, the source electrode 111 is formed.
  • the heat processing for alloying is performed here.
  • heat treatment is performed for 2 minutes at a heating temperature of 950 ° C. in an atmosphere of argon (Ar) gas that is an inert gas.
  • the upper source electrode 127 is formed on the source electrode 111.
  • a gate electrode 110 is formed on the oxide film 126.
  • drain electrode 112 is formed on the back surface (lower surface in the drawing) of single crystal substrate 80.
  • MOSFET 100 (FIG. 1) is obtained.
  • side wall S2 (FIG. 11) of mask portion 30 has surface SO of epitaxial substrate 90 over the same height HT as depth D2 of n + region 124. Is 90 ° ⁇ 10 °.
  • ions can be prevented from entering the epitaxial substrate 90 via the mask portion 30 in the vicinity of the sidewall S2.
  • the n + region 124 can be hardly formed in the portion covered with the mask portion 30. Therefore, the accuracy of the spread of the n + region 124 can be increased.
  • the accuracy of the channel length CL (FIG. 1) can be increased.
  • mask portion 30 is removed after n + region 124 is formed. Thereby, the part covered by the mask part 30 among the epitaxial substrates 90 can be exposed. More preferably, oxide film 126 (gate insulating film) and gate electrode 110 are formed on epitaxial substrate 90 after mask portion 30 is removed. Thereby, a gate insulating film and a gate electrode which are not deteriorated by being exposed to ion implantation for forming the p region 123 and the n + region 124 can be formed.
  • the side wall S1 (FIG. 7) has an angle with respect to the surface SO of 90 ° ⁇ 10 ° over the same height as the depth D1.
  • the side wall S1 (FIG. 7) has an angle with respect to the surface SO of 90 ° ⁇ 10 ° over the same height as the depth D1.
  • the ion implantation angle AI in the step of forming the n + region 124 is not less than 0 ° and not more than 6 °.
  • intrusion of ions into the epitaxial substrate 90 via the mask portion 30 in the vicinity of the side wall S2 (FIG. 11) can be further suppressed as compared with the case where the ion implantation angle is larger.
  • sidewall S2 (FIG. 11) includes a portion where angle AW with respect to surface SO of epitaxial substrate 90 is 90 ° ⁇ 10 °, and the height of this portion is not less than 0.5 ⁇ m. .5 ⁇ m or less.
  • the height is 0.5 ⁇ m or more, the intrusion of ions into the epitaxial substrate 90 via the mask portion 30 can be further suppressed.
  • this height is 2.5 ⁇ m or less, warpage of the silicon carbide substrate due to the stress of mask portion 30 can be suppressed.
  • the ion implantation angle AI (FIG. 16) in the step of forming the n + region 124 is 3 ° or more and 6 ° or less, and the surface SO of the epitaxial substrate 90 is a hexagonal (0-33-8) plane. Also good. Since the surface SO of the epitaxial substrate 90 is a hexagonal (0-33-8) plane, the carrier channel mobility on the surface SO can be increased. Further, when the ion implantation angle AI is 3 ° or more, channeling of the implanted ions in the epitaxial substrate 90 can be suppressed.
  • the ion implantation angle AI (FIG. 16) in the step of forming the n + region 124 is 0 °, and the surface SO of the epitaxial substrate 90 has a hexagonal ⁇ 0001 ⁇ plane so as to prevent channeling phenomenon in ion implantation. It may be tilted by 3 ° or more.
  • the ion implantation angle AI is 0 °, the intrusion of ions into the epitaxial substrate 90 via the mask portion 30 in the vicinity of the sidewall S2 can be further suppressed.
  • an underlying layer 51 (FIG. 17) made of either silicon oxide or polysilicon is provided between the titanium layer as the etching stop layer 50 and the epitaxial substrate 90. Also good.
  • the foundation layer 51 can prevent contamination of the epitaxial substrate 90 with a titanium layer, that is, a metal layer.
  • a silicon nitride layer or a titanium layer is exemplified as the etching stop layer, but the configuration of the etching stop layer is not limited to this.
  • the etching stop layer may be, for example, any one of a silicon nitride layer, a polysilicon layer, a silicon oxide layer, a silicon nitride oxide layer, and a titanium layer, and is made from a laminate including at least one of these layers. It may be a layer made of a laminate including two or more of these layers.
  • the lower limit of the thickness of the etching stop layer is preferably 10 nm, more preferably 30 nm, and even more preferably 50 nm.
  • the upper limit of the thickness of the etching stop layer is preferably 500 nm, more preferably 400 nm, and further preferably 300 nm.
  • the silicon carbide semiconductor device of the present embodiment is MOSFET 200, specifically, a vertical DiMOSFET.
  • MOSFET200 has n + region 124a and n + regions 124b in place of the n + region 124 (FIG. 1).
  • N + region 124a and n + region 124b are spaced from each other on surface SO.
  • P region 123 between n + region 124 a and n + region 124 b reaches surface SO and is in contact with source electrode 111.
  • a photoresist pattern 41 is formed on the spacer layer 32 so as to be arranged away from the side wall S1 in the opening P1.
  • the spacer layer 32 in the opening P1 is patterned by anisotropic etching E2 using the photoresist pattern 41 as a mask. The remaining photoresist pattern 41 is removed.
  • an n + region (second impurity region) 124a having an n type (second conductivity type) is obtained by ion implantation J2 through a portion of the opening P2 where the spacer layer 32 is removed. And 124b are formed. Note that the depth of each of the n + regions 124a and 124b is the same as the depth D2 of the n + region 124 (FIG. 16), and also in this embodiment, the ion implantation J2 is the same as in the first embodiment. Side wall S2 has a portion S2L (FIG. 16).
  • p region 123 between the n + region 124a and n + region 124b is reached surface SO, and are in contact with a source electrode 111. With this configuration, the potential of the p region 123 is stabilized.
  • a mask for separating n + region 124a and n + region 124b is formed independently of the patterning of mask layer 31 (FIG. 6). Therefore, the difficulty of patterning the mask layer 31 does not increase.
  • epitaxial substrate 90 of MOSFET 300 of the present embodiment has ap + region 125 (third impurity region).
  • the p + region 125 connects the surface SO and the p region 123.
  • the impurity concentration of p + region 125 is higher than the impurity concentration of p region 123.
  • p + region 125 is formed so as to pass through n + region 124 and reach p region 123.
  • Source electrode 111 is formed on n + region 124 and p + region 125.
  • the p region 123 forms a channel region having a channel length CL on the surface SO.
  • the channel length CL is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the first half of the manufacturing method is substantially the same as the first to twelfth steps (FIGS. 2 to 13) of the first embodiment, and a description thereof will be omitted.
  • an etching stop layer 50a is formed on the surface SO.
  • the etching stop layer 50a can be formed in the same manner as the etching stop layer 50 described above.
  • a mask layer 31a is formed on the etching stop layer 50a.
  • the mask layer 31a can be formed in the same manner as the mask layer 31 described above.
  • an opening is formed in the mask layer 31a.
  • the opening exposes a part of the etching stop layer 50a in a plan view (view from above in FIG. 24).
  • a portion of the etching stop layer 50a exposed by the opening is surrounded by a portion not exposed by the opening.
  • ion implantation J ⁇ b> 3 through this opening is performed into the epitaxial substrate 90.
  • ap + region 125 is formed in epitaxial substrate 90 by the above ion implantation.
  • the mask layer 31a and the etching stop layer 50a are removed.
  • An activation annealing process is also performed.
  • annealing is performed in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes. By performing this annealing step, annealing in the step of FIG. 13 can be omitted.
  • MOSFET 300 (FIG. 22) is obtained.
  • the p region 123 is connected to the source electrode 111 by the p + region 125, the potential of the p region 123 is stabilized.
  • epitaxial substrate 90 is used as the silicon carbide substrate, but a silicon carbide single crystal substrate may be used instead.

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Abstract

　マスク層（３１）に形成された第１の開口部を経由したイオン注入によって第１の不純物領域（１２３）が形成される。マスク層（３１）が設けられたエッチングストップ層上にスペーサ層（３２）を堆積することによって、マスク層（３１）およびスペーサ層（３２）を有するマスク部（３０）が形成される。スペーサ層（３２）を異方的にエッチングすることによって、マスク部（３０）に、第２の側壁によって取り囲まれた第２の開口部（Ｐ２）が形成される。第２の開口部（Ｐ２）を経由したイオン注入によって第２の不純物領域（１２４）が形成される。第２の側壁は、第２の深さ（Ｄ２）と同じ高さ（ＨＴ）に渡って、表面（ＳＯ）に対する角度（ＡＷ）が９０°±１０°である。これにより、不純物領域の広がりの精度を高めることができる。

Description

炭化珪素半導体装置の製造方法
　本発明は炭化珪素半導体装置の製造方法に関する。
[規則91に基づく訂正 21.10.2011]　
　半導体装置の製造においては、半導体基板に選択的に不純物領域を形成する工程が必要である。たとえばｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が製造される場合、ｎｐｎ構造を得るために、ｎ型半導体基板上に部分的にｐ型不純物領域を形成し、さらにこのｐ型不純物領域上に部分的にｎ型不純物領域を形成する工程がしばしば行われる。すなわち互いに広がりの異なる二重の不純物領域が形成される。シリコン基板が用いられる場合、拡散によって不純物領域の広がりを調整することができるので、これを利用した二重拡散法が広く用いられている。一方、炭化珪素基板が用いられる場合、不純物の拡散係数が小さいことから、拡散によって不純物領域の広がりを調整することは困難である。つまりイオン注入が行われた領域が、活性化アニールを経て、ほぼそのまま不純物領域となる。よって二重拡散法を用いることができない。このため、たとえば特開平６－１５１８６０号公報（特許文献１）によれば、端面に傾斜面を有するゲート電極をマスクとしてイオン注入が行われる。イオン注入における不純物イオンの飛程が加速電圧により制御できることを利用して、所望の不純物領域が形成される。
特開平６－１５１８６０号公報
　上記方法では、不純物領域の広がりが、ゲート電極の傾斜面の形成の精度に大きく依存する。このため不純物領域の広がりの誤差が大きくなってしまう。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、不純物領域の広がりの精度を高めることができる、炭化珪素半導体装置の製造方法を提供することである。
　本発明の炭化珪素半導体装置の製造方法によれば、以下の工程が行われる。
　表面を有する炭化珪素基板が準備される。炭化珪素基板の表面上にエッチングストップ層が形成される。エッチングストップ層上にマスク層が堆積される。マスク層に、第１の側壁によって取り囲まれた第１の開口部が形成される。第１の開口部を経由したイオン注入によって、炭化珪素基板中に表面から第１の深さまで、第１導電型を有する第１の不純物領域が形成される。第１の不純物領域を形成する工程の後に、マスク層が設けられたエッチングストップ層上にスペーサ層を堆積することによって、マスク層およびスペーサ層を有するマスク部が形成される。スペーサ層は第１の開口部内において第１の側壁およびエッチングストップ層を覆う。第１の開口部内のスペーサ層を異方的にエッチングすることによって、マスク部に、第２の側壁によって取り囲まれた第２の開口部が形成される。第２の開口部を経由したイオン注入によって、炭化珪素基板中に表面から第１の深さよりも小さい第２の深さまで、第１導電型と異なる第２導電型を有する第２の不純物領域が形成される。第２の側壁は、第２の深さと同じ高さに渡って、表面に対する角度が９０°±１０°である。なお「９０°±１０°」とは、８０°以上１００°以下を意味する。
　上記製造方法によれば、マスク部の第２の側壁は、第２の不純物領域の第２の深さと同じ高さに渡って、炭化珪素基板の表面に対する角度が９０°±１０°、すなわち略垂直である。これにより、第２の不純物領域の形成のためのイオン注入の際に、第２の側壁近傍において第２の側壁の傾斜のためにマスク部の厚さが薄くなる領域がほとんどなくなる。よって第２の側壁近傍におけるマスク部を経由しての炭化珪素基板中へのイオンの侵入を抑えることができる。これにより、マスク部によって被覆された部分に不純物領域がほとんど形成されないようにすることができる。よって第２の不純物領域の広がりの精度を高めることができる。
　好ましくは、第２の不純物領域が形成された後にマスク部が除去される。これにより、炭化珪素基板のうちマスク部によって覆われていた部分を露出することができる。さらに好ましくは、マスク部が除去された後に、炭化珪素基板上にゲート絶縁膜およびゲート電極が形成される。これにより、第１および第２の不純物領域の形成のためのイオン注入に晒されることによる変質のないゲート絶縁膜およびゲート電極を形成することができる。
　好ましくは、第１の側壁は、第１の深さと同じ高さに渡って、表面に対する角度が９０°±１０°である。これにより、第１の不純物領域の形成のためのイオン注入の際に、第１の側壁近傍において第１の側壁の傾斜のためにマスク部の厚さが薄くなる領域がほとんどなくなる。よって第１の側壁近傍におけるマスク部を経由しての炭化珪素基板中へのイオンの侵入を抑えることができる。これにより、マスク部によって被覆された部分に不純物領域がほとんど形成されないようにすることができる。よって第１の不純物領域の広がりの精度を高めることができる。
　好ましくは、第２の不純物領域を形成する工程におけるイオン注入角度は、０°以上６°以下である。すなわちイオン注入は、炭化珪素基板の表面に対して略垂直に行われる。これにより、イオン注入角度がより大きい場合に比して、第２の側壁近傍におけるマスク部を経由しての炭化珪素基板中へのイオンの侵入をより抑えることができる。
　好ましくは、第２の側壁は、炭化珪素基板の表面に対する角度が９０°±１０°である部分を含み、この部分の高さは０．５μｍ以上２．５μｍ以下である。この高さが０．５μｍ以上であることによって、マスク部を経由しての炭化珪素基板中へのイオンの侵入をより抑えることができる。この高さが２．５μｍ以下であることによって、より薄いマスク部を用いることができるので、マスク部の応力に起因した炭化珪素基板の反りを抑えることができる。
　第２の不純物領域を形成する工程におけるイオン注入角度が３°以上６°以下であり、かつ、炭化珪素基板の表面が六方晶の（０－３３－８）面であってもよい。炭化珪素基板の表面が六方晶の（０－３３－８）面であることによって、表面におけるキャリアのチャネル移動度を高めることができる。またイオン注入角度が３°以上であることによって、注入されたイオンの炭化珪素基板中でのチャネリングを抑制することができる。
　第２の不純物領域を形成する工程におけるイオン注入角度が０°であり、かつ、炭化珪素基板の表面が、イオン注入におけるチャネリング現象を防止するように六方晶の｛０００１｝面から３°以上傾いていてもよい。イオン注入角度が０°であることによって、第２の側壁近傍におけるマスク部を経由しての炭化珪素基板中へのイオンの侵入をより抑えることができる。
　好ましくはマスク層は、酸化珪素およびポリシリコンのいずれかから作られている。好ましくはスペーサ層は、酸化珪素およびポリシリコンのいずれかから作られている。
　好ましくはエッチングエッチングストップ層の材料は前記マスク層の材料と異なる。より好ましくは、エッチングストップ層は、窒化珪素層、ポリシリコン層、酸化珪素層、窒化酸化珪素層、およびチタン層の少なくともいずれかを含む。さらに好ましくはエッチングストップ層の厚さは１０ｎｍ以上５００ｎｍ以下である。前記エッチングストップ層がチタン層を含む場合、好ましくはエッチングストップ層としてのチタン層と炭化珪素基板との間に、酸化珪素およびポリシリコンのいずれかから作られた下地層が設けられる。
　以上の説明から明らかなように、本発明によれば、不純物領域の広がりの精度を高めることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す一部断面図である。 図１２の一部拡大図である。 図３の工程の変形例を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１５工程を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１６工程を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１７工程を概略的に示す一部断面図である。 図２２の炭化珪素半導体装置の製造方法の第１８工程を概略的に示す一部断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　（実施の形態１）
　図１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ１００であり、具体的には、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、エピタキシャル基板９０、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。エピタキシャル基板９０は、単結晶基板８０、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、およびｎ+領域１２４を有する。ＭＯＳＦＥＴ１００の平面形状（図１の上方向から見た形状）は、たとえば、２ｍｍ以上の長さの辺からなる長方形または正方形である。
　単結晶基板８０およびバッファ層１２１はｎ型の導電型を有する。単結晶基板８０は、好ましくは炭化珪素から作られている。バッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。またバッファ層１２１の厚さは、たとえば０．５μｍである。
　耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　エピタキシャル基板９０の表面ＳＯには、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。また表面ＳＯには、各ｐ領域１２３の内部に位置するようにｎ+領域１２４が形成されている。表面ＳＯ上においてｐ領域１２３は、ｎ+領域１２４および耐圧保持層１２２の間に挟まれ、かつ酸化膜１２６を介してゲート電極１１０に覆われたチャネル領域を有する。チャネル領域はチャネル長ＣＬを有する。
　表面ＳＯにおいて複数のｐ領域１２３の間から露出する耐圧保持層１２２上には酸化膜１２６が形成されている。具体的には、酸化膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。よって酸化膜１２６のうちその上部にゲート電極１１０が形成された部分はゲート絶縁膜としての機能を有する。また、ｎ+領域１２４上にはソース電極１１１が形成されている。ソース電極１１１の一部はｐ領域１２３に接してもよい。ソース電極１１１上には上部ソース電極１２７が形成されている。
　次にＭＯＳＦＥＴ１００の製造方法について説明する。
　図２に示すように、表面ＳＯを有するエピタキシャル基板９０（炭化珪素基板）が準備される。具体的には、単結晶基板８０の主面上にバッファ層１２１が形成され、バッファ層１２１上に耐圧保持層１２２が形成される。バッファ層１２１は、導電型がｎ型の炭化珪素からなり、その厚さは、たとえば０．５μｍとされる。またバッファ層１２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3とされる。
　図３に示すように、エピタキシャル基板９０の表面ＳＯ上にエッチングストップ層５０が形成される。好ましくは、エッチングストップ層５０の材料は、後述するマスク層３１（図４）の材料と異なる。好ましくはエッチングストップ層５０は窒化珪素層またはチタン層である。チタン層の厚さは、たとえば５０ｎｍ以上２００ｎｍ以下である。
　図４に示すように、エッチングストップ層５０上にマスク層３１が堆積される。好ましくはマスク層３１は、酸化珪素およびポリシリコンのいずれかから作られる。
　図５に示すように、マスク層３１上にフォトレジストパターン４０が形成される。
　図６に示すように、フォトレジストパターン４０をマスクとした異方性エッチングＥ１により、マスク層３１がパターニングされる。残留したフォトレジストパターン４０が除去される。
　図７に示すように、上記エッチングによってマスク層３１に、側壁Ｓ１（第１の側壁）によって取り囲まれた開口部Ｐ１（第１の開口部）が形成される。
　図８に示すように、開口部Ｐ１を経由したイオン注入Ｊ１によって、エピタキシャル基板９０中に表面ＳＯから深さＤ１（第１の深さ）まで、ｐ型（第１導電型）を有するｐ領域１２３（第１の不純物領域）が形成される。
　図９に示すように、その後、マスク層３１が設けられたエッチングストップ層５０上にスペーサ層３２を堆積することによって、マスク層３１およびスペーサ層３２を有するマスク部３０が形成される。スペーサ層３２は開口部Ｐ１内において側壁Ｓ１およびエッチングストップ層５０を覆う。好ましくはスペーサ層３２は、酸化珪素およびポリシリコンのいずれかから作られる。
　図１０に示すように、開口部Ｐ１内のスペーサ層３２が異方性エッチングＥ２によりパターニングされる。
　図１１に示すように、これによりマスク部３０に、側壁Ｓ２（第２の側壁）によって取り囲まれた開口部Ｐ２（第２の開口部）が形成される。
　図１２に示すように、開口部Ｐ２を経由したイオン注入Ｊ２によって、エピタキシャル基板９０中に表面ＳＯから深さＤ１よりも小さい深さＤ２（第２の深さ）まで、ｎ型（第２導電型）を有するｎ+領域１２４（第２の不純物領域）が形成される。図１６にさらに詳しく示すように、側壁Ｓ２（図１１）のうち、高さＨＴに渡る部分Ｓ２Ｌの全体は、表面ＳＯに対する角度ＡＷが９０°±１０°であり、好ましくは９０°±５°である。高さＨＴは深さＤ２と同じ、またはそれ以上である。
　上記のように側壁Ｓ２は、表面ＳＯに対する角度ＡＷが９０°±１０°である部分を含む。この部分の高さは、好ましくは０．５μｍ以上２．５μｍ以下である。
　また表面ＳＯに対する角度ＡＷが９０°±５°である部分を側壁Ｓ２が含む場合、この部分の高さは、好ましくは０．５μｍ以上２．５μｍ以下である。
　好ましくは、側壁Ｓ１（図７）は、深さＤ１（図８）と同じ高さに渡って、表面ＳＯに対する角度が９０°±１０°であり、好ましくは９０°±５°である。
　好ましくは、図１６に示すように、イオン注入Ｊ２（図１２）におけるイオンビームの進行方向ＩＬと、表面ＳＯの法線ＮＬとの角度、すなわちイオン注入角度ＡＩは、０°以上６°以下である。ｎ+領域１２４を形成する工程におけるイオン注入角度ＡＩが３°以上６°以下であり、かつ、エピタキシャル基板９０の表面ＳＯが六方晶の（０－３３－８）面であってもよい。またｎ+領域１２４を形成する工程におけるイオン注入角度ＡＩが０°であり、かつ、エピタキシャル基板９０の表面ＳＯが、イオン注入におけるチャネリング現象を防止するように六方晶の｛０００１｝面から３°以上６°以下傾いていてもよい。
　さらに図１３に示すように、その後、マスク部３０およびエッチングストップ層５０が除去される。また活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
　図１４に示すように、エピタキシャル基板９０上に、ゲート絶縁膜としての機能を有することになる酸化膜１２６が形成される。具体的には、耐圧保持層１２２と、ｐ領域１２３と、ｎ+領域１２４との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
　その後、窒化アニール工程が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、およびｎ+領域１２４の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　図１５に示すように、ソース電極１１１が、以下のように形成される。
　酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４と接触するように導体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、酸化膜１２６上にゲート電極１１０が形成される。また、単結晶基板８０の裏面（図中、下面）上にドレイン電極１１２が形成される。
　以上によりＭＯＳＦＥＴ１００（図１）が得られる。
　本実施の形態によれば、図１６に示すように、マスク部３０の側壁Ｓ２（図１１）は、ｎ+領域１２４の深さＤ２と同じ高さＨＴに渡って、エピタキシャル基板９０の表面ＳＯに対する角度ＡＷが９０°±１０°である。これにより、ｎ+領域１２４の形成のためのイオン注入の際に、側壁Ｓ２近傍において側壁Ｓ２の傾斜のためにマスク部３０の厚さが薄くなる領域がほとんどなくなる。よって側壁Ｓ２近傍におけるマスク部３０を経由してのエピタキシャル基板９０中へのイオンの侵入を抑えることができる。これにより、マスク部３０によって被覆された部分にｎ+領域１２４がほとんど形成されないようにすることができる。よってｎ+領域１２４の広がりの精度を高めることができる。特に、チャネル長ＣＬ（図１）の精度を高めることができる。
　好ましくは、ｎ+領域１２４が形成された後にマスク部３０が除去される。これにより、エピタキシャル基板９０のうちマスク部３０によって覆われていた部分を露出することができる。さらに好ましくは、マスク部３０が除去された後に、エピタキシャル基板９０上に酸化膜１２６（ゲート絶縁膜）およびゲート電極１１０が形成される。これにより、ｐ領域１２３およびｎ+領域１２４の形成のためのイオン注入に晒されることによる変質のないゲート絶縁膜およびゲート電極を形成することができる。
　好ましくは、側壁Ｓ１（図７）は、深さＤ１と同じ高さに渡って、表面ＳＯに対する角度が９０°±１０°である。これにより、ｐ領域１２３の形成のためのイオン注入の際に、側壁Ｓ１近傍において側壁Ｓ１の傾斜のためにマスク部３０の厚さが薄くなる領域がほとんどなくなる。よって側壁Ｓ１近傍におけるマスク部３０を経由してのエピタキシャル基板９０中へのイオンの侵入を抑えることができる。これにより、マスク部３０によって被覆された部分にｐ領域１２３がほとんど形成されないようにすることができる。よってｐ領域１２３の広がりの精度を高めることができる。
　好ましくは、図１６に示すように、ｎ+領域１２４を形成する工程におけるイオン注入角度ＡＩは、０°以上６°以下である。これにより、イオン注入角度がより大きい場合に比して、側壁Ｓ２（図１１）近傍におけるマスク部３０を経由してのエピタキシャル基板９０中へのイオンの侵入をより抑えることができる。
　好ましくは、側壁Ｓ２（図１１）は、図１６に示すように、エピタキシャル基板９０の表面ＳＯに対する角度ＡＷが９０°±１０°である部分を含み、この部分の高さは０．５μｍ以上２．５μｍ以下である。この高さが０．５μｍ以上であることによって、マスク部３０を経由してのエピタキシャル基板９０中へのイオンの侵入をより抑えることができる。この高さが２．５μｍ以下であることによって、マスク部３０の応力に起因した炭化珪素基板の反りを抑えることができる。
　ｎ+領域１２４を形成する工程におけるイオン注入角度ＡＩ（図１６）が３°以上６°以下であり、かつ、エピタキシャル基板９０の表面ＳＯが六方晶の（０－３３－８）面であってもよい。エピタキシャル基板９０の表面ＳＯが六方晶の（０－３３－８）面であることによって、表面ＳＯにおけるキャリアのチャネル移動度を高めることができる。またイオン注入角度ＡＩが３°以上であることによって、注入されたイオンのエピタキシャル基板９０中でのチャネリングを抑制することができる。
　ｎ+領域１２４を形成する工程におけるイオン注入角度ＡＩ（図１６）が０°であり、かつ、エピタキシャル基板９０の表面ＳＯが、イオン注入におけるチャネリング現象を防止するように六方晶の｛０００１｝面から３°以上傾いていてもよい。イオン注入角度ＡＩが０°であることによって、側壁Ｓ２近傍におけるマスク部３０を経由してのエピタキシャル基板９０中へのイオンの侵入をより抑えることができる。
　なお図３の工程の変形例として、エッチングストップ層５０としてのチタン層とエピタキシャル基板９０との間に、酸化珪素およびポリシリコンのいずれかから作られた下地層５１（図１７）が設けられてもよい。下地層５１により、チタン層、すなわち金属層によるエピタキシャル基板９０の汚染を防止することができる。
　また本実施の形態においてエッチングストップ層として窒化珪素層またはチタン層が例示されているが、エッチングストップ層の構成はこれに限定されるものではない。エッチングストップ層は、たとえば、窒化珪素層、ポリシリコン層、酸化珪素層、窒化酸化珪素層、およびチタン層のいずれであってもよく、またこれらの層の少なくともいずれかを含む積層体から作られた層であってもよく、またこれらの層の２つ以上を含む積層体から作られた層であってもよい。エッチングストップ層の厚さの下限は、好ましくは１０ｎｍであり、より好ましくは３０ｎｍであり、さらに好ましくは５０ｎｍである。またエッチングストップ層の厚さの上限は、好ましくは５００ｎｍであり、より好ましくは４００ｎｍであり、さらに好ましくは３００ｎｍである。
　（実施の形態２）
　図１８に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ２００であり、具体的には、縦型ＤｉＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００はｎ+領域１２４（図１）の代わりにｎ+領域１２４ａおよびｎ+領域１２４ｂを有する。ｎ+領域１２４ａおよびｎ+領域１２４ｂは、表面ＳＯ上において互いに間隔を空けて配置されている。ｎ+領域１２４ａおよびｎ+領域１２４ｂの間のｐ領域１２３は、表面ＳＯに達しており、かつソース電極１１１に接している。
　次にＭＯＳＦＥＴ２００の製造方法について説明する。なお実施の形態１における製造方法のうち図９の工程までは、本実施の形態においても同様に行われる。
　図１９に示すように、開口部Ｐ１内において、側壁Ｓ１から離れて配置されるようにスペーサ層３２上にフォトレジストパターン４１が形成される。
　図２０に示すように、開口部Ｐ１内のスペーサ層３２が、フォトレジストパターン４１をマスクとして、異方性エッチングＥ２によりパターニングされる。残留したフォトレジストパターン４１が除去される。
　図２１に示すように、開口部Ｐ２のうちスペーサ層３２が除去されている部分を経由したイオン注入Ｊ２によって、ｎ型（第２導電型）を有するｎ+領域（第２の不純物領域）１２４ａおよび１２４ｂが形成される。なおｎ+領域１２４ａおよび１２４ｂの各々の深さはｎ+領域１２４（図１６）の深さＤ２と同じであり、また本実施の形態においてもイオン注入Ｊ２の際に実施の形態１と同様に側壁Ｓ２は部分Ｓ２Ｌ（図１６）を有する。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、図１８に示すように、ｎ+領域１２４ａおよびｎ+領域１２４ｂの間のｐ領域１２３は、表面ＳＯに達しており、かつソース電極１１１に接している。この構成により、ｐ領域１２３の電位が安定化される。
　またｎ+領域１２４ａおよびｎ+領域１２４ｂを分離するためのマスクは、マスク層３１のパターニング（図６）とは独立して形成される。よってマスク層３１のパターニングの難易度が高くなることはない。
　（実施の形態３）
　図２２に示すように、本実施の形態のＭＯＳＦＥＴ３００のエピタキシャル基板９０はｐ+領域１２５（第３の不純物領域）を有する。ｐ+領域１２５は、表面ＳＯとｐ領域１２３とをつないでいる。またｐ+領域１２５の不純物濃度は、ｐ領域１２３の不純物濃度よりも高い。好ましくはｐ+領域１２５は、ｎ+領域１２４を貫いてｐ領域１２３へ至るように形成されている。ソース電極１１１は、ｎ+領域１２４およびｐ+領域１２５上に形成されている。
　実施の形態１と同様に、表面ＳＯ上においてｐ領域１２３は、チャネル長ＣＬを有するチャネル領域をなしている。チャネル長ＣＬは好ましくは０．１μｍ以上１．５μｍ以下である。
　次にＭＯＳＦＥＴ３００の製造方法について説明する。なお製造方法の前半は、実施の形態１の第１～第１２工程（図２～図１３）とほぼ同様であるため、その説明を省略する。
　図２３に示すように、表面ＳＯ上に、エッチングストップ層５０ａが形成される。エッチングストップ層５０ａの形成は、上述したエッチングストップ層５０と同様に形成され得る。次にエッチングストップ層５０ａ上にマスク層３１ａが形成される。マスク層３１ａは、上述したマスク層３１と同様に形成され得る。
　図２４に示すように、マスク層３１ａに開口部が形成される。この開口部は、平面視（図２４の上方からの視野）においてエッチングストップ層５０ａの一部を露出している。エッチングストップ層５０ａのうちこの開口部によって露出された部分は、この開口部によって露出されていない部分に取り囲まれている。次にこの開口部を経由したイオン注入Ｊ３がエピタキシャル基板９０中へ行われる。
　図２５に示すように、上記のイオン注入によってエピタキシャル基板９０中にｐ+領域１２５が形成される。
　図２６に示すように、その後、マスク層３１ａおよびエッチングストップ層５０ａが除去される。また活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。なおこのアニール工程が行われることで、図１３の工程におけるアニールは省略され得る。
　図２７および図２８のそれぞれに示すように、図１４および図１５の工程とほぼ同様の工程が行われる。
　以上によりＭＯＳＦＥＴ３００（図２２）が得られる。
　本実施の形態によれば、ｐ領域１２３がｐ+領域１２５によってソース電極１１１に接続されることで、ｐ領域１２３の電位が安定化される。
　なお本実施の形態の製造方法の前半においては、実施の形態１の図２～図１３の工程とほぼ同様の工程が行われたが、代わりに、実施の形態２の図１９～図２１の工程とほぼ同様の工程が行われてもよい。この場合は、ｎ+領域１２４ａおよび１２４ｂ（図２１）の間にｐ+領域１２５が形成され得る。
　上記各実施の形態において、ｐ型とｎ型とが入れ替えられてもよい。また上記各実施の形態においては炭化珪素基板としてエピタキシャル基板９０が用いられるが、代わりに、炭化珪素単結晶基板が用いられてもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
[規則91に基づく訂正 21.10.2011]　
　３０　マスク部、３１，３１ａ　マスク層、３２　スペーサ層、４０，４１　フォトレジストパターン、５０，５０ａ　エッチングストップ層、５１　下地層、８０　単結晶基板、９０　エピタキシャル基板（炭化珪素基板）、１００，２００，３００　ＭＯＳＦＥＴ（炭化珪素半導体装置）、１１０　ゲート電極、１１１　ソース電極、１１２　ドレイン電極、１２１　バッファ層、１２２　耐圧保持層、１２３　ｐ領域（第１の不純物領域）、１２４，１２４ａ，１２４ｂ　ｎ+領域（第２の不純物領域）、１２５　ｐ+領域、１２６　酸化膜、１２７　上部ソース電極、ＡＷ　角度、Ｐ１　開口部（第１の開口部）、Ｐ２　開口部（第２の開口部）、ＳＯ　表面、Ｓ１　側壁（第１の側壁）、Ｓ２　側壁（第２の側壁）。

Claims (15)

  1. [規則91に基づく訂正 21.10.2011]　
    　表面（ＳＯ）を有する炭化珪素基板（９０）を準備する工程と、
    　前記炭化珪素基板の前記表面上にエッチングストップ層（５０）を形成する工程と、
    　前記エッチングストップ層上にマスク層（３１）を堆積する工程と、
    　前記マスク層に、第１の側壁（Ｓ１）によって取り囲まれた第１の開口部（Ｐ１）を形成する工程と、
    　前記第１の開口部を経由したイオン注入によって、前記炭化珪素基板中に前記表面から第１の深さ（Ｄ１）まで、第１導電型を有する第１の不純物領域（１２３）を形成する工程と、
    　前記第１の不純物領域を形成する工程の後に、前記マスク層が設けられた前記エッチングストップ層上にスペーサ層（３２）を堆積することによって、前記マスク層および前記スペーサ層を有するマスク部（３０）を形成する工程とを備え、
    　前記スペーサ層は前記第１の開口部内において前記第１の側壁および前記エッチングストップ層を覆い、さらに
    　前記第１の開口部内の前記スペーサ層を異方的にエッチングすることによって、前記マスク部に、第２の側壁（Ｓ２）によって取り囲まれた第２の開口部（Ｐ２）を形成する工程と、
    　前記第２の開口部を経由したイオン注入によって、前記炭化珪素基板中に前記表面から前記第１の深さよりも小さい第２の深さ（Ｄ２）まで、前記第１導電型と異なる第２導電型を有する第２の不純物領域（１２４）を形成する工程とを備え、
    　前記第２の側壁は、前記第２の深さと同じ高さに渡って、前記表面に対する角度（ＡＷ）が９０°±１０°である、炭化珪素半導体装置の製造方法。
  2. 　前記第２の不純物領域を形成する工程の後に、前記マスク部を除去する工程をさらに備える、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記マスク部を除去する工程の後に、前記炭化珪素基板上にゲート絶縁膜およびゲート電極を形成する工程をさらに備える、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記第１の側壁は、前記第１の深さと同じ高さに渡って、前記表面に対する角度が９０°±１０°である、請求項１に記載の炭化珪素半導体装置の製造方法。
  5. 　前記第２の不純物領域を形成する工程におけるイオン注入角度（ＡＩ）は、０°以上６°以下である、請求項１に記載の炭化珪素半導体装置の製造方法。
  6. 　前記第２の側壁は、前記表面に対する角度が９０°±１０°である部分を含み、前記部分の高さは０．５μｍ以上２．５μｍ以下である、請求項１に記載の炭化珪素半導体装置の製造方法。
  7. 　前記第２の不純物領域を形成する工程におけるイオン注入角度は３°以上６°以下であり、
    　前記炭化珪素基板の表面は、六方晶の（０－３３－８）面である、請求項１に記載の炭化珪素半導体装置の製造方法。
  8. 　前記第２の不純物領域を形成する工程におけるイオン注入角度は０°であり、
    　前記炭化珪素基板の表面は、イオン注入におけるチャネリング現象を防止するように六方晶の｛０００１｝面から３°以上傾いている、請求項１に記載の炭化珪素半導体装置の製造方法。
  9. 　前記マスク層は酸化珪素およびポリシリコンのいずれかから作られている、請求項１に記載の炭化珪素半導体装置の製造方法。
  10. 　前記スペーサ層は酸化珪素およびポリシリコンのいずれかから作られている、請求項１に記載の炭化珪素半導体装置の製造方法。
  11. 　前記エッチングストップ層の材料は前記マスク層の材料と異なる、請求項１に記載の炭化珪素半導体装置の製造方法。
  12. 　前記エッチングストップ層は、窒化珪素層、ポリシリコン層、酸化珪素層、窒化酸化珪素層、およびチタン層の少なくともいずれかを含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 　前記エッチングストップ層の厚さは１０ｎｍ以上５００ｎｍ以下である、請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 　前記エッチングストップ層はチタン層を含み、
    　前記エッチングストップ層と前記炭化珪素基板との間に、酸化珪素およびポリシリコンのいずれかから作られた下地層（５１）をさらに備える、請求項１１に記載の炭化珪素半導体装置の製造方法。
  15. 　前記炭化珪素基板中において前記表面と前記第１の不純物領域とをつなぐ第３の不純物領域（１２５）を形成する工程をさらに備え、前記第３の不純物領域は、前記第１導電型を有し、かつ前記第１の不純物領域の不純物濃度よりも高い不純物濃度を有する、請求項１に記載の炭化珪素半導体装置の製造方法。
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