WO2012074046A1 - 配線構造およびスパッタリングターゲット - Google Patents

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森田　晋也
綾 三木
聡 安野
釘宮　敏洋
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株式会社神戸製鋼所
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Definitions

  • the present invention relates to a wiring structure of a thin film transistor (TFT) used in a display device such as a liquid crystal display or an organic EL display, and a sputtering target.
  • TFT thin film transistor
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility (also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”) compared to general-purpose amorphous silicon (a-Si).
  • mobility also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”
  • a-Si general-purpose amorphous silicon
  • an amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen (In-Ga-Zn-O, hereinafter sometimes referred to as "IGZO") has extremely high carrier mobility. Therefore, it is preferably used.
  • Patent Document 1 includes an element such as In, Zn, Sn, and Ga, and Mo, and the atomic composition ratio of Mo with respect to the total number of metal atoms in the amorphous oxide is 0.1 to 5 atomic%.
  • An amorphous oxide is disclosed, and an example discloses a TFT using an active layer in which Mo is added to IGZO.
  • the on-current the maximum drain current when a positive voltage is applied to the gate electrode and the drain electrode
  • the off-current a negative voltage is applied to the gate electrode and a positive voltage is applied to the drain voltage
  • a TFT using an oxide semiconductor layer such as IGZO is required to have excellent resistance (stress resistance) to stress such as voltage application and light irradiation.
  • stress resistance stress resistance
  • a voltage is continuously applied to the gate electrode or a blue band where light absorption starts is continued, a charge is trapped at the interface between the gate insulating film and the semiconductor layer of the thin film transistor, and the threshold voltage is shifted. It has been pointed out that the switching characteristics change.
  • the liquid crystal panel is driven or when the pixel is turned on by applying a negative bias to the gate electrode, light leaked from the liquid crystal cell is irradiated to the TFT. This light stresses the TFT and causes deterioration of characteristics. It becomes.
  • the deterioration of TFT characteristics due to stress such as voltage application or light irradiation is caused by defects formed at the semiconductor itself or at the interface between the semiconductor and the gate insulating film during stress application.
  • an insulator such as SiO 2 , Si 3 N 4 , Al 2 O 3 , or HfO 2 is generally used, but the interface between the semiconductor layer and the insulating film is where different materials are in contact with each other. In particular, it is considered that defects are easily formed. In order to improve stress resistance, it is considered that handling of the interface between the semiconductor layer and the insulating film is particularly important.
  • the gate insulating film contains In which easily forms oxygen defects, defects at the interface between the gate insulating film and the semiconductor layer increase, and stability may be lowered.
  • the present invention has been made in view of the above circumstances, and its purpose is that the switching characteristics and stress resistance of a wiring structure including an oxide semiconductor layer are good, and the threshold voltage change amount before and after stress application is particularly good.
  • the object is to provide a small and excellent wiring structure.
  • Another object of the present invention is to provide a sputtering target useful for forming a second oxide semiconductor layer constituting the wiring structure by sputtering.
  • a wiring structure according to the present invention that has solved the above problems is a wiring structure having at least a gate insulating film and an oxide semiconductor layer on a substrate, and the oxide semiconductor layer includes In, Ga, and Zn. And a first oxide semiconductor layer composed of at least one element selected from the group consisting of Sn (Z group element), and at least one element selected from the group consisting of In, Ga, Zn, and Sn.
  • a stack having a second oxide semiconductor layer containing (group X element) and at least one element selected from the group consisting of Al, Si, Ti, Hf, Ta, Ge, W and Ni (group Y element) And the second oxide semiconductor layer is formed between the first oxide semiconductor layer and the gate insulating film.
  • the total content of the Y group elements with respect to the total content of all metals constituting the second oxide semiconductor layer is preferably 0.5 to 8.0 atomic%.
  • the thickness of the second oxide semiconductor layer is 0.5 to 10 nm.
  • the type of the X group element contained in the second oxide semiconductor layer and the ratio between the elements are the type of the Z group element contained in the first oxide semiconductor layer and the ratio between the elements. This is also a preferred embodiment of the present invention.
  • the thickness of the first oxide semiconductor layer is 10 to 200 nm.
  • the Y group element contained in the second oxide semiconductor layer is at least one selected from the group consisting of Si, Hf, and Ni.
  • the density of the oxide semiconductor layer is preferably 5.8 g / cm 3 or more.
  • X group element In, Ga, Zn and Sn
  • Y group element A sputtering target containing at least one element selected from the group consisting of Ge, W and Ni
  • the Y group element is at least one selected from the group consisting of Si, Hf, and Ni.
  • the wiring structure of the present invention is excellent in switching characteristics and stress resistance. Particularly, since the change in threshold voltage before and after stress application is small, a wiring structure excellent in TFT characteristics and stress resistance could be provided.
  • the second oxide semiconductor layer constituting the wiring structure can be easily provided by the sputtering target of the present invention.
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor including a stacked body of a first oxide semiconductor layer and a second oxide semiconductor layer as an oxide semiconductor layer used in the present invention.
  • FIG. 2 is a diagram showing a configuration of IGZO showing an amorphous phase.
  • FIG. 3 is another schematic cross-sectional view for describing a thin film transistor including a stacked body of a first oxide semiconductor layer and a second oxide semiconductor layer as an oxide semiconductor layer used in the present invention.
  • FIG. 4A is a diagram illustrating TFT characteristics before and after stress application in Comparative Example 1 using IGZO as an oxide semiconductor layer.
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor including a stacked body of a first oxide semiconductor layer and a second oxide semiconductor layer as an oxide semiconductor layer used in the present invention.
  • FIG. 2 is a diagram showing a configuration of IGZO showing an amorphous phase.
  • FIG. 3 is another schematic cross-sectional
  • FIG. 4B is a diagram illustrating TFT characteristics before and after applying stress in Example 1 in which a stacked structure of a first oxide semiconductor layer (IGZO) and a second oxide semiconductor layer (IGZO + Si) is used as an oxide semiconductor layer. It is.
  • FIG. 5 is a graph showing the relationship between stress application time and threshold voltage change amount ( ⁇ V th ) for Example 1 and Comparative Example 1.
  • FIG. 6 is a diagram illustrating a relationship between the thickness of the second oxide semiconductor layer included in the oxide semiconductor layer and mobility (cm 2 / Vs).
  • the inventors have prepared an active layer (first oxide) of an oxide containing at least one element selected from the group consisting of In, Ga, Zn, and Sn (hereinafter sometimes referred to as a Z group element).
  • a Z group element an oxide containing at least one element selected from the group consisting of In, Ga, Zn, and Sn (hereinafter sometimes referred to as a Z group element).
  • Various studies have been made in order to improve TFT characteristics and stress resistance when used in the semiconductor layer.
  • Oxide semiconductor layer (second oxide semiconductor) containing at least one element selected from the group consisting of Al, Si, Ti, Hf, Ta, Ge, W and Ni (hereinafter sometimes referred to as Y group element) It was found that the intended purpose can be achieved if a layer) is interposed, and the present invention has been completed.
  • the TFT including the second oxide semiconductor layer containing the X group element and the Y group element between the gate insulating film and the first oxide semiconductor layer is the Mo or Y described in Patent Document 1. It was found that the TFT characteristics and stress resistance were superior compared to the case where elements other than the group elements were used.
  • the first oxide semiconductor layer used in the present invention is not particularly limited as long as it is an oxide semiconductor layer used in a display device, and a known one can be used.
  • the present invention is characterized in that the second oxide semiconductor layer is interposed between the first oxide semiconductor layer and the gate insulating film, and the composition of the second oxide semiconductor layer is specified.
  • the metal Z group element: In, Ga, Zn, Sn which is a base material component constituting the first oxide semiconductor layer in the present invention will be described.
  • an amorphous oxide semiconductor composed of at least one selected from the group consisting of In, Ga, Zn, and Sn has higher carrier mobility than general-purpose amorphous silicon (a-Si). It has a large optical band gap and can be formed at a low temperature.
  • the Z group element may be contained alone or in combination of two or more.
  • the ratio between the metals is not particularly limited as long as the oxide containing these metals has an amorphous phase and exhibits semiconductor characteristics.
  • the ratio of Zn in all metals is preferably 80 atomic% or less.
  • the Zn ratio exceeds 80 atomic%, the oxide semiconductor film is crystallized and a grain boundary trap level is generated, so that carrier mobility is reduced and processing by wet etching becomes difficult, which causes adverse effects on transistor fabrication.
  • the Zn ratio is 70 atomic% or less.
  • the lower limit of the ratio of Zn in the metal is preferably 20 atomic% or more, more preferably 30 atomic% or more in consideration of an amorphous structure.
  • the metals other than Zn may be appropriately controlled so that Zn is controlled within the above range and the ratio of each metal element (atomic% ratio) satisfies the range described later.
  • the preferred ratio of In in the total metal is approximately 10 atomic% or more and 70 atomic% or less, and more preferably 25 atomic% or more.
  • the preferable ratio of Ga to all the metals is about 25 atomic% or more and 70 atomic% or less, and the preferable ratio of Sn is 50 atomic% or less.
  • Examples of the oxide semiconductor containing the metal include In—Ga—Zn—O, Zn—Sn—O, and In—Zn—Sn—O.
  • In—Ga—Zn—O the ratio of each metal capable of forming an amorphous phase (specifically, each molar ratio of InO, GaO, and ZnO) is described in Non-Patent Document 1 described above.
  • In—Ga—Zn—O the range of the amorphous phase shown in FIG. 2 is significantly removed, and when the ratio of ZnO or In 2 O 3 becomes extremely high and a crystalline phase is formed, processing by wet etching is not possible. Problems such as difficulty and no transistor characteristics occur.
  • In—Ga—Zn—O As a typical composition of In—Ga—Zn—O, one having an In: Ga: Zn ratio (atomic% ratio) of, for example, 2: 2: 1 to 1: 1: 1 can be given.
  • the second oxide semiconductor layer containing the Y group element and the X group element useful for improving TFT characteristics and stress is provided between the gate insulating film and the first oxide semiconductor layer.
  • the X group element constituting the second oxide semiconductor layer also has a high carrier mobility, a large optical band gap, and can be formed at a low temperature, like the first oxide semiconductor layer.
  • the X group element that is a main element constituting the second oxide semiconductor layer is at least one element selected from the group consisting of In, Ga, Zn, and Sn.
  • the ratio of each metal element (X group element: In, Ga, Zn, Sn) which is a base material component constituting the second oxide semiconductor layer of the present invention is also the first oxide semiconductor layer (Z Similarly to the group element), the oxide containing these metals has an amorphous phase, and is not particularly limited as long as it exhibits semiconductor characteristics, and can be appropriately set within the same range as the above-described group Z element. .
  • the oxide semiconductor layer of the present invention is a stacked body of a first oxide semiconductor layer and a second oxide semiconductor layer, and the first oxide semiconductor layer and the second oxide semiconductor layer are integrated. Since it has a semiconductor function, it is desirable from the viewpoint of ensuring reliability that the first oxide semiconductor layer and the second oxide semiconductor layer have the same carrier mobility, optical band gap, and the like. Therefore, the type of the X group element included in the second oxide semiconductor layer and the ratio between the elements are the same as the type of the Z group element included in the first oxide semiconductor layer and the ratio between the elements. Is desirable.
  • the second oxide semiconductor layer in the present invention includes at least one element selected from the group consisting of In, Ga, Zn, and Sn (X group element), Al, Si, Ti, Hf, Ta, Ge, and W. And at least one element selected from the group consisting of Ni (Y group element).
  • X group element may be added independently and may use 2 or more types together.
  • a Z group element may be added independently and may use 2 or more types together.
  • the present invention mobility, stress resistance, and the like are improved by interposing the second oxide semiconductor layer between the first oxide semiconductor layer and the gate insulating film. It is presumed that the presence of the second oxide semiconductor layer at the interface between the first oxide semiconductor layer and the gate insulating film has the effect of reducing defects at the interface and stabilizing the structure.
  • the Z group element (In, Ga, Zn, Sn) constituting the first oxide semiconductor layer has a weak bond with oxygen
  • the first oxide semiconductor layer is in direct contact with the gate insulating film.
  • trap levels due to oxygen defects are easily formed at the interface between the gate insulating film and the first oxide semiconductor layer. Such a trap level causes a decrease in mobility of the thin film transistor and a decrease in stability.
  • gate insulation is provided by interposing a second oxide semiconductor layer containing an element (Y group element) that forms a stable oxide at the interface between the first oxide semiconductor layer and the gate insulating film.
  • the defect density at the interface between the film and the first oxide semiconductor layer is reduced.
  • an element capable of forming the above stable oxide cannot use an element that lowers the bulk mobility and carrier density of the semiconductor layer or greatly deteriorates the thin film transistor characteristics.
  • Mn, Cu, and the like are not suitable for the Y group element because it has been found by the inventors' experiments that even if 1 atomic% is added to the second oxide semiconductor layer, no switching characteristics are exhibited.
  • the results when Mn is added at 2.2 atomic% and Cu is added at 2.5 atomic% with respect to the total amount of all metals constituting the second oxide semiconductor layer are referred to. Because it shows.
  • At least one element selected from the group consisting of Al, Si, Ti, Hf, Ta, Ge, W, and Ni can be used as the Y group element.
  • These elements have an oxide free energy of formation lower than that of In, Ga, Sn, and Zn, and are strongly bonded to oxygen to form a stable oxide, and the range preferably defined in the present invention (0. (5 to 8.0 atomic%) is an element effective in improving stability without substantially reducing mobility even when added.
  • These elements may be added alone or in combination of two or more.
  • it is at least one selected from the group consisting of Al, Si, Hf, Ta and Ni, more preferably at least one selected from the group consisting of Si, Hf and Ni.
  • Preferred total content of Y group element with respect to the total content of all metals (X group element and Y group element) constituting the second oxide semiconductor layer ([Y group element / (X group element + Y group element)]) May be determined in consideration of carrier density and semiconductor stability.
  • the lower limit of the ratio of the total content of the Y group elements (which is a single ratio when including alone, or the total ratio when including two or more) is too small. Since the effect of suppressing the occurrence of oxygen vacancies cannot be obtained sufficiently, it is preferably 0.5 atomic% or more.
  • the content is preferably 8.0 atomic% or less, more preferably 7. It is desirable that it is 5 atomic% or less, more preferably 5.0 atomic% or less, and still more preferably 3.0 atomic% or less.
  • Examples of a preferable composition of the second oxide semiconductor layer include the following.
  • (A) Zn—Sn—X group element—O preferably X group element is Si, Hf, Ni).
  • In-Zn-Sn-X group element-O preferably X group element is Si, Hf, Ni.
  • the thickness of the first oxide semiconductor layer constituting the oxide semiconductor layer of the present invention is not particularly limited. However, if the thickness of the first oxide semiconductor layer is too thin, characteristics (mobility, Since there is a possibility that variations in TFT characteristics such as S value and Vth may occur, it is preferably 10 nm or more, and more preferably 30 nm or more. On the other hand, if the thickness of the first oxide semiconductor layer is too thick, it may take time to form a film and the production cost may increase. Therefore, the thickness is preferably 200 nm or less, more preferably 80 nm or less.
  • the thickness of the second oxide semiconductor layer is not particularly limited, but if the thickness of the second oxide semiconductor layer is too thin, the effect of forming the second oxide semiconductor layer may not be sufficiently exhibited. Therefore, it is preferably 0.5 nm or more, and more preferably 1 nm or more. On the other hand, if the thickness of the second oxide semiconductor layer is too large, the mobility may be lowered. Therefore, the thickness is preferably 10 nm or less, more preferably 5 nm or less.
  • the oxide semiconductor layer used in the present invention has been described above.
  • the first oxide semiconductor layer and the second oxide semiconductor layer are preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”). According to the sputtering method, a thin film having excellent in-plane uniformity of components and film thickness can be easily formed.
  • the oxide may be formed by a chemical film formation method such as a coating method.
  • a target used in the sputtering method it is preferable to use a sputtering target containing the above-described elements and having the same composition as the desired oxide, whereby a thin film having a desired component composition can be formed with little composition deviation.
  • an oxide target containing at least one element selected from the group consisting of In, Ga, Zn, and Sn is used as a target for forming the first oxide semiconductor layer.
  • a target for forming the second oxide semiconductor layer at least one element selected from the group consisting of In, Ga, Zn, and Sn (group X element), Al, Si, Ti, Hf, Ta
  • An oxide target containing at least one element selected from the Y group consisting of Ge, W and Ni (Y group element) can be used.
  • the element of the Y group is at least one selected from the group consisting of Si, Hf, and Ni.
  • the first oxide semiconductor layer and the second oxide semiconductor layer are formed by sputtering, it is desirable that the first oxide semiconductor layer and the second oxide semiconductor layer be continuously formed while maintaining a vacuum state.
  • moisture and organic components in the air adhere to the surface of the thin film, causing contamination (quality defects). Because.
  • a sputtering target used for forming the first oxide semiconductor layer can be used. That is, even if the sputtering target used for forming the first oxide semiconductor layer and the sputtering target of the Y group element are simultaneously sputtered (for example, co-sputtering by chip-on), the second oxide semiconductor layer is formed. good.
  • the sputtering target used for the first oxide semiconductor layer by using the sputtering target used for the first oxide semiconductor layer, the type of the X group element contained in the second oxide semiconductor layer and the ratio between the elements can be changed. It can be made the same with the kind of Z group element contained in a layer, and the ratio between each element.
  • the target can be manufactured by, for example, a powder sintering method.
  • Sputtering using the target is preferably performed by setting the substrate temperature to room temperature and appropriately controlling the amount of oxygen added.
  • the amount of oxygen added may be appropriately controlled according to the configuration of the sputtering apparatus, the target composition, and the like. However, the amount of oxygen may be added so that the semiconductor carrier concentration is generally 10 15 to 10 16 cm ⁇ 3. preferable.
  • a preferable density of the oxide semiconductor layer is 5.8 g / cm 3 or more (described later). It is preferable to appropriately control the gas pressure during sputtering film formation, the input power to the sputtering target, the distance between TS (distance between the sputtering target and the substrate), the substrate temperature, and the like. For example, if the gas pressure at the time of film formation is lowered, it is considered that a dense (high density) film can be formed because the sputtering atoms do not scatter, so the total gas pressure at the time of film formation is such that the discharge of the sputtering is stable.
  • the wiring structure of the present invention only needs to include the above oxide semiconductor layer (a stacked structure of a first oxide semiconductor layer and a second oxide semiconductor layer).
  • the wiring structure of the present invention can be suitably used for a TFT.
  • a TFT is not particularly limited as long as it has at least a gate electrode, a gate insulating film, the oxide semiconductor layer, a source electrode, and a drain electrode on a substrate.
  • the density of the oxide semiconductor layer is preferably 5.8 g / cm 3 or more.
  • the density of the oxide semiconductor layer is increased, defects in the film are reduced, the film quality is improved, and the interatomic distance is reduced, so that the field effect mobility of the TFT element is greatly increased, and the electrical conductivity is also increased. Stability to stress against light irradiation is improved.
  • the higher the density of the oxide semiconductor layer the better, more preferably 5.9 g / cm 3 or more, and still more preferably 6.0 g / cm 3 or more. Note that the density of the oxide semiconductor layer is measured by a method described in Examples described later.
  • the above density means the density of the entire oxide semiconductor layer (that is, the density of the stacked structure of the first oxide semiconductor layer and the second oxide semiconductor layer).
  • the first oxide semiconductor layer and the second oxide semiconductor layer do not necessarily have the same density.
  • the second oxide semiconductor layer is in contact with the gate insulating film rather than the density of the first oxide semiconductor layer.
  • the density of the physical semiconductor layer may be increased.
  • the density of the first and second oxide semiconductor layers may be increased to the same level.
  • FIG. 3 illustrates a bottom-gate TFT, but the present invention is not limited to this.
  • a top-gate TFT including a gate insulating film and a gate electrode in this order on an oxide semiconductor layer may be used.
  • a second oxide semiconductor layer may be interposed between the first oxide semiconductor layer and the gate insulating film.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and a second oxide semiconductor layer 4 'and a first oxide semiconductor layer 4 are formed thereon.
  • a source / drain electrode 5 is formed on the first oxide semiconductor layer 4, a protective film (insulating film) 6 is formed thereon, and the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7. Connected.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • the gate electrode 2 an Al or Cu metal having a low electrical resistivity or an alloy thereof can be preferably used.
  • the gate insulating film 3 is typically exemplified by a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and the like. In addition, oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • oxide semiconductor layers (second oxide semiconductor layer 4 ′ and first oxide semiconductor layer 4) are formed.
  • the second oxide semiconductor layer 4 ′ can be formed by a DC sputtering method or an RF sputtering method using a sputtering target having the same composition as that of the X group element and the Y group element constituting the second oxide semiconductor layer.
  • the film may be formed by a co-sputtering method in which a Y group element chip is mounted on a X group element target.
  • the first oxide semiconductor layer 4 can also be formed by a DC sputtering method or an RF sputtering method using a sputtering target having the same composition. It is preferable that the second oxide semiconductor layer 4 ′ and the first oxide semiconductor layer 4 are successively formed sequentially in a vacuum.
  • the first oxide semiconductor layer 4 is subjected to wet etching and then patterned. Immediately after the patterning, it is preferable to perform a heat treatment (pre-annealing) to improve the film quality of the first oxide semiconductor layer 4, thereby increasing the on-current and field-effect mobility of the transistor characteristics and improving the transistor performance.
  • pre-annealing conditions include temperature: about 250 to 400 ° C., time: about 10 minutes to 1 hour, and the like.
  • an etch stopper layer 9 may be formed.
  • the etch stopper layer 9 is generally made of an insulating film such as SiO 2 .
  • the source / drain electrode 5 may be formed without forming the etch stopper layer 9, but the oxide semiconductor layer may be damaged when the source / drain electrode is etched, and the transistor characteristics may be deteriorated. Therefore, in such a case, it is desirable to form the etch stopper layer 9.
  • the oxide semiconductor layer may not be damaged even if the etch stopper layer is not provided at the time of etching. Therefore, the etch stopper layer may be formed as necessary. For example, when the source / drain electrodes are processed by the lift-off method, there is no damage to the semiconductor layer, so that no etch stopper layer is necessary.
  • the type of the source / drain electrode 5 is not particularly limited, and a commonly used one can be used.
  • a metal or alloy such as Al or Cu may be used like the gate electrode, or pure Ti may be used as in the examples described later.
  • a sputtering method is widely used for forming the electrodes.
  • a protective film 6 is formed on the source / drain electrode 5 by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • SiO 2 , SiN, SiON or the like is used.
  • N 2 O plasma irradiation was performed before the protective film 6 was formed. The conditions described in the following document were adopted as the irradiation conditions of N 2 O plasma. J. et al. Park et al., Appl. Phys. Lett. , 1993, 053505 (2008).
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the types of the transparent conductive film and the drain electrode are not particularly limited, and commonly used ones can be used.
  • As the drain electrode for example, those exemplified for the source / drain electrodes described above can be used.
  • a Ti thin film as a gate electrode 2 and a SiO 2 (200 nm) as a gate insulating film 3 were sequentially formed as a gate electrode 2, respectively.
  • the gate electrode 2 was formed using a pure Ti sputtering target by DC sputtering at a film forming temperature: room temperature, a film forming power: 300 W, a carrier gas: Ar, and a gas pressure: 2 mTorr.
  • the gate insulating film 3 was formed by plasma CVD using a carrier gas: a mixed gas of SiH 4 and N 2 O, a film forming power: 100 W, and a film forming temperature: 300 ° C.
  • oxide semiconductor layers having various compositions and structures described later were formed by a sputtering method under the following conditions using a sputtering target having a composition corresponding to the composition of the oxide semiconductor layer.
  • a semiconductor layer of the present invention including the first oxide semiconductor layer 4 and the second oxide semiconductor layer 4 ′ was manufactured (Example 1).
  • a conventional oxide semiconductor layer 4 (IGZO) film was produced (the second oxide semiconductor layer 4 ′ was not formed).
  • the oxide semiconductor layer of Example 1 is a stacked body including IGZO as the first oxide semiconductor layer 4 and IGZO containing the Y group element as the second oxide semiconductor layer 4 ′.
  • a second oxide semiconductor layer 4 ′ was formed on the gate insulating film 3.
  • the chamber was continuously opened without opening the chamber to the atmosphere.
  • Each content of the metal element in the oxide semiconductor layer thus obtained was analyzed by an XPS (X-ray Photoelectron Spectroscopy) method. Specifically, after sputtering a range from the outermost surface to a depth of about 5 nm with Ar ions, analysis was performed under the following conditions (Note that the semiconductor layers measured by the XPS method are the first and first layers on the Si substrate. Samples each having a film thickness of 50 nm each having the same composition as the semiconductor layer 2 were used.) X-ray source: Al K ⁇ X-ray output: 350W Photoelectron extraction angle: 20 °
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • source / drain electrodes 5 were formed by lift-off using pure Ti. Specifically, after patterning using a photoresist, a Ti thin film was formed by DC sputtering (film thickness was 100 nm). The method for forming the Ti thin film for the source / drain electrodes is the same as that for the gate electrode 2 described above. Next, an unnecessary photoresist was removed by applying an ultrasonic cleaner in an acetone solution, so that the TFT channel length was 10 ⁇ m and the channel width was 200 ⁇ m.
  • a protective film 6 was formed thereon.
  • the protective film 6 a laminated film (total film thickness 400 nm) of SiO 2 (film thickness 200 nm) and SiN (film thickness 200 nm) was used.
  • the above-mentioned SiO 2 and SiN were formed using “PD-220NL” manufactured by Samco and using the plasma CVD method.
  • the SiO 2 film and the SiN film were sequentially formed.
  • a mixed gas of N 2 O and SiH 4 was used for forming the SiO 2 film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used for forming the SiN film.
  • the film formation power was 100 W and the film formation temperature was 150 ° C.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the protective film 6 by photolithography and dry etching.
  • an ITO film (film thickness: 80 nm) was formed as the transparent conductive film 8 using a DC sputtering method with a carrier gas: a mixed gas of argon and oxygen gas, a film formation power: 200 W, and a gas pressure: 5 mTorr. 1 TFT was produced and the test mentioned later was done.
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • threshold voltage threshold voltage
  • S value S value
  • Threshold voltage (V th )
  • the threshold voltage is roughly a value of a gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the voltage when the drain current is around 1 nA between the on-current and the off-current is defined as the threshold voltage, and the threshold voltage for each TFT is measured.
  • S value is the minimum value of the gate voltage required to increase the drain current by one digit, and the lower the value, the better the characteristic. Specifically, the case where the S value was 0.60 V / decade or less was evaluated as acceptable.
  • the field effect mobility ⁇ was derived from the TFT characteristics in a linear region where V g > V d ⁇ V th .
  • V g and V d are the gate voltage and drain voltage
  • I d is the drain current
  • L and W are the channel length and channel width of the TFT element
  • C i is the capacitance of the gate insulating film
  • ⁇ FE is The field effect mobility was used.
  • ⁇ FE is derived from the following equation.
  • the field effect mobility ⁇ was derived from the slope of the drain current-gate voltage characteristic (I d -V g characteristic) in the vicinity of the gate voltage satisfying the linear region.
  • the field effect mobility after the stress test described later is shown in the table.
  • FIG. 4A and 4B show transistor characteristics.
  • FIG. 4A shows the transistor characteristics of the TFT of Comparative Example 1. It can be seen that when the gate voltage is increased from ⁇ 30 V to 30 V, the drain current starts increasing near 0 V, indicating the switching characteristics.
  • the parameters measured from the transistor characteristics are such that the threshold voltage V th is 1 V, the S value is about 0.43 V / decade, and the mobility ⁇ is about 11 cm 2 / Vs.
  • FIG. 4B shows the transistor characteristics of the TFT of Example 1. As in the comparative example, it can be seen that the drain current starts to increase near 0 V and shows the switching characteristics.
  • the parameters derived from the transistor characteristics are a threshold voltage V th of ⁇ 1 V, an S value of 0.35 V / decade, and a mobility ⁇ of 14.3 cm 2 / Vs.
  • an element such as Si that stably bonds to unstable oxygen in the semiconductor at the interface between IGZO (first oxide semiconductor layer 4) and the gate insulating film 3
  • FIG. 5 shows the relationship between the change amount ⁇ V th of the threshold voltage of the TFT and the stress application time.
  • the threshold voltage V th shifts to the negative side with the stress application time, and the threshold voltage change ⁇ V th in 1 hour is ⁇ 6.2V. This is presumably because the threshold voltage is shifted because holes generated by light irradiation are accumulated at the gate insulating film and the semiconductor interface by bias application.
  • Example 1 the threshold voltage change amount ⁇ V th of the TFT is smaller than that of Comparative Example 1, and the change of V th is small, and ⁇ V th is 1.5 V in one hour.
  • Example 1 first oxide semiconductor layer and second oxide semiconductor layer (gate insulating film and first oxide semiconductor layer) It was confirmed that the formation of TFT) was effective in suppressing fluctuations in TFT characteristics due to light and negative bias stress application. This is because by interposing a second oxide semiconductor layer to which Si (Y group element) is added at the interface of the gate insulating film, the bond at the interface between the gate insulating film and the oxide semiconductor is stabilized and defects are not easily formed. Presumed to be in a state.
  • Y group element constituting the second oxide semiconductor layer in the oxide semiconductor layer of the present invention (a stacked body of the first oxide semiconductor layer (IGZO) and the second oxide semiconductor layer (IGZO + Y group element))
  • IGZO first oxide semiconductor layer
  • IGZO + Y group element Various TFTs were manufactured in the same manner as in Experiment 1 by changing the type.
  • the first oxide semiconductor layer was formed with a thickness of 50 nm
  • the second oxide semiconductor layer was formed with a thickness of 5 nm, and was continuously formed by a DC sputtering method. Table 1 shows the results of measurement of TFT characteristics and stress tests.
  • the threshold voltage variation ⁇ V th ⁇ 6.2 V (1 hour) by the stress test of Comparative Example 1 (conventional IGZO single layer, No. 1 in Table 1) is used as a reference, and the test results A case where the absolute value of ⁇ V th was smaller than this (less than 6.2 V) was evaluated as acceptable, and a case where the absolute value was equal to or greater than 6.2 V (over 6.2 V) was evaluated as unacceptable.
  • the mobility field effect mobility ⁇
  • the mobility is 80% or more (8.8 cm 2 / Vs or more) of Comparative Example 1, and the mobility is lower ( ⁇ 8.8 cm 2 / Vs). ) was evaluated as rejected (in the table, described as mobility (cm 2 / Vs)).
  • no. 19 and 20 are examples using elements other than the Y group element defined in the present invention.
  • the thinner the second oxide semiconductor layer the higher the mobility. From this result, it was found that the film thickness of the second oxide semiconductor layer is sufficient if it is 10 nm, and the defect density reduction effect due to the addition of the Y group element is affected to some extent by the film thickness.
  • oxide added with Si is presumed to have an amorphous structure because the wet etching process was also performed well.
  • Example 4 As a basic experiment, the influence of the gas pressure during sputtering film formation on the density of the first or second oxide semiconductor layer (single layer) included in the oxide semiconductor layer was examined. In this experiment, an oxide semiconductor layer having a stacked structure (the first oxide semiconductor layer and the second oxide semiconductor layer) corresponding to the present invention is not formed.
  • the density of the oxide film (film thickness: 100 nm) obtained by using oxides having various compositions shown in Table 2 and controlling the gas pressure during sputtering film formation to 1 mTorr, 3 mTorr, or 5 mTorr. Measured by the following method.
  • the composition ratios in Table 2 are atomic ratios.
  • 1 to 3 are first oxide semiconductor layers, No. 4 and 5 correspond to the second oxide semiconductor layer.
  • No. 4 and 5 “5.0 at% Si” is 5 atomic% with respect to the total content of all metals (In, Ga, Zn, Si) constituting the second oxide semiconductor layer excluding oxygen. Means that.
  • the density of the oxide film was measured using XRR (X-ray reflectivity method). Detailed measurement conditions are as follows.
  • Table 2 shows that the density of the oxide film increases when the gas pressure during film formation is lowered from 5 mTorr to 1 mTorr regardless of the composition of the oxide film. This is presumably because the scattering of sputtered atoms (molecules) was suppressed by reducing the gas pressure during sputtering film formation, and a high-density film with few defects was obtained. The lower the gas pressure during film formation, the smaller the number of scatterings. Conversely, if the gas pressure is too low, the discharge during sputtering becomes unstable. It is preferable to appropriately adjust the gas pressure at the time.
  • the experiment was carried out exceeding the upper limit (10 nm) of the preferred thickness of the second layer.
  • the measurement of the film density is not influenced by the film thickness in principle, so The second layer is considered to be obtained even when the film thickness is controlled within the preferred range of the present invention.
  • no. No. 2 shows a case where only the gas pressure during film formation of the second oxide semiconductor layer is lowered, and As compared with the case where both the gas pressures during film formation of the first and second oxide semiconductor layers are lowered as shown in FIG. No. 2 no.
  • No. 3 more excellent characteristics were obtained such that the mobility was further improved, the S value was further lowered, and the Vth change amount was further reduced. Therefore, in order to ensure better characteristics, it is considered most effective to increase the density of both the first and second oxide semiconductor layers.
  • the present invention is not limited to this, and the X group element and the Z group element constituting the oxide semiconductor layer are Anything that prescribes may be used.
  • an oxide of Zn—Sn—O containing Zn and Sn as an X group element and a Z group element, or an oxidation of In—Zn—Sn—O containing In, Zn, and Sn as an X group element and a Z group element It may be used on the basis of an object, and those satisfying the requirements of the present invention have been confirmed experimentally to obtain good characteristics regardless of the composition of the oxide.

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Abstract

　本発明の配線構造は、基板上に少なくとも、ゲート絶縁膜、及び酸化物半導体層を有し、前記酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｚ群元素）から構成される第１の酸化物半導体層、並びに、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含む第２の酸化物半導体層を有する積層体であると共に、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記ゲート絶縁膜との間に形成されている。本発明によれば、スイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた配線構造が得られる。

Description

配線構造およびスパッタリングターゲット
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）の配線構造およびスパッタリングターゲットに関するものである。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また、特許文献１には、Ｉｎ、Ｚｎ、Ｓｎ、Ｇａなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１～５原子％のアモルファス酸化物が開示されており、実施例には、ＩＧＺＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
　酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、サブスレッショルド　スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。
　更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、薄膜トランジスタのゲート絶縁膜と半導体層界面にチャージがトラップされ、しきい値電圧がシフトするといったスイッチング特性が変化することが指摘されている。また液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光がＴＦＴに照射されるが、この光がＴＦＴにストレスを与えて特性劣化の原因となる。実際に薄膜トランジスタを使用する際、電圧印加によるストレスによりスイッチング特性が変化すると、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招く。例えば有機ＥＬディスプレイの場合、スイッチング特性が変化すると、有機ＥＬ素子を発光させるのに数μＡ以上の電流を流す必要がある。したがってストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。
　上記の電圧印加や光照射などのストレスによるＴＦＴ特性の劣化は、ストレス印加中に半導体そのものや半導体とゲート絶縁膜との界面に欠陥が形成されることに起因する。ゲート絶縁膜として、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＨｆＯ2といった絶縁体が一般的によく使用されるが、半導体層と絶縁膜との界面は異種材料の接触するところであり、特に欠陥が形成されやすいものと考えられている。ストレス耐性を向上させるためには、特にこの半導体層と絶縁膜との界面の取り扱いが非常に重要と考えられる。
　上記課題を解決するために、例えば特許文献２にはゲート絶縁膜にＩｎ－Ｍ－Ｚｎ（Ｍ＝Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃｕ，Ｇｅ，Ｓｉのうち少なくとも１種を含む）からなるアモルファス酸化物を用いることで、結晶粒界による欠陥を抑制し安定性を向上させる方法が開示されている。しかし、この文献による方法を用いるとゲート絶縁膜に酸素欠陥を形成しやすいＩｎを含むため、ゲート絶縁膜と半導体層との界面の欠陥が増加し、安定性が低下する可能性がある。
特開２００９－１６４３９３号公報 特開２００７－７３７０１号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
　本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層を備えた配線構造のスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた配線構造を提供することにある。
　本発明の他の目的は、上記配線構造を構成する第２の酸化物半導体層をスパッタ法により成膜するために有用なスパッタリングターゲットを提供することである。
　上記課題を解決することのできた本発明に係る配線構造は、基板上に少なくとも、ゲート絶縁膜、及び酸化物半導体層を有する配線構造であって、前記酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｚ群元素）から構成される第１の酸化物半導体層、並びに、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含む第２の酸化物半導体層を有する積層体であると共に、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記ゲート絶縁膜との間に形成されていることに要旨を有する。
　本発明を実施するにあたっては、前記第２の酸化物半導体層を構成する全金属の合計含有量に対するＹ群元素の合計含有量が０．５～８．０原子％であることが好ましい。また前記第２の酸化物半導体層の厚さが０．５～１０ｎｍであることも好ましい実施態様である。
　また本発明では前記第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率は、前記第１の酸化物半導体層に含まれるＺ群元素の種類及び各元素間の比率と同じであることも本発明の好ましい実施態様である。
　更に本発明の実施態様においては、前記第１の酸化物半導体層の厚さが１０～２００ｎｍであることも好ましい。
　また更に前記第２の酸化物半導体層に含まれるＹ群元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種であることも好ましい。
　前記酸化物半導体層の密度は５．８ｇ／ｃｍ3以上であることが好ましい。
　上記本発明の第２の酸化物半導体層の形成には、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）とを含むスパッタリングターゲットを好適に用いることができる。この際、Ｙ群元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種であることも好ましい実施態様である。
　本発明の配線構造は、スイッチング特性及びストレス耐性に優れ、特にストレス印加前後のしきい値電圧変化が小さいため、ＴＦＴ特性およびストレス耐性に優れた配線構造を提供することができた。
　また本発明のスパッタリングターゲットによって、上記配線構造を構成する第２の酸化物半導体層を容易に提供することができた。
図１は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層と第２の酸化物半導体層の積層体を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、アモルファス相を示すＩＧＺＯの構成を示す図である。 図３は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層と第２の酸化物半導体層の積層体を備えた薄膜トランジスタを説明するための、他の概略断面図である。 図４Ａは、酸化物半導体層としてＩＧＺＯを用いた比較例１における、ストレス印加前後のＴＦＴ特性を示す図である。 図４Ｂは、酸化物半導体層として第１の酸化物半導体層（ＩＧＺＯ）と第２の酸化物半導体層（ＩＧＺＯ＋Ｓｉ）の積層構造を用いた実施例１における、ストレス印加前後のＴＦＴ特性を示す図である。 図５は、実施例１と比較例１について、ストレス印加時間としきい値電圧の変化量（ΔＶth）の関係を示す図である。 図６は、酸化物半導体層を構成する第２の酸化物半導体層の膜厚と移動度（ｃｍ2／Ｖｓ）の関係を示す図である。
　本発明者らは、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（以下、Ｚ群元素ということがある）を含む酸化物をＴＦＴの活性層（第１の酸化物半導体層）に用いたときのＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。その結果、第１の酸化物半導体層とゲート絶縁膜との間に、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（以下、Ｘ群元素ということがある）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（以下、Ｙ群元素ということがある）を含む酸化物半導体層（第２の酸化物半導体層）を介在させれば所期の目的が達成されることを見出し、本発明を完成した。
　詳細には、Ｘ群元素とＹ群元素を含む第２の酸化物半導体層をゲート絶縁膜と第１の酸化物半導体層の間に備えたＴＦＴは、特許文献１に記載のＭｏや、Ｙ群元素以外の元素を用いた場合に比べ、ＴＦＴ特性およびストレス耐性に優れていることが分かった。
　本発明に用いられる第１の酸化物半導体層は、表示装置に用いられる酸化物半導体層であれば特に限定されず、公知のものを用いることができる。そして本発明では、第１の酸化物半導体層とゲート絶縁膜の間に第２の酸化物半導体層を介在させると共に、第２の酸化物半導体層の組成を特定したところに特徴がある。
　まず、本発明における第１の酸化物半導体層を構成する母材成分である金属（Ｚ群元素：Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）について説明する。
　酸化物半導体のなかでもＩｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種から構成されるアモルファス酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できる。上記Ｚ群元素は、単独で含有しても良いし、二種以上を併用しても良い。
　上記金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。
　具体的にはＺｎについて、全金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）に占めるＺｎの比率は８０原子％以下であることが好ましい。Ｚｎの比率が８０原子％を超えると酸化物半導体膜が結晶化し、粒界捕獲準位が発生するためキャリア移動度が低下したり、ウェットエッチングによる加工が困難になるなど、トランジスタ作製に弊害が生じる。より好ましくはＺｎの比率が７０原子％以下であることが良い。また、上記金属に占めるＺｎの比率の下限は、アモルファス構造にすることなどを考慮すると、２０原子％以上とすることが好ましく、３０原子％以上とすることがより好ましい。
　Ｚｎ以外の上記金属（Ｉｎ、Ｇａ、Ｓｎ）は、Ｚｎが上記範囲内に制御され、且つ、各金属元素の比率（原子％比）が後記範囲を満足するように適宜制御すれば良い。具体的には、全金属に占めるＩｎの好ましい比率は、おおむね１０原子％以上７０原子％以下であり、更に好ましくは２５原子％以上である。また、全金属に占めるＧａの好ましい比率は、おおむね２５原子％以上７０原子％以下、Ｓｎの好ましい比率は５０原子％以下である。
　上記金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）を含む酸化物半導体として、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏなどが挙げられる。例えばＩｎ－Ｇａ－Ｚｎ－Ｏについて、アモルファス相を形成し得る各金属の比率（詳細には、ＩｎＯ、ＧａＯ、ＺｎＯの各モル比）は、前述した非特許文献１に記載されている。Ｉｎ－Ｇａ－Ｚｎ－Ｏについては図２に記載のアモルファス相の範囲を大幅に外れ、ＺｎＯやＩｎ2Ｏ3の比率が極端に高くなって結晶相が形成されると、ウェットエッチングによる加工が困難になったり、トランジスタ特性を示さなくなるなどの問題が生じる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏの代表的な組成として、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が例えば２：２：１～１：１：１のものが挙げられる。このほかＺｎ－Ｓｎ－Ｏ（Ｚｎ：Ｓｎ＝２：１～１：１）や、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（Ｉｎ：Ｚｎ：Ｓｎ＝１：２：１）などが挙げられる。
　上述したとおり、本発明では、ゲート絶縁膜と第１の酸化物半導体層の間に、ＴＦＴ特性およびストレス向上に有用なＹ群元素と、Ｘ群元素とを含む第２の酸化物半導体層を用いたところに最大の特徴がある。第２の酸化物半導体層を構成するＸ群元素についても、上記第１の酸化物半導体層と同様、高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できることが望ましいことから、第２の酸化物半導体層を構成する主要な元素であるＸ群元素は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎよりなる群から選択される少なくとも一種の元素とする。更に本発明の第２の酸化物半導体層を構成する母材成分である各金属元素間（Ｘ群元素：Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）の比率についても上記第１の酸化物半導体層（Ｚ群元素）と同じく、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されず、上記Ｚ群元素と同様の範囲内で適宜設定することができる。
　もっとも、本発明の酸化物半導体層は第１の酸化物半導体層と第２の酸化物半導体層との積層体であり、第１の酸化物半導体層と第２の酸化物半導体層が一体として半導体機能を有することから、第１の酸化物半導体層と第２の酸化物半導体層とでキャリア移動度や光学バンドギャップ等が同等であることが信頼性確保の観点からは望ましい。したがって第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率は、第１の酸化物半導体層に含まれるＺ群元素の種類及び各元素間の比率と同じであることが望ましい。
　本発明における第２の酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含むものである。Ｘ群元素は、単独で添加しても良いし、二種以上を併用しても良い。また、Ｚ群元素は、単独で添加しても良いし、二種以上を併用しても良い。
　本発明では第１の酸化物半導体層とゲート絶縁膜の間に第２の酸化物半導体層を介在させることにより、移動度やストレス耐性などが向上する。第２の酸化物半導体層を第１の酸化物半導体層とゲート絶縁膜との界面に介在させることで、界面における欠陥を低減し、構造を安定化する効果があると推察される。
　すなわち、第１の酸化物半導体層を構成するＺ群元素（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）は酸素との結合が弱いため、第１の酸化物半導体層を直接ゲート絶縁膜と接触させる構造とした場合、ゲート絶縁膜と第１の酸化物半導体層界面に酸素欠陥による捕獲準位を形成しやすい。このような捕獲準位は薄膜トランジスタの移動度を低下させたり、安定性を低下させる原因となっている。
　そこで本発明では、第１の酸化物半導体層とゲート絶縁膜との界面に安定な酸化物を形成する元素（Ｙ群元素）を含む第２の酸化物半導体層を介在させることで、ゲート絶縁膜と第１の酸化物半導体層界面の欠陥密度を低減させている。もっとも、上記安定な酸化物を形成可能な元素であっても、半導体層のバルク移動度やキャリア密度を低下させたり、或いは薄膜トランジスタ特性を大きく劣化させるような元素は用いることはできない。例えばＭｎやＣｕなどは１原子％でも第２の酸化物半導体層中に添加するとスイッチング特性を示さないことが本発明者らの実験により分かっており、上記Ｙ群元素に適さない。後記する実施例では、第２の酸化物半導体層を構成する全金属の合計量に対し、Ｍｎを２．２原子％、Ｃｕを２．５原子％、それぞれ添加したときの結果を、参考のため示している。
　本発明ではＹ群元素として、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素を使用することができる。これら元素は、酸化物生成自由エネルギーがＩｎ、Ｇａ、Ｓｎ、Ｚｎよりも低く、しかも酸素と強く結合し、安定な酸化物を形成する元素であると共に、本発明で好ましく規定する範囲（０．５～８．０原子％）添加しても移動度をほとんど低下させずに安定性の向上を図る上で有効な元素である。これら元素は単独で添加しても良いし、二種以上を併用しても良い。好ましくはＡｌ、Ｓｉ、Ｈｆ、Ｔａ及びＮｉよりなる群から選択される少なくとも一種であり、より好ましくはＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種である。
　第２の酸化物半導体層を構成する全金属（Ｘ群元素およびＹ群元素）の合計含有量に対するＹ群元素の好ましい合計含有量（［Ｙ群元素／（Ｘ群元素＋Ｙ群元素）］）は、キャリア密度や半導体の安定性などを考慮して決定すれば良い。Ｙ群元素の合計含有量の比率（単独で含むときは単独の比率であり、二種以上を含むときは合計の比率である）の下限は、Ｙ群元素の合計含有量が少なすぎると、酸素欠損の発生抑制効果が十分に得られないことから、好ましくは０．５原子％以上とすることが望ましい。一方、Ｙ群元素の合計含有量が多すぎると、半導体中のキャリア密度が低下するため、オン電流が減少してしまうことから、好ましくは８．０原子％以下がよく、より好ましくは７．５原子％以下、更に好ましくは５．０原子％以下、更により好ましくは３．０原子％以下であることが望ましい。
　上記第２の酸化物半導体層の好ましい組成としては、例えば以下のものが挙げられる。
　（ア）Ｉｎ－Ｇａ－Ｚｎ－Ｘ群元素－Ｏ（Ｘ群元素として好ましいのは、Ｓｉ、Ｈｆ、Ｎｉである）。ここで、Ｘ群元素を除く金属元素（Ｉｎ、Ｇａ、Ｚｎ）におけるＩｎ、Ｇａ、Ｚｎの好ましい比（原子％比）は、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１～１：１：１である。
　（イ）Ｚｎ－Ｓｎ－Ｘ群元素－Ｏ（Ｘ群元素として好ましいのは、Ｓｉ、Ｈｆ、Ｎｉである）。ここで、Ｘ群元素を除く金属元素（Ｚｎ、Ｓｎ）におけるＺｎ、Ｓｎの好ましい比（原子％比）は、例えばＺｎ：Ｓｎ＝２：１～１：１である。
　（ウ）Ｉｎ－Ｚｎ－Ｓｎ－Ｘ群元素－Ｏ（Ｘ群元素として好ましいのは、Ｓｉ、Ｈｆ、Ｎｉである）。ここで、Ｘ群元素を除く金属元素（Ｉｎ、Ｚｎ、Ｓｎ）におけるＩｎ、Ｚｎ、Ｓｎの好ましい比（原子％比）は、Ｉｎ：Ｚｎ：Ｓｎ＝１：２：１である。
　本発明の酸化物半導体層を構成する第１の酸化物半導体層の厚さは、特に限定されないが、第１の酸化物半導体層の厚さが薄すぎると基板面内の特性（移動度、Ｓ値、ＶthなどのＴＦＴ特性）にばらつきが生じるおそれがあるため、好ましくは１０ｎｍ以上、より好ましくは３０ｎｍ以上とすることが望ましい。一方、第１の酸化物半導体層の厚さが厚すぎると成膜に時間を要して生産コストが増加することがあるため、好ましくは２００ｎｍ以下、より好ましく８０ｎｍ以下とすることが望ましい。
　また第２の酸化物半導体層の厚さも特に限定されないが、第２の酸化物半導体層の厚さが薄すぎると上記第２の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは０．５ｎｍ以上、より好ましくは１ｎｍ以上とすることが望ましい。一方、第２の酸化物半導体層の厚さが厚すぎると移動度が低下する恐れがあるため、好ましくは１０ｎｍ以下、より好ましくは５ｎｍ以下とすることが望ましい。
　以上、本発明に用いられる酸化物半導体層について説明した。
　上記第１の酸化物半導体層と第２の酸化物半導体層は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には第１の酸化物半導体層を成膜するターゲットとして、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物ターゲットを使用する。
　また、第２の酸化物半導体層を成膜するターゲットとして、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなるＹ群から選択される少なくとも一種の元素（Ｙ群元素）とを含む酸化物ターゲットを用いることができる。特にＹ群の元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種であることが好ましい。
　第１の酸化物半導体層と第２の酸化物半導体層はスパッタリング成膜する場合、真空状態を保ったまま連続的に成膜することが望ましい。第１の酸化物半導体層と第２の酸化物半導体層を成膜する際に大気中に暴露すると、空気中の水分や有機成分が薄膜表面に付着し、コンタミ（品質不良）の原因となるからである。
　また、第２の酸化物半導体層は第１の酸化物半導体層の形成に用いたスパッタリングターゲットを用いることができる。すなわち、第１の酸化物半導体層の形成に用いたスパッタリングターゲットとＹ群元素のスパッタリングターゲットを同時スパッタ（例えば、チップオンによるコスパッタリング）して、第２の酸化物半導体層を形成しても良い。このように第１の酸化物半導体層に用いたスパッタリングターゲットを利用することによって、第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率を、第１の酸化物半導体層に含まれるＺ群元素の種類、及び各元素間の比率と同じにすることができる。
　上記ターゲットは、例えば粉末焼結法によって製造することができる。
　上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、半導体のキャリア濃度が１０15～１０16ｃｍ-3となるように酸素量を添加することが好ましい。
　また、上記酸化物をＴＦＴの半導体層としたときの、酸化物半導体層の好ましい密度は５．８ｇ／ｃｍ3以上である(後述する。)が、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、Ｔ－Ｓ間距離（スパッタリングターゲットと基板との距離）、基板温度などを適切に制御することが好ましい。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられるため、成膜時の全ガス圧は、スパッタの放電が安定する程度で低い程良く、おおむね０．５～５ｍＴｏｒｒの範囲内に制御することが好ましく、１～３ｍＴｏｒｒの範囲内であることがより好ましい。また、投入パワーは高い程良く、おおむねＤＣまたはＲＦで２．０Ｗ／ｃｍ2以上に設定することが推奨される。成膜時の基板温度も高い程良く、おおむね室温～２００℃の範囲内に制御することが推奨される。
　本発明の配線構造は、上記酸化物半導体層（第1の酸化物半導体層と第２の酸化物半導体層の積層構造）を備えていればよく、ゲート絶縁膜を含めて他の構成については特に限定されない。例えば本発明の配線構造はＴＦＴに好適に用いることができる。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
　ここで、上記酸化物半導体層（積層構造）の密度は５．８ｇ／ｃｍ3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上し、また原子間距離が小さくなるため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、光照射に対するストレスへの安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは５．９ｇ／ｃｍ3以上であり、更に好ましくは６．０ｇ／ｃｍ3以上である。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。
　なお、上記密度は、酸化物半導体層全体の密度（すなわち、第1の酸化物半導体層と第２の酸化物半導体層の積層構造の密度）を意味しているが、当該酸化物半導体層の成膜に当たっては、第１および第２の酸化物半導体層の密度は同程度にする必要は必ずしもなく、例えば、第１の酸化物半導体層の密度よりも、ゲート絶縁膜に接する第２の酸化物半導体層の密度を高めても良い。これにより、ゲート絶縁膜と酸化物半導体層の界面における欠陥準位密度が低減されるため、特に、光ストレスに対する安定性が一層向上する。勿論、第１および第２の酸化物半導体層の密度を同程度に高くしても良く、多くの電子を輸送する第１の酸化物半導体層の密度を高くすることにより、特に、電界効果移動度が一層向上する。
　以下、図３を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図３および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図３には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。トップゲート型ＴＦＴにおいても、第１の酸化物半導体層とゲート絶縁膜との間に第２の酸化物半導体層を介在させれば良い。
　図３に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に第２の酸化物半導体層４’、第１の酸化物半導体層４が形成されている。第１の酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層（第２の酸化物半導体層４’と第１の酸化物半導体層４）を形成する。第２の酸化物半導体層４’は、第２の酸化物半導体層を構成するＸ群元素とＹ群元素と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができ、あるいは、Ｘ群元素のターゲット上にＹ群元素のチップを積載したコスパッタ法により成膜しても良い。
　同様に第１の酸化物半導体層４も同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。第２の酸化物半導体層４’と第１の酸化物半導体層４を順次、真空一環で連続成膜するのが好ましい。
　第１の酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、第１の酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニール条件としては、例えば、温度：約２５０～４００℃、時間：約１０分～１時間などが挙げられる。
　プレアニールの後、エッチストッパー層９を形成しても良い。エッチストッパー層９は一般的にＳｉＯ2などの絶縁膜が用いられる。エッチストッパー層９を形成せずに、ソース・ドレイン電極５を形成しても良いが、ソース・ドレイン電極にエッチングを施す際に酸化物半導体層がダメージを受けてトランジスタ特性が低下する恐れがあるため、このような場合は、エッチストッパー層９を形成することが望ましい。
　もっとも、製造方法によってはエッチングの際にエッチストッパー層を設けなくても酸化物半導体層にダメージを与えないこともあるため、必要に応じてエッチストッパー層を形成すれば良い。例えばリフトオフ法によってソース・ドレイン電極を加工する場合は半導体層へのダメージがないためエッチストッパー層は必要ない。
　ソース・ドレイン電極５の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。電極の形成はスパッタリング法が広く用いられる。
　その後、ソース・ドレイン電極５の上に保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。ＣＶＤ法による保護膜６はＳｉＯ2やＳｉＮ、ＳｉＯＮなどが用いられる。また、スパッタリング法を用いて保護膜６を形成しても良い。半導体層の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまうため（おそらく第１の酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）、後記する実施例では、保護膜６の成膜前にＮ2Ｏプラズマ照射を行った。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。
　　Ｊ．　Ｐａｒｋら、Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．，　１９９３，０５３５０５（２００８）
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　（実験１）
　前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、保護膜（絶縁膜）６の形成後のＴＦＴ特性を評価した（本実験ではエッチストッパー層９は形成していない）。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＴｉ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｔｉのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
　次に、後記する種々の組成および構造の酸化物半導体層を、酸化物半導体層の組成に応じた組成を有するスパッタリングターゲットを用いて下記条件のスパッタリング法によって成膜した。酸化物半導体層としては、第１の酸化物半導体層４と第２の酸化物半導体層４’からなる本発明の半導体層を作製した（実施例１）。また比較例として従来の酸化物半導体層４（ＩＧＺＯ）を成膜したもの（比較例１）を作製した（第２の酸化物半導体層４’は形成していない）。
　　基板温度：室温
　　ガス圧：５ｍＴｏｒｒ
　　酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝２％
　実施例１の酸化物半導体層は第１の酸化物半導体層４としてＩＧＺＯと、第２の酸化物半導体層４’としてＹ群元素を含むＩＧＺＯとからなる積層体である。まず、ゲート絶縁膜３の上に第２の酸化物半導体層４’を成膜した。具体的にはＸ群元素であるＩＧＺＯ（原子比Ｉｎ：Ｇａ：Ｚｎ＝２：２：１）のスパッタリングターゲットの上にＹ群元素としてＳｉチップを装着したターゲットを用いてＣｏ－Ｓｐｕｔｔｅｒ法を用いて、ゲート絶縁膜３上に成膜した（膜厚：５ｎｍ、Ｓｉ含有量は酸素を除く第２の酸化物半導体層４’を構成する全金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｉ）の合計含有量に対して３原子％）。更にその上に第１の酸化物半導体層４としてＩＧＺＯ（原子比Ｉｎ：Ｇａ：Ｚｎ＝２：２：１)
のスパッタリングターゲットを用いてＤＣスパッタリング法を用いて成膜（膜厚５０ｎｍ）した。
　この際、第２の酸化物半導体層４’の成膜から第１の酸化物半導体層４の成膜は途中でチャンバーを大気開放せず、連続的に成膜を行った。
　このようにして得られた酸化物半導体層中の金属元素の各含有量は、ＸＰＳ（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。詳細には、最表面から５ｎｍ程度深さまでの範囲をＡｒイオンにてスパッタリングした後、下記条件にて分析を行なった（なお、ＸＰＳ法にて測定する半導体層はＳｉ基板上に第１及び第２の半導体層と同一組成の薄膜をそれぞれ５０ｎｍ成膜した試料を用いた。）
　　Ｘ線源：Ａｌ　Ｋα
　　Ｘ線出力：３５０Ｗ
　　光電子取り出し角：２０°
　上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての半導体層について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて３５０℃で１時間行なった。
　次に、純Ｔｉを使用し、リフトオフ法によりソース・ドレイン電極５を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｔｉ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｔｉ薄膜の成膜方法は、前述したゲート電極２の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
　このようにしてソース・ドレイン電極５を形成した後、その上に、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにて透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製して、後記する試験を行った。
　（比較例１）
　上記酸化物半導体層としてアモルファスＩＧＺＯの酸化物半導体層４（原子比Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、膜厚５０ｎｍ：単層）をスパッタリング法により成膜し（第２の酸化物半導体層４’は成膜していない）、上記製法に従ってＴＦＴを作製し、比較例１とした。
　このようにして得られた各ＴＦＴについて、以下のようにして（１）トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）、（２）しきい値電圧、（３）Ｓ値、および（４）電界効果移動度を測定した。
　（１）トランジスタ特性の測定
　トランジスタ特性の測定はＮａｔｉｏｎａｌ　Ｉｎｓｔｒｕｍｅｎｔｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　　ソース電圧　：０Ｖ
　　ドレイン電圧：１０Ｖ
　　ゲート電圧　：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
　（２）しきい値電圧（Ｖth）
　しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴ毎のしきい値電圧を測定した。
　（３）Ｓ値
　Ｓ値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値であり、低いほど良好な特性であることを示す。具体的には、Ｓ値が０．６０Ｖ／ｄｅｃａｄｅ以下である場合を合格と評価した。
　（４）電界効果移動度μ
　電界効果移動度μは、ＴＦＴ特性からＶg＞Ｖd－Ｖthである線形領域にて導出した。線形領域ではＶg、Ｖdをそれぞれゲート電圧、ドレイン電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした。μFEは以下の式から導出される。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉd－Ｖg特性）の傾きから電界効果移動度μを導出した。後述するストレス試験実施後の電界効果移動度を表に記載した。
Figure JPOXMLDOC01-appb-M000001
（ストレス耐性の評価）
　本実施例では、ゲート電極２に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。
　　・ゲート電圧：－２０Ｖ
　　・基板温度：６０℃
　　・ストレス印加時間：１時間
　　・光強度：０．１μＷ／ｃｍ2
　　・ピーク波長：４００ｎｍ
　作製したＴＦＴ素子について、ストレス試験を実施した。
　図４Ａと図４Ｂにトランジスタ特性を示す。図４Ａに比較例１のＴＦＴのトランジスタ特性を示すが、ゲート電圧を－３０Ｖから３０Ｖに増加させると、０Ｖ付近でドレイン電流が増加し始め、スイッチング特性を示していることがわかる。トランジスタ特性から測定したパラメータは、しきい値電圧Ｖthが１Ｖ、Ｓ値が０．４３Ｖ／ｄｅｃａｄｅ、移動度μが１１ｃｍ2／Ｖｓ程度であり、薄膜トランジスタとして良好な特性を示している。
　図４Ｂに実施例１のＴＦＴのトランジスタ特性を示すが、比較例同様に０Ｖ付近でドレイン電流が増加し始め、スイッチング特性を示していることがわかる。また、トランジスタ特性から導出したパラメータは、しきい値電圧Ｖthが－１Ｖ、Ｓ値が０．３５Ｖ／ｄｅｃａｄｅ、移動度μが１４．３ｃｍ2／Ｖｓである。
　図４Ａと図４Ｂのトランジスタ特性から、次のことが分かる。酸化物半導体層として本発明の第１の酸化物半導体層４と第２の酸化物半導体層４’の積層体を設けた場合（実施例１）、トランジスタ特性の立ち上がりが急峻になりＳ値が向上（低下）する。また、オン電流（Ｖｇ＝３０Ｖのときのドレイン電流）について、第２の酸化物半導体層がない場合は５．０×１０-4Ａであるのに対し、第２の酸化物半導体層を設けた場合は１．０×１０-3Ａまで増加していることから、第２の酸化物半導体層を設けると移動度（電界効果移動度μ）も上昇して特性が向上することが確認された。ＩＧＺＯ（第１の酸化物半導体層４）とゲート絶縁膜３との界面に、半導体中で不安定な酸素と安定して結合するＳｉのような元素（Ｙ群元素）を含有する第２の酸化物半導体層４’を設けることで、界面の欠陥準位が低減され、移動度が増加し、Ｓ値が低下したものと推察される。
　次に上記実施例１と比較例１のＴＦＴ素子を用いて、光照射と負バイアスを印加するストレス試験を実施した結果を示す。
　図５はＴＦＴのしきい値電圧の変化量ΔＶthとストレス印加時間の関係を示している。比較例１をみると、ストレス印加時間とともにしきい値電圧Ｖthが負側へシフトしており、1時間でのしきい値電圧変化量ΔＶthは－６．２Ｖである。これは光照射により生成し
た正孔がバイアス印加によりゲート絶縁膜と半導体界面に蓄積されたため、しきい値電圧がシフトしたものと考えられる。
　一方、実施例１では、ＴＦＴのしきい値電圧変化量ΔＶthは比較例１と比較するとＶthの変化は小さく、１時間でΔＶthは１．５Ｖである。
　これらの結果から、実施例１のように本発明で規定する酸化物半導体層の構成（第１の酸化物半導体層と第２の酸化物半導体層（ゲート絶縁膜と第１の酸化物半導体層の間に形成））を採用すれば、光と負バイアスのストレス印加によるＴＦＴ特性の変動を抑制する効果があることが確認された。これはＳｉ（Ｙ群元素）を添加した第２の酸化物半導体層をゲート絶縁膜界面に介在させることにより、ゲート絶縁膜と酸化物半導体との界面の結合を安定させ、欠陥が形成されにくい状態になっているものと推測される。
　（実験２）
　本発明の酸化物半導体層（第１の酸化物半導体層（ＩＧＺＯ）と第２の酸化物半導体層（ＩＧＺＯ＋Ｙ群元素）による積層体）における第２の酸化物半導体層を構成するＹ群元素の種類を変更して上記実験１と同様にして種々のＴＦＴを作製した。なお、第１の酸化物半導体層と第２の酸化物半導体層のＩＧＺＯ（Ｚ群元素、及びＸ群元素）の組成はＩｎ：Ｇａ：Ｚｎ＝２：２：１とした。また第１の酸化物半導体層の膜厚を５０ｎｍ、第２の酸化物半導体層の膜厚を５ｎｍとし、ＤＣスパッタリング法を用いて連続的に成膜した。表１にＴＦＴ特性の測定とストレス試験を行った結果を示す。
　表１では、上記比較例１（従来のＩＧＺＯ単層、表１のＮｏ．１）のストレス試験によるしきい値電圧変化量ΔＶth＝－６．２Ｖ（１時間）を基準とし、試験結果のΔＶthの絶対値がこれより小さい（６．２Ｖ未満）ものを合格、これと同等か大きい場合（６．２Ｖ以上）を不合格と評価した。また、移動度（電界効果移動度μ）については、移動度が比較例１の８０％以上（８．８ｃｍ2／Ｖｓ以上）の場合を合格、これより低い場合（＜８．８ｃｍ2／Ｖｓ）を不合格と評価した（表中、移動度（ｃｍ2／Ｖｓ）と記載）。また、Ｓ値については、０．６０Ｖ／ｄｅｃａｄｅ以下の場合を合格、これより大きい場合（＞０．６０Ｖ／ｄｅｃａｄｅ）を不合格と評価した。表１の最右欄には「判定（総合判定）」の欄を設け、上記結果がすべて合格のものを「○」と判定し、いずれか一つでも不合格のものを「×」と判定した。
Figure JPOXMLDOC01-appb-T000002
　表１より、以下のように考察することができる。
　まず、Ｎｏ．２～４は、Ｙ群元素としてＳｉを、本発明の好ましい範囲で含有する例であり、すべての特性が良好であった（判定の欄＝○）。これに対し、Ｓｉ量が本発明の好ましい上限を超えるＮｏ．５は、移動度が低下し、Ｓ値が増加した。
　同様に、Ｎｏ．６～８は、Ｙ群元素としてＨｆを、本発明の好ましい範囲で含有する例であり、すべての特性が良好であった（判定の欄＝○）。これに対し、Ｈｆ量が本発明の好ましい上限を超えるＮｏ．９は、移動度が低下し、Ｓ値が増加した。
　同様に、Ｎｏ．１０～１２は、Ｙ群元素としてＮｉを、本発明の好ましい範囲で含有する例であり、すべての特性が良好であった（判定の欄＝○）。これに対し、Ｎｉ量が本発明の好ましい上限を超えるＮｏ．１３は、移動度が低下し、Ｓ値が増加した。
　また、Ｎｏ．１４～１８は、それぞれ、Ｙ群元素としてＡｌ、Ｔｉ、Ｔａ、Ｇｅ、Ｗを、本発明の好ましい範囲で含有する例であり、すべての特性が良好であった（判定の欄＝○）。
　上記の実験結果より、Ｓｉ以外のＹ群元素を用いたときであっても、当該Ｙ群元素を本発明の好ましい範囲で含有する場合は、所望とする特性をすべて兼ね備えたＴＦＴが得られることが実証された。
　一方、Ｎｏ．１９および２０は、いずれも、本発明で規定するＹ群元素以外の元素を用いた例である。Ｎｏ．１９（Ｍｎ添加例）およびＮｏ．２０（Ｃｕ添加例）では、スイッチング特性を示さなかったため、移動度、Ｓ値、およびＶthＶ変化量は測定していない（各特性の欄は「－」と記載）。
　（実験３）
　次に移動度（ｃｍ2／Ｖｓ）と第２の酸化物半導体層の膜厚との関係を調べるために、第１の酸化物半導体層（ＩＧＺＯ：５０ｎｍ）と第２の酸化物半導体層（ＩＧＺＯ（Ｘ群元素）と２．４原子％Ｓｉ（Ｙ群元素））からなる半導体層とを上記実験１と同様にして作製し、ＴＦＴ特性を調べた。この際、第２の酸化物半導体層の膜厚は０．５～１０ｎｍの間で変更した。
　図６に示すように、第２の酸化物半導体層の膜厚が薄い程、移動度は高くなっていることが分かる。この結果から第２の酸化物半導体層の膜厚は１０ｎｍあれば十分であり、またＹ群元素添加による欠陥密度低減効果は膜厚によっても、ある程度影響を受けることが分かった。
　なお、Ｓｉを添加した酸化物は、ウェットエッチング加工も良好に行なわれたことから、アモルファス構造であると推察される。
　以上の実験１～３の結果を総合的に勘案すると、Ｙ群元素を適量添加し、更にＹ群元素とＸ群元素の比を好ましい範囲に制御することにより、保護膜成膜後も高い移動度が得られ、基板面内ばらつきが少ない良好なＴＦＴが得られることが実証された。
　（実験４）
　ここでは、基礎実験として、スパッタリング成膜時のガス圧が、酸化物半導体層を構成する第１または第２の酸化物半導体層（単層）の密度に及ぼす影響を調べた。本実験は、本発明に対応する積層構造（第１の酸化物半導体層および第２の酸化物半導体層）の酸化物半導体層は成膜していない。
　詳細には、表２に記載の種々の組成の酸化物を用い、スパッタリング成膜時のガス圧を１ｍＴｏｒｒ、３ｍＴｏｒｒ、または５ｍＴｏｒｒに制御して得られた酸化物膜（膜厚１００ｎｍ）の密度を、以下の方法で測定した。表２中の組成比は原子比であり、Ｎｏ．１～３は第１の酸化物半導体層、Ｎｏ．４および５は第２の酸化物半導体層に対応する。Ｎｏ．４および５において「５．０ａｔ％Ｓｉ」とは、酸素を除く第２の酸化物半導体層を構成する全金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｉ）の合計含有量に対して５原子％であることを意味する。
　（酸化物膜の密度の測定）
　酸化物膜の密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。
　　・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
　　・ターゲット：Ｃｕ（線源：Ｋα線）
　　・ターゲット出力：４５ｋＶ－２００ｍＡ
　　・膜密度測定用試料の作製
　　　　ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述した実験１のＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したしたものを使用
　　　　　スパッタガス圧：１ｍＴｏｒｒ、３ｍＴｏｒｒまたは５ｍＴｏｒｒ
　　　　　酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝２％
　　　　　成膜パワー密度：ＤＣ２．５５Ｗ／ｃｍ2
　　　　　熱処理：大気雰囲気にて３５０℃で１時間
　これらの結果を表２に併記する。
Figure JPOXMLDOC01-appb-T000003
　表２より、酸化物膜の組成にかかわらず、成膜時のガス圧を５ｍＴｏｒｒから１ｍＴｏｒｒに低くすると、酸化物膜の密度が増加することが分かる。これは、スパッタリング成膜時のガス圧を低下させることにより、スパッタされた原子（分子）の散乱が抑制され、欠陥の少ない高密度な膜が得られたためと推測される。成膜時のガス圧が低い程、散乱回数は減少するが、逆にガス圧が低過ぎるとスパッタリング時の放電が不安定になることから、実際には、これらのバランスを考慮しながら成膜時のガス圧を適切に調整することが好ましい。
　なお、上記実験では、第２層の好ましい膜厚の上限（１０ｎｍ）を超えて実験を行なったが、膜密度の測定は、原理的に膜厚に影響されないため、上記と同様の実験結果は、第２層の膜厚を本発明の好ましい範囲に制御した場合においても得られると考えられる。
　（実験５）
　上記実験４の結果を踏まえ、ここでは、スパッタリング成膜時のガス圧が、酸化物半導体層（第１の酸化物半導体層と第２の酸化物半導体層の積層構造）の密度に及ぼす影響を調べた。本実験に用いた酸化物半導体層の詳細な組成は表３のＮｏ．１～３に示すとおりであり、組成はすべて同じである。第１の酸化物半導体層と第２の酸化物半導体層のＩＧＺＯ（Ｚ群元素、及びＸ群元素）の組成はＩｎ：Ｇａ：Ｚｎ＝２：２：１とした。
　詳細には、前述した実験１において、表３に示すＮｏ．１～３の酸化物半導体層（第１の酸化物半導体層および第２の酸化物半導体層）をスパッタリング法で成膜するときのガス圧を、それぞれ表３に記載のように変化させたこと以外は上記実験１と同様にして図１のＴＦＴを作製した。このようにして得られたＴＦＴについて、上記実験４と同様にして各酸化物半導体層の密度を測定すると共に、上記実験１と同様にして、ストレス試験前の電界効果移動度およびＳ値、並びにストレス試験（光照射＋負バイアスを印加）前後のしきい値電圧の変化量（Ｖth変化量）を測定した。
　これらの結果を表３に併記する。
Figure JPOXMLDOC01-appb-T000004
　表３より、スパッタ成膜時のガス圧を５ｍＴｏｒｒから１ｍＴｏｒｒに低下させると、ＴＦＴの電界効果移動度が向上し、Ｓ値も低下し、しきい値電圧の変化量（Ｖth変化量）も小さくなるなど、良好な結果が得られた。これは、酸化物半導体層の密度を高くすることにより、当該半導体層中の欠陥が減少し、膜質が向上したためと考えられる。
　詳細には、Ｎｏ．２のように第２の酸化物半導体層の成膜時におけるガス圧のみを低くした場合と、Ｎｏ．３のように第１および第２の酸化物半導体層の成膜時におけるガス圧を両方低くした場合を比べると、Ｎｏ．２よりもＮｏ．３の方が、移動度は一層向上し、Ｓ値は一層低下し、Ｖth変化量は一層小さくなるなど、より優れた特性が得られた。よって、より優れた特性を確保するためには、第１および第２の酸化物半導体層の密度を両方高密度化することが最も効果的であると考えられる。
　上記と同様の結果（酸化物半導体層の高密度化によるＴＦＴ特性の向上）は、表３に示す組成の酸化物半導体層に限定されず、本発明の要件を満足する他の酸化物半導体層を用いたときも同様に発揮されるものと推測される。
　　（実験６）
　上記では、酸化物半導体層を構成するＸ群元素およびＺ群元素として、Ｉｎ：Ｇａ：Ｚｎの原子比が２：２：１のＩＧＺＯをベースとして用いて実験を行なったが、本発明はこれに限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎの原子比が約１：１：１のものを用いた場合であっても、本発明の要件を満足するものは良好な特性が得られることを調べた。
　具体的には、表４に記載のＮｏ．２～４の積層体が得られるように、Ｉｎ：Ｇａ：Ｚｎ（原子比）≒１：１：１のスパッタリングターゲット上に、Ｙ群元素としてＳｉチップ、Ｈｆチップ、Ｎｉチップを装着したターゲットを用いて第２の酸化物半導体層を成膜し、且つ、Ｉｎ：Ｇａ：Ｚｎ（原子比）≒１：１：１のスパッタリングターゲットを用いて第１の酸化物半導体層を成膜したこと以外は、前述した実験１と同様にしてＴＦＴを作製した。また、比較のため、第２の酸化物半導体層を有しないもの（Ｎｏ．１）を作製した。これらのＴＦＴについて、前述した実験２と同様にして種々の特性を測定した。
　これらの結果を表４に記載する。
　表４では、Ｎｏ．１の比較例（従来のＩＧＺＯ単層）のストレス試験によるしきい値電圧変化量ΔＶth＝－５．８Ｖ（１時間）を基準とし、試験結果のΔＶthの絶対値がこれより小さい（５．８Ｖ未満）ものを合格、これと同等か大きい場合（５．８Ｖ以上）を不合格と評価した。また、移動度（電界効果移動度μ）については、移動度が上記比較例の８０％以上（１０．８ｃｍ2／Ｖｓ以上）の場合を合格、これより低い場合（＜１０．８ｃｍ2／Ｖｓ）を不合格と評価した。また、Ｓ値については、０．６０Ｖ／ｄｅｃａｄｅ以下の場合を合格、これより大きい場合（＞０．６０Ｖ／ｄｅｃａｄｅ）を不合格と評価した。表４の最右欄には「判定（総合判定）」の欄を設け、上記結果がすべて合格のものを「○」と判定し、いずれか一つでも不合格のものを「×」と判定した。
Figure JPOXMLDOC01-appb-T000005
　表４より、第２の酸化物半導体層において、Ｙ群元素としてＳｉ、Ｈｆ、Ｎｉをそれぞれ、本発明の好ましい範囲で含有するＮｏ．２～４は、すべての特性が良好であった（判定の欄＝○）。
　上記結果より、本発明によれば、酸化物半導体層を構成するＩＧＺＯの組成にかかわらず、良好な特性が得られることが確認された。
　なお、上記実験では、酸化物半導体層としてＩＧＺＯをベースにして実験を行なったが、本発明はこれに限定されず、酸化物半導体層を構成するＸ群元素およびＺ群元素が、本発明で規定するものであれば良い。例えば、Ｘ群元素およびＺ群元素としてＺｎおよびＳｎを含むＺｎ－Ｓｎ－Ｏの酸化物や、Ｘ群元素およびＺ群元素としてＩｎ、Ｚｎ、およびＳｎを含むＩｎ－Ｚｎ－Ｓｎ－Ｏの酸化物などをベースにして用いても良く、本発明の要件を満足するものは、当該酸化物の組成にかかわらず、良好な特性が得られることを実験により確認している。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　酸化物半導体層（第１の酸化物半導体層）
　４’　酸化物半導体層（第２の酸化物半導体層）
　５　ソース・ドレイン電極
　６　保護膜（絶縁膜）
　７　コンタクトホール
　８　透明導電膜
　９　エッチストッパー層

Claims (14)

  1. 　基板上に少なくとも、ゲート絶縁膜、及び酸化物半導体層を有する配線構造であって、
    　前記酸化物半導体層は、
    　Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｚ群元素）から構成される第１の酸化物半導体層と、
    　Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含む第２の酸化物半導体層と、を有する積層体であると共に、
    　前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記ゲート絶縁膜との間に形成されていることを特徴とする配線構造。
  2. 　前記第２の酸化物半導体層を構成する全金属の合計含有量に対するＹ群元素の合計含有量が０．５～８．０原子％である請求項１に記載の配線構造。
  3. 　前記第２の酸化物半導体層の厚さが０．５～１０ｎｍである請求項１に記載の配線構造。
  4. 　前記第２の酸化物半導体層の厚さが０．５～１０ｎｍである請求項２に記載の配線構造。
  5. 　前記第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率は、前記第１の酸化物半導体層に含まれるＺ群元素の種類及び各元素間の比率と同じである請求項１に記載の配線構造。
  6. 　前記第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率は、前記第１の酸化物半導体層に含まれるＺ群元素の種類及び各元素間の比率と同じである請求項２に記載の配線構造。
  7. 　前記第１の酸化物半導体層の厚さが１０～２００ｎｍである請求項１に記載の配線構造。
  8. 　前記第１の酸化物半導体層の厚さが１０～２００ｎｍである請求項２に記載の配線構造。
  9. 　前記第２の酸化物半導体層に含まれるＹ群元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種である請求項１に記載の配線構造。
  10. 　前記第２の酸化物半導体層に含まれるＹ群元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種である請求項２に記載の配線構造。
  11. 　前記酸化物半導体層の密度は５．８ｇ／ｃｍ3以上である請求項１に記載の配線構造。
  12. 　前記酸化物半導体層の密度は５．８ｇ／ｃｍ3以上である請求項２に記載の配線構造。
  13. 　請求項１～１２のいずれかに記載の第２の酸化物半導体層を形成するためのスパッタリングターゲットであって、
    　Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、
    　Ａｌ、Ｓｉ、Ｔｉ、Ｈｆ、Ｔａ、Ｇｅ、ＷおよびＮｉよりなる群から選択される少なくとも一種の元素（Ｙ群元素）とを含むことを特徴とするスパッタリングターゲット。
  14. 　Ｙ群元素がＳｉ、Ｈｆ、及びＮｉよりなる群から選択される少なくとも一種である請求項１３に記載のスパッタリングターゲット。
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