KR20130102628A - 배선 구조 및 스퍼터링 타깃 - Google Patents

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Abstract

본 발명의 배선 구조는, 기판 위에 적어도, 게이트 절연막 및 산화물 반도체층을 갖고, 상기 산화물 반도체층은 In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Z군 원소)를 포함하여 구성되는 제1 산화물 반도체층, 및 In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 제2 산화물 반도체층을 갖는 적층체인 동시에, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층과 상기 게이트 절연막 사이에 형성되어 있다. 본 발명에 따르면, 스위칭 특성 및 스트레스 내성이 양호하며, 특히 스트레스 인가 전후의 임계값 전압 변화량이 작아 안정성이 우수한 배선 구조가 얻어진다.

Description

배선 구조 및 스퍼터링 타깃 {WIRING STRUCTURE AND SPUTTERING TARGET}
본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT)의 배선 구조 및 스퍼터링 타깃에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비하여 높은 캐리어 이동도(전계 효과 이동도라고도 불린다. 이하, 간단히 「이동도」라고 칭하는 경우가 있음)를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있으므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에 대한 적용이 기대되고 있다.
산화물 반도체 중에서도 특히, 인듐, 갈륨, 아연 및 산소를 포함하여 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라고 칭하는 경우가 있음) 는, 매우 높은 캐리어 이동도를 가지므로, 바람직하게 사용되고 있다. 예를 들어 비특허 문헌 1 및 2에는, In : Ga : Zn=1.1 : 1.1 : 0.9(원자%비)의 산화물 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다. 또한, 특허 문헌 1에는 In, Zn, Sn, Ga 등의 원소와, Mo을 포함하고, 아몰퍼스 산화물 중의 모든 금속 원자수에 대한 Mo의 원자 조성 비율이 0.1 내지 5 원자%의 아몰퍼스 산화물이 개시되어 있고, 실시예에는 IGZO에 Mo을 첨가한 활성층을 사용한 TFT가 개시되어 있다.
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용할 경우, 캐리어 농도(이동도)가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성, TFT 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 온 전류(게이트 전극과 드레인 전극에 플러스 전압을 가했을 때의 최대 드레인 전류)가 높고, (2) 오프 전류(게이트 전극에 마이너스 전압을, 드레인 전압에 플러스 전압을 각각 가했을 때의 드레인 전류)가 낮고, (3) S값(Subthreshold Swing, 서브슬렛숄드, 스윙, 드레인 전류를 1자리수 올리는데 필요한 게이트 전압)이 낮으며, (4) 임계값(드레인 전극에 플러스 전압을 가하고, 게이트 전압에 플러스 마이너스 중 어느 한 전압을 가했을 때에 드레인 전류가 흐르기 시작하는 전압이며, 임계값 전압이라고도 불림)이 시간적으로 변화되지 않고 안정되며(기판면 내에서 균일한 것을 의미함), 또한 (5) 이동도가 높은 것 등이 요구된다.
또한, IGZO 등의 산화물 반도체층을 사용한 TFT는, 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속하여 인가했을 때나, 광 흡수가 시작되는 청색대를 계속해서 조사했을 때에, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에 차지가 트랩되어, 임계값 전압이 시프트하는 등의 스위칭 특성이 변화되는 것이 지적되고 있다. 또한, 액정 패널 구동 시나, 게이트 전극에 마이너스 바이어스를 가하여 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 TFT에 조사되지만, 이 광이 TFT에 스트레스를 주어 특성 열화의 원인이 된다. 실제로 박막 트랜지스터를 사용할 때, 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화되면, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래한다. 예를 들어 유기 EL 디스플레이의 경우, 스위칭 특성이 변화되면, 유기 EL 소자를 발광시키는데 수μA 이상의 전류를 흐르게 할 필요가 있다. 따라서 스트레스 내성의 향상(스트레스 인가 전후의 변화량이 적은 것)이 절실히 요망되고 있다.
상기한 전압 인가나 광 조사 등의 스트레스에 의한 TFT 특성의 열화는, 스트레스 인가 중에 반도체 그 자체나 반도체와 게이트 절연막과의 계면에 결함이 형성되는 것에 기인한다. 게이트 절연막으로서, SiO2, Si3N4, Al2O3, HfO2 등의 절연체가 일반적으로 자주 사용되지만, 반도체층과 절연막의 계면은 다른 재료가 접촉하는 부분이며, 특히 결함이 형성되기 쉬운 곳이라 생각되고 있다. 스트레스 내성을 향상시키기 위해서는, 특히 이 반도체층과 절연막과의 계면 취급이 매우 중요하다고 생각된다.
상기 과제를 해결하기 위해서, 예를 들어 특허 문헌 2에는 게이트 절연막에 In-M-Zn(M=Ga, Al, Fe, Sn, Mg, Cu, Ge, Si 중 적어도 1종류를 포함함)을 포함하여 이루어지는 아몰퍼스 산화물을 이용함으로써, 결정립계에 의한 결함을 억제하여 안정성을 향상시키는 방법이 개시되어 있다. 그러나 이 문헌에 의한 방법을 이용하면 게이트 절연막에 산소 결함을 형성하기 쉬운 In을 포함하므로, 게이트 절연막과 반도체층의 계면 결함이 증가하여, 안정성이 저하될 가능성이 있다.
일본 특허 공개 제2009-164393호 공보 일본 특허 공개 제2007-73701호 공보
고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004)
본 발명은 상기 사정을 감안하여 이루어진 것이며, 그 목적은 산화물 반도체층을 구비한 배선 구조의 스위칭 특성 및 스트레스 내성이 양호하며, 특히 스트레스 인가 전후의 임계값 전압 변화량이 작아 안정성이 우수한 배선 구조를 제공하는 데 있다.
본 발명의 다른 목적은, 상기 배선 구조를 구성하는 제2 산화물 반도체층을 스퍼터링법에 의해 성막하기 위하여 유용한 스퍼터링 타깃을 제공하는 것이다.
상기 과제를 해결할 수 있었던 본 발명에 따른 배선 구조는, 기판 위에 적어도, 게이트 절연막 및 산화물 반도체층을 갖는 배선 구조이며, 상기 산화물 반도체층은 In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Z군 원소)를 포함하여 구성되는 제1 산화물 반도체층, 및 In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 제2 산화물 반도체층을 갖는 적층체인 동시에, 상기 제2 산화물 반도체층은, 상기 제1 산화물 반도체층과 상기 게이트 절연막 사이에 형성되어 있는 것에 요지를 갖는다.
본 발명을 실시하는 데 있어서는, 상기 제2 산화물 반도체층을 구성하는 모든 금속의 합계 함유량에 대한 Y군 원소의 합계 함유량이 0.5 내지 8.0 원자%인 것이 바람직하다. 또한, 상기 제2 산화물 반도체층의 두께가 0.5 내지 10㎚인 것도 바람직한 실시 형태이다.
또한, 본 발명에서는 상기 제2 산화물 반도체층에 함유되는 X군 원소의 종류 및 각 원소 사이의 비율은, 상기 제1 산화물 반도체층에 함유되는 Z군 원소의 종류 및 각 원소 사이의 비율과 같은 것도 본 발명의 바람직한 실시 형태이다.
또한, 본 발명의 실시 형태에 있어서는, 상기 제1 산화물 반도체층의 두께가 10 내지 200㎚인 것도 바람직하다.
또한 게다가, 상기 제2 산화물 반도체층에 함유되는 Y군 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인 것도 바람직하다.
상기 산화물 반도체층의 밀도는 5.8g/㎤ 이상인 것이 바람직하다.
상기 본 발명의 제2 산화물 반도체층의 형성에는, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 스퍼터링 타깃을 적절하게 사용할 수 있다. 이때, Y군 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인 것도 바람직한 실시 형태이다.
본 발명의 배선 구조는, 스위칭 특성 및 스트레스 내성이 우수하고, 특히 스트레스 인가 전후의 임계값 전압 변화가 작기 때문에, TFT 특성 및 스트레스 내성이 우수한 배선 구조를 제공할 수가 있었다.
또한, 본 발명의 스퍼터링 타깃에 의해, 상기 배선 구조를 구성하는 제2 산화물 반도체층을 쉽게 제공할 수가 있었다.
도 1은 본 발명에 사용되는 산화물 반도체층으로서 제1 산화물 반도체층과 제2 산화물 반도체층의 적층체를 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 아몰퍼스상을 나타내는 IGZO의 구성을 도시하는 도면이다.
도 3은 본 발명에 사용되는 산화물 반도체층으로서 제1 산화물 반도체층과 제2 산화물 반도체층의 적층체를 구비한 박막 트랜지스터를 설명하기 위한, 다른 개략 단면도이다.
도 4a는 산화물 반도체층으로서 IGZO를 사용한 제1 비교예에 있어서의, 스트레스 인가 전후의 TFT 특성을 도시하는 도면이다.
도 4b는 산화물 반도체층으로서 제1 산화물 반도체층(IGZO)과 제2 산화물 반도체층(IGZO＋Si)의 적층 구조를 이용한 제1 실시예에 있어서의, 스트레스 인가 전후의 TFT 특성을 도시하는 도면이다.
도 5는 제1 실시예와 제1 비교예에 대해서, 스트레스 인가 시간과 임계값 전압의 변화량(ΔVth)의 관계를 나타내는 도면이다.
도 6은 산화물 반도체층을 구성하는 제2 산화물 반도체층의 막 두께와 이동도(㎠/Vs)의 관계를 나타내는 도면이다.
본 발명자들은, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(이하, Z군 원소라고 하는 경우가 있음)를 포함하는 산화물을 TFT의 활성층(제1 산화물 반도체층)에 사용했을 때의 TFT 특성 및 스트레스 내성을 향상시키기 위해서, 여러 가지 검토를 거듭해 왔다. 그 결과, 제1 산화물 반도체층과 게이트 절연막 사이에, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(이하, X군 원소라고 하는 경우가 있음)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(이하, Y군 원소라고 하는 경우가 있음)를 포함하는 산화물 반도체층(제2 산화물 반도체층)을 개재시키면 소기의 목적이 달성되는 것을 발견하여, 본 발명을 완성하였다.
상세하게는, X군 원소와 Y군 원소를 함유하는 제2 산화물 반도체층을 게이트 절연막과 제1 산화물 반도체층 사이에 구비한 TFT는, 특허 문헌 1에 기재된 Mo이나, Y군 원소 이외의 원소를 사용한 경우에 비해, TFT 특성 및 스트레스 내성이 우수한 것을 알 수 있었다.
본 발명에 사용되는 제1 산화물 반도체층은, 표시 장치에 사용되는 산화물 반도체층이면 특별히 한정되지 않으며, 공지된 것을 사용할 수 있다. 그리고 본 발명에서는, 제1 산화물 반도체층과 게이트 절연막 사이에 제2 산화물 반도체층을 개재시키는 동시에, 제2 산화물 반도체층의 조성을 특정한 부분에 특징이 있다.
우선, 본 발명에 있어서의 제1 산화물 반도체층을 구성하는 모재 성분인 금속(Z군 원소 : In, Ga, Zn, Sn)에 대하여 설명한다.
산화물 반도체 중에서도 In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류를 포함하여 구성되는 아몰퍼스 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비하여 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온으로 성막할 수 있다. 상기 Z군 원소는 단독으로 함유해도 되고, 2종류 이상을 병용해도 된다.
상기 금속(In, Ga, Zn, Sn)에 대해서, 각 금속 사이의 비율은 이들 금속을 함유하는 산화물이 아몰퍼스상을 갖고, 또한 반도체 특성을 나타내는 범위이면 특별히 한정되지 않는다.
구체적으로는 Zn에 대해서, 모든 금속(In, Ga, Zn, Sn)이 차지하는 Zn의 비율은 80 원자% 이하인 것이 바람직하다. Zn의 비율이 80 원자%를 초과하면 산화물 반도체막이 결정화되어, 입계 포획 준위가 발생하므로 캐리어 이동도가 저하되거나, 습식 에칭에 의한 가공이 곤란해지는 등, 트랜지스터 제작에 폐해가 발생한다. 보다 바람직하게는 Zn의 비율이 70 원자% 이하인 것이 좋다. 또한, 상기 금속이 차지하는 Zn의 비율 하한은, 아몰퍼스 구조로 하는 것 등을 고려하면, 20 원자% 이상으로 하는 것이 바람직하고, 30 원자% 이상으로 하는 것이 보다 바람직하다.
Zn 이외의 상기 금속(In, Ga, Sn)은, Zn이 상기 범위 내로 제어되고, 또한 각 금속 원소의 비율(원자%비)이 후기 범위를 만족하도록 적절히 제어하면 된다. 구체적으로는, 모든 금속이 차지하는 In의 바람직한 비율은, 대략 10 원자% 이상 70 원자% 이하이고, 더욱 바람직하게는 25 원자% 이상이다. 또한, 모든 금속이 차지하는 Ga의 바람직한 비율은, 대략 25 원자% 이상 70 원자% 이하, Sn의 바람직한 비율은 50 원자% 이하다.
상기 금속(In, Ga, Zn, Sn)을 함유하는 산화물 반도체로서, 예를 들어 In-Ga-Zn-O, Zn-Sn-O, In-Zn-Sn-O 등을 들 수 있다. 예를 들어 In-Ga-Zn-O에 대해서, 아몰퍼스상을 형성할 수 있는 각 금속의 비율(상세하게는, InO, GaO, ZnO의 각 몰비)은 상술한 비특허 문헌 1에 기재되어 있다. In-Ga-Zn-O에 대해서는 도 2에 기재된 아몰퍼스상의 범위를 대폭으로 벗어나, ZnO이나 In2O3의 비율이 극단적으로 높아져서 결정상이 형성되면, 습식 에칭에 의한 가공이 곤란해지거나, 트랜지스터 특성을 나타내지 않게 되는 등의 문제가 발생한다.
In-Ga-Zn-O의 대표적인 조성으로서, In : Ga : Zn의 비(원자%비)가, 예를 들어 2 : 2 : 1 내지 1 : 1 : 1인 것을 들 수 있다. 이 외에 Zn-Sn-O(Zn : Sn=2 : 1 내지 1 : 1)이나, In-Zn-Sn-O(In : Zn : Sn=1 : 2 : 1) 등을 들 수 있다.
전술한 바와 같이, 본 발명에서는 게이트 절연막과 제1 산화물 반도체층 사이에, TFT 특성 및 스트레스 향상에 유용한 Y군 원소와, X군 원소를 함유하는 제2 산화물 반도체층을 사용한 부분에 최대의 특징이 있다. 제2 산화물 반도체층을 구성하는 X군 원소에 대해서도, 상기 제1 산화물 반도체층과 마찬가지로, 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온으로 성막할 수 있는 것이 바람직하므로, 제2 산화물 반도체층을 구성하는 주요한 원소인 X군 원소는, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소로 한다. 또한 본 발명의 제2 산화물 반도체층을 구성하는 모재 성분인 각 금속 원소 사이(X군 원소 : In, Ga, Zn, Sn)의 비율에 대해서도 상기 제1 산화물 반도체층(Z군 원소)과 동일하게, 이들 금속을 함유하는 산화물이 아몰퍼스상을 갖고, 또한 반도체 특성을 나타내는 범위이면 특별히 한정되지 않으며, 상기 Z군 원소와 마찬가지의 범위 내에서 적절하게 설정할 수 있다.
무엇보다, 본 발명의 산화물 반도체층은 제1 산화물 반도체층과 제2 산화물 반도체층과의 적층체이며, 제1 산화물 반도체층과 제2 산화물 반도체층이 일체적으로 반도체 기능을 가지므로, 제1 산화물 반도체층과 제2 산화물 반도체층에서 캐리어 이동도나 광학 밴드 갭 등이 동등한 것이 신뢰성 확보의 관점에서는 바람직하다. 따라서 제2 산화물 반도체층에 함유되는 X군 원소의 종류 및 각 원소 사이의 비율은, 제1 산화물 반도체층에 함유되는 Z군 원소의 종류 및 각 원소 사이의 비율과 같은 것이 바람직하다.
본 발명에 있어서의 제2 산화물 반도체층은, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 것이다. X군 원소는, 단독으로 첨가해도 되고, 2종류 이상을 병용해도 된다. 또한, Z군 원소는 단독으로 첨가해도 되고, 2종류 이상을 병용해도 된다.
본 발명에서는 제1 산화물 반도체층과 게이트 절연막 사이에 제2 산화물 반도체층을 개재시킴으로써, 이동도나 스트레스 내성 등이 향상된다. 제2 산화물 반도체층을 제1 산화물 반도체층과 게이트 절연막의 계면에 개재시킴으로써, 계면에 있어서의 결함을 저감하여, 구조를 안정화하는 효과가 있다고 추정된다.
즉, 제1 산화물 반도체층을 구성하는 Z군 원소(In, Ga, Zn, Sn)는 산소와의 결합이 약하기 때문에, 제1 산화물 반도체층을 직접 게이트 절연막과 접촉시키는 구조로 한 경우, 게이트 절연막과 제1 산화물 반도체층 계면에 산소 결함에 의한 포획 준위를 형성하기 쉽다. 이러한 포획 준위는 박막 트랜지스터의 이동도를 저하되게 하거나, 안정성을 저하되게 하는 원인이 되고 있다.
따라서 본 발명에서는, 제1 산화물 반도체층과 게이트 절연막의 계면에 안정된 산화물을 형성하는 원소(Y군 원소)를 함유하는 제2 산화물 반도체층을 개재시킴으로써, 게이트 절연막과 제1 산화물 반도체층 계면의 결함 밀도를 저감시키고 있다. 무엇보다, 상기 안정된 산화물을 형성 가능한 원소라도, 반도체층의 벌크 이동도나 캐리어 밀도를 저하되게 하거나, 또는 박막 트랜지스터 특성을 크게 열화되게 하는 원소는 사용할 수 없다. 예를 들어 Mn이나 Cu 등은 1 원자%라도 제2 산화물 반도체층 중에 첨가하면 스위칭 특성을 나타내지 않는 것이 본 발명자들의 실험에 의해 알고 있어, 상기 Y군 원소에 적합하지 않다. 후기하는 실시예에서는, 제2 산화물 반도체층을 구성하는 모든 금속의 합계량에 대하여, Mn을 2.2 원자%, Cu를 2.5 원자% 각각 첨가했을 때의 결과를, 참고를 위해 나타내고 있다.
본 발명에서는 Y군 원소로서, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소를 사용할 수 있다. 이들 원소는, 산화물 생성 자유 에너지가 In, Ga, Sn, Zn보다도 낮고, 게다가 산소와 강하게 결합하여, 안정된 산화물을 형성하는 원소인 동시에, 본 발명에서 바람직하게 규정하는 범위(0.5 내지 8.0 원자%)를 첨가해도 이동도를 거의 저하시키지 않고 안정성의 향상을 도모하는 면에서 유효한 원소이다. 이들 원소는 단독으로 첨가해도 되고, 2종류 이상을 병용해도 된다. 바람직하게는 Al, Si, Hf, Ta 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류이며, 보다 바람직하게는 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류이다.
제2 산화물 반도체층을 구성하는 모든 금속(X군 원소 및 Y군 원소)의 합계 함유량에 대한 Y군 원소의 바람직한 합계 함유량([Y군 원소/(X군 원소＋Y군 원소)])은 캐리어 밀도나 반도체의 안정성 등을 고려하여 결정하면 된다. Y군 원소의 합계 함유량의 비율(단독으로 함유할 때는 단독의 비율이며, 2종류 이상을 함유할 때는 합계의 비율임)의 하한은, Y군 원소의 합계 함유량이 지나치게 적으면, 산소 결손의 발생 억제 효과를 충분히 얻을 수 없으므로, 바람직하게는 0.5 원자% 이상으로 하는 것이 바람직하다. 한편, Y군 원소의 합계 함유량이 지나치게 많으면, 반도체 중의 캐리어 밀도가 저하되기 때문에, 온 전류가 감소되어 버리므로, 바람직하게는 8.0 원자% 이하가 좋고, 보다 바람직하게는 7.5 원자% 이하, 더욱 바람직하게는 5.0 원자% 이하, 가장 바람직하게는 3.0 원자% 이하인 것이 바람직하다.
상기 제2 산화물 반도체층의 바람직한 조성으로서는, 예를 들어 이하의 것을 들 수 있다.
(가) In-Ga-Zn-X군 원소-O(X군 원소로서 바람직한 것은, Si, Hf, Ni임). 여기서, X군 원소를 제외한 금속 원소(In, Ga, Zn)에 있어서의 In, Ga, Zn의 바람직한 비(원자%비)는, 예를 들어 In : Ga : Zn=2 : 2 : 1 내지 1 : 1 : 1이다.
(나) Zn-Sn-X군 원소-O(X군 원소로서 바람직한 것은, Si, Hf, Ni임). 여기서, X군 원소를 제외한 금속 원소(Zn, Sn)에 있어서의 Zn, Sn의 바람직한 비(원자%비)는, 예를 들어 Zn : Sn=2 : 1 내지 1 : 1이다.
(다) In-Zn-Sn-X군 원소-O(X군 원소로서 바람직한 것은, Si, Hf, Ni임). 여기서, X군 원소를 제외한 금속 원소(In, Zn, Sn)에 있어서의 In, Zn, Sn의 바람직한 비(원자%비)는 In : Zn : Sn=1 : 2 : 1이다.
본 발명의 산화물 반도체층을 구성하는 제1 산화물 반도체층의 두께는, 특별히 한정되지 않지만, 제1 산화물 반도체층의 두께가 지나치게 얇으면 기판면 내의 특성(이동도, S값, Vth 등의 TFT 특성)에 편차가 발생할 우려가 있기 때문에, 바람직하게는 10㎚ 이상, 보다 바람직하게는 30㎚ 이상으로 하는 것이 바람직하다. 한편, 제1 산화물 반도체층의 두께가 지나치게 두꺼우면 성막에 시간을 필요로 하여 생산 비용이 증가하는 경우가 있으므로, 바람직하게는 200㎚ 이하, 보다 바람직하게는 80㎚ 이하로 하는 것이 바람직하다.
또한, 제2 산화물 반도체층의 두께도 특별히 한정되지 않지만, 제2 산화물 반도체층의 두께가 지나치게 얇으면 상기 제2 산화물 반도체층을 형성한 효과가 충분히 발휘되지 않는 경우가 있으므로, 바람직하게는 0.5㎚ 이상, 보다 바람직하게는 1㎚ 이상으로 하는 것이 바람직하다. 한편, 제2 산화물 반도체층의 두께가 지나치게 두꺼우면 이동도가 저하될 우려가 있으므로, 바람직하게는 10㎚ 이하, 보다 바람직하게는 5㎚ 이하로 하는 것이 바람직하다.
이상, 본 발명에 사용되는 산화물 반도체층에 대하여 설명하였다.
상기 제1 산화물 반도체층과 제2 산화물 반도체층은, 스퍼터링법에 의해 스퍼터링 타깃(이하 「타깃」이라고 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 쉽게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.
스퍼터링법에 사용되는 타깃으로서, 상술한 원소를 함유하여, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 제1 산화물 반도체층을 성막하는 타깃으로서, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소를 함유하는 산화물 타깃을 사용한다.
또한, 제2 산화물 반도체층을 성막하는 타깃으로서, In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 Y군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 산화물 타깃을 사용할 수 있다. 특히 Y군의 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인 것이 바람직하다.
제1 산화물 반도체층과 제2 산화물 반도체층은 스퍼터링 성막할 경우, 진공 상태를 유지한 채 연속적으로 성막하는 것이 바람직하다. 제1 산화물 반도체층과 제2 산화물 반도체층을 성막할 때에 대기 중에 폭로하면, 공기 중의 수분이나 유기 성분이 박막 표면에 부착되어, 오염(품질 불량)의 원인이 되기 때문이다.
또한, 제2 산화물 반도체층은 제1 산화물 반도체층의 형성에 사용한 스퍼터링 타깃을 이용할 수 있다. 즉, 제1 산화물 반도체층의 형성에 사용한 스퍼터링 타깃과 Y군 원소의 스퍼터링 타깃을 동시 스퍼터(예를 들어, 칩 온에 의한 코스퍼터링)하여, 제2 산화물 반도체층을 형성해도 된다. 이렇게 제1 산화물 반도체층에 사용한 스퍼터링 타깃을 이용함으로써, 제2 산화물 반도체층에 함유되는 X군 원소의 종류 및 각 원소 사이의 비율을, 제1 산화물 반도체층에 함유되는 Z군 원소의 종류 및 각 원소 사이의 비율과 동일하게 할 수 있다.
상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 기판 온도를 실온으로 하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다. 산소 첨가량은, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라서 적절하게 제어하면 되지만, 대략 반도체의 캐리어 농도가 1015 내지 1016㎝-3이 되게 산소량을 첨가하는 것이 바람직하다.
또한, 상기 산화물을 TFT의 반도체층으로 했을 때의, 산화물 반도체층의 바람직한 밀도는 5.8g/㎤ 이상이지만(후술함), 이러한 산화물을 성막하기 위해서는, 스퍼터링 성막 시의 가스압, 스퍼터링 타깃에 대한 투입 파워, T-S간 거리(스퍼터링 타깃과 기판의 거리), 기판 온도 등을 적절하게 제어하는 것이 바람직하다. 예를 들어 성막 시의 가스압을 낮게 하면 스퍼터 원자끼리의 산란이 없어져 치밀한(고밀도) 막을 성막할 수 있다고 생각되므로, 성막 시의 모든 가스압은 스퍼터의 방전이 안정될 정도로 낮을수록 좋고, 대략 0.5 내지 5mTorr의 범위 내로 제어하는 것이 바람직하고, 1 내지 3mTorr의 범위 내인 것이 보다 바람직하다. 또한, 투입 파워는 높을수록 좋고, 대략 DC 또는 RF로 2.0W/㎠ 이상으로 설정하는 것이 권장된다. 성막 시의 기판 온도도 높을수록 좋고, 대략 실온 내지 200℃의 범위 내로 제어하는 것이 권장된다.
본 발명의 배선 구조는, 상기 산화물 반도체층(제1 산화물 반도체층과 제2 산화물 반도체층의 적층 구조)을 구비하고 있으면 되고, 게이트 절연막을 포함하여 다른 구성에 대해서는 특별히 한정되지 않는다. 예를 들어 본 발명의 배선 구조는 TFT에 적절하게 사용할 수 있다. TFT는 기판 위에, 게이트 전극, 게이트 절연막, 상기 산화물 반도체층, 소스 전극, 드레인 전극을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이면 특별히 한정되지 않는다.
여기서, 상기 산화물 반도체층(적층 구조)의 밀도는 5.8g/㎤ 이상인 것이 바람직하다. 산화물 반도체층의 밀도가 높아지면 막 중의 결함이 감소하여 막질이 향상되고, 또한 원자간 거리가 작아지므로, TFT 소자의 전계 효과 이동도가 크게 증가하고, 전기 전도성도 높아져, 광 조사에 대한 스트레스에 대한 안정성이 향상된다. 상기 산화물 반도체층의 밀도는 높을수록 좋고, 보다 바람직하게는 5.9g/㎤ 이상이며, 더욱 바람직하게는 6.0g/㎤ 이상이다. 또한, 산화물 반도체층의 밀도는, 후기하는 실시예에 기재된 방법에 의해 측정한 것이다.
또한, 상기 밀도는 산화물 반도체층 전체의 밀도(즉, 제1 산화물 반도체층과 제2 산화물 반도체층의 적층 구조의 밀도)를 의미하고 있지만, 해당 산화물 반도체층의 성막에 있어서는, 제1 및 제2 산화물 반도체층의 밀도는 반드시 동일 정도로 할 필요는 없으며, 예를 들어 제1 산화물 반도체층의 밀도보다도, 게이트 절연막에 접한 제2 산화물 반도체층의 밀도를 높여도 된다. 이에 의해, 게이트 절연막과 산화물 반도체층의 계면에 있어서의 결함 준위 밀도가 저감되므로, 특히 광 스트레스에 대한 안정성이 한층 향상된다. 물론, 제1 및 제2 산화물 반도체층의 밀도를 동일 정도로 높게 해도 되고, 대부분의 전자를 수송하는 제1 산화물 반도체층의 밀도를 높게 함으로써, 특히 전계 효과 이동도가 한층 향상된다.
이하, 도 3을 참조하면서, 상기 TFT의 제조 방법의 실시 형태를 설명한다. 도 3 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이에 한정되는 취지는 아니다. 예를 들어 도 3에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만 이에 한정되지 않으며, 산화물 반도체층 위에 게이트 절연막과 게이트 전극을 차례로 구비하는 톱 게이트형의 TFT라도 된다. 톱 게이트형 TFT에 있어서도, 제1 산화물 반도체층과 게이트 절연막 사이에 제2 산화물 반도체층을 개재시키면 된다.
도 3에 도시한 바와 같이, 기판(1) 위에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4'), 제1 산화물 반도체층(4)이 형성되어 있다. 제1 산화물 반도체층(4) 위에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 위에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않으며 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않으며, 범용되는 것을 사용할 수 있다. 예를 들어 게이트 전극(2)으로서, 전기 저항률이 낮은 Al이나 Cu의 금속, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 대표적으로 예시된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
계속해서 산화물 반도체층[제2 산화물 반도체층(4')과 제1 산화물 반도체층(4)]을 형성한다. 제2 산화물 반도체층(4')은, 제2 산화물 반도체층을 구성하는 X군 원소와 Y군 원소와 동일 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있고, 또는 X군 원소의 타깃 위에 Y군 원소의 칩을 적재한 코스퍼터법에 의해 성막해도 된다.
마찬가지로 제1 산화물 반도체층(4)도 동일 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 제2 산화물 반도체층(4')과 제1 산화물 반도체층(4)을 차례로, 진공 일환으로 연속 성막하는 것이 바람직하다.
제1 산화물 반도체층(4)을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 제1 산화물 반도체층(4)의 막질 개선을 위하여 열 처리(프리 어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상하게 된다. 프리 어닐 조건으로서는, 예를 들어 온도 : 약 250 내지 400℃, 시간 : 약 10분 내지 1시간 등을 들 수 있다.
프리 어닐 후, 에치 스토퍼층(9)을 형성해도 된다. 에치 스토퍼층(9)은 일반적으로 SiO2 등의 절연막이 사용된다. 에치 스토퍼층(9)을 형성하지 않고, 소스·드레인 전극(5)을 형성해도 되지만, 소스·드레인 전극에 에칭을 실시할 때에 산화물 반도체층이 데미지를 받아서 트랜지스터 특성이 저하될 우려가 있으므로, 이러한 경우에는 에치 스토퍼층(9)을 형성하는 것이 바람직하다.
무엇보다, 제조 방법에 따라서는 에칭 시에 에치 스토퍼층을 형성하지 않아도 산화물 반도체층에 데미지를 주지 않는 경우도 있으므로, 필요에 따라서 에치 스토퍼층을 형성하면 된다. 예를 들어, 리프트 오프법에 의해 소스·드레인 전극을 가공할 경우에는 반도체층에 대한 데미지가 없으므로 에치 스토퍼층은 필요 없다.
소스·드레인 전극(5)의 종류는 특별히 한정되지 않으며, 범용되는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로 Al이나 Cu 등의 금속 또는 합금을 사용해도 좋고, 후기하는 실시예와 같이 순(純)Ti을 사용해도 된다. 전극의 형성은 스퍼터링법이 널리 사용된다.
그 후, 소스·드레인 전극(5) 위에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. CVD법에 의한 보호막(6)은 SiO2이나 SiN, SiON 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다. 반도체층의 표면은, CVD에 의한 플라즈마 데미지에 의해 쉽게 도통화되어 버리므로(아마도 제1 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라 추정됨), 후술하는 실시예에서는, 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행하였다. N2O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용하였다.
J. Park 등, Appl. Phys. Lett., 1993, 053505(2008)
이어서, 통상법을 기초로 하여, 콘택트 홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않으며, 통상 이용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 상술한 소스·드레인 전극에서 예시한 것을 사용할 수 있다.
실시예
이하, 실시예를 들어서 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전·후술하는 취지에 적합할 수 있는 범위에서 변경을 더하여 실시하는 것도 가능하고, 이들은 모두 본 발명의 기술적 범위에 포함된다.
(실험 1)
상술한 방법을 기초로 하여, 도 1에 도시한 박막 트랜지스터(TFT)를 제작하고, 보호막(절연막)(6) 형성 후의 TFT 특성을 평가했다[본 실험에서는 에치 스토퍼층(9)은 형성하고 있지 않음].
우선, 유리 기판(1)(코닝사 제조 이글 2000, 직경 100㎜×두께 0.7㎜) 위에, 게이트 전극(2)으로서 Ti 박막을 100㎚ 및 게이트 절연막(3)으로서 SiO2(200㎚)를 차례로 성막하였다. 게이트 전극(2)은 순Ti의 스퍼터링 타깃을 사용하여, DC 스퍼터링법에 의해, 성막 온도 : 실온, 성막 파워 : 300W, 캐리어 가스 : Ar, 가스압 : 2mTorr으로 성막하였다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하여, 캐리어 가스 : SiH4와 N2O의 혼합 가스, 성막 파워 : 100W, 성막 온도 : 300℃로 성막하였다.
이어서, 후기하는 다양한 조성 및 구조의 산화물 반도체층을, 산화물 반도체층의 조성에 따른 조성을 갖는 스퍼터링 타깃을 사용하여 하기 조건의 스퍼터링법에 의해 성막하였다. 산화물 반도체층으로서는, 제1 산화물 반도체층(4)과 제2 산화물 반도체층(4')을 포함하여 이루어지는 본 발명의 반도체층을 제작하였다(제1 실시예). 또한 비교예로서 종래의 산화물 반도체층(4)(IGZO)을 성막한 것(제1 비교예)을 제작했다[제2 산화물 반도체층(4')은 형성하고 있지 않음].
기판 온도 : 실온
가스압 : 5mTorr
산소 분압 : 100×O2/(Ar＋O2)=2%
제1 실시예의 산화물 반도체층은 제1 산화물 반도체층(4)으로서 IGZO와, 제2 산화물 반도체층(4')으로서 Y군 원소를 함유하는 IGZO를 포함하여 이루어지는 적층체이다. 우선, 게이트 절연막(3) 위에 제2 산화물 반도체층(4')을 성막하였다. 구체적으로는 X군 원소인 IGZO(원자비 In : Ga : Zn=2 : 2 : 1)의 스퍼터링 타깃 위에 Y군 원소로서 Si 칩을 장착한 타깃을 사용하여 Co-Sputter법을 이용하여, 게이트 절연막(3) 위에 성막했다[막 두께 : 5㎚, Si 함유량은 산소를 제외한 제2 산화물 반도체층(4')을 구성하는 모든 금속(In, Ga, Zn, Si)의 합계 함유량에 대하여 3 원자%]. 또한 그 위에 제1 산화물 반도체층(4)으로서 IGZO(원자비 In : Ga : Zn=2 : 2 : 1)의 스퍼터링 타깃을 사용하여 DC 스퍼터링법을 이용하여 성막(막 두께 50㎚)하였다.
이때, 제2 산화물 반도체층(4')의 성막으로부터 제1 산화물 반도체층(4)의 성막은 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다.
이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 상세하게는, 최표면으로부터 5㎚ 정도 깊이까지의 범위를 Ar 이온에 의해 스퍼터링한 후, 하기 조건에 의해 분석을 행했다(또한, XPS법에 의해 측정하는 반도체층은 Si 기판 위에 제1 및 제2 반도체층과 동일한 조성의 박막을 각각 50㎚ 성막한 시료를 사용하였음).
X선원 : Al Kα
X선 출력 : 350W
광 전자 취출각 : 20°
상기와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에천트액으로서는, 간또우가가꾸 제조 「ITO-07N」을 사용하였다. 본 실시예에서는, 실험을 행한 모든 반도체층에 대해서, 습식 에칭에 의한 잔사는 없어, 적절하게 에칭 가능한 것을 확인하고 있다.
반도체층을 패터닝한 후, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐은, 대기 분위기에서 350℃로 1시간 행하였다.
이어서, 순Ti을 사용하고, 리프트 오프법에 의해 소스·드레인 전극(5)을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Ti 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스·드레인 전극용 Ti 박막의 성막 방법은, 상술한 게이트 전극(2)의 경우와 같다. 계속해서, 아세톤액 중에서 초음파 세정기를 통해 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다.
이와 같이 하여 소스·드레인 전극(5)을 형성한 후, 그 위에 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 200㎚)와 SiN(막 두께 200㎚)의 적층막(합계 막 두께 400㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 삼코 제조 「PD-220NL」을 사용하여, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2막 및 SiN막을 차례로 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어떠한 경우도 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다. 이어서, DC 스퍼터링법을 이용하여, 캐리어 가스 : 아르곤 및 산소 가스의 혼합 가스, 성막 파워 : 200W, 가스압 : 5mTorr에 의해 투명 도전막(8)으로서 ITO막(막 두께 80㎚)을 성막하고, 도 1의 TFT를 제작하여, 후기하는 시험을 행하였다.
(제1 비교예)
상기 산화물 반도체층으로서 아몰퍼스 IGZO의 산화물 반도체층(4)(원자비In : Ga : Zn=2 : 2 : 1, 막 두께 50㎚ : 단층)을 스퍼터링법에 의해 성막하고(제2 산화물 반도체층(4')은 성막하고 있지 않음), 상기 제법을 따라서 TFT를 제작하여, 제1 비교예로 하였다.
이와 같이 하여 얻어진 각 TFT에 대해서, 이하와 같이 하여 (1) 트랜지스터 특성(드레인 전류- 게이트 전압 특성, Id-Vg 특성), (2) 임계값 전압, (3) S값 및 (4) 전계 효과 이동도를 측정하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성의 측정은 National Instruments사 제조 「4156C」의 반도체 파라미터 애널라이저를 사용하였다. 상세한 측정 조건은 이하와 같다.
소스 전압 : 0V
드레인 전압 : 10V
게이트 전압 : -30 내지 30V(측정 간격 : 0.25V)
(2) 임계값 전압(Vth)
임계값 전압이란, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 드레인 전류가 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 임계값 전압이라 정의하고, 각 TFT마다 임계값 전압을 측정하였다.
(3) S값
S값은, 드레인 전류를 1자리수 증가시키는데 필요한 게이트 전압의 최소값이며, 낮을수록 양호한 특성인 것을 나타낸다. 구체적으로는, S값이 0.60V/decade 이하인 경우를 합격이라 평가하였다.
(4) 전계 효과 이동도(μ)
전계 효과 이동도(μ)는, TFT 특성으로부터 Vg>Vd-Vth인 선형 영역에서 도출하였다. 선형 영역에서는 Vg, Vd를 각각 게이트 전압, 드레인 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 하였다. μFE는 이하의 식으로부터 도출된다. 본 실시예에서는, 선형 영역을 만족하는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도(μ)를 도출하였다. 후술하는 스트레스 시험 실시 후의 전계 효과 이동도를 표에 기재하였다.
Figure pct00001
(스트레스 내성의 평가)
본 실시예에서는, 게이트 전극(2)에 마이너스 바이어스를 가하면서 광을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다.
·게이트 전압 : -20V
·기판 온도 : 60℃
·스트레스 인가 시간 : 1시간
·광 강도 : 0.1μW/㎠
·피크 파장 : 400㎚
제작한 TFT 소자에 대해서, 스트레스 시험을 실시하였다.
도 4a와 도 4b에 트랜지스터 특성을 나타낸다. 도 4a에 제1 비교예의 TFT의 트랜지스터 특성을 나타내지만, 게이트 전압을 -30V로부터 30V로 증가시키면, 0V 부근에서 드레인 전류가 증가하기 시작하여, 스위칭 특성을 나타내고 있는 것을 알 수 있다. 트랜지스터 특성으로부터 측정한 파라미터는, 임계값 전압(Vth)이 1V, S값이 0.43V/decade, 이동도(μ)가 11㎠/Vs 정도이며, 박막 트랜지스터로서 양호한 특성을 나타내고 있다.
도 4b에 제1 실시예의 TFT의 트랜지스터 특성을 나타내지만, 비교예와 마찬가지로 0V 부근에서 드레인 전류가 증가하기 시작하여, 스위칭 특성을 나타내고 있는 것을 알 수 있다. 또한, 트랜지스터 특성으로부터 도출한 파라미터는, 임계값 전압(Vth)이 -1V, S값이 0.35V/decade, 이동도(μ)가 14.3㎠/Vs이다.
도 4a와 도 4b의 트랜지스터 특성으로부터, 다음의 것을 알 수 있다. 산화물 반도체층으로서 본 발명의 제1 산화물 반도체층(4)과 제2 산화물 반도체층(4')의 적층체를 설치한 경우(제1 실시예), 트랜지스터 특성의 상승이 급준해져 S값이 향상(저하)된다. 또한, 온 전류(Vg=30V일 때의 드레인 전류)에 대해서, 제2 산화물 반도체층이 없는 경우에는 5.0×10-4A인 것에 반해, 제2 산화물 반도체층을 설치한 경우에는 1.0×10-3A까지 증가하고 있으므로, 제2 산화물 반도체층을 설치하면 이동도[전계 효과 이동도(μ)]도 상승하여 특성이 향상되는 것이 확인되었다. IGZO[제1 산화물 반도체층(4)]와 게이트 절연막(3)의 계면에, 반도체 중에서 불안정한 산소와 안정되게 결합하는 Si와 같은 원소(Y군 원소)를 함유하는 제2 산화물 반도체층(4')을 설치함으로써, 계면의 결함 준위가 저감되고, 이동도가 증가하고, S값이 저하된 것이라 추정된다.
다음으로 상기 제1 실시예와 제1 비교예의 TFT 소자를 사용하여, 광 조사와 마이너스 바이어스를 인가하는 스트레스 시험을 실시한 결과를 나타낸다.
도 5는 TFT의 임계값 전압의 변화량 ΔVth와 스트레스 인가 시간의 관계를 나타내고 있다. 제1 비교예를 보면, 스트레스 인가 시간과 함께 임계값 전압(Vth)이 마이너스측으로 시프트하고 있어, 1시간에서의 임계값 전압 변화량(ΔVth)은 -6.2V이다. 이것은 광 조사에 의해 생성한 정공(正孔)이 바이어스 인가에 의해 게이트 절연막과 반도체 계면에 축적되었으므로, 임계값 전압이 시프트한 것이라 생각된다.
한편, 제1 실시예에서는, TFT의 임계값 전압 변화량(ΔVth)은 제1 비교예와 비교하면 Vth의 변화는 작고, 1시간에서 ΔVth는 1.5V이다.
이들의 결과로부터, 제1 실시예와 같이 본 발명에서 규정하는 산화물 반도체층의 구성[제1 산화물 반도체층과 제2 산화물 반도체층(게이트 절연막과 제1 산화물 반도체층 사이에 형성)]을 채용하면, 광과 마이너스 바이어스의 스트레스 인가에 의한 TFT 특성의 변동을 억제하는 효과가 있는 것이 확인되었다. 이것은 Si(Y군 원소)를 첨가한 제2 산화물 반도체층을 게이트 절연막 계면에 개재시킴으로써, 게이트 절연막과 산화물 반도체의 계면 결합을 안정시켜, 결함이 형성되기 어려운 상태가 되어 있는 것이라 추측된다.
(실험 2)
본 발명의 산화물 반도체층[제1 산화물 반도체층(IGZO)과 제2 산화물 반도체층(IGZO＋Y군 원소)에 의한 적층체]에 있어서의 제2 산화물 반도체층을 구성하는 Y군 원소의 종류를 변경하여 상기 실험 1과 마찬가지로 하여 다양한 TFT를 제작하였다. 또한, 제1 산화물 반도체층과 제2 산화물 반도체층의 IGZO(Z군 원소 및 X군 원소)의 조성은 In : Ga : Zn=2 : 2 : 1로 하였다. 또한, 제1 산화물 반도체층의 막 두께를 50㎚, 제2 산화물 반도체층의 막 두께를 5㎚로 하고, DC 스퍼터링법을 이용하여 연속적으로 성막하였다. 표 1에 TFT 특성의 측정과 스트레스 시험을 행한 결과를 나타낸다.
표 1에서는, 상기 제1 비교예(종래의 IGZO 단층, 표 1의 No.1)의 스트레스 시험에 의한 임계값 전압 변화량 ΔVth=-6.2V(1시간)를 기준으로 하여, 시험 결과의 ΔVth의 절대값이 이것보다 작은(6.2V 미만) 것을 합격, 이것과 동등하거나 큰 경우(6.2V 이상)를 불합격이라 평가하였다. 또한, 이동도[전계 효과 이동도(μ)]에 대해서는, 이동도가 제1 비교예의 80% 이상(8.8㎠/Vs 이상)의 경우를 합격, 이것보다 낮은 경우(<8.8㎠/Vs)를 불합격이라 평가했다[표 중, 이동도(㎠/Vs)라 기재]. 또한, S값에 대해서는, 0.60V/decade 이하인 경우를 합격, 이것보다 큰 경우(>0.60V/decade)를 불합격이라 평가하였다. 표 1의 최우측란에는 「판정(종합 판정)」의 란을 마련하고, 상기 결과가 전부 합격인 것을 「○」라고 판정하고, 어느 하나라도 불합격인 것을 「×」라고 판정하였다.
Figure pct00002
표 1에서, 이하와 같이 고찰할 수 있다.
우선, No.2 내지 4는, Y군 원소로서 Si를, 본 발명의 바람직한 범위로 함유하는 예이며, 모든 특성이 양호했다(판정의 란=○). 이에 반해, Si량이 본 발명의 바람직한 상한을 초과하는 No.5는, 이동도가 저하되고, S값이 증가하였다.
마찬가지로, No.6 내지 8은, Y군 원소로서 Hf를, 본 발명의 바람직한 범위로 함유하는 예이며, 모든 특성이 양호했다(판정의 란=○). 이에 반해, Hf량이 본 발명의 바람직한 상한을 초과하는 No.9는, 이동도가 저하되고, S값이 증가하였다.
마찬가지로, No.10 내지 12는, Y군 원소로서 Ni을, 본 발명의 바람직한 범위로 함유하는 예이며, 모든 특성이 양호했다(판정의 란=○). 이에 반해, Ni량이 본 발명의 바람직한 상한을 초과하는 No.13은, 이동도가 저하되고, S값이 증가하였다.
또한, No.14 내지 18은, 각각, Y군 원소로서 Al, Ti, Ta, Ge, W를, 본 발명의 바람직한 범위로 함유하는 예이며, 모든 특성이 양호했다(판정의 란=○).
상기 실험 결과로부터, Si 이외의 Y군 원소를 사용했을 때라도, 해당 Y군 원소를 본 발명의 바람직한 범위로 함유하는 경우에는, 원하는 특성을 전부 겸비한 TFT가 얻어지는 것이 실증되었다.
한편, No.19 및 20은, 모두, 본 발명에서 규정하는 Y군 원소 이외의 원소를 사용한 예이다. No.19(Mn 첨가예) 및 No.20(Cu 첨가예)에서는, 스위칭 특성을 나타내지 않았으므로, 이동도, S값 및 VthV 변화량은 측정하고 있지 않다(각 특성의 란은 「-」라고 기재).
(실험 3)
다음으로 이동도(㎠/Vs)와 제2 산화물 반도체층의 막 두께와의 관계를 조사하기 위해, 제1 산화물 반도체층(IGZO : 50㎚)과 제2 산화물 반도체층[IGZO(X군 원소)와 2.4 원자% Si(Y군 원소)]을 포함하여 이루어지는 반도체층을 상기 실험 1과 마찬가지로 하여 제작하고, TFT 특성을 조사하였다. 이때, 제2 산화물 반도체층의 막 두께는 0.5 내지 10㎚ 사이에서 변경되었다.
도 6에 도시한 바와 같이, 제2 산화물 반도체층의 막 두께가 얇을수록, 이동도는 높아져 있는 것을 알 수 있다. 이 결과로부터 제2 산화물 반도체층의 막 두께는 10㎚이면 충분하며, 또한 Y군 원소 첨가에 의한 결함 밀도 저감 효과는 막 두께에 의해서도, 어느 정도 영향을 받는 것을 알 수 있었다.
또한, Si를 첨가한 산화물은, 습식 에칭 가공도 양호하게 행해졌으므로, 아몰퍼스 구조라고 추정된다.
이상의 실험 1 내지 3의 결과를 종합적으로 감안하면, Y군 원소를 적당량 첨가하고, 또한 Y군 원소와 X군 원소의 비를 바람직한 범위로 제어함으로써, 보호막 성막 후도 높은 이동도가 얻어지고, 기판 면내 편차가 적은 양호한 TFT가 얻어지는 것이 실증되었다.
(실험 4)
여기에서는, 기초 실험으로서, 스퍼터링 성막 시의 가스압이, 산화물 반도체층을 구성하는 제1 또는 제2 산화물 반도체층(단층)의 밀도에 미치는 영향을 조사하였다. 본 실험은, 본 발명에 대응하는 적층 구조(제1 산화물 반도체층 및 제2 산화물 반도체층)의 산화물 반도체층은 성막하고 있지 않다.
상세하게는, 표 2에 기재된 다양한 조성의 산화물을 사용하여, 스퍼터링 성막 시의 가스압을 1mTorr, 3mTorr 또는 5mTorr로 제어하여 얻어진 산화물막(막 두께 100㎚)의 밀도를, 이하의 방법으로 측정하였다. 표 2 중의 조성비는 원자비이며, No.1 내지 3은 제1 산화물 반도체층, No.4 및 5는 제2 산화물 반도체층에 대응한다. No.4 및 5에 있어서 「5.0at%Si」란, 산소를 제외한 제2 산화물 반도체층을 구성하는 모든 금속(In, Ga, Zn, Si)의 합계 함유량에 대하여 5 원자%인 것을 의미한다.
(산화물막의 밀도 측정)
산화물막의 밀도는, XRR(X선 반사율법)을 사용하여 측정하였다. 상세한 측정 조건은 이하와 같다.
·분석 장치 : 가부시키가이샤 리가크 제조 수평형 X선 회절 장치 SmartLab
·타깃 : Cu(선원 : Kα선)
·타깃 출력 : 45kV-200mA
·막 밀도 측정용 시료의 제작
유리 기판 위에 각 조성의 산화물을 하기 스퍼터링 조건으로 성막한(막 두께 100㎚) 후, 상술한 실험 1의 TFT 제조 과정에 있어서의 프리 어닐 처리를 모의하여, 해당 프리 어닐 처리와 같은 열 처리를 한 것을 사용
스퍼터 가스압 : 1mTorr, 3mTorr 또는 5mTorr
산소 분압 : 100×O2/(Ar＋O2)=2%
성막 파워 밀도 : DC 2.55W/㎠
열 처리 : 대기 분위기에서 350℃로 1시간
이들 결과를 표 2에 병기한다.
Figure pct00003
표 2에서, 산화물막의 조성에 관계없이, 성막 시의 가스압을 5mTorr에서 1mTorr로 낮게 하면, 산화물막의 밀도가 증가하는 것을 알 수 있다. 이것은, 스퍼터링 성막 시의 가스압을 저하시킴으로써, 스퍼터된 원자(분자)의 산란이 억제되어, 결함이 적은 고밀도의 막이 얻어졌기 때문이라 추측된다. 성막 시의 가스압이 낮을수록, 산란 횟수는 감소되지만, 반대로 가스압이 지나치게 낮으면 스퍼터링 시의 방전이 불안정해지므로, 실제로는 이들의 밸런스를 고려하면서 성막 시의 가스압을 적절하게 조정하는 것이 바람직하다.
또한, 상기 실험에서는 제2층의 바람직한 막 두께의 상한(10㎚)을 초과하여 실험을 행했지만, 막 밀도의 측정은, 원리적으로 막 두께에 영향을 받지 않으므로, 상기와 마찬가지의 실험 결과는, 제2층의 막 두께를 본 발명의 바람직한 범위로 제어한 경우에 있어서도 얻어진다고 생각된다.
(실험 5)
상기 실험 4의 결과를 근거로 하여, 여기에서는 스퍼터링 성막 시의 가스압이, 산화물 반도체층(제1 산화물 반도체층과 제2 산화물 반도체층의 적층 구조)의 밀도에 미치는 영향을 조사하였다. 본 실험에 사용한 산화물 반도체층의 상세한 조성은 표 3의 No.1 내지 3에 나타낸 바와 같이, 조성은 전부 동일하다. 제1 산화물 반도체층과 제2 산화물 반도체층의 IGZO(Z군 원소 및 X군 원소)의 조성은 In : Ga : Zn=2 : 2 : 1로 하였다.
상세하게는, 전술한 실험 1에 있어서, 표 3에 나타내는 No.1 내지 3의 산화물 반도체층(제1 산화물 반도체층 및 제2 산화물 반도체층)을 스퍼터링법으로 성막 할 때의 가스압을, 각각 표 3에 기재한 바와 같이 변화시킨 것 이외는 상기 실험 1과 마찬가지로 하여 도 1의 TFT를 제작하였다. 이와 같이 하여 얻어진 TFT에 대해서, 상기 실험 4와 마찬가지로 하여 각 산화물 반도체층의 밀도를 측정하는 동시에, 상기 실험 1과 마찬가지로 하여, 스트레스 시험 전의 전계 효과 이동도 및 S값, 및 스트레스 시험(광 조사＋마이너스 바이어스를 인가) 전후의 임계값 전압의 변화량(Vth 변화량)을 측정하였다.
이들 결과를 표 3에 병기한다.
Figure pct00004
표 3으로부터, 스퍼터 성막 시의 가스압을 5mTorr에서 1mTorr로 저하시키면, TFT의 전계 효과 이동도가 향상되고, S값도 저하되고, 임계값 전압의 변화량(Vth변화량)도 작아지는 등, 양호한 결과가 얻어졌다. 이것은, 산화물 반도체층의 밀도를 높게 함으로써, 해당 반도체층 중의 결함이 감소되어, 막질이 향상되었기 때문이라 생각된다.
상세하게는, No.2와 같이 제2 산화물 반도체층의 성막 시에 있어서의 가스압만을 낮게 한 경우와, No.3과 같이 제1 및 제2 산화물 반도체층의 성막 시에 있어서의 가스압을 양쪽 모두 낮게 한 경우를 비교하면, No.2보다도 No.3 쪽이 이동도는 한층 향상되고, S값은 한층 저하되고, Vth 변화량은 한층 작아지는 등, 보다 우수한 특성이 얻어졌다. 따라서, 보다 우수한 특성을 확보하기 위해서는, 제1 및 제2 산화물 반도체층의 밀도를 양쪽 모두 고밀도화하는 것이 가장 효과적이라고 생각된다.
상기와 마찬가지의 결과(산화물 반도체층의 고밀도화에 의한 TFT 특성의 향상)는 표 3에 나타내는 조성의 산화물 반도체층에 한정되지 않으며, 본 발명의 요건을 만족하는 다른 산화물 반도체층을 사용했을 때도 마찬가지로 발휘되는 것이라 추측된다.
(실험 6)
상기에서는, 산화물 반도체층을 구성하는 X군 원소 및 Z군 원소로서, In : Ga : Zn의 원자비가 2 : 2 : 1인 IGZO를 베이스로서 사용하여 실험을 행했지만, 본 발명은 이에 한정되지 않으며, 예를 들어 In : Ga : Zn의 원자비가 약 1 : 1 : 1인 것을 사용한 경우에도, 본 발명의 요건을 만족하는 것은 양호한 특성이 얻어지는 것을 조사하였다.
구체적으로는, 표 4에 기재된 No.2 내지 4의 적층체가 얻어지도록, In : Ga : Zn(원자비)≒1 : 1 : 1의 스퍼터링 타깃 위에, Y군 원소로서 Si칩, Hf칩, Ni칩을 장착한 타깃을 사용하여 제2 산화물 반도체층을 성막하고, 또한 In : Ga : Zn(원자비)≒1 : 1 : 1의 스퍼터링 타깃을 사용하여 제1 산화물 반도체층을 성막한 것 이외는, 상술한 실험 1과 마찬가지로 하여 TFT를 제작하였다. 또한, 비교를 위하여, 제2 산화물 반도체층을 갖지 않는 것(No.1)을 제작하였다. 이들의 TFT에 대해서, 상술한 실험 2와 마찬가지로 하여 다양한 특성을 측정하였다.
이들 결과를 표 4에 기재한다.
표 4에서는, No.1의 비교예(종래의 IGZO 단층)의 스트레스 시험에 의한 임계값 전압 변화량 ΔVth=-5.8V(1시간)을 기준으로 하여, 시험 결과의 ΔVth의 절대값이 이것보다 작은(5.8V 미만) 것을 합격, 이것과 동등하거나 큰 경우(5.8V 이상)를 불합격이라 평가하였다. 또한, 이동도[전계 효과 이동도(μ)]에 대해서는, 이동도가 상기 비교예의 80% 이상(10.8㎠/Vs 이상)인 경우를 합격, 이것보다 낮은 경우(<10.8㎠/Vs)를 불합격이라 평가하였다. 또한, S값에 대해서는, 0.60V/decade 이하인 경우를 합격, 이것보다 큰 경우(>0.60V/decade)를 불합격이라 평가하였다. 표 4의 최우측란에는 「판정(종합 판정)」의 란을 마련하고, 상기 결과가 전부 합격인 것을 「○」라고 판정하고, 어느 하나라도 불합격인 것을 「×」라고 판정하였다.
Figure pct00005
표 4로부터, 제2 산화물 반도체층에 있어서, Y군 원소로서 Si, Hf, Ni을 각각, 본 발명의 바람직한 범위로 함유하는 No.2 내지 4는, 모든 특성이 양호했다(판정의 란=○).
상기 결과로부터, 본 발명에 따르면, 산화물 반도체층을 구성하는 IGZO의 조성에 관계없이, 양호한 특성이 얻어지는 것이 확인되었다.
또한, 상기 실험에서는, 산화물 반도체층으로서 IGZO를 기초로 하여 실험을 행했지만, 본 발명은 이에 한정되지 않으며, 산화물 반도체층을 구성하는 X군 원소 및 Z군 원소가, 본 발명에서 규정하는 것이면 된다. 예를 들어, X군 원소 및 Z군 원소로서 Zn 및 Sn을 함유하는 Zn-Sn-O의 산화물이나, X군 원소 및 Z군 원소로서 In, Zn 및 Sn을 함유하는 In-Zn-Sn-O의 산화물 등을 기초로 하여 사용해도 되고, 본 발명의 요건을 만족하는 것은, 해당 산화물의 조성에 관계없이, 양호한 특성이 얻어지는 것을 실험에 의해 확인하고 있다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층(제1 산화물 반도체층)
4' : 산화물 반도체층(제2 산화물 반도체층)
5 : 소스·드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 투명 도전막
9 : 에치 스토퍼층

Claims (14)

  1. 기판 위에 적어도, 게이트 절연막 및 산화물 반도체층을 갖는 배선 구조이며,
    상기 산화물 반도체층은,
    In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Z군 원소)를 포함하여 구성되는 제1 산화물 반도체층과,
    In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와, Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 제2 산화물 반도체층을 갖는 적층체인 동시에,
    상기 제2 산화물 반도체층은, 상기 제1 산화물 반도체층과 상기 게이트 절연막 사이에 형성되어 있는 것을 특징으로 하는, 배선 구조.
  2. 제1항에 있어서, 상기 제2 산화물 반도체층을 구성하는 모든 금속의 합계 함유량에 대한 Y군 원소의 합계 함유량이 0.5 내지 8.0 원자%인, 배선 구조.
  3. 제1항에 있어서, 상기 제2 산화물 반도체층의 두께가 0.5 내지 10㎚인, 배선 구조.
  4. 제2항에 있어서, 상기 제2 산화물 반도체층의 두께가 0.5 내지 10㎚인, 배선 구조.
  5. 제1항에 있어서, 상기 제2 산화물 반도체층에 함유되는 X군 원소의 종류 및 각 원소 사이의 비율은, 상기 제1 산화물 반도체층에 함유되는 Z군 원소의 종류 및 각 원소 사이의 비율과 같은, 배선 구조.
  6. 제2항에 있어서, 상기 제2 산화물 반도체층에 함유되는 X군 원소의 종류 및 각 원소 사이의 비율은, 상기 제1 산화물 반도체층에 함유되는 Z군 원소의 종류 및 각 원소 사이의 비율과 같은, 배선 구조.
  7. 제1항에 있어서, 상기 제1 산화물 반도체층의 두께가 10 내지 200㎚인, 배선 구조.
  8. 제2항에 있어서, 상기 제1 산화물 반도체층의 두께가 10 내지 200㎚인, 배선 구조.
  9. 제1항에 있어서, 상기 제2 산화물 반도체층에 함유되는 Y군 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인, 배선 구조.
  10. 제2항에 있어서, 상기 제2 산화물 반도체층에 함유되는 Y군 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인, 배선 구조.
  11. 제1항에 있어서, 상기 산화물 반도체층의 밀도는 5.8g/㎤ 이상인, 배선 구조.
  12. 제2항에 있어서, 상기 산화물 반도체층의 밀도는 5.8g/㎤ 이상인, 배선 구조.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 제2 산화물 반도체층을 형성하기 위한 스퍼터링 타깃이며,
    In, Ga, Zn 및 Sn을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(X군 원소)와,
    Al, Si, Ti, Hf, Ta, Ge, W 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류의 원소(Y군 원소)를 함유하는 것을 특징으로 하는, 스퍼터링 타깃.
  14. 제13항에 있어서, Y군 원소가 Si, Hf 및 Ni을 포함하여 이루어지는 군에서 선택되는 적어도 1종류인, 스퍼터링 타깃.
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