WO2010035876A1 - 発振回路および映像表示装置 - Google Patents

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oscillation
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智 上原
恵嗣 古川
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Denso Ten Ltd
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    • G—PHYSICS
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    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Definitions

  • the present invention relates to an oscillation circuit and a video display device.
  • FIG. 7 is a configuration diagram of a circuit for displaying an image.
  • a TFT (Thin Film Transistor) liquid crystal display device 105 that displays a video signal from an image output circuit unit 102 that generates and outputs various images such as navigation images is supplied from the display timing circuit unit 103.
  • the video signal is sampled based on the sampling clock and rendered.
  • the display timing circuit unit 103 generates a sampling clock synchronized with the horizontal synchronization signal from the image output circuit unit 102 based on the signal oscillated by the oscillation circuit unit 106.
  • FIG. 8 and 9 are timing charts showing the relationship between the clock of the input video signal and the sampling clock.
  • the clock of the input video signal matches the sampling clock
  • the video signal is correctly sampled in the TFT liquid crystal display device 105, and the video is displayed properly.
  • the clock of the input video signal and the sampling clock do not match
  • the video signal is not correctly sampled in the TFT liquid crystal display device 105, and the video is displayed improperly.
  • the displayed characters are blurred or blurred.
  • Patent Document 1 discloses an image display device that changes the frequency division ratio of a frequency divider of a PLL (Phase-Locked Loop) circuit.
  • Patent Document 2 discloses a clock generation circuit capable of frequency conversion with a simple configuration by partially masking a sampling clock.
  • the number of sampling clocks in one cycle of the horizontal synchronization signal can be calculated as the clock of the video signal.
  • blurring and outline blurring of characters occur due to a slight difference between the clock cycle of the video signal and the cycle of the sampling clock.
  • the present invention has been made in view of such problems, and provides an oscillation circuit and a video display device that can prevent blurring of characters and blurring of outlines without changing the frequency division ratio of the frequency divider. Is an issue.
  • a frequency divider that has a fixed frequency division ratio, divides a predetermined oscillation signal by the frequency division ratio and outputs a frequency division signal, a phase of a synchronization signal included in a video signal, and the frequency
  • a phase comparator that compares a phase difference with the phase of the frequency-divided signal output from the frequency divider, and a generator that generates a sampling signal having a period corresponding to a comparison result in the phase comparator.
  • An oscillation circuit that supplies the predetermined oscillation signal to the generation circuit, the clock signal generation unit generating a clock signal having a period according to the comparison result in the phase comparator, and the clock signal generation unit
  • a clock signal mask unit that masks a part of a clock signal to generate the predetermined oscillation signal and supplies the predetermined oscillation signal to the frequency divider, and the clock signal mask unit includes the generator Produces the sample Period of signal masks the portion of the clock signal to be equal to the predetermined period is the period of the clock used in generating the video signal.
  • the oscillation circuit can be connected to the generation circuit and adjusts the period of the sampling signal output from the generation circuit.
  • the generation circuit includes a frequency divider, a phase comparator, and a generator, and the generator generates a sampling signal having a period corresponding to the comparison result in the phase comparator.
  • the frequency divider in the generation circuit has a fixed frequency division ratio. When any oscillation signal is input, the frequency divider divides the signal by the frequency division ratio and sends it to the phase comparator.
  • the oscillation signal input to the frequency divider is referred to as a predetermined oscillation signal.
  • the phase comparator of the generation circuit compares the phase of the synchronization signal input from the outside with the phase from the frequency divider.
  • the synchronization signal is a signal for synchronizing with the video signal, and examples thereof include a horizontal synchronization signal and a vertical synchronization signal.
  • the oscillation circuit makes it possible to adjust the period of the sampling signal generated by the generator of such a generation circuit. Note that this oscillation circuit is connected to the generation circuit and adjusts the period of the sampling signal output from the generation circuit, and thus can be regarded as a circuit that controls the operation of the generation circuit.
  • the clock signal generation unit included in the oscillation circuit generates a clock signal having a period corresponding to the comparison result in the phase comparator of the generation circuit.
  • the clock signal generation unit includes a clock according to the voltage output from the phase comparator of the generation circuit. It is possible to apply a voltage controlled oscillator that can adjust the period.
  • the clock signal mask unit included in the oscillation circuit is for sending the clock signal generated by the clock signal generation unit to the frequency divider of the generation circuit, so that a part of the clock signal can be masked. It is configured. Masking a part of the clock signal is to prevent the frequency divider from recognizing a part of the clock signal in the clock signal in which a large number of clocks generated by the clock signal generation unit are continuous. This means that the clock is eliminated by superimposing a different signal on a part of the clock signal.
  • the generator of the generation circuit since the generator of the generation circuit generates a sampling signal having a period corresponding to the comparison result of the phase comparator, the signal sent to the phase comparator is adjusted when it is desired to adjust this signal to a predetermined period.
  • the predetermined cycle is a cycle of a clock used when generating a video signal, and is a cycle determined from, for example, a specification of the number of pixels of a circuit that generates a video signal.
  • the oscillation circuit masks only a part of the clock signal to the phase comparator so that the period of the sampling signal output from the generator coincides with the predetermined period.
  • the phase comparator By masking a part of the clock signal sent to the phase comparator, the phase comparator outputs the output from the generator in order to change the output of the sampling signal output from the generator by mistake. As a result, the period of the sampling clock is shortened. Therefore, the oscillation circuit can adjust the sampling clock generated by the generation circuit to a desired cycle without changing the frequency division ratio of the frequency divider used in the generation circuit. According to the present invention, by adding such a small circuit, it is possible to eliminate the discrepancy between the clock cycle of the video signal and the cycle of the sampling clock while effectively using the existing generation circuit.
  • the clock signal masking unit is configured to mask a predetermined number of clocks of the clock signal, and the predetermined number is determined based on the predetermined period and a frequency division ratio of the frequency divider. May be.
  • the sampling clock generated by the generator is determined by the frequency division ratio of the frequency divider and the number of clocks masked by the clock signal mask unit. The number of clocks to be masked can be determined from the relationship between the period and the frequency division ratio. Therefore, the sampling clock generated by the generation circuit can be adjusted to a desired cycle.
  • the generator outputs a synchronization signal synchronized with the sampling signal to the clock signal mask unit, and the clock signal mask unit is configured to output the clock signal based on the synchronization signal output from the generator. A part may be masked.
  • the clock signal mask unit may start masking the clock signal immediately after the synchronization signal output from the generator is input, or may receive the synchronization signal output from the generator. The clock signal masking may be started after a predetermined time has elapsed.
  • the clock signal masking unit may start masking the clock signal after a predetermined time has elapsed since the generator started generating the sampling signal.
  • the masking process is not started until a predetermined time elapses, so that the operation of the generation circuit can be stabilized quickly.
  • the oscillation circuit directly passes the clock signal generated by the clock signal generation unit to the frequency divider by bypassing the clock signal mask unit for a certain time after the generator starts generating the sampling signal. It may further comprise a switch configured to supply, and the synchronization signal output from the generator is cut for a certain period of time after the generator starts generating the sampling signal. You may further have the switch comprised in this way.
  • the present invention is also a video display device that receives a video signal and displays a video, wherein the video signal is sampled with a sampling signal to display the video, and the sampling that is supplied to the video display circuit
  • a frequency divider that divides by a ratio and outputs a divided signal, and compares the phase difference between the phase of the synchronizing signal included in the video signal and the phase of the divided signal output from the divider
  • a generator for generating the sampling signal having a period corresponding to the comparison result in the phase comparator
  • the oscillation circuit is a clock having a period corresponding to the comparison result in the phase comparator.
  • the clock signal masking unit includes a clock signal masking unit configured to generate the clock signal so that a cycle of the sampling signal generated by the generator is the same as a predetermined cycle applied when generating the video signal. A part may be masked.
  • the block diagram of a video display apparatus The block diagram of a clock mask. Timing chart. The timing chart which concerns on a modification. The block diagram of the video display apparatus which concerns on a modification. The block diagram of the video display apparatus which concerns on a modification. The block diagram of the video display apparatus concerning a prior art example. Timing chart when the clocks match. Timing chart when clocks do not match.
  • FIG. 1 is a configuration diagram of a video display device 1 to which the present invention is applied.
  • the video display device 1 includes an image output circuit unit 2, a display timing circuit unit 3 (an example of a generation circuit), an oscillation circuit unit 4, and a TFT (Thin Film Transistor) liquid crystal display device 5 (video display).
  • An example of a circuit The image output circuit unit 2 generates and outputs a video signal such as an operation screen for operating a car navigation screen or various AV (Audio / Visual) devices.
  • the image output circuit unit 2 is a circuit unit that generates a video signal by executing a computer program.
  • the image output circuit unit 2 independently outputs a composite synchronization signal obtained by combining the horizontal synchronization signal and the vertical synchronization signal and a video signal.
  • the following description will be focused on the operation when the horizontal synchronizing signal is used among the composite synchronizing signals.
  • the present invention is also applicable to the case where the vertical synchronizing signal is used.
  • the video signal output from the image output circuit unit 2 is sent to the TFT liquid crystal display device 5.
  • the horizontal synchronization signal output from the image output circuit unit 2 is sent to the display timing circuit unit 3.
  • the display timing circuit unit 3 is a generally distributed (commercially available) semiconductor device for video signal processing. As shown in FIG. 1, a phase comparator 31, a timing generator 32 (an example of a generator), and A frequency divider 33 is provided. The display timing circuit unit 3 is based on the premise that the video signal of horizontal 508 pixels is processed. For this reason, the frequency division ratio of the frequency divider 33 is set to 1/508. The frequency divider 33 divides the input oscillation signal by a predetermined frequency division ratio (1/508) and outputs a frequency division signal. That is, every time a 508 clock oscillation signal is input, a 1 clock frequency division signal is output. The phase comparator 31 compares the phases of two input signals, and outputs a voltage signal corresponding to the phase difference.
  • the phase comparator 31 receives the horizontal synchronization signal from the image output circuit unit 2 and the frequency-divided signal from the frequency divider 33.
  • the output of the phase comparator 31 is sent to a timing generator 32 and a loop filter 41 of the oscillation circuit unit 4 described later. That is, the phase comparator 31 compares the phase of the horizontal synchronizing signal from the image output circuit unit 2 with the phase of the frequency-divided signal from the frequency divider 33, and outputs a voltage signal corresponding to the phase difference to the timing generator 32. And to the loop filter 41.
  • the timing generator 32 generates and outputs various signals according to the voltage of the signal output from the phase comparator 31. That is, for example, as shown in FIG.
  • the timing generator 32 generates a sampling clock used by the TFT liquid crystal display device 5 to sample the video signal from the image output circuit unit 2 and supplies the sampling clock to the TFT liquid crystal display device 5.
  • the horizontal synchronization signal used for adjusting the timing at which the clock mask 43 of the oscillation circuit unit 4 to be described later masks the clock signal is generated and output to the clock mask 43.
  • the oscillation circuit unit 4 includes a loop filter 41, a VCO (Voltage Controlled Oscillator) 42 (an example of a clock signal generation unit), and a clock mask 43 (an example of a clock signal mask unit).
  • the loop filter 41 is a low-pass filter that removes high-frequency components of the signal output from the phase comparator 31.
  • the signal from which the high frequency component has been removed by the loop filter 41 is output to the VCO 42.
  • the VCO 42 is a circuit that generates a clock signal having a frequency corresponding to an input voltage.
  • the VCO 42 is a voltage-controlled oscillator that can adjust the oscillation frequency of the clock signal according to the input voltage.
  • the VCO 42 generates a clock signal having a frequency corresponding to the voltage of the signal output from the loop filter 41 and outputs the clock signal to the clock mask 43.
  • the clock mask 43 is a circuit capable of masking the clock signal output from the VCO 42 in accordance with the horizontal synchronization signal output from the timing generator 32.
  • FIG. 2 shows the configuration of the clock mask 43. As shown in FIG. 2, the clock mask 43 is provided with a four-stage shift register so that the clock signal from the VCO 42 can be masked for four clocks (an example of a predetermined number). Since the video signal handled in the present embodiment is a color signal, a 12-stage shift register is actually provided so that the clock signal from the VCO 42 can be masked by 12 clocks.
  • the clock mask 43 includes a mask for masking the clock signal, a RESET terminal to which a reset signal is input, a DCLK terminal to which a clock signal is input from the VCO 42, an HSYNC terminal to which a horizontal synchronization signal is input from the timing generator 32, and a mask.
  • a DCLK_OUT terminal for outputting the clock signal.
  • the clock mask 43 includes an XTHRU terminal for outputting an input clock signal without masking, but is not normally used.
  • FIG. 3 shows a timing chart of the operation in which the clock mask 43 masks the clock signal.
  • the clock mask 43 when receiving the horizontal synchronization signal from the timing generator 32, the clock mask 43 masks the clock signal from the VCO 42 for four clocks, and clock signals after the fifth clock (predetermined oscillation signal). 1) is output to the frequency divider 33.
  • FIG. 3 is a timing chart when masking the clock signal from the VCO 42 for 12 clocks.
  • the TFT liquid crystal display device 5 is a liquid crystal display device using a thin film transistor, and samples a video signal from the image output circuit unit 2 based on a sampling clock sent from the display timing circuit unit 3 and other various timing signals. Drawing on the liquid crystal panel. That is, the TFT liquid crystal display device 5 receives the sampling clock output from the timing generator 32 and the video signal output from the image output circuit unit 2. The TFT liquid crystal display device 5 displays an image based on the input sampling clock and the image signal.
  • the frequency division ratio of the frequency divider 33 of the display timing circuit unit 3 is increased.
  • a sampling clock having a period corresponding to a video signal of horizontal 512 pixels is generated.
  • T0 one period of the horizontal synchronization signal corresponding to the video signal of horizontal 508 pixels
  • T1 one period of the horizontal synchronization signal corresponding to the video signal of horizontal 512 pixels
  • the display timing circuit unit 3 used in the video display device 1 of the present embodiment is a generally-distributed semiconductor device for video signal processing, and is premised on processing a video signal of horizontal 508 pixels. Designed. That is, the frequency division ratio of the frequency divider 33 is fixed to 1/508.
  • the phase comparator 31 receives a horizontal synchronization signal (1clk / T0) corresponding to a video signal of 508 pixels in the horizontal direction from the image output circuit unit 2 and a frequency-divided signal (one clock included in the period T0 from the frequency divider 33 ( 1clk / T0) is input, the predetermined voltage V0 is output, and the timing generator 32, based on the predetermined voltage V0, outputs a horizontal synchronization signal (horizontal synchronization signal (508) corresponding to a video signal of 508 pixels in the horizontal direction. 1clk / T0) and a sampling clock (508clk / T0) having a period corresponding to a video signal of 508 pixels in the horizontal direction.
  • the VCO 42 of the oscillation circuit unit 4 generates a clock signal (508clk / T0) including 508 clocks in the period T0 and outputs it to the clock mask 43.
  • the clock mask 43 masks the clock signal from the VCO 42 by 4 clocks in synchronization with the horizontal synchronization signal (1clk / T0) from the timing generator 32, and the clock signal (504clk / T0) is output. Accordingly, in the period T0, only the oscillation signal of 504 clocks is input to the frequency divider 33, and the oscillation signal of 508 clocks is input to the frequency divider 33 in the period T1 longer than the period T0.
  • the frequency divider 33 outputs a frequency-divided signal (1clk / T1) including one clock in the period T1 to the phase comparator 31. That is, the phase comparator 31 receives a horizontal synchronization signal (1 ckl / T1) corresponding to a video signal of horizontal 512 pixels from the image output circuit unit 2, and includes one clock in the cycle T1 from the frequency divider 33. A frequency-divided signal (1clk / T1) is input. In this case, the phase comparator 31 outputs a voltage V1 higher than the predetermined voltage V0 to the loop filter 41 and the timing generator 32.
  • the VCO 42 generates a clock signal (512clk / V1) including 512 clocks in the cycle T1 according to the voltage V1 input through the loop filter 41, and outputs the clock signal to the clock mask 43.
  • the timing generator 32 generates a sampling clock (512clk / T1) in which 512 clocks are included in the cycle T1, based on the input voltage V1, that is, a sampling clock having a cycle corresponding to a horizontal 512-pixel video signal. It is generated and output to the TFT liquid crystal display device 5.
  • the timing generator 32 generates a horizontal synchronization signal having a period corresponding to a horizontal synchronization signal (1clk / T1) in which one clock is included in the period T1, that is, a video signal of horizontal 512 pixels, based on the input voltage V1.
  • a signal is generated and output to the clock mask 43.
  • the clock mask 43 masks the clock signal (512clk / V1) from the VCO 42 by 4 clocks in synchronization with the horizontal synchronization signal (1clk / T1) from the timing generator 32, and 508 clocks are generated in the cycle T1.
  • the included clock signal (508clk / T1) is output. Therefore, an oscillation signal of 508 clocks is input to the frequency divider 33 in the period T1. Therefore, the frequency divider 33 outputs a frequency-divided signal (1clk / T1) including one clock in the period T1 to the phase comparator 31.
  • the phase comparator compares the horizontal synchronizing signal (1clk / T1) input from the image output circuit unit 2 with the frequency-divided signal (1clk / T1) input from the frequency divider 33, and compares the voltage V1 with the loop. Output to the filter 41 and the timing generator 32.
  • the timing generator 32 generates a sampling clock having a period corresponding to the video signal of horizontal 512 pixels based on the input voltage V1, and outputs the sampling clock to the TFT liquid crystal display device 5.
  • the display timing circuit unit 3 designed on the premise of processing a video signal of horizontal 508 pixels is used.
  • a sampling clock having a period corresponding to a horizontal 512 pixel video signal can be stably generated.
  • the display timing circuit unit 3 and the oscillation circuit unit 4 of the present embodiment constitute a loop circuit.
  • the sampling clock frequency is appropriately adjusted in the first loop, and the sampling clock frequency is stabilized in the second loop.
  • the sampling clock frequency is gradually converted and stabilized.
  • the oscillation circuit unit 4 by adding a small-scale circuit such as the oscillation circuit unit 4 described above, an existing circuit such as the display timing circuit unit 3 described above is effectively used, and the clock cycle of the video signal is increased. And the sampling clock cycle can be eliminated.
  • the oscillation circuit unit 4 When the oscillation circuit unit 4 is connected to the display timing circuit unit 3, the signal level and the bypass voltage can be arbitrarily set in order to match the signal level and the bias voltage passed between the two circuits. A circuit or the like may be provided. According to this, the oscillation circuit unit 4 can be widely applied.
  • the clock mask 43 when receiving the horizontal synchronization signal from the timing generator 32, the clock mask 43 immediately masks the clock signal from the VCO 42.
  • the clock mask 43 may mask the clock signal after a while after receiving the horizontal synchronization signal from the timing generator 32.
  • FIG. 4 shows a timing chart in this case. As shown in FIG. 4, it is possible to adjust the timing at which the sampling clock is generated by masking the clock signal after a while after receiving the horizontal synchronization signal. It is possible to adjust the display position of the displayed video, the signal processing delay time in the video processing circuit, and the like.
  • the clock mask is immediately performed when the video display device 1 is turned on.
  • the clock mask may be started after a predetermined time has elapsed since the power was turned on.
  • 5 and 6 are diagrams showing a circuit configuration in this case.
  • the clock mask 43 is bypassed and a clock signal is directly sent from the VCO 42 to the frequency divider 33 until a certain time elapses after the video display device 1 is turned on.
  • the timer-type switch 44 that moves after a predetermined time is switched, the bypass of the clock mask 43 is released. According to this, since the mask process is not started until a predetermined time elapses, the operation of the display timing circuit unit 3 can be stabilized quickly.
  • the horizontal synchronization signal sent from the timing generator 32 to the clock mask 43 is cut from when the video display device 1 is turned on until a predetermined time elapses.
  • the timer-type switch 44 that moves after a predetermined time is turned on, the horizontal synchronization signal output from the timing generator 32 is sent to the clock mask 43. Also by this, since the mask process is not started until a certain time elapses, the operation of the display timing circuit unit 3 can be stabilized quickly.

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Abstract

　発振回路が提供される。発振回路は、分周器と、位相比較器と、生成器とを有する生成回路へ所定の発振信号を供給する。クロック信号生成部は、前記位相比較器における比較結果に応じた周期のクロック信号を生成する。クロック信号マスク部は、前記クロック信号生成部が生成した前記クロック信号の一部をマスクして前記所定の発振信号を生成し、該所定の発振信号を前記分周器へ供給する。前記クロック信号マスク部は、前記生成器が生成する前記サンプリング信号の周期が、前記映像信号を生成する際に用いられるクロックの周期である所定周期と同じになるように前記クロック信号の一部をマスクする。

Description

発振回路および映像表示装置
　本発明は、発振回路および映像表示装置に関する。
　映像信号には、映像表示等を行う機器の仕様に応じて様々な処理が施される。例えば、アナログ映像を表示する場合、入力される映像信号のクロックと同じ周期のサンプリングクロックで映像信号をサンプリング処理する。図７は、映像を表示する回路の構成図である。図７に示すように、ナビゲーション映像等の各種映像を生成して出力する画像出力回路部１０２からの映像信号を表示するＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）液晶表示装置１０５は、表示タイミング回路部１０３からのサンプリングクロックに基づいて映像信号をサンプリングし、描画処理する。表示タイミング回路部１０３は、画像出力回路部１０２からの水平同期信号と同期したサンプリングクロックを、発振回路部１０６で発振される信号に基づいて生成する。
　図８および図９は、入力される映像信号のクロックとサンプリングクロックとの関係を示すタイミングチャートである。図８に示すように、入力される映像信号のクロックとサンプリングクロックとが一致している場合、ＴＦＴ液晶表示装置１０５において映像信号が正しくサンプリングされて、映像が適正に表示される。一方、図９に示すように、入力される映像信号のクロックとサンプリングクロックとが一致していない場合、ＴＦＴ液晶表示装置１０５において映像信号が正しくサンプリングされず、映像が不適正に表示される。この場合、表示される文字のにじみや輪郭ぼやけが発生する。
　特許文献１には、ＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ　Ｌｏｏｐ：位相同期ループ）回路の分周器の分周比を変更する画像表示装置が開示されている。また特許文献２には、サンプリングクロックを部分的にマスクすることによって簡単な構成で周波数変換ができるクロック生成回路が開示されている。
日本国特開平１０－１７３５１８号公報 日本国特開２００６－２７０４３８号公報
　映像信号を取り扱う電子機器は、開発コスト等を抑制するため、一般に流通している（市販の）ＩＣチップを流用して映像信号を処理することが多い。つまり、一般に流通しているＩＣチップを、表示タイミング回路部として用いることが多い。このとき、入力される映像信号のクロックと一般に流通しているＩＣチップによって生成されるサンプリングクロックとが一致しないような場合がある。このような場合には、特許文献１の技術を用いて、サンプリングクロックを生成する回路の分周器の分周比を変更することによって、映像信号のクロックとサンプリングクロックを一致させることができるが、分周器の分周比を変更するには多大な費用を要する。また、特許文献2の技術を用いて、分周器の分周比を変更せずにサンプリングクロックを部分的にマスクすることによって、水平同期信号の１周期におけるサンプリングクロックの数を映像信号のクロックの数に合わせることができるが、この場合は、映像信号のクロックの周期とサンプリングクロックの周期との微妙な齟齬によって、文字のにじみや輪郭ぼけが発生してしまう。
　本発明は、このような問題に鑑みなされたものであり、分周器の分周比を変更することなく、文字のにじみや輪郭ぼやけを防ぐことができる発振回路および映像表示装置を提供することを課題とする。
　本発明は、上記課題を解決するため、分周器へ供するクロック信号の一部をマスクする。
　詳細には、固定された分周比を有し、所定の発振信号を該分周比で分周して分周信号を出力する分周器と、映像信号に含まれる同期信号の位相と該分周器から出力される前記分周信号の位相との間の位相差を比較する位相比較器と、該位相比較器における比較結果に応じた周期のサンプリング信号を生成する生成器と、を有する生成回路へ、該所定の発振信号を供給する発振回路であって、前記位相比較器における比較結果に応じた周期のクロック信号を生成するクロック信号生成部と、前記クロック信号生成部が生成した前記クロック信号の一部をマスクして前記所定の発振信号を生成し、該所定の発振信号を前記分周器へ供給するクロック信号マスク部と、を備え、前記クロック信号マスク部は、前記生成器が生成する前記サンプリング信号の周期が、前記映像信号を生成する際に用いられるクロックの周期である所定周期と同じになるように前記クロック信号の一部をマスクする。
　上記発振回路は、生成回路に接続可能であって、該生成回路から出力されるサンプリング信号の周期を調整する。この生成回路は、上述のように、分周器と位相比較器と生成器とを有し、生成器は位相比較器における比較結果に応じた周期のサンプリング信号を生成する。生成回路における分周器は、固定された分周比を有し、何らかの発振信号が入力されるとこれを該分周比で分周し、位相比較器へ送る。分周器へ入力される発振信号を、本発明では、所定の発振信号と呼ぶ。生成回路の位相比較器では、外部から入力される同期信号の位相と分周器からの位相とを比較する。同期信号は、映像信号と同期を取るための信号であり、例えば、水平同期信号や垂直同期信号を例示できる。上記発振回路は、このような生成回路の生成器で生成されるサンプリング信号の周期を調整可能にするものである。なお、この発振回路は、生成回路に接続されて、該生成回路から出力されるサンプリング信号の周期を調整するものであるから、生成回路の動作を制御する回路として捉えることもできる。
　上記発振回路が備えるクロック信号生成部は、生成回路の位相比較器における比較結果に応じた周期のクロック信号を生成するものであり、例えば、生成回路の位相比較器が出力する電圧に応じてクロックの周期を調整することが可能な電圧制御発振器を適用することができる。
　ここで、発振回路が備えるクロック信号マスク部は、クロック信号生成部が生成したクロック信号を生成回路の分周器へ送るものであるが、クロック信号の一部をマスクすることが可能なように構成されている。クロック信号の一部をマスクするとは、クロック信号生成部が生成した多数のクロックが連続しているクロック信号の中の一部のクロックを、分周器が認識できないようにすることであり、例えば、クロック信号の一部に異なる信号を重畳してクロックを無くすことをいう。
　ところで、生成回路の生成器では、位相比較器の比較結果に応じた周期のサンプリング信号が生成されるため、この信号を所定周期に調整したい場合には位相比較器へ送られる信号を調整することが肝要である。ここで、所定周期とは、映像信号を生成する際に使われたクロックの周期であり、例えば、映像信号を生成する回路の画素数の仕様等から定まる周期である。上記発振回路は、生成器から出力されるサンプリング信号の周期が、この所定周期と一致するように、位相比較器へのクロック信号を一部だけマスクする。位相比較器へ送られるクロック信号の一部をマスクすることにより、位相比較器は生成器から出力されているサンプリング信号の周期が遅れていると錯誤してその出力を変えるため、生成器から出力されるサンプリングクロックの周期が結果的に早くなる。従って、上記発振回路は、生成回路に用いられている分周器の分周比を変更することなく、生成回路で生成されるサンプリングクロックを所望の周期に調整することができる。本発明によれば、このような小規模の回路追加により、既存の生成回路を有効に活用しながら映像信号のクロックの周期とサンプリングクロックの周期との齟齬を解消することが可能になる。
　また、前記クロック信号マスク部は、前記クロック信号の所定個数のクロックをマスクするように構成されており、該所定個数は、前記所定周期と前記分周器の分周比とに基づいて決定されてもよい。生成器で生成されるサンプリングクロックは、分周器の分周比とクロック信号マスク部がマスクするクロックの個数とにより定まるものであるため、サンプリングクロックの周期を所定周期にしたい場合には、所定周期と分周比との関係から、マスクすべきクロック数を決定することができる。よって、生成回路で生成されるサンプリングクロックを所望の周期に調整することが可能である。
　また、前記生成器は、前記サンプリング信号と同期する同期信号を前記クロック信号マスク部に出力し、前記クロック信号マスク部は、前記生成器から出力される前記同期信号に基づいて、前記クロック信号の一部をマスクするものであってもよい。このように構成される発振回路であれば、同期信号と同期するサンプリングクロックを安定的に生成させることが可能である。前記クロック信号マスク部は、前記生成器から出力される前記同期信号が入力された直後に、前記クロック信号のマスクを開始してもよいし、前記生成器から出力される前記同期信号を受けてから一定時間が経過した後に、前記クロック信号のマスクを開始してもよい。
　また、前記クロック信号マスク部は、前記生成器が前記サンプリング信号の生成を開始してから一定時間が経過した後に、前記クロック信号のマスクを開始するものであってもよい。このように構成される発振回路であれば、一定時間が経過するまでマスク処理が開始されないため、生成回路の動作を一早く安定させることが可能である。前記発振回路は、前記生成器が前記サンプリング信号の生成を開始してから一定時間の間、前記クロック信号生成部が生成したクロック信号を前記クロック信号マスク部をバイパスして前記分周器へ直接供給するように構成されているスイッチを更に有してもよいし、前記生成器が前記サンプリング信号の生成を開始してから一定時間の間、前記生成器から出力される前記同期信号をカットするように構成されているスイッチを更に有してもよい。
　また、本発明は、映像信号を受け付けて映像を表示する映像表示装置であって、前記映像信号をサンプリング信号でサンプリングして映像を表示する映像表示回路と、前記映像表示回路へ供給する前記サンプリング信号を生成する生成回路と、前記生成回路へ所定の発振信号を供給する発振回路と、を備え、前記生成回路は、固定された分周比を有し、前記所定の発振信号を該分周比で分周して分周信号を出力する分周器と、前記映像信号に含まれる同期信号の位相と該分周器から出力される前記分周信号の位相との間の位相差を比較する位相比較器と、該位相比較器における比較結果に応じた周期の前記サンプリング信号を生成する生成器と、を有し、前記発振回路は、前記位相比較器における比較結果に応じた周期のクロック信号を生成するクロック信号生成部と、前記クロック信号生成部が生成した前記クロック信号の一部をマスクして前記所定の発振信号を生成し、該所定の発振信号を前記分周器へ供給するクロック信号マスク部と、を有し、前記クロック信号マスク部は、前記生成器が生成する前記サンプリング信号の周期が、前記映像信号を生成する際に適用される所定周期と同じになるように前記クロック信号の一部をマスクするものであってもよい。
　分周器の分周比を変更することなく、文字のにじみや輪郭ぼやけを防ぐことができる発振回路および映像表示装置を提供することが可能になる。
映像表示装置の構成図。 クロックマスクの構成図。 タイミングチャート。 変形例に係るタイミングチャート。 変形例に係る映像表示装置の構成図。 変形例に係る映像表示装置の構成図。 従来例に係る映像表示装置の構成図。 クロックが一致しているときのタイミングチャート。 クロックが一致していないときのタイミングチャート。
　以下、この発明を実施するための最良の形態を例示的に説明する。以下に示す実施形態は例示であり、本発明はこれらに限定されない。
　図１は、本発明を適用した映像表示装置１の構成図である。映像表示装置１は、図１に示すように、画像出力回路部２、表示タイミング回路部３（生成回路の一例）、発振回路部４、及びＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）液晶表示装置５（映像表示回路の一例）で構成される。画像出力回路部２は、カーナビゲーション画面や各種ＡＶ（Ａｕｄｉｏ／Ｖｉｓｕａｌ）機器を操作する操作画面等の映像信号を生成して、出力する。画像出力回路部２は、コンピュータプログラムを実行することで映像信号を生成する回路部である。画像出力回路部２は、各種信号の減衰を抑制するため、水平同期信号と垂直同期信号とを合わせた複合同期信号と、映像信号とをそれぞれ独立に出力する。なお、本実施形態においては、以下、複合同期信号のうち特に水平同期信号を用いた場合の動作を中心に説明するが、本発明は、垂直同期信号を用いた場合についても適用可能である。画像出力回路部２から出力される映像信号は、ＴＦＴ液晶表示装置５へ送られる。また、画像出力回路部２から出力される水平同期信号は、表示タイミング回路部３へ送られる。
　なお、画像出力回路部２から出力される映像信号は水平５１２画素の信号であり、水平同期信号の周期や映像信号を生成する際のクロックの周期（所定周期の一例）もこれに準じている。画像出力回路部２から出力される映像信号は、赤、緑、青の３つの原色信号で一画素を構成する映像信号であるため、この映像信号の一水平線を走査するには実際には、５１２×３＝１５３６クロックのサンプリング信号が必要になる。但し、説明の便宜上、以下の説明においては、３つの原色信号で構成される一画素をサンプリングする際に要するクロックを１クロックとして説明する。つまり、水平５１２画素の映像信号の一水平線を走査するために、５１２クロックのサンプリング信号が必要になることとして説明する。
　表示タイミング回路部３は、一般に流通している（市販の）映像信号処理用の半導体装置であり、図１に示すように、位相比較器３１、タイミング生成器３２（生成器の一例）、及び分周器３３を備える。表示タイミング回路部３は、水平５０８画素の映像信号を処理することを前提とする仕様になっており、このため分周器３３の分周比は、１／５０８に設定されている。分周器３３は、入力される発振信号を既定の分周比（１／５０８）で分周し、分周信号を出力する。すなわち、５０８クロックの発振信号が入力される毎に１クロックの分周信号を出力する。位相比較器３１は、入力される２つの信号の位相を比較し、位相差に応じた電圧の信号を出力する。この位相比較器３１には、画像出力回路部２からの水平同期信号と、分周器３３からの分周信号とが入力されている。また、位相比較器３１の出力は、タイミング生成器３２および後述する発振回路部４のループフィルタ４１へ送られる。つまり、位相比較器３１は、画像出力回路部２からの水平同期信号の位相と分周器３３からの分周信号の位相とを比較し、位相差に応じた電圧の信号をタイミング生成器３２およびループフィルタ４１へ送る。タイミング生成器３２は、位相比較器３１から出力される信号の電圧に応じて各種の信号を生成して出力する。すなわち、タイミング生成器３２は、例えば図１に示すように、ＴＦＴ液晶表示装置５が画像出力回路部２からの映像信号をサンプリングするために用いるサンプリングクロックを生成して、ＴＦＴ液晶表示装置５へ出力し、後述する発振回路部４のクロックマスク４３がクロック信号をマスクするタイミングを調整するために用いる水平同期信号を生成して、クロックマスク４３へ出力する。
　発振回路部４は、図１に示すように、ループフィルタ４１、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）４２（クロック信号生成部の一例）、及びクロックマスク４３（クロック信号マスク部の一例）で構成される。ループフィルタ４１は、位相比較器３１から出力される信号の高周波成分を除去するローパスフィルタである。ループフィルタ４１によって高周波成分を除去された信号はＶＣＯ４２へ出力される。ＶＣＯ４２は、入力される電圧に応じた周波数のクロック信号を生成する回路であり、換言すると、入力される電圧によってクロック信号の発振周波数を調整可能な電圧制御発振器である。ＶＣＯ４２は、ループフィルタ４１から出力される信号の電圧に応じた周波数のクロック信号を生成し、クロックマスク４３へ出力する。クロックマスク４３は、ＶＣＯ４２から出力されるクロック信号を、タイミング生成器３２から出力される水平同期信号に応じてマスクすることが可能な回路である。図２にクロックマスク４３の構成を示す。クロックマスク４３は、図２に示すように、ＶＣＯ４２からのクロック信号を４クロック分（所定個数の一例）マスク可能なように４段のシフトレジスタが設けられている。なお、本実施形態で取り扱う映像信号はカラー信号であるため、実際には、ＶＣＯ４２からのクロック信号を１２クロック分マスク可能なように１２段のシフトレジスタが設けられている。図２には、１２段のシフトレジスタが設けられているクロックマスク４３が示されている。また、クロックマスク４３は、クロック信号をマスクするＭＡＳＫ、リセット信号が入力されるＲＥＳＥＴ端子、ＶＣＯ４２からクロック信号が入力されるＤＣＬＫ端子、タイミング生成器３２から水平同期信号が入力されるＨＳＹＮＣ端子、マスクされたクロック信号を出力するＤＣＬＫ＿ＯＵＴ端子を有する。加えて、クロックマスク４３は、入力されるクロック信号をマスクしないで出力するためのＸＴＨＲＵ端子を備えているが、通常は使用しない。ＲＥＳＥＴ端子にリセット信号が入力された後、ＶＣＯ４２からＤＣＬＫ端子に４クロックが入力されると、全ての段のシフトレジスタについてＡＮＤ条件が成立し、５クロック目以降のＶＣＯ４２からのクロック信号がクロックマスク４３を通過して、ＤＣＬＫ＿ＯＵＴ端子から出力される。図３は、クロックマスク４３がクロック信号をマスクする動作のタイミングチャートを示したものである。クロックマスク４３は、図３に示すように、タイミング生成器３２からの水平同期信号を受けると、ＶＣＯ４２からのクロック信号を４クロック分だけマスクし、５クロック目以降のクロック信号（所定の発振信号の一例）を分周器３３へ出力する。なお本実施形態で取り扱う映像信号はカラー信号であるため、実際には、ＶＣＯ４２からのクロック信号を１２クロック分だけマスクし、１３クロック目以降のクロック信号を分周器へ出力する。図３は、ＶＣＯ４２からのクロック信号を１２クロック分だけマスクするときのタイミングチャートである。
　ＴＦＴ液晶表示装置５は、薄膜トランジスタを使った液晶ディスプレイ装置であり、表示タイミング回路部３から送られるサンプリングクロックやその他の各種のタイミング信号に基づいて画像出力回路部２からの映像信号をサンプリングし、液晶パネルに描画処理する。すなわち、ＴＦＴ液晶表示装置５には、タイミング生成器３２から出力されるサンプリングクロックと、画像出力回路部２から出力される映像信号とが入力される。そして、ＴＦＴ液晶表示装置５は、入力されたサンプリングクロックと映像信号とに基づいて映像を表示する。
　このように構成される映像表示装置１では、電源が供給されて画像出力回路部２から映像信号や水平同期信号が出力されると、表示タイミング回路部３の分周器３３の分周比が１／５０８であるにも関わらず、水平５１２画素の映像信号に対応する周期を有するサンプリングクロックが生成される。以下、本実施形態の映像表示装置１の動作について説明する。以下の説明では、水平５０８画素の映像信号に対応する水平同期信号の１周期をＴ０、水平５１２画素の映像信号に対応する水平同期信号の１周期をＴ１とする。
　本実施形態の映像表示装置１に用いられる表示タイミング回路部３は、前述した通り、一般に流通している映像信号処理用の半導体装置であり、水平５０８画素の映像信号を処理することを前提として設計されている。つまり、分周器３３の分周比は、１／５０８に固定されている。位相比較器３１は、画像出力回路部２から水平５０８画素の映像信号に対応する水平同期信号（１ｃｌｋ／Ｔ０）が入力され、分周器３３から周期Ｔ０に１クロックが含まれる分周信号（１ｃｌｋ／Ｔ０）が入力されると、所定電圧Ｖ０を出力するように設計されており、タイミング生成器３２は、この所定電圧Ｖ０に基づいて、水平５０８画素の映像信号に対応する水平同期信号（１ｃｌｋ／Ｔ０）、および水平５０８画素の映像信号に対応する周期を有するサンプリングクロック（５０８ｃｌｋ／Ｔ０）を生成するように設計されている。
　最初に、発振回路部４のＶＣＯ４２が周期Ｔ０に５０８クロックが含まれるクロック信号（５０８ｃｌｋ／Ｔ０）を生成して、クロックマスク４３に出力していることとする。クロックマスク４３は、タイミング生成器３２からの水平同期信号（１ｃｌｋ／Ｔ０）に同期して、ＶＣＯ４２からのクロック信号を４クロック分だけマスクし、周期Ｔ０に５０４クロックが含まれるクロック信号（５０４ｃｌｋ／Ｔ０）を出力する。従って、周期Ｔ０において、分周器３３には、５０４クロックの発振信号しか入力されず、周期Ｔ０より長い周期Ｔ１において、分周器３３に５０８クロックの発振信号が入力される。このため、分周器３３は周期Ｔ１に１クロックが含まれる分周信号（１ｃｌｋ／Ｔ１）を、位相比較器３１に出力する。つまり、位相比較器３１には、画像出力回路部２から水平５１２画素の映像信号に対応する水平同期信号（１ｃｋｌ／Ｔ１）が入力され、また分周器３３から周期Ｔ１に１クロックが含まれる分周信号（１ｃｌｋ／Ｔ１）が入力される。この場合、位相比較器３１は、所定電圧Ｖ０よりも高い電圧Ｖ１を、ループフィルタ４１、タイミング生成器３２に出力する。すると、ＶＣＯ４２は、ループフィルタ４１を介して入力された電圧Ｖ１に応じて、周期Ｔ１に５１２クロックが含まれるクロック信号（５１２ｃｌｋ／Ｖ１）を生成して、クロックマスク４３に出力するようになる。一方、タイミング生成器３２は、入力された電圧Ｖ１に基づいて、周期Ｔ１に５１２クロックが含まれるサンプリングクロック（５１２ｃｌｋ／Ｔ１）、すなわち、水平５１２画素の映像信号に対応する周期を有するサンプリングクロックを生成して、ＴＦＴ液晶表示装置５へ出力する。また、タイミング生成器３２は、入力された電圧Ｖ１に基づいて、周期Ｔ１に１クロックが含まれる水平同期信号（１ｃｌｋ／Ｔ１）、すなわち、水平５１２画素の映像信号に対応する周期を有する水平同期信号を生成して、クロックマスク４３へ出力する。
　次いで、クロックマスク４３は、タイミング生成器３２からの水平同期信号（１ｃｌｋ／Ｔ１）に同期して、ＶＣＯ４２からのクロック信号（５１２ｃｌｋ／Ｖ１）を４クロック分だけマスクし、周期Ｔ１に５０８クロックが含まれるクロック信号（５０８ｃｌｋ／Ｔ１）を出力する。従って、周期Ｔ１において、分周器３３には、５０８クロックの発振信号が入力される。このため分周器３３は、周期Ｔ１に１クロックが含まれる分周信号（１ｃｌｋ／Ｔ１）を、位相比較器３１に出力する。位相比較器は、画像出力回路部２から入力される水平同期信号（１ｃｌｋ／Ｔ１）と分周器３３から入力される分周信号（１ｃｌｋ／Ｔ１）とを比較して、電圧Ｖ１を、ループフィルタ４１、タイミング生成器３２に出力する。タイミング生成器３２は、入力された電圧Ｖ１に基づいて、水平５１２画素の映像信号に対応する周期を有するサンプリングクロックを生成して、ＴＦＴ液晶表示装置５へ出力する。
　このようにして、映像表示装置１に発振回路部４を組み込むことによって、水平５０８画素の映像信号を処理することを前提として設計されている表示タイミング回路部３を用いているにも関わらず、水平５１２画素の映像信号に対応する周期を有するサンプリングクロックを安定的に生成することができる。
　なお、本実施形態の表示タイミング回路部３と発振回路部４とは、ループ回路を構成している。上記の説明では、1回目のループで、サンプリングクロックの周波数を適切に合わせて、2回目のループで、サンプリングクロックの周波数を安定させているが、実際には、複数回のループを繰り返すことによって、徐々にサンプリングクロックの周波数を変換し、安定させている。
　本実施形態によれば、上述した発振回路部４のような小規模の回路の追加により、上述した表示タイミング回路部３のような既存の回路を有効に活用しつつ、映像信号のクロックの周期とサンプリングクロックの周期との齟齬を解消することが可能になる。なお、上記発振回路部４を表示タイミング回路部３と接続する場合には、両回路間で受け渡される信号のレベルやバイアス電圧を合わせるために、信号のレベルやバイパス電圧を任意に設定できるインターフェース回路等を設けてもよい。これによれば、発振回路部４を幅広く適用することができる。
　また、上記実施形態において、クロックマスク４３は、タイミング生成器３２からの水平同期信号を受けると、ＶＣＯ４２からのクロック信号を直ちにマスクしていた。しかし、クロックマスク４３は、タイミング生成器３２からの水平同期信号を受けてからしばらく経った後にクロック信号をマスクしてもよい。図４は、この場合のタイミングチャートを示した図である。図４に示すように、水平同期信号を受けてからしばらく経った後にクロック信号をマスクすることで、サンプリングクロックが生成されるタイミングを調整することが可能であり、例えば、ＴＦＴ液晶表示装置５に表示される映像の表示位置や映像処理回路における信号処理の遅れ時間等を調整することが可能である。
　また、上記実施形態は、映像表示装置１の電源が入るとクロックマスクが直ちに行われていたが、電源が入ってから一定時間が経過後にクロックマスクを開始するようにしてもよい。図５および図６は、この場合の回路構成を示す図である。例えば、図５に示すように、映像表示装置１の電源が入ってから一定時間が経過するまでの間、クロックマスク４３をバイパスし、ＶＣＯ４２から分周器３３へクロック信号を直接送る。そして、一定時間が経過したら動くタイマー式のスイッチ４４が切り替わったら、クロックマスク４３のバイパスが解除されるようにする。これによれば、一定時間が経過するまでマスク処理が開始されないため、表示タイミング回路部３の動作を一早く安定させることが可能である。また、図６に示すように、映像表示装置１の電源が入ってから一定時間が経過するまでの間、タイミング生成器３２からクロックマスク４３へ送られる水平同期信号をカットする。そして、一定時間が経過したら動くタイマー式のスイッチ４４がオンになったら、タイミング生成器３２から出力される水平同期信号がクロックマスク４３へ送られるようにする。これによっても、一定時間が経過するまでマスク処理が開始されないため、表示タイミング回路部３の動作を一早く安定させることが可能である。
　本出願は、２００８年９月２９日出願の日本特許出願・出願番号２００８－２５０４６５に基づくものであり、その内容はここに参照として取り込まれる。
１　映像表示装置
２，１０２　画像出力回路部
３，１０３　表示タイミング回路部
４　発振回路部
５，１０５　ＴＦＴ液晶表示装置
３１　位相比較器
３２　タイミング生成器
３３　分周器
４１　ループフィルタ
４２　ＶＣＯ
４３　クロックマスク
４４　スイッチ
１０６　発振回路部

Claims (9)

  1. 　固定された分周比を有し、所定の発振信号を該分周比で分周して分周信号を出力する分周器と、映像信号に含まれる同期信号の位相と該分周器から出力される前記分周信号の位相との間の位相差を比較する位相比較器と、該位相比較器における比較結果に応じた周期のサンプリング信号を生成する生成器と、を有する生成回路へ、該所定の発振信号を供給する発振回路であって、
    　前記位相比較器における比較結果に応じた周期のクロック信号を生成するクロック信号生成部と、
    　前記クロック信号生成部が生成した前記クロック信号の一部をマスクして前記所定の発振信号を生成し、該所定の発振信号を前記分周器へ供給するクロック信号マスク部と、を備え、
    　前記クロック信号マスク部は、前記生成器が生成する前記サンプリング信号の周期が、前記映像信号を生成する際に用いられるクロックの周期である所定周期と同じになるように前記クロック信号の一部をマスクする。
  2. 　請求項１に記載の発振回路であって、
    　前記クロック信号マスク部は、前記クロック信号の所定個数のクロックをマスクし、当該所定個数は、前記所定周期と前記分周器の分周比とに基づいて決定される。
  3. 　請求項１または２に記載の発振回路であって、
    　前記生成器は、前記サンプリング信号と同期する同期信号を前記クロック信号マスク部に出力し、
    　前記クロック信号マスク部は、前記生成器から出力される前記同期信号に基づいて、前記クロック信号の一部をマスクする。
  4. 　請求項３に記載の発振回路であって、
    　前記クロック信号マスク部は、前記生成器から出力される前記同期信号が入力された直後に、前記クロック信号のマスクを開始する。
  5. 　請求項３に記載の発振回路であって、
    　前記クロック信号マスク部は、前記生成器から出力される前記同期信号を受けてから一定時間が経過した後に、前記クロック信号のマスクを開始する。
  6. 　請求項１から５の何れか一項に記載の発振回路であって、
    　前記クロック信号マスク部は、前記生成器が前記サンプリング信号の生成を開始してから一定時間が経過した後に、前記クロック信号のマスクを開始する。
  7. 　請求項６に記載の発振回路であって、
    　前記生成器が前記サンプリング信号の生成を開始してから一定時間の間、前記クロック信号生成部が生成したクロック信号を前記クロック信号マスク部をバイパスして前記分周器へ直接供給するように構成されているスイッチを更に有する。
  8. 　請求項６に記載の発振回路であって、
    　前記生成器が前記サンプリング信号の生成を開始してから一定時間の間、前記生成器から出力される前記同期信号をカットするように構成されているスイッチを更に有する。
  9. 　映像信号を受け付けて映像を表示する映像表示装置であって、
    　前記映像信号をサンプリング信号でサンプリングして映像を表示する映像表示回路と、
    　前記映像表示回路へ供給する前記サンプリング信号を生成する生成回路と、
    　前記生成回路へ所定の発振信号を供給する発振回路と、を備え、
    　前記生成回路は、固定された分周比を有し、前記所定の発振信号を該分周比で分周して分周信号を出力する分周器と、前記映像信号に含まれる同期信号の位相と該分周器から出力される前記分周信号の位相との間の位相差を比較する位相比較器と、該位相比較器における比較結果に応じた周期の前記サンプリング信号を生成する生成器と、を有し、
    　前記発振回路は、前記位相比較器における比較結果に応じた周期のクロック信号を生成するクロック信号生成部と、前記クロック信号生成部が生成した前記クロック信号の一部をマスクして前記所定の発振信号を生成し、該所定の発振信号を前記分周器へ供給するクロック信号マスク部と、を有し、
    　前記クロック信号マスク部は、前記生成器が生成する前記サンプリング信号の周期が、前記映像信号を生成する際に用いられるクロックの周期である所定周期と同じになるように前記クロック信号の一部をマスクする。
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