JP2006270438A - クロック生成回路および映像信号合成回路 - Google Patents

Abstract

【課題】 簡単な構成で周波数変換ができるクロック生成回路を提供する。
【解決手段】 周波数１３．５ＭＨｚのクロックから周波数１２ＭＨｚのクロックを生成するクロック生成回路において、前記周波数１３．５ＭＨｚの９個のクロック内の１個のクロックをマスクして、９個の入力クロック当り８個のクロックを出力させる。
【選択図】 図２

Description

本発明は、クロック生成回路およびそのクロック生成回路を使用した映像信号合成回路に関するものである。

外部から入力するビデオ信号とオンスクリーン信号とを合成する手法として、図５に示す映像信号合成回路が知られている。この回路は、入力ビデオ信号から同期信号を得てオンスクリーン信号を出力するテレテキストデコーダ１０と、入力ビデオ信号に対してテレテキストデコーダ１０から入力するオンスクリーン信号を合成するビデオデコーダ２０からなる。１１はテレテキストデコーダ１０に１２ＭＨｚのドットクロックを供給するクロック生成回路である。ビデオデコーダ２０は、ビデオ信号をＲＧＢ信号にＡ／Ｄ変換するＡＤＣ２１、セレクタからなる信号合成回路２２、ＲＧＢ信号をＹ信号、Ｃｂ信号、Ｃｒ信号に変換するＩＴＵ−Ｒ６５６方式の色差変換回路２３、１３．５ＭＨｚと２７ＭＨｚのクロックを生成するＰＬＬ回路２４からなる。

この映像信号合成回路では、オンスクリーン信号を入力ビデオ信号に合成するタイミング時に、テレテキストデコーダ１０からスイッチング信号ＳＷが出力して、ビデオデコーダ２０の信号合成回路２２においてテレテキストデコーダ１０からのオンスクリーン信号が選択されて色差変換回路２３に出力される。

しかし、この映像信号合成では、オンスクリーン信号のドットクロックが１２ＭＨｚ、入力ビデオ信号のドットクロックが１３．５ＭＨｚと異なっている。このため、１３．５ＭＨｚ：１２ＭＨｚ＝９：８となり、１３．５ＭＨｚのクロック９回に１回、１２ＭＨｚのクロックが横切るために、このタイミングでデータの取り込みミスが発生し、表示画面上ではギザギザの縦線が現れてしまう。

そこで、この問題を解決する方式として、図６に示すような映像信号合成回路が提案されている（例えば、特許文献１参照）。この回路は、クロック生成回路１１で生成される１２ＭＨｚのクロックで動作するテレテキストデコーダ１０から出力するオンスクリーン信号と、クロック生成回路２４Ａで生成される１３．５ＭＨｚのクロックで動作するビデオデコーダ２０Ａから出力するビデオ信号とを、信号合成回路２２Ａで合成するために、テレテキストデコーダ１０の出力オンスクリーン信号のドットクロックを１２ＭＨｚ→１３．５ＭＨｚに変換するレート変換メモリ回路５０を備えたものである。このレート変換メモリ回路５０では、テレテキストデコーダ１０の出力オンスクリーン信号の読み込みを１２ＭＨｚのクロックで行い、読み出しを１３．５ＭＨｚのクロックで行うものである。

特開２０００−２２４４７７号公報

ところが、この図６に示す映像信号合成では、レート変換メモリ回路４０が特別に必要となるという問題がある。

本発明の目的は、簡単な構成で周波数変換ができるクロック生成回路、およびそのクロック生成回路を利用してレート変換メモリが不要で簡単な回路で実現できかつ映像合成が正常に行われるようにした映像信号合成を提供することである。

上記課題を解決するために、請求項１にかかる発明のクロック生成回路は、周波数ｆ１のクロックを入力して周波数ｆ２のクロックを生成するクロック生成回路において、
ｆ１：ｆ２＝Ｍ：Ｎ、Ｍ＞Ｎ (1)
Ｍ，Ｎは式(1)を満足する最小の整数
であるとき、前記周波数ｆ１のＭ個のクロック内のＭ−Ｎ個のクロックをマスクして、Ｍ個の入力クロック当りＮ個のクロックを出力するマスク手段を具備し、該マスク手段から前記周波数ｆ２のクロックを出力することを特徴とする。

請求項２にかかる発明のクロック生成回路は、周波数２ｆ１のクロックを入力して周波数ｆ２のクロックを生成するクロック生成回路において、
ｆ１：ｆ２＝９：８ (2)
であるとき、前記周波数２ｆ１のクロックを１８カウントするとリセットされて再度カウントを繰り返すカウンタと、該カウンタの特定のカウント値を検出するデコーダと、前記カウンタのカウント出力のＬＳＢのデータを前記デコーダの出力データでマスクするゲート回路とを具備することを特徴とする。

請求項３にかかる発明の映像信号合成回路は、周波数ｆ１のドットクロックで処理されたビデオ信号と周波数ｆ２のドットクロックで処理されたオンスクリーン信号とを信号合成回路で合成して出力する映像信号合成回路において、前記周波数ｆ１のクロックから前記周波数ｆ２のクロックを生成するために、請求項１又は２に記載のクロック生成回路を使用したことを特徴とする。

本発明のクロック生成回路によれば、高い周波数のクロックの一部を間引いて低い周波数のクロックを生成するので、当該低い周波数のクロックは高い周波数のクロックに同期したクロックとなり、しかもその生成はカウンタやデコーダを使用することにより、簡単に実現できる。また、このようなクロック生成回路を使用して映像信号合成回路を構成すれば、従来のようなメモリが不要となり、全体の回路構成が簡素化される。

図１は本発明の実施例の映像信号合成回路の回路図である。この回路は、入力ビデオ信号から同期信号を得てオンスクリーン映像を出力するテレテキストデコーダ１０と、入力ビデオ信号に対してテレテキストデコーダ１０から入力する映像信号を合成するビデオデコーダ２０からなる。ビデオデコーダ２０は、ビデオ信号をＲＧＢ信号にＡ／Ｄ変換するＡＤＣ２１、セレクタからなる信号合成回路２２、ＲＧＢ信号をＹ信号、Ｃｂ信号、Ｃｒの色差信号に変換するＩＴＵ−Ｒ６５６方式の色差変換回路２３、１３．５ＭＨｚと２７ＭＨｚのクロックを生成するＰＬＬ回路２４からなる。３０は２７ＭＨｚのクロックと水平同期信号からその２７ＭＨｚのクロックに同期したテレテキストデコーダ１０用の１２ＭＨｚのドットクロックを生成するクロック生成回路である。

前記したように、１３．５ＭＨｚと１２ＭＨｚの比率は９：８であるので、クロック生成回路３０では、ＰＬＬ回路２４で生成した２７ＭＨｚを２分周して１３．５ＭＨｚとし、この１３．５ＭＨｚの９クロックの内の１クロックを間引くことにより、１２ＭＨｚ（＝１３．５×８／９）のクロックを生成する。これにより、クロック生成回路３０で生成される１２ＭＨｚのクロックは、ＰＬＬ回路２４で生成される１３．５ＭＨｚのクロックと同期することになる。

図２は図１のクロック生成回路３０の内部構成を示す回路図である。３１〜３３はＦＦ回路、３４、３５はノア回路、３６はオア回路、３７は出力４ビットのカウンタ、３８はカウンタ３７のカウント値が「１３」のとき出力を“１”にするデコーダ、３９はインバータ、４０はカウンタ３７のカウント値が「１７」のとき出力を“１”にするデコーダである。

このクロック生成回路３０では、水平同期信号ＨＳＹＮＣが立ち下がったとき、ノア回路３４の出力が“１”になり、ノア回路３５の出力が“０”になって、カウンタ３７がリセットされ、この後、このカウンタ３７が２７ＭＨｚのクロックをカウントする。そして、カウント値が０→１→・・・・→１３に達すると、デコーダ３８がその出力を“１”にする。一方、カウンタ３８の最下位ビットＬＳＢ（Ｑ０）は交互に“１”と“０”を出力しており、この信号は２７ＭＨｚの半分の１３．５ＭＨｚのクロックとなる。そして、カウンタ３７のカウント値が「１７」に達するとリセットされ、以降同じ動作が繰り返される。

よって、カウンタ３７の最下位ビットＬＳＢ（Ｑ０）から得られる１３．５ＭＨｚのクロックをインバータ３９で反転したクロックとデコーダ３８の出力とをオア回路３６に入力させれば、１３．５ＭＨｚの９クロックの内の１クロック分がそのオア回路３６でマスクされて、１３．５ＭＨｚの９クロックの内の８クロックがＦＦ回路３３でラッチされて、１２ＭＨｚのクロックとして出力することになる。図３にカウンタ３７のカウント動作を示し、図４にクロック生成回路の全体のタイムチャートを示した。

なお、以上において、デコーダ３８はカウンタ３８のカウント値「１３」を検出するものに限られるものではなく、カウント値が「１」、「３」のように奇数値のいずれか１つを検出するものであればよい。また、上記実施例では図４に示すように、１３．５ＭＨｚのクロックのロウレベルのタイミングをハイレベルにするようマスクしているが、ハイレベルのタイミングをロウレベルにするようマスクしてもよい。この場合は、デコーダ３８がカウンタ３７のカウント値が「０」、「２」のよう偶数数値のいずれか１つを検出するようにすればよい。

また、以上では、１個のクロックをマスクするようにしたが、２以上のクロックをマスクするようにしても、同様に周波数変換を行うことができる。たとえば、周波数ｆ１のクロックを入力して周波数ｆ２のクロックを生成するクロック生成回路では、
ｆ１：ｆ２＝Ｍ：Ｎ、Ｍ＞Ｎ (1)
Ｍ，Ｎは式(1)を満足する最小の整数
であるとき、周波数ｆ１のＭ個のクロック内のＭ−Ｎ個のクロックをマスクして、Ｍ個のクロック当りＮ個のクロックを出力するマスク手段を備えればよい。

本発明の実施例の映像信号合成回路のブロック図である。 実施例のクロック生成回路の具体的な回路図である。 実施例のクロック生成回路のカウンタの動作説明図である。 実施例のクロック生成回路のタイミングチャートである。 従来の映像信号合成回路の回路図である。 従来の別の映像信号合成回路の回路図である。

符号の説明

１０：テレテキストデコーダ、１１：１２ＭＨｚのクロック生成回路
２０：ビデオデコーダ、２１：ＡＤＣ、２２，２２Ａ：信号合成回路、２３：色差変換回路、２４：１３．５ＭＨｚと２７ＭＨｚのＰＬＬ回路，２４Ａ：１３．５ＭＨｚのクロック生成回路
３０：クロック生成回路、３１〜３３：ＦＦ回路、３４、３５：ノア回路、３６：オア回路、３７：カウンタ、３８：デコーダ、３９：インバータ、４０：デコーダ
５０：レート変換メモリ回路

Claims (3)

1. 周波数ｆ１のクロックを入力して周波数ｆ２のクロックを生成するクロック生成回路において、
   ｆ１：ｆ２＝Ｍ：Ｎ、Ｍ＞Ｎ (1)
   Ｍ，Ｎは式(1)を満足する最小の整数
   であるとき、前記周波数ｆ１のＭ個のクロック内のＭ−Ｎ個のクロックをマスクして、Ｍ個の入力クロック当りＮ個のクロックを出力するマスク手段を具備し、該マスク手段から前記周波数ｆ２のクロックを出力することを特徴とするクロック生成回路。
2. 周波数２ｆ１のクロックを入力して周波数ｆ２のクロックを生成するクロック生成回路において、
   ｆ１：ｆ２＝９：８ (2)
   であるとき、前記周波数２ｆ１のクロックを１８カウントするとリセットされて再度カウントを繰り返すカウンタと、該カウンタの特定のカウント値を検出するデコーダと、前記カウンタのカウント出力のＬＳＢのデータを前記デコーダの出力データでマスクするゲート回路とを具備することを特徴とするクロック生成回路。
3. 周波数ｆ１のドットクロックで処理されたビデオ信号と周波数ｆ２のドットクロックで処理されたオンスクリーン信号とを信号合成回路で合成して出力する映像信号合成回路において、
   前記周波数ｆ１のクロックから前記周波数ｆ２のクロックを生成するために、請求項１又は２に記載のクロック生成回路を使用したことを特徴とする映像信号合成回路。

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