JP2001308697A - 周波数生成回路および信号受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック源の数が少なくても、様々な周波数
のクロックを生成することができる周波数生成回路を提
供することを目的とするものである。 【解決手段】 周波数Ｋのクロックをｎ分周するｎ分周
手段と、上記ｎ分周手段がｍ回ｎ分周した後に、または
上記ｎ分周手段がｍ回ｎ分周する間に、１／Ｋ秒間に、
ｉ回、休止制御信号を出力する休止制御信号出力手段
と、上記休止制御信号に応じて、上記ｎ分周手段の出力
を停止するか、または、上記休止制御信号に応じて、上
記ｎ分周手段の入力を停止し、この入力停止によってｎ
分周手段の出力を停止する出力停止手段とを有し、周波
数がｍ×Ｋ／（ｎ×ｍ＋ｉ）であるクロックを生成する
周波数生成回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周波数生成回路お
よび信号受信回路に関する。

【０００２】

【従来の技術】従来の分周回路では、周波数Ｋのクロッ
クを分周比ｎで分周し、周波数Ｋ／ｎのクロックを生成
し、他の周波数を得る場合は、分周比ｍでさらに分周
し、周波数Ｋ／（ｎ×ｍ）のクロックを生成する。

【０００３】

【発明が解決しようとする課題】上記従来例では、周波
数Ｋのクロックを（ｎ×ｍ）分周するだけであるので、
周波数Ｋ／（ｎ×ｍ）のクロックしか生成することがで
きず、分周比に制限があり、要求する周波数のクロック
を生成することができない場合がある。

【０００４】したがって、従来は、互いに異なる周波数
を出力するクロック源を複数設け、これらを分周するこ
とによって、要求する周波数のクロックを生成してい
る。この結果、要求する周波数のクロックが多ければ多
い程、多くのクロック源を必要とするという問題があ
る。

【０００５】本発明は、クロック源の数が少なくても、
様々な周波数のクロックを生成することができる周波数
生成回路および信号受信回路を提供することを目的とす
るものである。

【０００６】

【課題を解決するための手段】本発明は、周波数Ｋのク
ロックをｎ分周するｎ分周手段（ｎは正の整数）と、上
記ｎ分周手段がｍ回ｎ分周した後に（ｍは正の整数）、
または上記ｎ分周手段がｍ回ｎ分周する間に、１／Ｋ秒
間の休止制御信号をｉ回出力する（ｉは正の整数）休止
制御信号出力手段と、上記休止制御信号に応じて、上記
ｎ分周手段の出力を停止するか、または、上記休止制御
信号に応じて、上記ｎ分周手段の入力を停止し、この入
力停止によってｎ分周手段の出力を停止する出力停止手
段とを有し、周波数がｍ×Ｋ／（ｎ×ｍ＋ｉ）であるク
ロックを生成する周波数生成回路である。

【０００７】また、本発明は、上記周波数生成回路と、
受信信号の変化点を検出する変化点検出手段と、上記周
波数生成回路が生成したクロックを、読み取りクロック
として使用し、上記変化点検出手段が受信信号の変化点
を検出したタイミングから数えて、ｑ番目の上記読み取
りクロックのタイミングにおいて、受信信号を読み取る
受信信号読取手段とを有する信号受信回路である。

【０００８】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である第１の周波数生成回路１００の構成を
示すブロック図である。

【０００９】第１の周波数生成回路１００は、ｎ分周後
に、分周部を休止制御する周波数生成回路であり、ｎ分
周部１と、分周部休止制御部１０とを有する。なお、ｎ
は、正の整数である。

【００１０】分周部休止制御部１０は、ｎカウントアッ
プ部３と、ｍカウントアップ部４と、ｉカウントアップ
部５と、ＳＲ−ＦＦ６と、ＡＮＤ論理回路７と、ＮＯＲ
論理回路８とを有する。

【００１１】ｎカウントアップ部３は、周波数Ｋの入力
クロックをカウントし、ｎカウント毎に１パルスを発生
する回路である。ｍカウントアップ部４は、ｎカウント
アップ部３の出力クロックをカウントし、ｍカウント毎
（ｍは、正の整数）に１パルスを発生する回路である。
ＳＲ−ＦＦ６は、ｍカウントアップ部４がカウントアッ
プしたときに、「Ｈ」の信号を出力するフリップフロッ
プである。ＡＮＤ論理回路７は、ＳＲ−ＦＦ６の出力信
号と、周波数Ｋのクロックとを入力する回路である。

【００１２】ｉカウントアップ部５は、ＡＮＤ論理回路
７の出力クロックをカウントし、ｉカウント後（ｉは、
正の整数）に、カウントアップ信号を、ｎカウントアッ
プ部３と、ｍカウントアップ部４と、ＳＲ−ＦＦ６との
各リセット端子と、ｉカウントアップ部５のリセット端
子とに出力する回路である。

【００１３】ＮＯＲ論理回路８は、ＳＲ−ＦＦ６の出力
パルスと、ｎ分周部１の出力パルスとを入力し、ｍＫ／
（ｎ×ｍ＋１）の周波数のクロックであって、第１の周
波数生成回路１００としての最終出力クロックを出力す
る回路である。

【００１４】つまり、ｎカウントアップ部３と、ｍカウ
ントアップ部４と、ＳＲ−ＦＦ６と、ｉカウントアップ
部５とは、ｎ分周手段がｍ回ｎ分周した後に（ｍは正の
整数）、１／Ｋ秒間の休止制御信号をｉ回出力する（ｉ
は正の整数）休止制御信号出力手段の例であり、ｉカウ
ントアップ部５の出力信号は、１／Ｋ秒間の休止制御信
号の例である。

【００１５】次に、第１の周波数生成回路１００の動作
について説明する。

【００１６】まず、周波数Ｋの入力クロックを、ｎ分周
部１に入力し、Ｋ／ｎの周波数を有する出力クロックを
ｎ分周部１が生成する。

【００１７】一方、分周部休止制御部１０において、周
波数Ｋのクロックをｎカウントアップ部３に入力し、ｎ
カウントアップ部３のカウントアップ出力を、ｍカウン
トアップ部４に入力することによって、（ｎ×ｍ）／Ｋ
秒後に、ｍカウントアップ部４がカウントアップし、Ｓ
Ｒ−ＦＦ６の出力信号が「Ｈ」になる。

【００１８】ＳＲ−ＦＦ６の出力信号が「Ｈ」になる
と、ＮＯＲ論理回路８の出力が、強制的に「Ｌ」にな
り、この間（ＳＲ−ＦＦ６の出力信号が「Ｈ」になって
いる間）、出力クロックが休止される。

【００１９】一方、ＳＲ−ＦＦ６の出力信号が「Ｈ」に
なると、ｉカウントアップ部５が、動作を開始し、ｉ／
Ｋ秒後にカウントアップする。

【００２０】ｉカウントアップ部５が出力するカウント
アップ信号は、ｎカウントアップ部３と、ｍカウントア
ップ部４と、ｉカウントアップ部５と、ＳＲ−ＦＦ６と
をリセットする。これらカウントアップ部３、４、５と
ＳＲ−ＦＦ６とは、初期状態から再び動作を開始する。

【００２１】したがって、ｉカウントアップ部５が、動
作を開始してから、カウントアップ出力信号を出力する
までの間、つまり、ｉ／Ｋ秒後に、ＳＲ−ＦＦ６の出力
信号が「Ｈ」を維持し、ＮＯＲ論理回路８の出力が、強
制的に「Ｌ」になり、ｉ／Ｋ秒間、ＮＯＲ論理回路８が
出力を休止し、つまり、第１の周波数生成回路１００の
出力クロックが休止される。

【００２２】この結果、（ｎ×ｍ＋ｉ）／Ｋ秒間に、Ｋ
／ｎの周波数成分の出力クロックがｍ個出力されること
になるので、ｍ÷［（ｎ×ｍ＋ｉ）／Ｋ］の周波数を有
する最終出力クロック、つまり、Ｋ×ｍ／（ｎ×ｍ＋
ｉ）の周波数を有する最終出力クロックを得ることがで
きる。

【００２３】すなわち、求める周波数をｆとすると、 求める周波数ｆ＝Ｋ×ｍ／（ｎ×ｍ＋ｉ）……式（１） 図２は、本発明の第２の実施例である第２の周波数生成
回路２００の構成を示すブロック図である。

【００２４】周波数生成回路２００は、ｎ分周の間に、
分周部を休止制御する回路であり、ｎ分周部１と、分周
部休止制御部２０とを有する。なお、周波数生成回路１
００は、ｎ分周後に、分周部を休止制御する回路であ
る。

【００２５】分周部休止制御部２０は、ｎカウントアッ
プ部３と、ｍカウントアップ部４と、Ｄ−ＦＦ回路１１
と、ＯＲ論理回路１２と、ＡＮＤ論理回路１３、１４
と、ｉカウントアップ部１５とを有する。

【００２６】ｎカウントアップ部３は、周波数Ｋの入力
クロックをカウントし、ｎカウント毎に１パルスを発生
する回路である。ｍカウントアップ部４は、カウントア
ップ部３の出力パルスをカウントし、ｍカウント毎に１
パルスを発生する回路である。Ｄ−ＦＦ回路１１は、ｎ
カウントアップ部３がカウントアップしたときに、周波
数Ｋの入力クロックの立ち下がりのタイミングで、ｉカ
ウントアップ部５に入力クロックを入力する回路であ
る。カウントアップ部１５は、Ｄ−ＦＦ回路１１のＱ出
力パルスをカウントし、ｉカウント後に、「Ｈ」を出力
し、この出力を維持する回路である。

【００２７】また、ＡＮＤ論理回路１３は、ｍカウント
アップ部４のＱ出力パルスと、カウントアップ部１５の
Ｑ出力パルスとを入力し、その出力信号を、ｎカウント
アップ部３と、ｍカウントアップ部４と、Ｄ−ＦＦ回路
１１と、ｉカウントアップ部１５とのそれぞれのリセッ
ト端子に供給する。

【００２８】ＮＯＲ論理回路１２は、Ｄ−ＦＦ回路１１
のＱ出力パルスと、カウントアップ部１５のＱ出力パル
スとを入力し、その出力パルスをＡＮＤ論理回路１４に
供給する回路である。ＡＮＤ論理回路１４は、周波数Ｋ
のクロックと、ＮＯＲ論理回路１２の出力パルスとを入
力し、この出力パルスをｎカウントアップ部３に送る回
路である。

【００２９】次に、周波数生成回路２００の動作につい
て説明する。

【００３０】周波数Ｋの入力クロックを、ｎ分周部１に
入力することによって、Ｋ／ｎの周波数を有するクロッ
クが生成される。

【００３１】一方、分周部休止制御部２０において、周
波数Ｋのクロックをｎカウントアップ部３に入力し、ｎ
カウントアップ部３のカウントアップ出力を、Ｄ−ＦＦ
回路１１に入力することによって、Ｄ−ＦＦ回路１１
は、ｎカウント毎に１回「Ｈ」の出力パルスを、１／Ｋ
秒間、出力する。

【００３２】Ｄ−ＦＦ回路１１の出力信号が「Ｈ」にな
ると、ＯＲ論理回路１２を介して、ＡＮＤ論理回路１４
に「Ｌ」が入力され、ｎカウントアップ部３へのクロッ
ク入力が、１／Ｋ秒間、休止される。すなわち、周波数
Ｋの入力クロックの１クロック期間、休止される。この
結果、ｎ分周部１とｎカウントアップ部３とが、１／Ｋ
秒間、動作を休止する。

【００３３】１／Ｋ秒間、動作を休止した後、再び、ｎ
分周部１とｎカウントアップ部３とが、動作を開始す
る。

【００３４】また、Ｄ−ＦＦ回路１１の出力信号は、ｉ
カウントアップ部１５に入力され、ｉカウントアップ部
１５をカウントアップする。ｉカウントアップ部１５
は、ｉ回カウントアップすると、カウントアップ出力パ
ルス「Ｈ」（休止制御信号）を出力し、維持する。

【００３５】つまり、ｎカウントアップ部３と、ｍカウ
ントアップ部４と、Ｄ−ＦＦ１１と、ｉカウントアップ
部１５とは、ｎ分周手段がｍ回ｎ分周する間に（ｍは正
の整数）、１／Ｋ秒間の休止制御信号をｉ回出力する
（ｉは正の整数）休止制御信号出力手段の例であり、ｉ
カウントアップ部１５の出力信号は、１／Ｋ秒間の休止
制御信号の例である。

【００３６】ｎ分周部１とｎカウントアップ部３とを１
／Ｋ秒間動作を休止する上記制御は、ｉカウントアップ
部１５がカウントアップするまで、ｉ回繰り返される。

【００３７】ｉカウントアップ部１５のカウントアップ
出力「Ｈ」は、ＯＲ論理回路１２に入力され、Ｄ−ＦＦ
回路１１の出力とは無関係に、ＯＲ論理回路１２の出力
信号が「Ｈ」に維持される。この結果、ｎ分周部１の休
止制御が行われなくなる。

【００３８】また、Ｄ−ＦＦ回路１１が、カウントアッ
プ出力信号「Ｈ」を出力し、維持し、ＡＮＤ論理回路１
３にも入力される。

【００３９】ＡＮＤ論理回路１３の他方の入力端子に、
ｍカウントアップ部４のカウントアップ出力信号を入力
する。

【００４０】この結果、ｎカウントアップ部３に、クロ
ックがｎ×ｍ回入力されたときに、ｍカウントアップ部
４のカウントアップ出力信号が「Ｈ」になり、ＡＮＤ論
理回路１３の出力信号が「Ｈ」になる。

【００４１】ＡＮＤ論理回路１３の「Ｈ」出力信号は、
ｎカウントアップ部３、ｍカウントアップ部４、ｉカウ
ントアップ部１５、Ｄ−ＦＦ回路１１をリセットし、こ
れら各部は、初期状態から動作を開始する。

【００４２】したがって、ｎカウントアップ部３にクロ
ックがｎ×ｍ回入力されるまでの間に、１／Ｋ秒間で、
ｉ回、ｎ分周部１の動作を休止させることができる。

【００４３】この結果、（ｎ×ｍ＋ｉ）／Ｋ秒間に、Ｋ
／ｎの周波数成分の出力クロックがｍ個出力されること
になるので、周波数ｍ÷［（ｎ×ｍ＋ｉ）／Ｋ］のクロ
ックが出力される。すなわち、Ｋ×ｍ／（ｎ×ｍ＋ｉ）
の周波数の最終出力クロックを得ることができる。つま
り、上記式（１）と同じ結果を得ることができる。

【００４４】たとえば、Ｋ＝１５３．６ＭＨｚ、ｎ＝
３，ｍ＝５、ｉ＝１であるとすれば、（ｎ×ｍ＋ｉ）／
Ｋ＝（１６／１５３．６）μｓの間に、ｍ個（＝５個）
のクロックが存在するので、出力クロックの周波数ｆ
は、ｆ＝ｍ÷［（ｎ×ｍ＋ｉ）／Ｋ］＝５÷［（３×５
＋１）／１５３．６ＭＨｚ］＝５÷（１６／１５３．６
ＭＨｚ）＝４８ＭＨｚになり、４８ＭＨｚのクロックを
得ることができる。

【００４５】ただし、上記５個のクロックのうちで、最
初の１個のクロック幅は、他の４個のクロック幅と比べ
て、１／Ｋ＝（１／１５３．６）μｓ大きい。

【００４６】上記実施例では、カウントアップ部３、
４、５、１５、分周部１が、互いに独立して構成されて
いるが、ｎ分周部１とｎカウントアップ部３、４、５、
１５とを統合して構成するようにしてもよい。

【００４７】また、周波数生成回路１００または２００
に、ｐ分周手段を備えることによって、第３の周波数生
成回路を構成することができる。この場合、周波数生成
回路１００または２００の前段または後段に、ｐ分周手
段を接続する。

【００４８】上記第３の周波数生成回路における動作
は、上記動作と同様であり、（Ｋ／ｐ）×｛ｍ／（ｎ×
ｍ＋ｉ）｝の周波数のクロックを得ることができる。

【００４９】たとえば、Ｋ＝１５３．６ＭＨｚ、ｐ＝
２、ｎ＝３、ｍ＝８、ｉ＝１とすれば、出力クロックの
周波数として、２４．５７６ＭＨｚを得ることができ
る。

【００５０】また、第１の周波数生成回路１００または
第２の周波数生成回路２００を縦列に接続することによ
って、第４の周波数生成回路を構成することができる。

【００５１】上記第４の周波数生成回路における出力ク
ロックの周波数は、上記と同様に、Ｋ×｛ｍ／（ｎ×ｍ
＋ｉ）｝×｛ｍ’／（ｎ’×ｍ’＋ｉ’）｝×…であ
る。

【００５２】たとえば、Ｋ＝１５３．６ＭＨｚ、ｎ＝
３、ｍ＝５、ｉ＝１にすれば、求める出力クロックの周
波数をｆ１とすると、ｆ１＝Ｋ×｛ｍ／（ｎ×ｍ＋
ｉ）｝＝４８ＭＨｚであり、周波数４８ＭＨｚのクロッ
クを得ることができる。また、Ｋは、上記と同じ１５
３．６ＭＨｚにし、ｎ’＝２、ｍ’＝５、ｉ’＝２に
し、求める出力クロックの周波数をｆ２とすると、ｆ２
＝Ｋ×｛ｍ／（ｎ×ｍ＋ｉ）｝×｛ｍ’／（ｎ’×ｍ’
＋ｉ’）｝＝２０ＭＨｚになり、２０ＭＨｚをも得るこ
とができる。つまり、４８ＭＨｚの他に、２０ＭＨｚを
得ることができる。

【００５３】また、上記第４の周波数生成回路にｐ分周
手段を設けることによって、第５の周波数生成回路を構
成することができる。

【００５４】上記第５の周波数生成回路における出力ク
ロックの周波数ｆは、上記と同様に、ｆ＝（Ｋ／ｐ）×
｛ｍ／（ｎ×ｍ＋ｉ）｝×｛ｍ’／（ｎ’×ｍ’＋
ｉ’）｝×…である。

【００５５】たとえば、Ｋ＝１５３．６ＭＨｚ、ｐ＝１
０、ｎ＝３、ｍ＝５、ｉ＝１、ｎ’＝２、ｍ’＝５、
ｉ’＝２とすれば、求める出力クロックの周波数ｆは、
ｆ＝（Ｋ／ｐ）×｛ｍ／（ｎ×ｍ＋ｉ）｝×｛ｍ’／
（ｎ’×ｍ’＋ｉ’）｝＝（１５３．６ＭＨｚ／１０）
×｛５／（３×５＋１）｝×｛５／（２×５＋２）｝＝
１５．３６ＭＨｚ×（５／１６）×（５／１２｝＝２Ｍ
Ｈｚであり、２ＭＨｚを得ることができる。

【００５６】この場合、Ｋ＝１５３．６ＭＨｚを１０分
周することによって、出力クロックとして、１５．３６
ＭＨｚを得ることができる。さらに、４８ＭＨｚ、２０
ＭＨｚの周波数の出力クロックも得ることができる。

【００５７】また、（Ｋ／ｐ）×｛ｍ／（ｎ×ｍ＋
ｉ）｝の周波数を得ることができる周波数生成回路を、
別に設け、Ｋ＝１５３．６ＭＨｚ、ｐ＝２、ｎ＝３、ｍ
＝８、ｉ＝１にすれば、出力クロックの周波数として、
２４．５７６ＭＨｚを得ることができる。

【００５８】上記実施例によれば、１つのクロック源か
ら多種類の周波数のクロックを得ることができる。

【００５９】図３は、本発明の第３の実施例である信号
受信回路３００の構成を示すブロック図である。

【００６０】信号受信回路３００は、周波数生成回路２
１と、変化点検出部２２と、受信部２３とを有する。

【００６１】周波数生成回路２１は、上記第１〜第５の
周波数生成回路のうちの１つの周波数生成回路である。
変化点検出部２２は、受信信号の変化点（立ち上がり、
または立下りの点）を検出するものであり、受信部２３
は、受信信号を読み取る部分である。

【００６２】受信信号の伝送速度よりも、読み取りクロ
ックが十分に高速である場合に、周波数生成回路２１で
生成されたクロックを、読み取りクロックとして使用
し、変化点検出手段２２が、上記受信信号の変化点を検
出した点から数えて、ｑ番目の上記読み取りクロックの
タイミングで、受信部２３は、受信信号を読み取ること
ができる。

【００６３】このような信号受信回路３００において
は、読み取りクロックに誤差を含んでいても問題なく動
作する。上記周波数生成回路を使用して様々な分周比の
クロックを生成できる結果として、クロック源の数を削
減することができる。

【００６４】なお、上記周波数生成回路のクロックは、
信号送信等の他の用途にも使用できる。

【００６５】図４は、本発明の第４の実施例であるＬＳ
Ｉ４００の構成を示すブロック図である。

【００６６】ＬＳＩ４００は、周波数生成回路３０と、
ＩＳＤＮ網終端部３１と、ＲＳ２３２Ｃインタフェース
部３２とを有する。

【００６７】周波数生成回路３０は、上記第１〜第５の
周波数生成回路のうちの１つの周波数生成回路である。
ＩＳＤＮ網終端部３１は、ＩＳＤＮのＵ点インタフェー
スを終端する。ＲＳ２３２Ｃインタフェース部３２は、
パソコン等を接続するインタフェース部であり、上記信
号受信回路に相当する。

【００６８】次に、ＬＳＩ４００の動作について説明す
る。

【００６９】ＩＳＤＮ網終端部３１は、網のクロックに
従属同期する必要から、一般には、１５．３６ＭＨｚの
クロックを供給して動作する。

【００７０】一方、ＲＳ２３２Ｃインタフェース部３２
では、情報転送速度として、３００、６００、１２０
０、２４００、４８００、９６００、１９２００、３８
４００、５７６００、１１５２００、２３０４００ｂｐ
ｓをサポートする必要がある。これらの速度で情報の転
送を行うために、情報転送速度の１６倍のクロックを利
用して調歩同期方式で情報を受信する。

【００７１】したがって、４８００、９６００、１９２
００、３８４００、７６８００、１５３６００、３０７
２００、６１４４００、９２１６００、１８４３２０
０、３６８６４００Ｈｚのクロックが必要となる。

【００７２】４８００〜６１４４００までのクロック
は、１５．３６ＭＨｚをｎ分周して生成することができ
るが、１５．３６ＭＨｚをｎ分周しても、９２１６０
０、１８４３２００、３６８６４００Ｈｚのクロックを
得ることはできない。

【００７３】次に、３６８６４００Ｈｚのクロックを例
にとって、ＬＳＩ４００について説明する。

【００７４】１５．３６ＭＨｚのクロックをｎ＝４分周
して得られるクロックの周波数は、３８４００００Ｈｚ
である。上記３６８６４００Ｈｚのクロックとは誤差が
ある。そこで、周波数生成回路１００を利用し、求める
クロックを生成する。

【００７５】周波数生成回路１００についての上記説明
から、次の式（２）を満足するように、それぞれの値を
求める。

【００７６】 ｆ＝Ｋ×ｍ／（ｎ×ｍ＋ｉ）＝３６８６４００Ｈｚ……式（２） ここで、Ｋ＝１５．３６ＭＨｚ、ｎ＝４であるので、式
（２）の左辺は、Ｋ×ｍ／（ｎ×ｍ＋ｉ）＝１５３６０
０００Ｈｚ×ｍ／（４ｍ＋ｉ）になり、これが３６８６
４００Ｈｚであるので、よって、ｍ／（４ｍ＋ｉ）＝３
６８６４００Ｈｚ／１５３６００００Ｈｚ＝０．２４に
なり、したがって、ｍ＝０．２４×（４ｍ＋ｉ）＝０．
９６ｍ＋０．２４ｉ、 ０．０４ｍ＝０．２４ｉ よって、ｍ／ｉ＝６つまり、ｉ＝１、ｍ＝６である。

【００７７】上記と同様に、９２１６００Ｈｚと１８４
３２００Ｈｚとのクロックに対して、ｎ、ｍ、ｉの値を
求めると、それぞれｎ＝１６、ｍ＝３、ｉ＝２とｎ＝
８、ｎ＝３、ｉ＝１が算出され、求めるクロックを生成
することができる。

【００７８】上記のように、上記実施例の周波数生成回
路を用い、ｎ、ｍ、ｉの値を設定すれば、唯一のクロッ
ク１５．３６ＭＨｚから、複数の必要なクロックを生成
することができ、クロック源を共通化することができ
る。

【００７９】上記実施例では、ＲＳ２３２Ｃインタフェ
ースで説明したが、他のインタフェースを使用するよう
にしてもよい。たとえば、ＲＳ２３２Ｃインタフェース
に加え、ＵＳＢインタフェースを使用する場合につい
て、説明する。

【００８０】ＵＳＢインタフェースは、通常４８ＭＨｚ
のクロックを使用する。

【００８１】入力するクロック周波数として、Ｋ＝１５
３．６ＭＨｚを使用し、ｎ＝３、ｍ＝５、ｉ＝１と設定
すれば、上記式（２）から、求めるクロックの周波数ｆ
は、ｆ＝Ｋ×ｍ／（ｎ×ｍ＋ｉ）＝１５３．６ＭＨｚ×
５／（３×５＋１）＝１５３．６ＭＨｚ×５／１６＝４
８ＭＨｚになり、４８ＭＨｚのクロックを得ることがで
きる。

【００８２】一方、１５３．６ＭＨｚを１０分周した１
５．３６ＭＨｚ（誤差なし）を使用すれば、ＩＳＤＮ網
終端部に必要なクロックと、上記のように、ＲＳ２３２
Ｃインタフェースで必要なクロックとを求めることがで
きる。

【００８３】したがって、上記実施例の周波数生成回路
を用い、ｎ、ｍ、ｉの値と入力するクロック周波数を選
択すれば、唯一のクロックから、必要となる複数のクロ
ックを生成することができ、クロック源を共通化するこ
とができる。

【００８４】上記と同様に、入力するクロック周波数Ｋ
と、設定値ｎ、ｍ、ｉとを選択することによって、ＩＥ
ＥＥ１３９４インタフェース（２４．５７６ＭＨｚ）、
１０Ｂａｓｅ−Ｔインタフェース（２０ＭＨｚ）等に使
用する様々のクロックを生成することができる。

【００８５】また、クロック精度の許容範囲ならば、生
成したクロックを逓倍して、使用することもできる。

【００８６】なお、第４の実施例は、ＬＳＩであるが、
個別回路に、上記第４の実施例を適用するようにしても
よい、ところで、上記実施例の第１のポイントは、原発
振周波数を分周する回路において、カウンタを具備する
ことによって、分周後の出力波形を定期的に一定回数分
休止させる機能を付加する点であり、これによって、任
意の発振周波数を生成することが可能な回路を実現した
点である。この生成されたクロックは、いわゆる「歯抜
けパルス波形」である。

【００８７】また、上記実施例の第２のポイントは、上
記歯抜けパルス波形によっても、つまり、一定回数分の
クロックが休止しても、入力データと出力データとにお
けるデータ伝送速度が異なるデータ変換転送に支障が生
じないように、適切な量のメモリバッファ容量を備えた
エラスティックストアメモリ（信号受信回路３００）の
構成を実現したことである。

【００８８】上記２つのポイントに共通して、クロック
源（原発振周波数）の種類を削減することができ、たと
え１種類のクロック源からでも、上記実施例によれば、
任意の分周比による周波数生成が可能である。

【００８９】信号受信回路３００は、第１〜第５の周波
数生成回路を少なくとも１つ備え、受信信号の変化点を
検出する変化点検出手段と、受信信号を読み取る受信手
段とによって構成され、受信信号の伝送速度よりも、読
み取りクロックが十分高速な場合に、上記周波数生成回
路で生成したクロックを読み取りクロックとして使用
し、上記変化点検出手段が受信信号の変化点を検出した
点から数えて、ｑ番目の上記読み取りクロックのタイミ
ングで、受信手段が受信信号を読み取ることができる。
このような信号受信手段においては、読み取りクロック
に誤差を含んでいても問題なく動作する。上記周波数生
成回路を使用し。様々な分周比のクロックを生成でき
る。結果として、クロック源の数を削減できる。

【００９０】また、ｎ分周を複数回繰り返す毎にｉ個の
パルスを間引く代わりに、ｎ分周を１回実行する毎に、
ｉ個のパルスを間引くようにしてもよい。

【００９１】さらに、分周せずに、クロックを所定数カ
ウントする毎に、ｉ個のパルスを間引くことによって、
所望の周波数のパルスを生成するようにしてもよい。つ
まり、所定周波数のクロックをカウントするカウント手
段と、上記所定周波数のクロックを上記カウント手段が
第１の所定数カウントする毎に、第２の所定数のクロッ
クの出力を阻止し、クロックを間欠的に出力するクロッ
ク間欠出力手段とを設けることによって、周波数生成回
路を構成するようにしてもよい。

【００９２】このようにして構成した周波数生成回路を
使用して、信号受信回路を構成するようにしてもよい。
つまり、所定周波数のクロックをカウントするカウント
手段と上記所定周波数のクロックを上記カウント手段が
第１の所定数カウントする毎に、第２の所定数のクロッ
クの出力を阻止し、クロックを間欠的に出力するクロッ
ク間欠出力手段とを具備する周波数生成回路と、受信信
号の変化点を検出する変化点検出手段と、上記周波数生
成回路が生成したクロックを、読み取りクロックとして
使用し、上記変化点検出手段が受信信号の変化点を検出
したタイミングから数えて、ｑ番目の上記読み取りクロ
ックのタイミングにおいて、受信信号を読み取る受信信
号読取手段とによって、信号受信回路を構成するように
してもよい。

【００９３】

【発明の効果】本発明によれば、クロック源の数が少な
くても、様々な周波数のクロックを生成することができ
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である第１の周波数生成
回路１００の構成を示すブロック図である。

【図２】本発明の第２の実施例である第２の周波数生成
回路２００の構成を示すブロック図である。

【図３】本発明の第３の実施例である信号受信回路３０
０の構成を示すブロック図である。

【図４】本発明の第４の実施例であるＬＳＩ４００の構
成を示すブロック図である。

【符号の説明】

１００…第１の周波数生成回路、 １…ｎ分周部、 ３…ｎカウントアップ部、 ４…ｍカウントアップ部、 ５、１５…ｉカウントアップ部、 ６…ＳＲ−ＦＦ部、 ７、１３、１４…ＡＮＤ論理回路、 ８…ＮＯＲ論理回路、 １０…分周部休止制御部、 ２００…第２の周波数生成回路、 １１…Ｄ−ＦＦ回路、 １２…ＯＲ論理回路、 ２０…分周部休止制御部、 ３００…信号受信回路、 ２１…周波数生成回路、 ２２…変化点検出部、 ２３…受信部、 ４００…ＬＳＩ、 ３０…周波数生成回路、 ３１…ＩＳＤＮ網終端部、 ３２…ＲＳ２３２Ｓインタフェース。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松井 弘行 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 植垣 伸哉 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 楢原 佳織 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5K029 AA18 CC01 DD02 EE07 HH11 HH13 LL19

Claims (4)

【特許請求の範囲】
1. 【請求項１】 周波数Ｋのクロックをｎ分周するｎ分周
   手段（ｎは正の整数）と；上記ｎ分周手段がｍ回ｎ分周
   した後に（ｍは正の整数）、または上記ｎ分周手段がｍ
   回ｎ分周する間に、１／Ｋ秒間の休止制御信号をｉ回出
   力する（ｉは正の整数）休止制御信号出力手段と；上記
   休止制御信号に応じて、上記ｎ分周手段の出力を停止す
   るか、または、上記休止制御信号に応じて、上記ｎ分周
   手段の入力を停止し、この入力停止によってｎ分周手段
   の出力を停止する出力停止手段と；を有し、周波数がｍ
   ×Ｋ／（ｎ×ｍ＋ｉ）であるクロックを生成することを
   特徴とする周波数生成回路。
2. 【請求項２】 周波数Ｋのクロックをｎ分周するｎ分周
   手段（ｎは正の整数）と、上記ｎ分周手段がｍ回ｎ分周
   した後に（ｍは正の整数）、または上記ｎ分周手段がｍ
   回ｎ分周する間に、１／Ｋ秒間の休止制御信号をｉ回出
   力する（ｉは正の整数）休止制御信号出力手段と、上記
   休止制御信号に応じて、上記ｎ分周手段の出力を停止す
   るか、または、上記休止制御信号に応じて、上記ｎ分周
   手段の入力を停止し、この入力停止によってｎ分周手段
   の出力を停止する出力停止手段とを具備し、周波数がｍ
   ×Ｋ／（ｎ×ｍ＋ｉ）であるクロックを生成することを
   特徴とする周波数生成回路と；受信信号の変化点を検出
   する変化点検出手段と；上記周波数生成回路が生成した
   クロックを、読み取りクロックとして使用し、上記変化
   点検出手段が受信信号の変化点を検出したタイミングか
   ら数えて、ｑ番目の上記読み取りクロックのタイミング
   において、受信信号を読み取る受信信号読取手段と；を
   有することを特徴とする信号受信回路。
3. 【請求項３】 所定周波数のクロックをカウントするカ
   ウント手段と；上記所定周波数のクロックを上記カウン
   ト手段が第１の所定数カウントする毎に、第２の所定数
   のクロックの出力を阻止し、クロックを間欠的に出力す
   るクロック間欠出力手段と；を有することを特徴とする
   周波数生成回路。
4. 【請求項４】 所定周波数のクロックをカウントするカ
   ウント手段と、上記所定周波数のクロックを上記カウン
   ト手段が第１の所定数カウントする毎に、第２の所定数
   のクロックの出力を阻止し、クロックを間欠的に出力す
   るクロック間欠出力手段とを具備する周波数生成回路
   と；受信信号の変化点を検出する変化点検出手段と；上
   記周波数生成回路が生成したクロックを、読み取りクロ
   ックとして使用し、上記変化点検出手段が受信信号の変
   化点を検出したタイミングから数えて、ｑ番目の上記読
   み取りクロックのタイミングにおいて、受信信号を読み
   取る受信信号読取手段と；を有することを特徴とする信
   号受信回路。