WO2010004705A1 - 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 - Google Patents

不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 Download PDF

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nonvolatile memory
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三谷覚
神澤好彦
片山幸治
高木剛
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Definitions

  • the present invention relates to a nonvolatile memory element, and in particular, a resistance variable nonvolatile memory element whose resistance value changes according to an applied electrical signal, a method for manufacturing the same, and a nonvolatile memory using the nonvolatile memory element
  • the present invention relates to a semiconductor device.
  • variable resistance nonvolatile memory element using the variable resistance layer as a material for the memory portion.
  • This variable resistance nonvolatile memory element basically has a very simple structure as shown in FIG. 24, in which a variable resistance layer 504 is sandwiched between a lower electrode 503 and an upper electrode 505. Then, simply by applying a predetermined electrical pulse between the upper and lower electrodes, the resistance changes to a high resistance state or a low resistance state. Information is recorded by associating these different resistance states with numerical values.
  • the variable resistance nonvolatile memory element is expected to be capable of further miniaturization and cost reduction due to such structural and operational simplicity. Further, since the state change between high resistance and low resistance may occur on the order of 100 nsec or less, it has attracted attention from the viewpoint of high-speed operation, and various proposals have been made.
  • Patent Document 1 discloses that a high resistance and a low resistance state are created by applying and applying a voltage to the upper electrode and the lower electrode so that metal ions are taken in and out of the resistance change layer 504, and information is recorded.
  • a type of variable resistance nonvolatile memory element There is also known a resistance change type memory as disclosed in Patent Document 2 in which the resistance state is changed by changing the crystal state of the resistance change layer with an electric pulse (phase change type memory). .
  • variable resistance nonvolatile memory elements using a metal oxide for the variable resistance layer 504. are considered to be operated by a mechanism different from the above, and it is said that the resistance change occurs due to the movement of oxygen in the metal oxide film used as the resistance change layer by the electric pulse ( The detailed mechanism is still unclear).
  • Resistance change type nonvolatile memory elements using such metal oxides are roughly classified into two types depending on the material used for the resistance change layer.
  • One is the use of perovskite materials (Pr (1-x) Ca X MnO 3 (PCMO), LaSrMnO 3 (LSMO), GdBaCo x O y (GBCO)) disclosed in Patent Document 3 as a resistance change layer.
  • This is a variable resistance nonvolatile memory element.
  • the other is a variable resistance nonvolatile memory element using a binary transition metal oxide. Since the binary transition metal oxide has a very simple composition and structure as compared with the above-described perovskite material, composition control and film formation at the time of manufacture are relatively easy. In addition, there is an advantage that the compatibility with the semiconductor manufacturing process is relatively good, and recently, research has been made particularly vigorously.
  • Patent Document 4 and Non-Patent Document 1 disclose NiO, V 2 O 5 , ZnO, Nb 2 O 5 , TiO 2 , WO 3 , and CoO as resistance change materials.
  • Patent Document 5 a resistance change type nonvolatile memory using a suboxide (an oxide deviating from the stoichiometric composition) such as Ni, Ti, Hf, Nb, Zn, W, or Co as a resistance change material.
  • a suboxide an oxide deviating from the stoichiometric composition
  • Ni, Ti, Hf, Nb, Zn, W, or Co an element
  • Patent Document 6 and Non-Patent Document 2 disclose examples in which a structure in which the surface of TiN is oxidized to form a nanometer order TiO 2 crystal film is used for the resistance change layer.
  • Patent Document 7 also proposes a so-called one-time programmable memory that can be written only once using titanium oxide and tantalum oxide (Ta 2 O 5 ) as a resistance change material.
  • JP 2006-40946 A Japanese Patent Application Laid-Open No. 2004-346989 US Pat. No. 6,473,332 JP 2004-363604 A JP 2005-317976 A JP 2007-180202 A JP-A-7-263647
  • the transition metal oxide used in the conventional variable resistance material as described above has the following problems.
  • variable resistance material in a conventional variable resistance nonvolatile memory element using a transition metal oxide such as NiO, as disclosed in Non-Patent Document 1, the variable resistance material is changed from a high resistance state to a low resistance state. This can be realized with a short electric pulse of about 100 nsec. However, in order to change from the low resistance state to the high resistance state, a long pulse on the order of ⁇ sec is required, and there is a problem that it is difficult to increase the speed.
  • TiO 2 uses an aggregate of minute crystals (hereinafter referred to as nanocrystals) in the order of nanometers, and the state of resistance change is supposed to change depending on the size of the crystals.
  • nanocrystals are very sensitive to the manufacturing method (formed by oxidation in the above portion), and there may be a large variation in manufacturing. That is, using nanocrystals in the resistance change layer is not desirable because the resistance change state tends to vary.
  • the transition metal oxide composed of Ta 2 O 5 disclosed in Patent Document 7 when used as a main component, it functions as an antifuse that can be used only for one operation from the high resistance state to the low resistance state.
  • the transition metal oxide composed of Ta 2 O 5 disclosed in Patent Document 7 since the state of resistance is changed by dielectric breakdown of the transition metal oxide, once the low resistance state is reached, the high resistance state is not restored.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a non-volatile memory element having rewrite characteristics that are stable at high speed and reversibly, and a non-volatile memory having high affinity with a semiconductor manufacturing process.
  • An object of the present invention is to provide an element manufacturing method and a nonvolatile semiconductor device using the nonvolatile memory element.
  • the nonvolatile memory element according to the present invention is interposed between the first electrode, the second electrode, the first electrode, and the second electrode, and reversibly based on an electrical signal applied between the electrodes.
  • a resistance change layer having a variable resistance value, and the resistance value between the first electrode and the second electrode is reversible based on electrical signals having different polarities applied between the first electrode and the second electrode.
  • the resistance change layer includes a conductive first oxygen-deficient hafnium oxide having a composition represented by HfO x (where 0.9 ⁇ x ⁇ 1.6).
  • This is a non-volatile memory element.
  • the second oxygen-deficient hafnium oxide layer has a thickness of 3 nm to 4 nm.
  • the second oxygen-deficient hafnium oxide layer is in contact with at least one of the first electrode and the second electrode.
  • a positive electric pulse having a magnitude of V H is applied to the electrode in contact with the second oxygen-deficient hafnium oxide layer, and then between the first electrode and the second electrode.
  • the resistance between the first electrode and the second electrode after applying a negative electric pulse having a magnitude of VL to the electrode with which the resistance value is RH and the second oxygen-deficient hafnium oxide layer is in contact with the electrode When the value is R L ,
  • variable resistance layer includes a conductive first oxygen-deficient hafnium oxide having a composition represented by HfO x (where 0.9 ⁇ x ⁇ 1.3). And a conductive second oxygen-deficient hafnium oxide layer having a composition represented by HfO y (where 1.8 ⁇ y ⁇ 2.0). It is characterized by being.
  • the nonvolatile semiconductor device of the present invention includes a semiconductor substrate, a plurality of first electrode wirings formed in parallel to each other on the semiconductor substrate, and the semiconductor substrate above the plurality of first electrode wirings.
  • a plurality of second electrode wirings formed in a plane parallel to each other and three-dimensionally intersecting with the plurality of first electrode wirings, the plurality of first electrode wirings, and the plurality of the plurality of first electrode wirings.
  • a non-volatile memory element provided corresponding to a three-dimensional intersection with the second electrode wiring, wherein the first electrode wiring is the first electrode, and the second electrode wiring is the first electrode wiring.
  • each of the nonvolatile memory elements is interposed between the first electrode and the second electrode, and the resistance change layer whose resistance value reversibly changes based on the voltage between the two electrodes.
  • the variable resistance layer includes a first hafnium oxide layer having a composition represented by HfO x (where 0.9 ⁇ x ⁇ 1.6), and HfO y (where 1.8 ⁇ y ⁇ 2.
  • a nonvolatile semiconductor device having a stacked structure in which a second hafnium oxide layer having a composition represented by (0) is stacked.
  • the nonvolatile semiconductor device of the present invention includes a semiconductor substrate, a plurality of first electrode wirings formed in parallel to each other on the semiconductor substrate, and the semiconductor substrate above the plurality of first electrode wirings.
  • a plurality of second electrode wirings formed in a plane parallel to each other and three-dimensionally intersecting with the plurality of first electrode wirings, the plurality of first electrode wirings, and the plurality of the plurality of first electrode wirings.
  • a non-volatile memory element provided corresponding to a solid intersection with the second electrode wiring, and each of the non-volatile memory elements is connected to the first electrode wiring.
  • the resistance value is reversibly based on different electrical signals.
  • the second hafnium-containing layer has a thickness of 3 nm or more and 4 nm or less.
  • each of the nonvolatile memory elements includes a rectifying element between the first electrode and the second electrode, and the rectifying element is electrically connected to the resistance change layer and the electric current. It is characterized by being connected.
  • a multilayered memory array formed by stacking a plurality of the memory arrays provided in the nonvolatile semiconductor device is provided.
  • the nonvolatile memory device of the present invention includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines arranged on the semiconductor substrate so as to cross each other, the plurality of word lines and the plurality of word lines.
  • a plurality of transistors provided corresponding to the intersections of the bit lines, and a plurality of nonvolatile memory elements provided corresponding to the plurality of transistors, Each of the non-volatile memory elements is interposed between the first electrode, the second electrode, and the first electrode and the second electrode, and the first electrode through the corresponding transistor.
  • a resistance change layer whose resistance value reversibly changes based on an electrical signal applied between the electrode and the second electrode, and the resistance change layer includes HfO x (where 0.9 ⁇ x ⁇ 1.6 ) And a second hafnium oxide layer having a composition represented by HfO y (where 1.8 ⁇ y ⁇ 2.0) are stacked. It has at least a laminated structure.
  • the second hafnium oxide layer has a thickness of 3 nm to 4 nm.
  • the nonvolatile memory device of the present invention includes a semiconductor substrate, A logic circuit formed on the semiconductor substrate for executing a predetermined operation; A nonvolatile memory element formed on the semiconductor substrate; The nonvolatile memory element has a program function.
  • the nonvolatile memory device of the present invention is characterized in that a logic circuit for executing a predetermined operation is formed on the semiconductor substrate, and the nonvolatile memory element has a program function.
  • the second hafnium oxide layer has a thickness of 3 nm to 4 nm.
  • the method for manufacturing a nonvolatile memory element interposes between the first electrode, the second electrode, and the first electrode and the second electrode, and generates an electrical signal applied between the electrodes.
  • the variable resistance layer includes a first hafnium oxide layer having a composition represented by HfO x (where 0.9 ⁇ x ⁇ 1.6), and HfO y (where 1.8 ⁇ y ⁇ 2.
  • the first hafnium oxide layer is formed by a sputtering method or a chemical vapor deposition method.
  • the second hafnium oxide layer is formed by a sputtering method or a chemical vapor deposition method.
  • the second hafnium oxide layer is formed by oxidizing a part of the first hafnium oxide layer.
  • the second hafnium oxide layer is formed so as to have a thickness of about 3 nm to 4 nm.
  • a non-volatile memory element having reversibly stable rewriting characteristics a method for manufacturing the non-volatile memory element having high affinity with a semiconductor manufacturing process, and a non-volatile semiconductor device using the non-volatile memory element Is obtained.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing a result of analyzing the composition of the prepared hafnium oxide layer by Rutherford backscattering (RBS method).
  • FIG. 3 is a diagram showing a relationship between the resistance value of the nonvolatile memory element according to the embodiment of the present invention and the number of electric pulses applied.
  • FIG. 4 is a schematic diagram of a cross section of the element F.
  • FIG. FIG. 5 is a diagram showing the relationship between the resistance value of the nonvolatile memory element according to Embodiment 1 of the present invention and the number of applied electrical pulses.
  • FIG. 6 is a diagram showing the relationship between the resistance value of the nonvolatile memory element according to Embodiment 1 of the present invention and the number of applied electrical pulses.
  • FIG. 7 is a diagram showing an X-ray reflectance spectrum of the variable resistance layer made of hafnium oxide according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing the relationship between the O 2 flow rate ratio and the resistivity.
  • FIG. 9 is a cross-sectional view showing a configuration of a modified example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 10 is a cross-sectional view showing a configuration of a modified example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a perspective view showing the configuration (configuration corresponding to 4 bits) of part A in FIG.
  • FIG. 13 is a cross-sectional view illustrating a configuration of a nonvolatile memory element included in the nonvolatile semiconductor device according to the second embodiment of the present invention, which is the configuration of the portion B in FIG.
  • FIG. 14 is a cross-sectional view showing a configuration of a modification of the nonvolatile memory element included in the nonvolatile semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a perspective view showing the configuration (configuration corresponding to 4 bits) of part A in FIG.
  • FIG. 13 is a cross-sectional view illustrating a configuration of a nonvolatile memory element included in the nonvolatile semiconductor device according to the second embodiment of the present invention, which is the configuration of the portion B in FIG.
  • FIG. 14
  • FIG. 15 is a perspective view showing a configuration of a memory array included in the nonvolatile semiconductor device having a multilayer structure according to the present invention.
  • FIG. 16 is a timing chart showing an operation example of the nonvolatile semiconductor device according to the second embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing the configuration (configuration corresponding to 2 bits) of part C in FIG.
  • FIG. 19 is a timing chart showing an operation example of the nonvolatile semiconductor device according to the third embodiment of the present invention.
  • FIG. 20 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 21 is a block diagram showing a configuration of a relief address storage register included in the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view showing a configuration of a relief address storage register included in the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 23 is a flowchart showing the main flow of the manufacturing process of the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 24 is a cross-sectional view showing a configuration of a conventional memory element.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • the nonvolatile memory element 100 of this embodiment includes a substrate 101, an oxide layer 102 formed on the substrate 101, and a first electrode formed on the oxide layer 102.
  • the resistance change layer 107 is formed above and below a second hafnium-containing layer (hereinafter referred to as “second hafnium oxide layer”) 105 having a low oxygen content and the second hafnium oxide layer 105.
  • first hafnium oxide layer The first hafnium-containing layer (hereinafter referred to as “first hafnium oxide layer”) 104 and the third hafnium-containing layer (hereinafter referred to as “third hafnium oxide layer”) having a higher oxygen content than the formed second hafnium oxide. It is referred to as a “hafnium oxide layer” 106.
  • a voltage satisfying a predetermined condition is applied between the first electrode layer 103 and the second electrode layer 108 by an external power source.
  • the resistance value of the resistance change layer 107 of the nonvolatile memory element 100 increases or decreases reversibly. For example, when a pulse voltage larger than a predetermined threshold voltage is applied, the resistance value of the resistance change layer 107 increases or decreases, while when a pulse voltage smaller than the threshold voltage is applied, the resistance change layer 107 The resistance value does not change.
  • Examples of the material of the first electrode layer 103 and the second electrode layer 108 include Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni (nickel), W (tungsten), Cu ( Examples include copper), Al (aluminum), Ta (tantalum), Ti (titanium), TiN (titanium nitride), TaN (tantalum nitride), and TiAlN (titanium nitride aluminum).
  • the substrate 101 can be a silicon single crystal substrate or a semiconductor substrate, but is not limited thereto. Since the resistance change layer 107 can be formed at a relatively low substrate temperature, the resistance change layer 107 can be formed on a resin material or the like.
  • an oxide layer 102 having a thickness of 200 nm is formed on a substrate 101 made of single crystal silicon by a thermal oxidation method. Then, a Pt thin film with a thickness of 100 nm as the first electrode layer 103 is formed on the oxide layer 102 by a sputtering method. Thereafter, a second hafnium oxide layer 105 is formed on the first electrode layer 103 by a reactive sputtering method in an Ar and O 2 gas atmosphere using a Hf target. The first hafnium oxide layer 104 having an oxygen content higher than that of the second hafnium oxide layer is affected by the surface of the first electrode layer 103 exposed to the atmosphere when the second hafnium oxide layer is formed. Formed with.
  • the third hafnium oxide layer 106 having an oxygen content higher than that of the second hafnium oxide layer 105 is obtained by forming a plasma of Ar gas and O 2 gas during sputtering after the second hafnium oxide layer 105 is formed. Formed by being exposed to.
  • the variable resistance layer 107 is formed by a stacked structure in which the first hafnium oxide layer 104, the second hafnium oxide layer 105, and the third hafnium oxide layer 106 are stacked.
  • a 150 nm-thick Pt thin film as the second electrode layer 108 is formed on the third hafnium oxide layer 106 by a sputtering method.
  • the element region 109 is formed by a photoresist process and dry etching.
  • the element region 109 has a circular shape with a diameter of 3 ⁇ m.
  • a nonvolatile memory element was produced according to the manufacturing method described above. The details will be described below.
  • the oxygen-deficient hafnium oxide layer was produced by so-called reactive sputtering, in which an Hf target was sputtered in an (argon) Ar and O 2 gas atmosphere.
  • a substrate is set in the sputtering apparatus, and the inside of the sputtering apparatus is evacuated to about 3 ⁇ 10 ⁇ 5 Pa.
  • Sputtering was performed by using Hf as a target, power of 300 W, total gas pressure of argon gas and oxygen gas of 0.9 Pa, and a substrate set temperature of 30 ° C.
  • the flow rate ratio of O 2 gas to Ar gas was changed from 2% to 4%, and five types of hafnium oxide layers were formed.
  • a substrate in which 200 nm of SiO 2 was deposited on Si was used, and the sputtering time was adjusted so that the thickness of the hafnium oxide layer was about 50 nm.
  • FIG. 2 shows the result of analyzing the composition of the hafnium oxide layer thus prepared by the Rutherford backscattering method (RBS method).
  • RBS method Rutherford backscattering method
  • the oxygen content in the hafnium oxide layer can be controlled by the oxygen flow ratio, and the oxygen content of HfO 2 (HfO 2 ), which is a stoichiometric oxide of Hf, is 66.7 at. From oxygen-deficient hafnium oxide (points A, B, C, D) to oxygen-absorptive hafnium oxide (point E), which is considered to contain excessive oxygen. It became clear that
  • the resistance change layer 107 As the resistance change layer 107, five types of nonvolatile memory elements having compositions of A, B, C, D, and E were produced. The thickness of the resistance change layer 107 was all set to 30 nm.
  • Rutherford backscattering is used for analysis of the hafnium oxide layer.
  • Auger electron spectroscopy AES
  • XPS X-ray fluorescence analysis
  • EPMA electron microanalysis
  • FIGS. 3A and 3B show changes in resistance of the nonvolatile memory element when electric pulses are repeatedly applied.
  • the horizontal axis in FIGS. 3A and 3B is the number of electrical pulses applied between the lower electrode 103 and the upper electrode 108, and the vertical axis is the resistance value.
  • the pulse width is 100 nsec, and the upper electrode 108 has voltages of + 1.5V and ⁇ 1.2V with respect to the lower electrode 103.
  • the resistance value was about 500 to 700 ⁇ by applying an electric pulse with a voltage of + 1.5V, and changed to about 140 ⁇ when an electric pulse with a voltage of ⁇ 1.2V was applied. That is, a change in resistance is shown when an electric pulse having a voltage higher than that of the lower electrode 103 is applied to the upper electrode 108.
  • FIG. 3B shows the result when the balance of applied voltages is changed and the negative voltage is increased.
  • electrical pulses of ⁇ 1.5 V and +1.2 V were applied to the upper electrode 106 with the lower electrode 103 as a reference.
  • the resistance is increased and the resistance value is about 900 to 1200 ⁇
  • the resistance is decreased and the resistance value is about 150 ⁇ .
  • the resistance was reduced when an electric pulse having a voltage higher than that of the lower electrode 103 was applied to the upper electrode 108, and the operation opposite to that measured in FIG.
  • FIG. 4 is a schematic diagram of a cross section of the element F.
  • a total of four electrodes 1301 to 1304 were formed on the top and bottom of the 100 nm oxygen-deficient tantalum oxide layer 1305, two each of Pt.
  • voltages of +2.0 V and ⁇ 1.5 V were applied to the electrode 1301 with a pulse width of 100 nsec.
  • the resistance was increased when an electric pulse having a voltage of +2.0 V was applied, and the resistance was decreased when an electric pulse having a voltage of ⁇ 1.5 V was applied.
  • the resistance value between the four electrodes was measured in a state where the resistances of the electrode 1301 and the electrode 1302 were changed.
  • the electrodes 1301 and 1303 were measured.
  • the resistance value between the electrode 1303, the electrode 1302 and the electrode 1304, and the resistance value between the electrode 1303 and the electrode 1304 were measured.
  • the resistance value between the electrodes was measured in the same manner as described above.
  • the resistance change in the resistance change element using the oxygen-deficient tantalum oxide for the resistance change layer is only in the portion near the electrode in the oxygen-deficient tantalum oxide layer.
  • the resistance change in the resistance change element using the oxygen-deficient tantalum oxide for the resistance change layer is only in the portion near the electrode in the oxygen-deficient tantalum oxide layer.
  • This phenomenon is considered to be the same even when transition metal oxygen-deficient hafnium oxide is used. This is because, even in a nonvolatile memory element using a hafnium oxide film as a resistance change film, a phenomenon of resistance change is observed by an electric field applied to the electrode, as in the case of tantalum.
  • the nonvolatile memory element 100 a mode in which resistance change occurs near the interface between the upper electrode 108 and the resistance change layer 107 (upper electrode mode), and a mode in the vicinity of the interface between the lower electrode 103 and the resistance change layer 107. It is considered that the resistance change occurred in two modes of the mode causing the resistance change (lower electrode mode).
  • the nonvolatile memory element of this embodiment is a bipolar type in which a resistance change is caused by an electric pulse having a different polarity, and can be said to change the resistance at a high speed by an electric pulse having a relatively short pulse width of 100 nsec.
  • composition B oxygen flow rate ratio of about 2.7%, oxygen content rate of about 46.6 at%)
  • composition C oxygen flow rate ratio of about 3.0%, oxygen content rate of about 56.8 at%)
  • the high resistance value was as good as four times or more the low resistance value. Since the resistance change characteristic of the nonvolatile memory element using the hafnium oxide film having the composition C has already been described in detail, the resistance change characteristic of the nonvolatile memory element using the hafnium oxide film having the composition B and the composition D will be described.
  • FIGS. 5A and 5B and FIGS. 6A and 6B show resistance change characteristics with respect to the number of times of pulse application in the nonvolatile memory element using the hafnium oxide layer having the composition B and the composition D, respectively. It is the result of measurement.
  • a mode in which the resistance is increased when a negative voltage is applied to the upper electrode and the resistance is decreased when a positive voltage is applied is defined as an A mode.
  • a mode in which the resistance is increased when a positive voltage is applied to the upper electrode and the resistance is decreased when a positive voltage is applied to the upper electrode is defined as a B mode.
  • (A) is a measurement result of A mode
  • (b) is a measurement result of B mode.
  • the resistance change in the A mode in FIG. 5A suddenly occurs when a pulse of 100 nsec is applied, and the resistance change is four times or more, but FIG.
  • the resistance value increased by applying a pulse with a long pulse width of +4 V 100 ⁇ sec, and thereafter, a resistance change was shown by repeatedly applying a pulse of 100 nsec.
  • Such an electrical process for starting the resistance change is called forming, and is a process for operating the nonvolatile memory element normally, and it is practically desirable to start the resistance change without forming.
  • the element using the hafnium oxide layer having the composition D as shown in FIGS.
  • the resistance change is four times or more in both modes.
  • the initial resistance before applying an electric pulse is as high as several M ⁇ , and a soft breakdown is performed with an electric pulse of 2 to 3 V 100 nsec, whereby a 100 nsec pulse is applied. The resistance changed. This soft breakdown process is also forming.
  • the bipolar type exhibits a high-speed resistance change because the oxygen content ratio produced from 2.6% to 3.3% in the oxygen flow ratio range of 46.6 to 62 at%, that is, the resistance change
  • the layer is expressed as HfO x
  • the analysis value of the oxygen content has an accuracy of about ⁇ 5 at%. Therefore, the composition range of x includes a measurement error due to this accuracy, and in fact, there is a possibility that this composition range is an appropriate composition range up to a composition range where the oxygen content is 42 to 67 at%.
  • the resistance changes between the B mode and the A mode. Therefore, there are cases where the resistance value increases and decreases when a positive voltage is applied to the upper electrode, and there is a problem that the resistance value is not uniquely determined by the polarity of the voltage applied to the electrode.
  • the oxygen flow rate of composition B is 2.6% and the oxygen content is 46.6 at%, that is, when the resistance change layer is expressed as HfO x , x is 0.9, and there is no forming in A mode. Since the resistance changes and the resistance does not change without forming in the B mode, such a problem is eliminated, which is convenient.
  • a nonvolatile memory element manufactured as a comparative example and having an oxygen content ratio of about 37.7 at% (HfO 0.6 ) in a hafnium oxide layer having a composition A oxygen flow rate ratio of 2.0% has an initial resistance. It was small and could form and did not show any resistance change.
  • the non-volatile memory element having an oxygen content of about 69.4 at% (HfO 2.3 ) in the hafnium oxide layer having an oxygen flow ratio of composition E of 4% has a very high initial resistance and a DC voltage of 5V. Even when sapphire was applied, soft breakdown could not be performed and no change in resistance was exhibited.
  • a hafnium oxide layer of composition C having an oxygen content of 56.8% and a thickness of 50 nm was formed and analyzed.
  • a region in which a certain amount of oxygen-deficient hafnium oxide is deposited is necessary. Therefore, on a substrate without an element pattern in which an oxide layer having a thickness of 200 nm is formed on a single crystal silicon substrate. Separately, a sample for analysis in which oxygen-deficient hafnium oxide was deposited was prepared.
  • the analysis method used is a method called X-ray reflectivity method.
  • This method is a method (manufacturer name: Rigaku, software name: X-ray reflectivity data processing software) in which X-rays are incident on the surface of the sample at a shallow angle and the intensity of the reflected X-rays is measured. is there.
  • the angle ⁇ of the X-ray with the sample surface and the detector angle were changed in conjunction with each other, and the transition of the X-ray reflectance on the sample surface was measured.
  • fitting is performed assuming an appropriate structural model for this spectrum, and the film thickness and refractive index of the resistance change layer in the analysis sample are evaluated.
  • FIG. 7 shows the measurement results.
  • FIG. 7A shows a pattern (broken line) obtained when actually measuring the X-ray reflectivity of the analytical sample, and a single oxygen-deficient hafnium oxide layer on the substrate.
  • FIG. 7 (b) shows the reflectance pattern (broken line) obtained by the same measurement and three layers of oxygen deficiency on the substrate. The result of fitting (solid line) on the assumption that a type hafnium oxide layer is present is shown. As shown in FIG. 7A, although the measured value and the fitting result are almost the same, there are differences in fine points. On the other hand, as shown in FIG. 7B, the actually measured reflectance pattern and the reflectance pattern obtained by fitting are in good agreement so that they cannot be distinguished from each other.
  • the oxygen-deficient hafnium oxide layer has the first oxygen-deficient hafnium oxide layer close to the lower electrode side, the second oxygen-deficient hafnium oxide layer in the center, and the upper electrode.
  • the third oxygen-deficient hafnium oxide layer close to the side is considered to be composed of three layers.
  • the thickness of the first oxygen-deficient hafnium oxide layer is 3.9 nm, and ⁇ is 24.2 ⁇ 10 ⁇ 6 .
  • the thickness of the second oxygen-deficient hafnium oxide layer is 45.5 nm, ⁇ is 26.0 ⁇ 10 ⁇ 6 , and the thickness of the third oxygen-deficient hafnium oxide layer is 3.3 nm.
  • a value of ⁇ was 24.2 ⁇ 10 ⁇ 6 was obtained.
  • ⁇ of metal Hf is 31.2 ⁇ 10 ⁇ 6
  • ⁇ of stoichiometric HfO 2 is 24.0 ⁇ 10 ⁇ 6 .
  • ⁇ of the second oxygen-deficient hafnium oxide layer is an intermediate value between ⁇ of the metal Hf and HfO 2 , Hf having a non-stoichiometric composition as originally set. It is thought to be an oxide.
  • the first and third oxygen-deficient hafnium oxide layers are expected to be about HfO 1.94 from the value of ⁇ , and extremely high in HfO 2 (oxygen content 66.7%) having a stoichiometric composition. Presumed to be near Hf oxide.
  • fitting is performed assuming that the resistance change layer has a two-layer structure. That is, assuming that a high oxygen concentration layer exists in the vicinity of the upper electrode and other layers are assumed to be low concentration layers, ⁇ and film thicknesses of the high oxygen concentration layer and the low concentration layer are obtained by fitting. (Calculation process 1) The fitting is performed by the least square method.
  • This calculation process 1 gives a rough value of ⁇ , the film thickness of the high oxygen concentration oxygen layer existing in the vicinity of the electrode.
  • variable resistance layer has a three-layer structure.
  • the values of ⁇ and film thickness of the high oxygen concentration layer obtained in the calculation process 1 are set as ⁇ and the initial value of film thickness of the first resistance change film, and ⁇ and third value of the first resistance change film are calculated. Under the condition that the value of ⁇ of the resistance change film of the layer is equal, ⁇ and film thickness of the resistance change films of the first layer, the second layer, and the third layer are newly obtained by fitting. (Calculation process 2) Through this process, ⁇ and film thickness in the first, second, and third resistance change films were obtained by fitting.
  • the reason why the highly accurate third variable resistance layer data is used as the first layer data is that the resistance change in both the B mode and the A mode in sample C This is because it was assumed that a high-concentration oxygen layer similar to the third layer was formed in the vicinity of the first electrode because the phenomenon occurred.
  • the preferable thickness of the first layer or the third layer is 3 nm or more and 4 nm or less. It can be said that the preferable value of y of the first layer or the third layer is 1.8 ⁇ y ⁇ 2.0.
  • composition E it was found that good fitting was obtained only with the second oxygen-deficient hafnium oxide layer, and the first and third oxygen-deficient hafnium oxide layers were not present. From these results, in order to change the resistance, it is not sufficient that a high-resistance hafnium oxide layer exists in the vicinity of the electrode, but it is necessary to have a hafnium oxide layer having an appropriate oxygen content. I can say that.
  • the above results are the measurement results of the sample prepared for analysis. Even in the sample actually described in the first embodiment, the first layer and the second layer are substantially the same. It is thought that the structure is made. The reason is that the sample described in the first embodiment is similar to the sample used in the above analysis, because hafnium oxide is formed by sputtering on the lower electrode exposed to the atmosphere, so that it is close to the lower electrode side. The oxygen-deficient hafnium oxide is presumed to have a high oxygen content. However, the third layer of the sample described in the first embodiment is different from the sample used for the analysis.
  • the upper electrode after forming hafnium oxide, the upper electrode was formed without being exposed to the atmosphere, but after forming hafnium oxide by sputtering, Ar gas was formed for a predetermined time. It is presumed that the oxygen content of the surface layer was increased due to the exposure to the plasma of O 2 gas.
  • the sample used for the above analysis after forming hafnium oxide by sputtering, it was exposed to plasma of Ar gas and O 2 gas for a predetermined time and then taken out from the sputtering apparatus (until X-ray reflectivity measurement was performed). It is possible that the film thickness of the third layer slightly increased due to exposure to the outside air.
  • hafnium oxide having a high oxygen content is formed by exposure to oxygen plasma in the sputtering apparatus, it is assumed that the proportion of the hafnium oxide layer increased outside the sputtering apparatus is small.
  • the second layer x, the first layer y, and the first layer thickness are smaller than those of samples B, C, and D.
  • the resistance change film does not show a layer structure, but only the second layer, and x is larger than 2.
  • the x of the second layer, the y of the first layer or the third layer, and the film thickness must be in a suitable range in order to change the resistance.
  • the preferred x range for the second layer is 0.9 ⁇ x ⁇ 1.6
  • the preferred y range for the first layer or the third layer is It can be said that 1.8 ⁇ y ⁇ 2.0
  • the preferred film thickness of the first layer or the third layer is 3 nm or more and 4 nm or less.
  • the preferable x range of the second layer is 0.9 ⁇ x ⁇ 1.3
  • the preferable y range of the first layer or the third layer is 1.8 ⁇ y ⁇ 2.
  • the preferred film thickness of the first layer or the third layer is 3 nm or more and 4 nm or less, it can be said that the resistance can be changed without forming.
  • the resistance change in the A mode can be performed without forming, but in order to cause the resistance change in the B mode, forming to apply a positive long pulse to the upper electrode side is necessary. Since only the A mode operates without forming, it is possible to avoid the problem that the resistance value is not uniquely determined by the polarity of the voltage applied to the electrode.
  • the preferred y range of the first layer or the third layer is 1.8 ⁇ y ⁇ 2.0
  • the first layer Alternatively, it can be said that when the preferred thickness of the third layer is 3 nm or more and 4 nm or less, the problem that the resistance value is not uniquely determined by the polarity of the voltage applied to the electrode can be avoided.
  • the first hafnium oxide layer and the third hafnium oxide layer can be formed by deposition using sputtering or chemical vapor deposition.
  • sputtering it is possible to first form a hafnium oxide having a high oxygen content and a high resistance by performing sputtering under conditions where the oxygen gas flow ratio during deposition is high.
  • the sputtering conditions described in the above [Nonvolatile memory element manufacturing method] it can be formed by setting the oxygen gas flow rate ratio to about 4% or more.
  • the initial resistance of the nonvolatile memory element 100 which seems to suggest the possibility of the presence of the first oxygen-deficient hafnium oxide layer and the third oxygen-deficient hafnium oxide layer, was measured.
  • the initial resistance is measured by applying a weak voltage of 50 mV, which is lower than a threshold voltage (for example, about 1 V), between the first electrode layer 103 and the second electrode layer 108 in each embodiment, and measuring the flowing current.
  • a threshold voltage for example, about 1 V
  • the resistivity of the resistance change layer increases as the oxygen flow rate ratio, that is, the oxygen content increases, but the resistivity in the element state of the nonvolatile memory element 100 is a value larger by one digit or more. It can be seen that it increases with the oxygen content. From this result, the first oxygen-deficient hafnium oxide layer and the third oxygen-deficient hafnium oxide layer having a high resistance other than the second oxygen-deficient hafnium oxide layer having a relatively small resistance value are obtained. It is considered that as the oxygen flow rate ratio increases, the film thicknesses of the first oxygen-deficient hafnium oxide layer and the third oxygen-deficient hafnium oxide layer increase.
  • the B mode if a positive voltage is applied to the second electrode 108 shown in FIG. 1, negatively charged oxygen atoms gather on the second electrode 108 side, forming a high resistance layer, Increase resistance. Conversely, when a negative voltage is applied, oxygen atoms diffuse into the hafnium oxide layer and the resistance decreases.
  • the third hafnium oxide layer 106 which is a high resistance layer, is present at the interface, a large voltage is applied to this portion, and oxygen atoms are injected into the high resistance layer 106. It goes up and approaches HfO 2 with a stoichiometric composition known as an insulator. As a result, the resistance of the element itself increases, and a high resistance state is obtained.
  • the B mode increases in resistance when a positive voltage is applied to the upper electrode with respect to the lower electrode, so the resistance change phenomenon near the upper electrode It can be said that it is dominant.
  • the third hafnium oxide layer 106 which is a high resistance layer does not exist at the interface, the voltage is evenly applied to the hafnium oxide layer 105 and is in the vicinity of the interface. It is difficult to form a high resistance layer close to an insulator. As a result, the resistance change phenomenon is less likely to occur.
  • the second hafnium oxide layer 105 plays a role in the second hafnium oxide when an electric pulse having a positive voltage is applied to the electrode in contact with the third hafnium oxide layer 106.
  • the oxygen atom to be supplied becomes a supply source to be injected into the third hafnium oxide layer.
  • the oxygen content of the second hafnium oxide layer 105 is considered to greatly influence whether or not the resistance change element changes its resistance with a short electric pulse of about 100 nsec.
  • the second hafnium oxide layer 105 It is thought that it is necessary to have an appropriate oxygen content.
  • the second hafnium oxide layer which is an oxygen supply layer is used.
  • a large resistance is considered essential. Therefore, it is considered that the first or third hafnium oxide layer may be in the range of x ⁇ y ⁇ 2 when expressed as HfO y .
  • the film thickness of the first or third hafnium oxide layer is considered to be in a range suitable for the role of applying a large voltage locally.
  • the first or third hafnium oxide layer is suitable for implementation in a range of 1 nm or more. Further, from the viewpoint of increasing the element resistance due to future miniaturization, it is considered that the range of 5 nm or less is suitable for implementation.
  • the film configuration of the resistance change layer may be provided as in the following modification.
  • FIG. 9 is a cross-sectional view showing a configuration of a modified example of the nonvolatile memory element according to the first embodiment of the present invention.
  • the substrate and the oxide layer are omitted for convenience.
  • the high oxygen concentration hafnium oxide layer 104A (HfO y , 1.8 ⁇ y ⁇ 2.0) may be deposited only on the lower electrode 103A.
  • the resistance change layer 107A is configured by laminating a hafnium oxide layer 104A having a high oxygen concentration and a hafnium oxide layer 105A (HfO x , 0.9 ⁇ x ⁇ 1.6) in this order. Become. In this case, since the hafnium oxide having a high oxygen concentration exists only in the vicinity of the lower electrode, the lower electrode mode is dominant, and it can be considered that only the A mode operation can be fixed.
  • the resistance change layer 107B includes a hafnium oxide layer 105B (HfO x , 0.9 ⁇ x ⁇ 1.6), a high oxygen concentration hafnium oxide layer 106B (HfO y , 1.8 ⁇ y ⁇ 2.0) may be deposited in this order.
  • hafnium oxide having a high oxygen concentration exists only in the vicinity of the upper electrode, the upper electrode mode is dominant, and it can be considered that the B mode operation can be fixed.
  • the resistance change is likely to occur only in the vicinity of one of the upper and lower electrodes. Therefore, this is a desirable form as a variable resistance nonvolatile memory element that performs bipolar operation. It can be said.
  • the hafnium oxide layer 104A having a high oxygen concentration by oxidation it is difficult to form the hafnium oxide layer 104A having a high oxygen concentration by oxidation, and it is necessary to deposit and form the layer using sputtering or chemical vapor deposition.
  • the sputtering method first, sputtering is performed under conditions where the oxygen gas flow rate ratio during deposition is high to form a hafnium oxide layer having a high oxygen content and a high resistance and a high oxygen concentration. Thereafter, the hafnium oxide layer is deposited at a lower oxygen gas flow ratio, whereby the structure of FIG. 9A can be formed.
  • the hafnium oxide layer 105C (HfO x , 0.9 ⁇ x ⁇ 1.6) is not a single layer but formed of two or more hafnium oxide layers having different compositions. May be. Further, it may be formed of a hafnium oxide layer whose composition changes continuously. However, in this case, the oxygen content of the high oxygen concentration hafnium oxide layer 106C (HfO y , 1.8 ⁇ y ⁇ 2.0) is higher than the oxygen content of each layer constituting the hafnium oxide layer 105C. Need to be.
  • FIG. 9C shows that the hafnium oxide layer 106C having a high oxygen concentration is in contact with the second electrode. However, the hafnium oxide layer 106C may be provided on the first electrode side as shown in FIG. 1 may be provided on the second electrode side as shown in FIG.
  • the resistance change layer 107 is configured to be sandwiched between the first electrode layer 103 provided below and the second electrode layer 108 provided above.
  • both end portions of the resistance change layer 107 and both end portions of the second electrode layer 108 are aligned in a sectional view, but this is an example, and the present invention is not limited to such a configuration.
  • the modification is demonstrated.
  • FIGS. 10A to 10C are cross-sectional views showing a configuration of a modification of the nonvolatile memory element according to the first embodiment of the present invention.
  • the substrate and the oxide layer are omitted for convenience.
  • the resistance change layer including several hafnium oxide layers is expressed as one layer.
  • this variable resistance layer has a layer structure as shown in FIG. 1 or FIG.
  • the first electrode layer 103D, the resistance change layer 107D, and the second electrode layer 108D are stacked in this order, and the first electrode layer 103D, the resistance change layer, and the like are stacked. Both ends of 107D and the second electrode layer 108D are not aligned in a cross-sectional view.
  • the first electrode layer 103E, the resistance change layer 107E, and the second electrode layer 108E are similarly laminated. In addition, both end portions of the resistance change layer 107E and the second electrode layer 108E are aligned in a sectional view.
  • the nonvolatile memory element of the present invention may be configured as described above.
  • both are configured such that the resistance change layer is sandwiched between the electrodes arranged above and below.
  • a configuration may be adopted in which an electrode is formed on both end faces of the electrode to cause a current to flow in a direction parallel to the main surface of the resistance change layer. That is, as shown in FIG. 10C, the first electrode 103F is formed on one end face of the resistance change layer 107F, the second electrode 108F is formed on the other end face, and parallel to the main surface of the resistance change layer 107F. It may be configured to flow current in any direction.
  • the nonvolatile memory element according to this embodiment includes an insulating layer.
  • a fluorine-doped oxide film may be formed by chemical vapor deposition or the like and used as an insulating layer.
  • the structure which is not provided with an insulating layer may be sufficient.
  • the nonvolatile memory element according to this embodiment includes a wiring layer.
  • the wiring material for example, Pt, Ir, Pd, Ag, Au, Cu, W, Ni, TiN, or the like can be used. Note that the wiring layer may not be provided.
  • the sputtering conditions including the oxygen gas flow ratio in the first embodiment are not limited to these values, but vary depending on the configuration and state of the apparatus.
  • the first hafnium oxide layer is deposited using hafnium as a target, a sputtering method that does not use a reactive gas such as oxygen may be used by using hafnium oxide as a target.
  • the power, gas pressure, substrate temperature, and the like during sputtering are not limited to the above conditions.
  • the first hafnium oxide layer may be formed using a film formation technique such as chemical vapor deposition.
  • hafnium oxide layer having a high oxygen concentration treatment with oxygen plasma, thermal oxidation in an oxygen atmosphere, oxidation with ozone, natural oxidation in air, and molecules such as water adsorbed on the substrate A method such as oxidation utilizing a reaction with the above may be used.
  • the hafnium oxide layer itself having a high oxygen concentration may be formed by using a film forming technique such as sputtering or chemical vapor deposition.
  • a semiconductor device according to the second embodiment is a nonvolatile semiconductor device including the nonvolatile memory element according to the first embodiment, and nonvolatile memory is provided at an intersection (a three-dimensional intersection) between a word line and a bit line. It is a so-called cross-point type with an element interposed.
  • FIG. 11 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a perspective view showing the configuration (configuration corresponding to 4 bits) of part A in FIG.
  • the non-volatile semiconductor device 200 includes a memory main body 201 on a semiconductor substrate.
  • the memory main body 201 includes a memory array 202, a row selection circuit / A driver 203, a column selection circuit / driver 204, a write circuit 205 for writing information, a sense amplifier 206 that detects the amount of current flowing through the selected bit line and determines data “1” or “0”; And a data input / output circuit 207 for performing input / output processing of input / output data via a terminal DQ.
  • the nonvolatile semiconductor device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory array 202 includes a plurality of word lines WL0, WL1, WL2,... Formed in parallel with each other on a semiconductor substrate, and a plurality of these word lines WL0, WL1, WL2. ,... Above the plurality of bit lines BL 0, BL 1 formed so as to be three-dimensionally intersecting with the plurality of word lines WL 0, WL 1, WL 2,... In a plane parallel to the main surface of the semiconductor substrate. BL2,.
  • a plurality of memory cells M111, M112, M113 provided in a matrix corresponding to the solid intersections of the plurality of word lines WL0, WL1, WL2,... And the plurality of bit lines BL0, BL1, BL2,. , M121, M122, M123, M131, M132, M133,... (Hereinafter referred to as “memory cells M111, M112,...”).
  • the memory cells M111, M112,... Correspond to the nonvolatile memory element according to the first embodiment, and have a resistance change layer including hafnium oxide having a stacked structure. However, in the present embodiment, these memory cells M111, M112,... Have a rectifying element as will be described later.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver 204. Output to.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M111, M112,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 209 In the information write cycle, the control circuit 209 outputs a write signal instructing application of a write voltage to the write circuit 205 according to the input data Din input to the data input / output circuit 207. On the other hand, in the information read cycle, the control circuit 209 outputs a read signal instructing application of the read voltage to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal for instructing the row selection circuit / driver 203 to apply a voltage to the selected word line, and the column selection circuit / A signal instructing the driver 204 to apply a write voltage to the selected bit line is output.
  • the sense amplifier 206 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207.
  • FIG. 13 is a cross-sectional view showing a configuration of a nonvolatile memory element included in the nonvolatile semiconductor device according to the second embodiment of the present invention. Note that FIG. 13 shows the configuration in the B part of FIG.
  • the nonvolatile memory element 210 provided in the nonvolatile semiconductor device according to the present embodiment includes an upper wiring 211 (corresponding to the lower wiring 212 (corresponding to the word line WL1 in FIG. 12) that is a copper wiring.
  • the lower electrode 217, the rectifying element 216, the internal electrode 215, the resistance change layer 214, and the upper electrode 213 are laminated in this order. It is configured.
  • the internal electrode 215, the resistance change layer 214, and the upper electrode 213 respectively correspond to the first electrode layer, the resistance change layer, and the second electrode layer in the nonvolatile memory element according to the embodiment. Therefore, the resistance change layer 214 is formed in the same manner as in the first and second embodiments.
  • the rectifying element 216 is connected in series with the resistance change layer 214 via the internal electrode 215 made of TaN.
  • the rectifying element 216 is an element typified by a diode and exhibits a non-linear current characteristic with respect to a voltage.
  • the rectifying element 216 has a bidirectional current characteristic with respect to the voltage, and is conductive at a predetermined threshold voltage Vf (for example, +1 V or more or ⁇ 1 V or less with respect to one electrode). It is configured.
  • hafnium and its oxide are materials generally used in semiconductor processes and can be said to have very high affinity. Therefore, it can be easily incorporated into an existing semiconductor manufacturing process.
  • the configuration of the nonvolatile memory element included in the nonvolatile semiconductor device according to the present embodiment is not limited to that illustrated in FIG. 13, and may be configured as follows.
  • FIGS. 14A to 14G are cross-sectional views showing a configuration of a modified example of the nonvolatile memory element provided in the nonvolatile semiconductor device according to the second embodiment of the present invention.
  • FIG. 14A shows a configuration in which the resistance change layer 214 is formed on the rectifying element 216 without the internal electrode unlike the configuration shown in FIG.
  • FIG. 14B shows a configuration in which the resistance change layer 214 is formed on the rectifying element 216 without the lower electrode, the internal electrode, and the upper electrode, unlike the configuration shown in FIG.
  • FIG. 14C shows a configuration in which the lower electrode is not provided unlike the configuration shown in FIG.
  • a configuration without the upper electrode is also conceivable.
  • FIG. 14D shows a configuration that does not include the internal electrode and the rectifying element unlike the configuration shown in FIG. 13, and FIG. 14E further does not include the upper electrode and the lower electrode. The configuration is shown.
  • FIG. 14 (f) shows a configuration in which an internal electrode is not provided and an ohmic resistance layer 218 is provided instead of the configuration shown in FIG. 13, and FIG. 14 (g) shows an internal electrode.
  • a configuration including a second variable resistance layer 219 instead of is shown.
  • the upper wiring 211 functions as the upper electrode of the nonvolatile memory element
  • the lower wiring 212 is the nonvolatile memory. It will function as the lower electrode of the element.
  • the rectifying element as described above is not provided.
  • FIG. 15 is a perspective view showing the configuration of a memory array provided in the multilayered nonvolatile semiconductor device of the present invention.
  • the nonvolatile semiconductor device includes a plurality of lower wirings 212 formed in parallel to each other on a semiconductor substrate (not shown), and a main surface of the semiconductor substrate above the plurality of lower wirings 212.
  • a memory array including a plurality of memory cells 210 provided in a matrix form includes a multilayered memory array formed by stacking a plurality of memory cells.
  • the nonvolatile memory elements arranged at the three-dimensional intersection have four layers.
  • the number of these layers may be increased or decreased as necessary. Of course, it may be.
  • variable resistance layer including the hafnium oxide having the laminated structure of the present invention can be formed at a low temperature. Therefore, even when stacking is performed in the wiring process as shown in the present embodiment, it does not affect the wiring material such as a transistor and silicide formed in the lower layer process. Can be easily realized. That is, a nonvolatile semiconductor device having a multilayer structure can be easily realized by using the variable resistance layer including the hafnium oxide having a stacked structure according to the present invention.
  • FIG. 16 is a timing chart showing an operation example of the nonvolatile semiconductor device according to the second embodiment of the present invention.
  • an example of operation when the variable resistance layer is assigned to the information “1” when the resistance change layer is in the high resistance state and the information “0” is assigned to the case where the resistance change layer is in the low resistance state is shown.
  • the memory cells M111 and M122 For convenience of explanation, only the case where information is written to and read from the memory cells M111 and M122 is shown.
  • VP in FIG. 16 indicates a pulse voltage necessary for resistance change of the memory cell composed of the resistance change element and the rectifier element.
  • Vf the relationship of VP / 2 ⁇ threshold voltage Vf is satisfied. This is because the leakage current flowing around the unselected memory cells can be suppressed. As a result, it is possible to suppress an excessive current supplied to the memory cell that does not need to write information, and to further reduce the current consumption. Further, there is an advantage that unintentional shallow writing (generally referred to as disturb) to unselected memory cells is suppressed.
  • a write cycle time that is a time required for one write cycle is indicated by tW
  • a read cycle time that is a time required for one read cycle is indicated by tR.
  • a pulse voltage VP having a pulse width tP is applied to the word line WL0, and a voltage of 0V is similarly applied to the bit line BL0 according to the timing.
  • a write voltage for writing information “1” to the memory cell M111 is applied, and as a result, the resistance change layer of the memory cell M111 has a high resistance. That is, information “1” is written in the memory cell M111.
  • a voltage of 0V having a pulse width tP is applied to the word line WL1, and the pulse voltage VP is similarly applied to the bit line BL1 according to the timing.
  • a write voltage for writing information “0” to M122 is applied, and as a result, the resistance change layer of the memory cell M122 has a low resistance. That is, information “0” is written in the memory cell M122.
  • a pulse voltage having a smaller amplitude than the pulse at the time of writing and having a value larger than 0V and smaller than VP / 2 is applied to the word line WL0.
  • a pulse voltage having a smaller amplitude than the pulse at the time of writing and having a value larger than VP / 2 and smaller than VP is applied to the bit line BL0.
  • the same voltage as that for the read cycle for the previous memory cell M111 is applied to the word line WL1 and the bit line BL1.
  • a current corresponding to the resistance value of the resistance change layer 214 of the memory cell M122 whose resistance has been reduced is output, and information “0” is read by detecting the output current value.
  • the present invention may be applied to a memory device in which a cross-point structure is formed not on such a semiconductor substrate but on a cheaper substrate such as a plastic substrate and stacked by an assembly method such as a bump.
  • the nonvolatile semiconductor device according to the third embodiment is a nonvolatile semiconductor device including the nonvolatile memory element according to the first embodiment, and is a one-transistor / 1 nonvolatile memory unit.
  • FIG. 17 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing the configuration (configuration corresponding to 2 bits) of part C in FIG.
  • a nonvolatile semiconductor device 300 includes a memory main body 301 on a semiconductor substrate.
  • the memory main body 301 includes a memory array 302, a row selection circuit / A driver 303, a column selection circuit 304, a write circuit 305 for writing information, a sense amplifier 306 that detects the amount of current flowing through the selected bit line and determines data “1” or “0”, and a terminal And a data input / output circuit 307 for performing input / output processing of input / output data via the DQ.
  • the non-volatile semiconductor device 300 includes a cell plate power supply (VCP power supply) 308, an address input circuit 309 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 310 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory array 302 includes a plurality of word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,... , WL1, WL2,... And bit lines BL0, BL1, BL2,... And a plurality of transistors T11, T12, T13, T21, T22, T23, T31, T32, T33,. , "Transistors T11, T12, ") and a plurality of memory cells M211, M212, M213, M221, M222, M223, M231, M232, M233 (one-to-one with the transistors T11, T12, ...)
  • “represented as“ memory cells M211, M212,... ”” Are provided.
  • the memory array 302 includes a plurality of plate lines PL0, PL1, PL2,... Arranged in parallel to the word lines WL0, WL1, WL2,.
  • a bit line BL0 is arranged above the word lines WL0 and WL1, and plate lines PL0 and PL1 are arranged between the word lines WL0 and WL1 and the bit line BL0.
  • the memory cells M211, M212,... Correspond to the nonvolatile memory element according to the first embodiment, and have a resistance change layer including a hafnium oxide having a stacked structure. More specifically, the nonvolatile memory element 313 in FIG. 18 corresponds to the memory cells M211, M212,... In FIG. 17, and the nonvolatile memory element 313 includes a resistance change including an upper electrode 314 and hafnium oxide. It consists of a layer 315 and a lower electrode 316.
  • 317 indicates a plug layer
  • 318 indicates a metal wiring layer
  • 319 indicates a source / drain region.
  • the drains of the transistors T11, T12, T13,... are on the bit line BL0, the drains of the transistors T21, T22, T23,. Each is connected to the bit line BL2.
  • the gates of the transistors T11, T21, T31,... are on the word line WL0, the gates of the transistors T12, T22, T32,. Each is connected.
  • the sources of the transistors T11, T12,... are connected to the memory cells M211, M212,.
  • the memory cells M212, M222, M232,... are connected to the plate line PL1, and the memory cells M213, M223, M233,. ing.
  • the address input circuit 309 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 303 based on the address signal, and outputs a column address signal to the column selection circuit 304.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • control circuit 310 In the information write cycle, the control circuit 310 outputs a write signal instructing application of a write voltage to the write circuit 305 in accordance with the input data Din input to the data input / output circuit 307. On the other hand, in the information read cycle, the control circuit 310 outputs a read signal instructing application of the read voltage to the column selection circuit 304.
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit 304 receives the column address signal output from the address input circuit 309, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 305 When the write circuit 305 receives the write signal output from the control circuit 310, the write circuit 305 outputs a signal instructing the column selection circuit 304 to apply the write voltage to the selected bit line.
  • the sense amplifier 306 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 307.
  • the storage capacity is smaller than that of the cross-point type configuration of the second embodiment.
  • a rectifying element such as a diode is unnecessary, there is an advantage that it can be easily combined with a CMOS process and the operation can be easily controlled.
  • the resistance change layer in the present invention can be formed at a low temperature, lamination is performed in the wiring process as shown in this embodiment. Even if it is a case, there exists an advantage that it does not affect wiring materials, such as a transistor and silicide formed in the lower layer process.
  • the film formation of hafnium and its oxide can be easily incorporated into an existing semiconductor manufacturing process, and thus the nonvolatile semiconductor device according to the present embodiment Can be easily manufactured.
  • FIG. 19 is a timing chart showing an operation example of the nonvolatile semiconductor device according to the third embodiment of the present invention.
  • an example of operation when the variable resistance layer is assigned to the information “1” when the resistance change layer is in the high resistance state and the information “0” is assigned to the case where the resistance change layer is in the low resistance state is shown.
  • the memory cells M211 and M222 are shown.
  • VP indicates a pulse voltage necessary for resistance change of the resistance change element
  • VT indicates a threshold voltage of the transistor. Further, the voltage VP is always applied to the plate line, and the bit line is also precharged to the voltage VP when not selected.
  • a voltage higher than the pulse voltage 2VP of the pulse width tP + the threshold voltage VT of the transistor is applied to the word line WL0, and the transistor T11 is turned on. Then, according to the timing, the pulse voltage 2VP is applied to the bit line BL0. As a result, a write voltage for writing information “1” to the memory cell M211 is applied, and as a result, the resistance change layer of the memory cell M211 has a high resistance. That is, information “1” is written in the memory cell M211.
  • a voltage higher than the pulse voltage 2VP of the pulse width tP + the threshold voltage VT of the transistor is applied to the word line WL1, and the transistor T22 is turned on.
  • a voltage of 0 V is applied to the bit line BL1.
  • a write voltage for writing information “0” to the memory cell M222 is applied, and as a result, the resistance change layer of the memory cell M222 has a low resistance. That is, information “0” is written in the memory cell M222.
  • a predetermined voltage is applied to the word line WL0 in order to turn on the transistor T11.
  • a pulse voltage having an amplitude smaller than the pulse width at the time of writing is Applied to the bit line BL0.
  • a current corresponding to the resistance value of the resistance change layer of the memory cell M211 with the increased resistance is output, and information “1” is read by detecting the output current value.
  • the same voltage as that for the previous read cycle for the memory cell M211 is applied to the word line WL1 and the bit line BL1.
  • a current corresponding to the resistance value of the resistance change layer of the memory cell M222 whose resistance is reduced is output, and information “0” is read by detecting the output current value.
  • a redundant relief memory cell and a memory cell for error correction parity bit may be separately provided in this embodiment as well.
  • the nonvolatile memory element of the present invention can be used.
  • the nonvolatile semiconductor device is a nonvolatile semiconductor device including at least one nonvolatile memory element according to the first embodiment having a program function, and executes a predetermined calculation.
  • a logic circuit is provided.
  • FIG. 20 is a block diagram showing a configuration of a nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • a nonvolatile semiconductor device 400 includes a CPU 402 and an input / output circuit 403 that performs data input / output processing between an external circuit and a predetermined circuit on a semiconductor substrate 401.
  • a logic circuit 404 that executes an operation, an analog circuit 405 that processes an analog signal, a BIST (Built In Self Test) circuit 406 for performing a self-diagnosis, an SRAM 407, and the BIST circuit 406 and the SRAM 407 are specified and And a relief address storage register 408 for storing the address information.
  • BIST Built In Self Test
  • FIG. 21 is a block diagram showing a configuration of a relief address storage register provided in the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view showing the configuration of the relief address storage register.
  • the relief address storage register 408 includes a nonvolatile memory element 409 corresponding to the nonvolatile memory element according to the first embodiment, and a specific address for the nonvolatile memory element 409.
  • a writing circuit 410 for writing address information, a reading circuit 411 for reading address information written in the nonvolatile memory element 409, and a latch circuit 412 are provided.
  • the nonvolatile memory element 409 is connected to a switching unit to the writing circuit side 410 and a switching unit to the reading circuit 411 side, and is configured to sandwich the resistance change layer 421 between the upper electrode 422 and the lower electrode 423. Yes.
  • the nonvolatile memory element 409 corresponds to the nonvolatile memory element according to the first embodiment.
  • 424 indicates a plug layer
  • 425 indicates a metal wiring layer
  • 426 indicates a source / drain layer.
  • Nonvolatile memory elements may be disposed between the wirings, or may be disposed between a plurality of wirings as necessary.
  • the BIST circuit 406 When receiving the diagnostic instruction signal TST, the BIST circuit 406 performs inspection of the memory block of the SRAM 407.
  • this memory block inspection is performed at the time of inspection in the manufacturing process of the LSI, and at the time of executing various diagnoses when the LSI is mounted in an actual system.
  • the BIST circuit 406 When the defective bit is detected as a result of the memory block inspection, the BIST circuit 406 outputs the write data instruction signal WD to the relief address storage register 408.
  • the relief address storage register 408 that has received the write data instruction signal WD stores the address information of the corresponding defective bit in the relief address storage register.
  • the storage of the address information is performed by increasing or decreasing the resistance state of the resistance change layer included in the corresponding register according to the address information. Higher resistance or lower resistance of the variable resistance layer is realized in the same manner as in the first embodiment.
  • address information is written to the relief address storage register 408.
  • the address information written in the relief address storage register 408 is read at the same time.
  • the address information is read out by detecting the output current value corresponding to the resistance state of the resistance change layer, as in the first embodiment.
  • the spare redundant memory cell provided in the SRAM 407 is accessed and the information is read or written. Is done.
  • the nonvolatile semiconductor device can cope with both a case where information is written only once in a manufacturing process and a case where information is repeatedly rewritten after product shipment.
  • Nonvolatile Semiconductor Device Manufacturing Method Next, a method for manufacturing the nonvolatile semiconductor device according to the present embodiment configured as described above will be described.
  • FIG. 23 is a flowchart showing the main flow of the manufacturing process of the nonvolatile semiconductor device according to the fourth embodiment of the present invention.
  • a transistor is formed on a semiconductor substrate (S101).
  • a first via is formed (S102), and a first wiring is formed thereon (S103).
  • a resistance change layer is formed on the first wiring formed in S103 (S104).
  • the formation of the variable resistance layer is performed as described in the first embodiment.
  • a second via is formed on the variable resistance layer (S105), and further a second wiring is formed (S106).
  • the method for manufacturing a nonvolatile semiconductor device is obtained by adding a step of forming an electrode and a resistance change layer to the manufacturing step of the COMS process. Therefore, it can be easily manufactured using an existing CMOS process. In addition, since the additional steps are few and the thickness of the resistance change layer is relatively thin, the process can be shortened.
  • the resistance change layer in the present invention can be formed at a low temperature, lamination is performed in the wiring process as shown in this embodiment. Even if it is a case, there exists an advantage that it does not affect wiring materials, such as a transistor and silicide formed in the lower layer process.
  • the electrode portion can be formed with a size of 1 ⁇ m square or less, and other circuits can be formed by a CMOS process, a small nonvolatile switch circuit can be easily realized.
  • the nonvolatile memory element including the variable resistance layer including hafnium oxide having the stacked structure in the first embodiment is used. It is also conceivable to realize a nonvolatile semiconductor device by using a nonvolatile memory element of a known FeRAM memory.
  • special dedicated process steps and materials are required, and there is a disadvantage that the compatibility with the COMS process is poor. For this reason, there is a problem in terms of cost, and the manufacturing man-hour is remarkably increased. Furthermore, there is a problem that writing and reading of information is complicated and difficult to handle as a program element.
  • CMOS non-volatile memory cell which realizes an operation equivalent to that of a flash memory cell by floating a gate wiring by a COMS process.
  • this configuration causes problems such as an increase in the area of the element portion and complicated control of the operation.
  • the structure is composed of a silicide-fused type electric fuse element, which has a high affinity with the CMOS process.
  • CMOS process a silicide-fused type electric fuse element
  • the nonvolatile memory element in the first embodiment is used as a relief address storage register of the SRAM.
  • the following application examples are conceivable. That is, for example, the nonvolatile memory element according to the first embodiment can be used as a relief address storage register for a defective bit in a DRAM, a ROM, or the nonvolatile semiconductor device according to the second and third embodiments. It is.
  • non-volatile switch for switching a defective logic circuit or a spare logic circuit.
  • a register for voltage adjustment and timing adjustment of analog circuits as a register for ROM correction after product completion, as a non-volatile switch element for reconfigurable logic and FPGA, and as a non-volatile register It is also possible to use it.
  • nonvolatile semiconductor device according to the fourth embodiment includes the nonvolatile semiconductor device according to the second embodiment, that is, the cross-point type nonvolatile semiconductor according to the second embodiment. It is possible to realize a configuration in which the device and the LSI having the CPU or the like according to the fourth embodiment are integrated on one semiconductor substrate.
  • the LSI having the cross-point type nonvolatile semiconductor device according to the second embodiment and the CPU according to the fourth embodiment are formed on different semiconductor substrates, and then one LSI is formed.
  • the structure which molds in a package may be sufficient.
  • the nonvolatile semiconductor device according to the fourth embodiment includes the nonvolatile semiconductor device according to the third embodiment, that is, one transistor / one nonvolatile according to the third embodiment. It is also possible to realize a configuration in which a nonvolatile semiconductor device having a storage unit configuration and an LSI having a CPU or the like according to the fourth embodiment are integrated on one semiconductor substrate.
  • the LSI having the one-transistor / 1-nonvolatile memory configuration according to the third embodiment and the LSI having the CPU according to the fourth embodiment are formed on different semiconductor substrates.
  • it may be configured so as to be molded in one package thereafter.
  • the nonvolatile memory element and the nonvolatile semiconductor device of the present invention can operate at high speed and have stable rewriting characteristics, and various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. It is useful as a non-volatile memory element used in the above.
  • Nonvolatile memory element 101 Substrate 102 Oxide layer 103, 103A, 103B, 103C, 103D, 103E, 103F First electrode layer 104 First hafnium oxide layer 105 First Second hafnium oxide layer 106 Third hafnium oxide layer 104A, 106B, 106C High oxygen concentration hafnium oxide layer 105A, 105B, 105C Hafnium oxide layer 107, 107A, 107B, 107C, 107D, 107E, 107F Resistance Change layer 108, 108A, 108B, 108C, 108D, 108E, 108F Second electrode layer 109 Element region 200 Non-volatile semiconductor device 201 Memory main body 202 Memory array 203 Row selection circuit / driver 204 Column selection circuit / driver 205 Write circuit 206 Sense amplifier 207 Data input / output circuit 208 Address input circuit 209 Control circuit 210 Non-volatile semiconductor device 201 Memory main body 202 Memory array 203 Row selection

Abstract

　本発明の不揮発性記憶素子は、第１電極（１０３）と、第２電極（１０８）と、第１電極（１０３）と第２電極（１０７）との間に介在され、両電極（１０３），（１０８）間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層（１０７）とを備え、この抵抗変化層（１０７）は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム含有層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム含有層とが積層された積層構造を少なくとも有している。

Description

不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
　本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。
　この抵抗変化型の不揮発性記憶素子は、基本的には図２４に示したように、抵抗変化層５０４を下部電極５０３と上部電極５０５でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗が高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態と数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が１００ｎｓｅｃ以下オーダーで起こる場合もある事もから、高速動作という観点からも注目を集めており、種々の提案が成されている。
　例えば、特許文献１に開示されているのは、上部電極と下部電極に電圧を印加する事で抵抗変化層５０４内に金属イオンを出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献２に開示されているような、抵抗変化層の結晶状態を電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている（相変化型メモリ）。
　さらに、上記に加えて、抵抗変化層５０４に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。これらは、上記とは異なるメカニズムによって動作していると考えられ、電気的パルスによって抵抗変化層として用いられている金属酸化膜中の酸素が移動して抵抗変化が生じているとされている（詳細なメカニズムはまだ明らかになっていない）。
　このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく２種類に分類される。一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ（1－ｘ）ＣａＸＭｎＯ３（ＰＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。
　もう一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に単純な組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献４や非特許文献１では、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献５では、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を抵抗変化材料として使った抵抗変化型の不揮発性記憶素子が開示されている。さらに、特許文献６や非特許文献２には、ＴｉＮの表面を酸化してナノメートルオーダーのＴｉＯ２結晶膜を形成したような構造を抵抗変化層に使う例も開示されている。
　上記に加え、特許文献７では、酸化チタンおよび酸化タンタル（Ｔａ２Ｏ５）を抵抗変化材料に使った、一度だけの書き込みが可能な、いわゆるワンタイムプログラマブルメモリの提案もされている。
特開２００６－４０９４６号公報 特開２００４－３４９６８９号公報 米国特許第６４７３３３２号明細書 特開２００４－３６３６０４号公報 特開２００５－３１７９７６号公報 特開２００７－１８０２０２号公報 特開平７－２６３６４７号公報
I.G.Beak et al., Tech. DigestIEDM 2004,587頁 Japanese Journal of Applied PhysicsVol45, NO11, 2006, pp.L310-L312
　しかしながら、上述したような従来の抵抗変化材料に用いられる遷移金属酸化物は、以下のような問題がある。
　まず、ＮｉＯなどの遷移金属酸化物を用いた従来の抵抗変化型の不揮発性記憶素子では、非特許文献１に開示されているように、抵抗変化材料を、高抵抗状態から低抵抗状態へ変化させるには１００ｎｓｅｃ程度の短い電気的パルスで実現できる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓｅｃオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
　一方で、特許文献６や非特許文献２に開示されている、ＴｉＮの表面を酸化して微結晶性のＴｉＯ２を形成したような構造（ＴｉＯ２／ＴｉＮ構造）を有する抵抗変化型メモリでは、フォーミング工程が不要とされている。しかしながら、このメモリでは、ＴｉＯ２がナノメートルオーダーの微小な結晶（以下、ナノ結晶）の集合体を使っており、この結晶のサイズによって抵抗変化の状態が変化するとされている。一般にナノ結晶のサイズや結晶構造は、製造方法（上記分では酸化によって形成）に非常に敏感で、製造時のばらつきが大きくなる可能性がある。すなわち、ナノ結晶を抵抗変化層に使うと、抵抗変化の状態にばらつきが生じやすく、望ましくない。
　さらに、特許文献７に開示されているＴａ２Ｏ５からなる遷移金属酸化物を主成分として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。つまり、この場合では、遷移金属酸化物を絶縁破壊することによって抵抗の状態を変化させるため、一度低抵抗状態になると高抵抗状態に戻らないのである。
　本発明は、このような事情に鑑みてなされたものであり、その目的は、高速で可逆的に安定した書き換え特性を有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
　本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性記憶素子である。
　また、ある好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下であることを特徴とする。
　また、ある好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の少なくとも一方に接していることを特徴とする。
　また、好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＨの正の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＬの負の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、｜ＶＨ｜＞｜ＶＬ｜、ＲＨ＞ＲＬとなることを特徴とする。
　また、ある好ましい実施形態においては、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．３）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を有していることを特徴とする。
　また、ある好ましい実施形態においては、前記抵抗変化層は、ＨｆＯｘ（但し、ｘ＝０．９）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を有していることを特徴とする。
　また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を有している不揮発性半導体装置である。
　また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記だい２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置である。
　また、ある好ましい実施形態においては、前記第２のハフニウム含有層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
　また、ある好ましい実施形態においては、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることを特徴とする。
　また、ある好ましい実施形態においては、前記不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えることを特徴とする。
　また、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
　前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を少なくとも有していることを特徴とする。
　また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
　また、本発明の不揮発性記憶装置は、半導体基板と、
　前記半導体基板上に形成された、所定の演算を実行する論理回路と、
　前記半導体基板上に形成された、不揮発性記憶素子と有し、
　前記不揮発性記憶素子は、プログラム機能を備えていることを特徴とする。
　また、本発明の不揮発性記憶装置は、所定の演算を実行する論理回路が前記半導体基板上に形成され、前記不揮発性記憶素子はプログラム機能を備えていることを特徴とする。
　また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
　また、本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を少なくとも有しており、
　前記第１のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する不揮発性記憶素子の製造方法である。
　また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする。
　また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層を、前記第１のハフニウム酸化物層の一部を酸化することによって形成することを特徴とする。
　また、ある好ましい実施形態においては、概ね３ｎｍ以上４ｎｍの膜厚となるように前記第２のハフニウム酸化物層を形成することを特徴とする。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明によれば、可逆的に安定した書き換え特性を有する不揮発性記憶素子及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。 図２は、作成したハフニウム酸化物層の組成をラザフォード後方散乱（ＲＢＳ法）によって解析した結果を示す図である。 図３は、本発明の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図４は、素子Ｆの断面の模式図である。 図５は、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図６は、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図７は、本発明の第１の実施の形態に係るハフニウム酸化物からなる抵抗変化層のＸ線反射率のスペクトルを示す図である。 図８は、Ｏ２流量比と抵抗率の関係を示す図である。 図９は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図１０は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図１１は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図１２は、図１１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図１３は、図１２におけるＢ部の構成であり、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。 図１４は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。 図１５は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。 図１６は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図１７は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図１８は、図１７におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図１９は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図２０は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。 図２２は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。 図２３は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。 図２４は、従来の記憶素子の構成を示す断面図である。
　以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
　（第１の実施の形態）
　［不揮発性記憶素子の構成］
　図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
　図１に示すように、本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２上に形成された第１電極層１０３と、第２電極層１０８と、第１電極層１０３および第２電極層１０８に挟まれた抵抗変化層１０７とを備えている。ここで、抵抗変化層１０７は、酸素含有率が低い第２のハフニウム含有層（以下、「第２のハフニウム酸化物層」という）１０５と、その第２のハフニウム酸化物層１０５の上下に形成された第２のハフニウム酸化物よりも酸素含有率が高い第１のハフニウム含有層（以下、「第１のハフニウム酸化物層」という）１０４と第３のハフニウム含有層（以下、「第３のハフニウム酸化物層」という）１０６とで構成されている。
　この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０８との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の抵抗変化層１０７の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値は変化しない。
　第１電極層１０３および第２電極層１０８の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
　なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０７は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０７を形成することができる。
　［不揮発性記憶素子の製造方法］
　次に、図１を参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
　まず、図１に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第２のハフニウム酸化物層１０５を、Ｈｆターゲットを用いたＡｒとＯ２ガス雰囲気中での反応性スパッタリング法で形成する。第２のハフニウム酸化物層よりも酸素含有量が高い第１のハフニウム酸化物層１０４は第２のハフニウム酸化物層を形成する際に、大気に暴露された第１電極層１０３の表面の影響で形成される。また、第２のハフニウム酸化物層１０５よりも酸素含有量が高い第３のハフニウム酸化物層１０６は、第２のハフニウム酸化物層１０５を形成後、スパッタリング時のＡｒガスとＯ２ガスのプラズマに暴露されることによって形成される。これら第１のハフニウム酸化物層１０４と第２のハフニウム酸化物層１０５と第３のハフニウム酸化物層１０６が積層された積層構造により抵抗変化層１０７が構成される。
　その後、第３のハフニウム酸化物層１０６上に、第２電極層１０８としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
　最後に、フォトレジスト工程とドライエッチングによって、素子領域１０９を形成する。素子領域１０９は、直径が３μｍの円形である。
　上述した製造方法にしたがって、不揮発性記憶素子を作製した。以下、その詳細について説明する。
　［ハフニウム酸化物層の組成］
　まず、本実施の形態における酸素不足型のハフニウム酸化物層の作製条件及び酸素含有率の解析結果について述べる。酸素不足型のハフニウム酸化物層は、Ｈｆターゲットを（アルゴン）ＡｒとＯ２ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。
　まずスパッタリング装置内に基板を設置し、スパッタリング装置内を３×１０－５Ｐａ程度まで真空引きする。Ｈｆをターゲットとして、パワーを３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．９Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ２ガスの流量比を２％から４％まで変化させ、５種類のハフニウム酸化物層を形成した。まず、組成を調べる事を目的として、基板としてＳｉ上にＳｉＯ２を２００ｎｍ堆積したものを用い、ハフニウム酸化物層の膜厚は約５０ｎｍになるようにスパッタリング時間を調整した。このようにして作製したハフニウム酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）によって解析した結果を図２に示す。図２において、Ｏ２ガス流量比が異なる５種類のハフニウム酸化物の組成をＡ、Ｂ、Ｃ、Ｄ、Ｅの点で示す。図２から、酸素流量比を２％から４％に変化させた場合、ハフニウム酸化物層中の酸素含有率は約３７．７ａｔ％（ＨｆＯ０．６）から約６９．４ａｔ％（ＨｆＯ２．３）へと変化していることが分かる。以上の結果より、ハフニウム酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、Ｈｆの化学量論的な酸化物であるＨｆＯ２（ＨｆＯ２）の酸素含有率６６．７ａｔ％よりも酸素が不足している、酸素不足型のハフニウム酸化物（点Ａ、Ｂ、Ｃ、Ｄ）から酸素が過剰に含有されていると思われるハフニウム酸化物（点Ｅ）までが形成されている事が明らかとなった。
　抵抗変化層１０７として、組成がＡ、Ｂ、Ｃ、Ｄ、Ｅからなる５種類の不揮発性記憶素子を作製した。抵抗変化層１０７の膜厚はすべて３０ｎｍとした。
　なお、本実施の形態では、ハフニウム酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）を利用したが、オージェ電子分光法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）、電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
　［ハフニウム酸化物層の抵抗変化特性］
　以上のように作製した不揮発性記憶素子の抵抗変化特性を測定した。
　まず、酸素ガスの流量比が３．０％で組成Ｃのハフニウム酸化物層を用いて作製した不揮発性記憶素子に電気的パルスを加えた時の抵抗変化特性を詳細に検討した。図３（ａ）、（ｂ）に電気パルスを繰返し印加したときの不揮発性記憶素子の抵抗変化の様子を示す。
　ここで、図３（ａ）、（ｂ）の横軸は下部電極１０３と上部電極１０８の間に加えた電気的なパルスの数であり、縦軸は抵抗値である。
　まず、図３（ａ）は、下部電極１０３と上部電極１０８の間には、パルス幅が１００ｎｓｅｃで、下部電極１０３を基準として上部電極１０８に＋１．５Ｖと－１．２Ｖの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。この場合、＋１．５Ｖの電圧の電気パルスを印加する事で抵抗値は５００～７００Ω程度となり、－１.２Ｖの電圧の電気パルスを印加した場合は、１４０Ω程度と変化していた。すなわち、上部電極１０８に下部電極１０３よりも高い電圧の電気パルスを加えた時に高抵抗化する変化を示した。
　次に、印加する電圧のバランスを変化させ、負の電圧を大きくした場合の結果が図３（ｂ）である。この場合、下部電極１０３を基準として上部電極１０６に－１．５Ｖと＋１.２Ｖの電圧の電気的パルスを印加した。すると、－１．５Ｖの電気パルスを印加した時に、高抵抗化し、抵抗値は９００～１２００Ω程度となり、＋１.２Ｖの電気パルスを印加した時に低抵抗化して、抵抗値は１５０Ω程度となっている。すなわち、上部電極１０８に下部電極１０３よりも高い電圧の電気パルスを加えた時に低抵抗化しており、図３（ａ）のを測定した時と、正反対の動作を示した。
　上記のような、不揮発性記憶素子が印加電圧の極性に対して、２つのモードで抵抗変化する原因を調べるため、不揮発性記憶素子のどの部分が抵抗変化を起こしているかを調べた。この目的のために作製した素子が素子Ｆである。なお、今回はＨｆと同様のメカニズムで動作していると考えられている、酸素不足型のタンタルを用いた場合の結果を示す。
　図４に示したのは素子Ｆの断面の模式図である。この図のように、１００ｎｍの酸素不足型のタンタル酸化物層１３０５の上下にＰｔで２つずつ、合計４つの電極１３０１～電極１３０４を形成した。そして、電極１３０２を基準にして電極１３０１に１００ｎｓｅｃのパルス幅で＋２．０Ｖと－１．５Ｖの電圧を印加した。すると、＋２．０Ｖの電圧の電気パルスを印加した時に高抵抗化し、－１．５Ｖの電圧の電気パルスを印加した時に低抵抗化した。このように電極１３０１と電極１３０２の抵抗を変化させた状態で４つの電極間の抵抗値を測定した。具体的には、電極１３０１と電極１３０２に＋２．０Ｖを印加して電極１３０１と電極１３０２の間の抵抗を高抵抗化した状態で、電極１３０１と電極１３０３、電極１３０１と電極１３０４、電極１３０２と電極１３０３、電極１３０２と電極１３０４、電極１３０３と電極１３０４の間の抵抗値をそれぞれ測定した。次に、電極１３０１と電極１３０２に－１．５Ｖを印加して電極１３０１と電極１３０２の間の抵抗を低抵抗化した状態で、上述と同様に各電極間の抵抗値を測定した。
　以上のような測定を１０回ずつ繰り返し、各電極間の抵抗値をまとめると、表１に示すような結果が得られた。
Figure JPOXMLDOC01-appb-T000001
 　すなわち、電極１３０１に関連した部分だけに抵抗値の変化が見られ、電極１３０１が関与していない場所では、抵抗値がほとんど変化していないという結果が得られた。この事から、電極１３０１と電極１３０２の間に電圧を印加した時に抵抗の変化が起こっていたのは、電極１３０１の近傍だけであった事が分かる。
　以上の事より、酸素不足型のタンタル酸化物を抵抗変化層に用いた抵抗変化素子で抵抗変化が生じているのは酸素不足型のタンタル酸化物層の中でも電極に近い部分だけであるといえる。また、高抵抗化を起こす時に、高い電位となっている側の電極の近傍が抵抗変化を起こしていると考えられる（この場合、高抵抗化する時、電極１３０２に対して電極１３０１には高電位の電圧がかかっている）。
　この現象は遷移金属の酸素不足型ハフニウムの酸化物を用いた場合であっても同様であると考える。なぜならば、ハフニウム酸化膜を抵抗変化膜に使用した不揮発性記憶素子でもタンタルの場合と同様、電極に加えられた電界によって抵抗変化の現象が観測されるからである。
　以上の結果を考慮すると、不揮発性記憶素子１００では、上部電極１０８と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（上部電極モード）と、下部電極１０３と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（下部電極モード）の２つのモードで抵抗変化が起こっていたと考えられる。
　また、本実施の形態の不揮発性記憶素子は、極性が異なる電気パルスで抵抗変化が生じるバイポーラ型で、１００ｎｓｅｃという比較的短いパルス幅の電気パルスで高速に抵抗変化すると言える。
　［ハフニウム酸化物層の酸素含有率と抵抗変化特性］
　以上のように作製した酸素不足型のハフニウム酸化物のうち、どの程度の酸素含有率を有する酸素不足型のハフニウム酸化物が抵抗変化を示すのかを調べた。
　その結果、図２の組成Ｂ（酸素流量比約２．７％、酸素含有率約４６．６ａｔ％）、組成Ｃ（酸素流量比約３．０％、酸素含有率約５６．８ａｔ％）、組成Ｄ（酸素流量比約３．３％、酸素含有率約６２ａｔ％）のハフニウム酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の４倍以上と良好であった。組成Ｃのハフニウム酸化膜を使った不揮発性記憶素子の抵抗変化特性はすでに詳細に述べたので、組成Ｂおよび組成Ｄのハフニウム酸化膜を使った不揮発性記憶素子の抵抗変化特性について述べる。
　図５（ａ）、（ｂ）と図６（ａ）、（ｂ）は、それぞれ、組成Ｂおよび組成Ｄのハフニウム酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。ここで、下部電極を基準として、上部電極に負極性の電圧を加えたときに高抵抗化し、正極性の電圧を加えたときに低抵抗化するようなモードをＡモードと定義し、下部電極を基準に上部電極に正極性の電圧を印加したときに高抵抗化し、負極正の電圧を加えたときに低抵抗化するようなモードをＢモードと定義する。（ａ）がＡモード、（ｂ）がＢモードの測定結果である。組成Ｂのハフニウム酸化物層を使った素子では、図５（ａ）のＡモードの抵抗変化は、１００ｎｓｅｃのパルスを印加するといきなり生じ、抵抗変化も４倍以上であるが、図５（ｂ）のＢモードでは、いきなり１００ｎｓｅｃのパルスでは抵抗変化しないが、＋４Ｖ１００μｓｅｃという長いパルス幅のパルスを印加することによって抵抗値が増大し、以後１００ｎｓｅｃのパルスを繰り返し印加して抵抗変化を示した。このような抵抗変化を開始させるための電気的な処理は、フォーミングと呼ばれ不揮発性記憶素子を正常に動作させるための工程になり、フォーミングなしで抵抗変化し始めることが実用上は望ましい。組成Ｄのハフニウム酸化物層を使った素子では、図６（ａ）、（ｂ）に示すように、両モードで４倍以上の抵抗変化を示している。しかし、組成Ｄのハフニウム酸化物層を使った素子では、電気パルスを印加する前の初期の抵抗が数ＭΩと高く、２～３Ｖ１００ｎｓｅｃの電気パルスでソフトブレークダウンさせることによって、１００ｎｓｅｃパルスを印加して抵抗変化した。このソフトブレークダウン処理もフォーミングである。
　以上のことから、バイポーラ型で高速な抵抗変化を示すのは、酸素流量比が２．６％から３．３％で作製した酸素含有率が４６．６～６２ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘの範囲が０．９≦ｘ≦１．６の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝６２ａｔ％がｘ＝１．６にそれぞれ対応）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４２～６７ａｔ％の組成範囲までこの適切な組成範囲である可能性がある。
　さらに、酸素流量比が２．６％から３．０％で作製した酸素含有率が４６．６～５６．８ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘの範囲が０．９≦ｘ≦１．３の範囲では、フォーミングなしで抵抗変化したことから、より適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝５６．８ａｔ％がｘ＝１．３にそれぞれ対応）。
　以上の組成範囲では、ＢモードとＡモードとで抵抗変化している。そのため、上部電極に正の電圧を加えた時に抵抗値が増加する場合と、減少する場合が存在しており、電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題がある。組成Ｂの酸素流量比が２．６％で作製した酸素含有率が４６．６ａｔ％の組成、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘが０．９では、Ａモードでフォーミングなしで抵抗変化し、Ｂモードではフォーミングなしでは抵抗変化しなかったことから、このような課題がなくなり好都合である。
　なお、比較例として作製した、組成Ａの酸素流量比が２．０％のハフニウム酸化物層中の酸素含有率が約３７．７ａｔ％（ＨｆＯ０．６）の不揮発性記憶素子は初期抵抗が小さく、フォーミングすることができす、抵抗変化を示さなかった。また、組成Ｅの酸素流量比が４％のハフニウム酸化物層中の酸素含有率が約６９．４ａｔ％（ＨｆＯ２．３）の不揮発性記憶素子は初期抵抗が非常に高く、５Ｖの直流電圧を印加してもソフトブレークダウンさせることができず、抵抗変化を示さなかった。
　［抵抗変化層の解析］
　以上のように、抵抗変化層が酸素不足型のハフニウム酸化物層においては上下の電極界面近傍で抵抗変化が生じている事から酸素不足型のハフニウム酸化物層の上下の電極界面近傍の詳細な構造解析を行った。
　不揮発性記憶素子１００における抵抗変化層１００の構造を解析するため、酸素含有率が５６．８％で膜厚が５０ｎｍの組成Ｃのハフニウム酸化物層を形成して分析を行った。なお、分析を行うには、ある程度大きな酸素不足型のハフニウム酸化物を堆積した領域が必要であるので、単結晶シリコン基板上に厚さ２００ｎｍの酸化物層が形成された素子パターンのない基板上に酸素不足型のハフニウム酸化物を堆積したような分析用の試料を別途用意した。
　使用した分析方法はＸ線反射率法と呼ばれる方法である。この方法は、Ｘ線を試料の表面に対して浅い角度で入射させ、反射されたＸ線の強度を測定する方法（メーカ名：Ｒｉｇａｋｕ、ソフトウエア名：Ｘ線反射率データ処理ソフトウエア）である。ここではX線のサンプル表面との角度θとディテクタ角度（サンプル面に対し角度θ）を連動して変化させ、サンプル表面でのX線の反射率の推移を測定した。そして、このスペクトルに対して適切な構造モデルを仮定してフィッティングを行い、分析用試料における抵抗変化層の膜厚および屈折率を評価する。このとき、フィッティングのパラメータとしては、酸素不足型のハフニウム酸化物の積層構造、各層の膜厚及びδ（＝１－屈折率）である。図７にその測定結果を示す。
　この図における横軸は角度（２θ）を、縦軸はＸ線の反射率をそれぞれ示している。図７（ａ）は、実際に分析用試料のＸ線反射率を測定した際に得られたパターン（破線）と、基板上に単層の酸素不足型のハフニウム酸化物層が存在していることを仮定してフィッティングを行った結果（実線）とを示しており、図７（ｂ）は、同じく測定した際に得られた反射率パターン（破線）と、基板上に３層の酸素不足型のハフニウム酸化物層が存在していることを仮定してフィッティングした結果（実線）とを示している。図７（ａ）を見ると、測定値とフィッティング結果とは概ね一致しているものの、細かな点で相違が見受けられる。他方、図７（ｂ）を見ると、実測の反射率パターンとフィッティングによって得られた反射率パターンとは、両者の識別が不可能な程、良好に一致している。
　以上の結果から、酸素不足型のハフニウム酸化物層は、下部電極側に近い第１の酸素不足型のハフニウム酸化物層と、中央の第２の酸素不足型のハフニウム酸化物層と、上部電極側に近い第３の酸素不足型のハフニウム酸化物層の３層から構成されていると考えられる。
　この３層の積層構造を仮定してフィッティングしたときの解析結果では、第１の酸素不足型のハフニウム酸化物層の膜厚は３．９ｎｍで、δは２４．２×１０－６であり、第２の酸素不足型のハフニウム酸化物層の膜厚は４５．５ｎｍで、δは２６．０×１０－６であり、第３の酸素不足型のハフニウム酸化物層の膜厚は３．３ｎｍで、δは２４．２×１０－６であるという値が得られた。これらのδの値から正確な組成を導出するのは難しいが、金属Ｈｆのδは３１．２×１０－６、化学量論的な組成のＨｆＯ２のδは２４．０×１０－６である事等から、およその推測はできる。すなわち、第２の酸素不足型のハフニウム酸化物層のδは金属ＨｆとＨｆＯ２のδの中間的な値になっている事から当初の設定通り、非化学量論的な組成を有するＨｆの酸化物になっていると考えられる。また、第１および第３の酸素不足型のハフニウム酸化物層はδの値からＨｆＯ１．９４程度と予想され、化学量論的組成を有するＨｆＯ２（酸素含有率６６．７％）に極めて近いＨｆの酸化物であると推測される。
　以下、Ｘ線反射率法の解析手順について説明する。
　まず、後の計算の容易のため、抵抗変化層を２層構造であると仮定し、フィッティングを行う。すなわち、上部電極近傍に高酸素濃度層が存在し、それ以外の層を低濃度層として仮定した上で、高酸素濃度層、低濃度層のδと膜厚をフィッティングにより求める。（計算過程１）なお、フィッティングは最小二乗法により行う。
　この計算過程１により、電極近傍に存在する高酸素濃度酸素層の膜厚、δの大まかな値を得る。
　以降の計算では、抵抗変化層を３層構造であるとして仮定した上で計算する。
　計算過程１で求めた、高酸素濃度層のδ、膜厚の値を第１層目の抵抗変化膜のδ、膜厚の初期値とし、第１層目の抵抗変化膜のδと第３層目の抵抗変化膜のδの値が等しいという条件の下で、改めて第１層目、第２層目、第３層目の抵抗変化膜のδや膜厚をフィッティングにより求める。（計算過程２）この過程により、第１、第２、第３層目の抵抗変化膜におけるδや膜厚をフィッティングにより求めた。
　一般に、Ｘ線反射率法を用いた場合、３層構造における表面から一番奥深くにある層を測定することは容易ではない。今回抵抗変化膜の層構造を計算するにあたり、精度の高い第３層目の抵抗変化層のデータを第１層のデータとして用いて計算した理由は、サンプルＣにおいてＢモード、Ａモード共に抵抗変化現象が発現したため、第１電極近傍にも第３層と同様の高濃度酸素層ができていると推測したためである。
　同様にしてＸ反射率法により測定した、サンプルＡ～Ｅまでの結果は表２のようになった。
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 　動作をしたサンプルＢ、Ｃ、Ｄの結果から、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下であると言える。第１層又は第３層の好適なｙの値は１．８＜ｙ＜２．０であると言える。
　なお、組成Ｅでは、第２の酸素不足型のハフニウム酸化物層のみで良好なフィッティングが得られ、第１および第３の酸素不足型のハフニウム酸化物層は存在しないことがわかった。これらの結果から、抵抗変化をするためには、電極近傍に高抵抗のハフニウム酸化物層が存在するだけでは十分でなく、適度な酸素含有率を有するハフニウム酸化物層の存在が必要であるといえる。
　以上の結果は、最初に説明したように、分析用に用意した試料の測定結果であるが、実際に第１の実施の形態で説明した試料でも、第1層および第２層はほぼ同様の構造が出来ていると考えられる。その理由は、第１の実施の形態で説明した試料は、前記の分析に用いた試料と同様に、大気に暴露された下部電極上にハフニウム酸化物をスパッタリングで形成したため、下部電極側に近い酸素不足型のハフニウム酸化物は酸素含有率が高くなったと推測される。しかしながら、第１の実施の形態で説明した試料の第３層は、前記の分析に用いた試料とは異なる。第１の実施の形態で説明した試料の第３層は、ハフニウム酸化物を形成後、大気に暴露せずに上部電極を形成したが、ハフニウム酸化物をスパッタリングで形成後、所定の時間ＡｒガスとＯ２ガスのプラズマに暴露されたため、表面層の酸素含有率が高くなったと推測される。一方、前記の分析に用いた試料においては、ハフニウム酸化物をスパッタリングで形成後、所定の時間ＡｒガスとＯ２ガスのプラズマに暴露した後、スパッタリング装置から取り出し（Ｘ線反射率測定を行うまでの間に）外気に晒され、若干の第３層の膜厚が増加した可能性がある。しかしながら、一般に、酸化の進行は最初は早く徐々に遅くなる傾向がある事が知られている。従って、スパッタリング装置内で酸素プラズマに暴露して酸素の含有率の高いハフニウム酸化物を形成した場合は、スパッタリング装置外で増加したハフニウム酸化物層の割合は小さいと推察される。
　次に表２を参照してサンプルＡ～Ｅまでの抵抗変化膜の層構造と抵抗変化現象との関連について考察する。抵抗変化を示したサンプルＢ、Ｃ、Ｄについて、第２層をＨｆＯｘと表したときのｘは、酸素流量比が大きくなるほど大きくなっている。また、第１層、第３層をＨｆＯｙと表したときのｙは、酸素流量比が大きくなるほどわずかであるが、大きくなっており、２に近づいている。また、第１層、第３層の膜厚に関しては、特に外気に晒されていない第１層の膜厚は酸素流量比が大きくなるほど厚くなっている。さらに、抵抗変化を示さないサンプルＡについては、第２層のｘ、第１層のｙ、第１層の膜厚はサンプルＢ、Ｃ、Ｄに比べて小さくなっている。さらに、抵抗変化を示さないサンプルＥについては、抵抗変化膜は層構造を示さず、第２層のみとなっており、そのｘは２よりも大きくなっている。
　これらの結果から、抵抗変化をするためには、第２層のｘ、第１層又は第３層のｙ、膜厚が好適な範囲にあることが必要であると言える。具体的には動作をしたサンプルＢ、Ｃ、Ｄの結果から第２層の好適なｘの範囲は０．９≦ｘ≦１．６、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下であると言える。
　さらに、サンプルＢ、Ｃにおいてはフォーミングなしで抵抗変化が可能であり、サンプルＤにおいては抵抗変化を生じさせるためにはソフトブレークダウンといったフォーミングが必要であった。従って、サンプルＢ、Ｃの結果から第２層の好適なｘの範囲は０．９≦ｘ≦１．３、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下ではフォーミングなしで抵抗変化が可能あると言える。
　サンプルＢにおいては、Ａモードの抵抗変化はフォーミングなしで可能であるが、Ｂモードの抵抗変化を生じさせるためには上部電極側に正の長パルスを印加するフォーミングが必要であった。Ａモードのみフォーミングなしで動作することから電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題を回避可能である。すなわち、サンプルＢの結果から第２層の好適なｘの範囲はｘ＝０．９、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下では電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題を回避可能であると言える。
　なお、第１のハフニウム酸化物層、第３のハフニウム酸化物層の形成方法としては、スパッタリングまたは化学気相堆積法を使って堆積して形成することも可能である。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗なハフニウム酸化物を形成可能である。上述の[不揮発性記憶素子の製造方法]で説明したスパッタリングの条件の場合、酸素ガス流量比を４％程度以上にすることで形成可能である。
　［不揮発性記憶素子の初期抵抗］
　第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層が存在する可能性を示唆していると思われる、不揮発性記憶素子１００の初期抵抗を測定した。初期抵抗の測定は、各実施例における第１電極層１０３と第２電極層１０８との間に、閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して各実施例の不揮発性記憶素子１００の初期の抵抗を求めた。さらに、初期抵抗＝[抵抗変化層の抵抗率]×[抵抗変化層の膜厚]）／[不揮発性記憶素子の面積（図１の素子領域１０９の面積）]の関係から不揮発性記憶素子状態の抵抗変化層の抵抗率を求めた。その結果を図８に示す。また、第２のハフニウム酸化物層のシート抵抗を別途測定した結果から求めた抵抗変化層の抵抗率も図８に示している。
　図８を参照すると、酸素流量比すなわち酸素含有量が高くなるにしたがって抵抗変化層の抵抗率は上昇しているが、不揮発性記憶素子１００の素子状態での抵抗率は１桁以上大きな値で酸素含有量とともに上昇しているのが分かる。この結果から、比較的抵抗値が小さい第２の酸素不足型のハフニウム酸化物層以外に抵抗が高い第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層が存在し、酸素流量比が増大するにつれて、第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層の膜厚が増大していると考えられる。
　[抵抗変化現象のメカニズム]
　第１のハフニウム酸化物層および第３のハフニウム酸化物層の果している役割についてであるが、抵抗変化現象のメカニズム自体が明らかになっていない現状では、明確には分からない。但し、本実施の形態の抵抗変化型の不揮発性記憶素子の抵抗変化が、電極とハフニウム酸化物層の界面の酸素原子の移動によって起こっていると考えれば、第１あるいは第３のハフニウム酸化物層は界面近傍に電圧を有効に印加する役割を果している可能性が考えられる。つまり、抵抗変化現象は、電極と第１あるいは第３のハフニウム酸化物層の界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考えられる。具体的にＢモードについて考えると、図１に示す第２電極１０８に正の電圧を印加すれば負に帯電している酸素原子が第２電極１０８側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子がハフニウム酸化物層内に拡散して抵抗が下がる。ここでもし、界面に高抵抗層である第３のハフニウム酸化物層１０６が存在すれば、この部分に大きな電圧がかかって、酸素原子が高抵抗層１０６に注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＨｆＯ２に近づく。その結果、素子自体の抵抗が上昇し、高抵抗化状態となる。
　印加した電気パルスの極性と酸素イオンの極性を考慮すると、Ｂモードは下部電極を基準に上部電極にプラスの電圧を加えたときに高抵抗化することから、上部電極近傍での抵抗変化現象が支配的となっている場合といえる。
　一方、Ａモードは下部電極を基準に上部電極にマイナスの電圧を加えたときに高抵抗化することから、下部電極近傍での抵抗変化現象が支配的となっている場合といえる。
　ここで、例えば上部電極近傍の抵抗変化をさせる場合、界面に高抵抗層である第３のハフニウム酸化物層１０６が存在しなければ、電圧は、ハフニウム酸化物層１０５に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。
　また、上記結果から、下部電極を基準に上部電極に加える正極のパルス電圧をＶ１とし、下部電極を基準に上部電極に加える負極のパルス電圧をＶ２とするとき、
　｜Ｖ１｜＞｜Ｖ２｜
を満たすときにＢモードが起こり易く、
　｜Ｖ１｜＜｜Ｖ２｜
を満たすときにＡモードが起こり易いということが言える。
　また、第２のハフニウム酸化物層１０５が果たす役割は、第３のハフニウム酸化物層１０６に接している電極に正の電圧を有する電気的パルスを印加した時に、第２のハフニウム酸化物に含有される酸素原子が第３のハフニウム酸化物層へ注入される供給源となる。
　従って、第２のハフニウム酸化物層１０５の酸素含有率は抵抗変化素子が１００ｎｓｅｃ程度の短い電気パルスで抵抗変化するかどうかに大きく影響すると考えられ、抵抗変化するためには第２のハフニウム酸化物も適度な酸素含有率である必要があると考えられる。
　また、電極近傍のハフニウム酸化物層は抵抗変化層の中で電極近傍に局所的に大きな電圧をかける役割を担っていることを考慮すると、酸素の供給層である第２のハフニウム酸化物層よりも抵抗が大きいことが不可欠であると考えられる。したがって、第１または第３のハフニウム酸化物層はＨｆＯｙと表現した時に、ｘ＜ｙ＜２の範囲にあればよいものと考えられる。また第１または第３のハフニウム酸化物層の膜厚に関しても同様に局所的に大きな電圧をかける役割を果たすのに適した範囲であればよいと考えられる。
　なお、製造の容易性の観点から考えると、第１または第３のハフニウム酸化物層は１ｎｍ以上の範囲が実施するのに適している。また、今後の微細化による素子抵抗増加の観点から考えると５ｎｍ以下の範囲が実施するのに適していると考えられる。
　さらに、上記のようなメカニズムによれば、抵抗変化層の膜構成は次の変形例のように設けられていてもよい。
　図９は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、図９においては、基板および酸化物層を便宜上省略している。
　図９（ａ）に示すように、高酸素濃度のハフニウム酸化物層１０４Ａ（ＨｆＯｙ、１．８＜ｙ＜２．０）は、下部電極１０３Ａの上のみに堆積されていても良い。この場合、抵抗変化層１０７Ａは、高酸素濃度のハフニウム酸化物層１０４Ａとハフニウム酸化物層１０５Ａ（ＨｆＯｘ、０．９≦ｘ≦１．６）とがこの順に積層されて構成されることになる。この場合下部電極近傍のみに高酸素濃度のハフニウム酸化物が存在するため、下部電極モードが支配的となり、Ａモード動作のみに固定できると考えられる。
　また、図９（ｂ）に示すように、抵抗変化層１０７Ｂはハフニウム酸化物層１０５Ｂ（ＨｆＯｘ、０．９≦ｘ≦１．６）、高酸素濃度のハフニウム酸化物層１０６Ｂ（ＨｆＯｙ、１．８＜ｙ＜２．０）とがこの順に堆積されていても良い。この場合上部電極近傍のみに高酸素濃度のハフニウム酸化物が存在するため、上部電極モードが支配的となり、Ｂモード動作に固定できると考えられる。
　このように、図９（ａ）（ｂ）の実施形態では、上下のどちらかの電極近傍でのみ抵抗変化が起こりやすいため、バイポーラ動作する抵抗変化型の不揮発性記憶素子としては望ましい形態であるといえる。
　なお、図９（ａ）の場合、高酸素濃度のハフニウム酸化物層１０４Ａを酸化することで形成することは困難であり、スパッタリングまたは化学気相堆積法を使って堆積して形成する必要がある。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗な高酸素濃度のハフニウム酸化物層を形成する。その後、酸素ガス流量比を低くしてハフニウム酸化物層を堆積することで、図９（ａ）の構造が形成できる。
　さらに、図９（ｃ）に示すようにハフニウム酸化物層１０５Ｃ（ＨｆＯｘ、０．９≦ｘ≦１．６）が単層ではなく、２層以上の組成の異なるハフニウム酸化物層によって形成されていても良い。また、組成が連続的に変化しているようなハフニウム酸化物層によって形成されていても良い。但しこの場合、高酸素濃度のハフニウム酸化物層１０６Ｃ（ＨｆＯｙ、１．８＜ｙ＜２．０）の酸素含有率がハフニウム酸化物層１０５Ｃを構成する各層の酸素含有率よりも高くなっている必要がある。図９（ｃ）は便宜上、高酸素濃度のハフニウム酸化物層１０６Ｃと第２電極を接しているように表現したが、図９（ａ）のように第１電極側に設けても良いし第１の、図９（ｂ）のように第２電極側に設けても良い。
　さらには、図１（ｃ）に示したとおり、抵抗変化層１０７が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０８とによって挟まれるように構成されており、しかも抵抗変化層１０７の両端部と第２電極層１０８の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。以下、その変形例について説明する。
　図１０（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１０（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。また、いくつかのハフニウム酸化物層からなる抵抗変化層は、一つの層として表現してある。実際にはこの抵抗変化層は、図１もしくは図９に示されたような層構造を取る。
　図１０（ａ）に示す変形例では、第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄがこの順に積層されて構成されており、これらの第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄの両端部は断面視で揃っていない。これに対し、図１０（ｂ）に示す変形例では、同じく第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅが積層されて構成されているものの、これらの第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
　また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１０（ｃ）に示すように、抵抗変化層１０７Ｆの一方の端面に第１電極１０３Ｆを、他方の端面に第２電極１０８Ｆをそれぞれ形成し、その抵抗変化層１０７Ｆの主面に平行な方向に電流を流すように構成されていてもよい。
　ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層を備えている。なお、化学気相堆積法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
　また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｗ、Ｎｉ、ＴｉＮなどを用いることができる。なお、この配線層を備えない構成であってもよい。
　また、上記の本実施の形態１における酸素ガスの流量比をはじめとするスパッタリングの条件は、これらの値に限定されるものではなく、装置の構成や状態に依存して変化するものである。また、第１のハフニウム酸化物層の堆積は、ハフニウムをターゲットとして利用したが、ハフニウム酸化物をターゲットとすることによって、酸素などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。スパッタリング時のパワーやガス圧力、基板温度等も上記の条件に限定されるものではない。さらに、化学気相堆積法等の成膜技術を用いて第１のハフニウム酸化物層を形成しても良い。
　また、高酸素濃度のハフニウム酸化物層を形成方法としては、酸素プラズマによる処理、酸素雰囲気中での熱酸化、オゾンによる酸化、空気中での自然酸化、及び、基板に吸着した水等の分子との反応を利用しての酸化等の方法を用いても良い。さらに、高酸素濃度のハフニウム酸化物層自体をスパッタリングや、化学気相堆積法等の成膜技術を使って形成しても良い。
　（第２の実施の形態）
　上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）に不揮発性記憶素子を介在させた、いわゆるクロスポイント型のものである。
　［第２の実施の形態に係る半導体装置の構成］
　図１１は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１２は、図１１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
　図１１に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリアレイ２０２は、図１１および図１２に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
　また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
　ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のハフニウム酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、整流素子を備えている。
　なお、図１１におけるメモリセルＭ１１１，Ｍ１１２，…は、図１２において符号２１０で示されている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
　［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
　図１３は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１３では、図１２のＢ部における構成が示されている。
　図１３に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１２におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図１２におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
　ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、実施の形態に係る不揮発性記憶素子における第１電極層、抵抗変化層、および第２電極層にそれぞれ相当する。したがって、抵抗変化層２１４は、第１及び第２の実施の形態と同様にして形成される。
　整流素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または－１Ｖ以下）で導通するように構成されている。
　なお、ハフニウムおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
　［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
　本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図１３に示したものに限られるわけではなく、以下に示すような構成であってもよい。
　図１４（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
　図１４（ａ）には、図１３に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。
　図１４（ｂ）は、図１３に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１４（ｃ）には、図１３に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
　図１４（ｄ）には、図１３に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１４（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
　また、図１４（ｆ）には、図１３に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１４（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。
　なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
　また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
　以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
　［多層化構造の不揮発性半導体装置の構成例］
　図１１および図１２に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
　図１５は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１５に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
　なお、図１５に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
　このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
　なお、第１の実施の形態において説明したように、本発明の積層構造のハフニウム酸化物を含む抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明の積層構造のハフニウム酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
　［不揮発性半導体装置の動作例］
　次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図１６に示すタイミングチャートを参照しながら説明する。
　図１６は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
　図１６におけるＶＰは、抵抗変化素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
　また、図１６において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
　メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
　次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
　メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
　次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
　本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
　（第３の実施の形態）
　第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
　［第３の実施の形態に係る不揮発性半導体装置の構成］
　図１７は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１８は、図１７におけるＣ部の構成（２ビット分の構成）を示す断面図である。
　図１７に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
　メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
　また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
　図１８に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
　ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のハフニウム酸化物を含む抵抗変化層を有している。より具体的には、図１８における不揮発性記憶素子３１３が、図１７におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、ハフニウム酸化物を整含む抵抗変化層３１５、および下部電極３１６から構成されている。
　なお、図１８における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
　図１７に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
　また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
　さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
　また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
　アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

　制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
　行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
　なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
　また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
　さらに、第２の実施の形態の場合と同様に、ハフニウムおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
　［不揮発性半導体装置の動作例］
　次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１９に示すタイミングチャートを参照しながら説明する。
　図１９は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
　図１９において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
　メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
　次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
　メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
　次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
　なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
　（第４の実施の形態）
　第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を、少なくとも１つ備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
　［不揮発性半導体装置の構成］
　図２０は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
　図２０に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
　図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図２２は、同じく救済アドレス格納レジスタの構成を示す断面図である。
　図２１および図２２に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
　不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
　なお、図２２において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
　本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
　［不揮発性半導体装置の動作例］
　次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
　以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
　なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
　メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
　このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
　このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
　このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
　以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
　本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
　［不揮発性半導体装置の製造方法］
　次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
　図２３は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
　まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
　そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
　次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
　以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
　また、第１の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
　なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
　本実施の形態のように、第１の実施の形態における積層構造のハフニウム酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
　また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
　また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
　さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
　なお、本実施の形態では、第１実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
　また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
　（その他の実施の形態）
　第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の.形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
　この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
　また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
　この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
　１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ　　不揮発性記憶素子
　１０１　　基板
　１０２　　酸化物層
　１０３，１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆ　　第１電極層
　１０４　　第１のハフニウム酸化物層
　１０５　　第２のハフニウム酸化物層
　１０６　　第３のハフニウム酸化物層
　１０４Ａ，１０６Ｂ，１０６Ｃ　　高酸素濃度のハフニウム酸化物層
　１０５Ａ，１０５Ｂ，１０５Ｃ　　ハフニウム酸化物層
　１０７，１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ，１０７Ｅ，１０７Ｆ　　抵抗変化層
　１０８，１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ，１０８Ｅ，１０８Ｆ　　第２電極層
　１０９　　素子領域
　２００　　不揮発性半導体装置
　２０１　　メモリ本体部
　２０２　　メモリアレイ
　２０３　　行選択回路／ドライバ
　２０４　　列選択回路／ドライバ
　２０５　　書き込み回路
　２０６　　センスアンプ
　２０７　　データ入出力回路
　２０８　　アドレス入力回路
　２０９　　制御回路
　２１０　　不揮発性記憶素子
　２１１　　上部配線
　２１２　　下部配線
　２１３　　上部電極
　２１４　　抵抗変化層
　２１５　　内部電極
　２１６　　整流素子
　２１７　　下部電極
　２１８　　オーミック抵抗層
　２１９　　第２の抵抗変化層
　３００　　不揮発性半導体装置
　３０１　　メモリ本体部
　３０２　　メモリアレイ
　３０３　　行選択回路／ドライバ
　３０４　　列選択回路
　３０５　　書き込み回路
　３０６　　センスアンプ
　３０７　　データ入出力回路
　３０８　　セルプレート電源
　３０９　　アドレス入力回路
　３１０　　制御回路
　３１３　　不揮発性記憶素子
　３１４　　上部電極
　３１５　　抵抗変化層
　３１６　　下部電極
　３１７　　プラグ層
　３１８　　金属配線層
　３１９　　ソース／ドレイン領域
　４００　　不揮発性半導体装置
　４０１　　半導体基板
　４０２　　ＣＰＵ
　４０３　　入出力回路
　４０４　　論理回路
　４０５　　アナログ回路
　４０６　　ＢＩＳＴ回路
　４０７　　ＳＲＡＭ
　４０８　　救済アドレス格納レジスタ
　４０９　　不揮発性記憶素子
　４１０　　書き込み回路
　４１１　　読み出し回路
　４１２　　ラッチ回路
　４２１　　抵抗変化層
　４２２　　上部電極
　４２３　　下部電極
　４２４　　プラグ層
　４２５　　金属配線層
　４２６　　ソース／ドレイン層
　５０１　　基板
　５０２　　酸化物層
　５０３　　下部電極
　５０４　　抵抗変化層
　５０５　　上部電極
　ＢＬ０，ＢＬ１，…　　ビット線
　Ｍ１１１，Ｍ１１２，…，Ｍ２１１，Ｍ２１２，…　　メモリセル
　Ｔ１１，Ｔ１２，…　　トランジスタ
　ＷＬ０，ＷＬ１，…　　ワード線　
　ＰＬ０，ＰＬ１，ＰＬ２，…　　プレート線
　１３００　　素子Ｆ
　１３０１～１３０４　　電極
　１３０５　　酸素不足型のタンタル酸化物層

Claims (25)

  1. 　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    　前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、
    　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層とが積層された積層構造を有している不揮発性記憶素子。
  2. 　前記第１の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下である請求項１に記載の不揮発性記憶素子。
  3. 　前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１または２に記載の不揮発性記憶素子。
  4. 　請求項３記載の不揮発性記憶素子において、前記第１の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＨの正の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第１の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＬの負の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、
    ｜ＶＨ｜＞｜ＶＬ｜、ＲＨ＞ＲＬとなる不揮発性記憶素子。
  5. 　前記不揮発性記憶素子は、前記第１電極と前記第２電極との間に整流素子を具備しており、
    　前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項１～４のいずれかに記載の不揮発性記憶素子。
  6. 　半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    　前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  7. 　前記第１の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下である請求項６に記載の不揮発性半導体装置。
  8. 　前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項６または７に記載の不揮発性半導体装置。
  9. 　前記不揮発性記憶素子は、前記第１電極と前記第２電極との間に整流素子を具備しており、
    　前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項６～８のいずれかに記載の不揮発性半導体装置。
  10. 　請求項６～９のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
  11. 　半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    　前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  12. 　前記第１のハフニウム含有層の膜厚が３ｎｍ以上４ｎｍ以下である、請求項１１に記載の不揮発性半導体装置。
  13. 　前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１１または１２に記載の不揮発性半導体装置。
  14. 　前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、
    　当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項１１～１３のいずれかに記載の不揮発性半導体装置。
  15. 　請求項１１～１４のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
  16. 　半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
    　前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第１電極および前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
    　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  17. 　前記第１のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下である、請求項１６に記載の不揮発性半導体装置。
  18. 　前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１６または１７に記載の不揮発性半導体装置。
  19. 　半導体基板と、
    　前記半導体基板上に形成された、所定の演算を実行する論理回路と、
    　前記半導体基板上に形成された、請求項１～５のいずれかに記載の不揮発性記憶素子と有し、
    　前記請求項１～５のいずれかに記載の不揮発性記憶素子は、プログラム機能を備えている不揮発性半導体装置。
  20. 　所定の演算を実行する論理回路が前記半導体基板上に形成され、
    　前記不揮発性記憶素子はプログラム機能を備えている、
    　請求項６～１８のいずれかに記載の不揮発性記憶装置。
  21. 　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
    　前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有しており、
    　前記第２のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする不揮発性記憶素子の製造方法。
  22. 　前記第１のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する、請求項２１に記載の不揮発性記憶素子の製造方法。
  23. 　前記第１のハフニウム酸化物層を、前記第２のハフニウム酸化物層の一部を酸化することによって形成する、請求項２１に記載の不揮発性記憶素子の製造方法。
  24. 　３ｎｍ以上４ｎｍの膜厚となるように前記第１のハフニウム酸化物層を形成する、請求項２１～２３のいずれかに記載の不揮発性記憶素子の製造方法。
  25. 　前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項２１～２４のいずれかに記載の不揮発性記憶素子の製造方法。
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