WO2008023615A1 - Appareil de test et procédé de fabrication de dispositif à l'aide de l'appareil de test - Google Patents

Appareil de test et procédé de fabrication de dispositif à l'aide de l'appareil de test Download PDF

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Daisuke Watanabe
Toshiyuki Okayasu
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Definitions

  • Test apparatus and device manufacturing method using the test apparatus are Test apparatus and device manufacturing method using the test apparatus
  • the present invention relates to a test apparatus.
  • the present invention relates to a test apparatus including a correction signal generation unit that generates a correction signal for compensating for a loss of a test signal applied to a device under test, and a device manufacturing method using the test apparatus.
  • a correction signal generation unit that generates a correction signal for compensating for a loss of a test signal applied to a device under test
  • a device manufacturing method using the test apparatus for designated countries where incorporation by reference of documents is permitted, the contents described in the following US application are incorporated into this application by reference and made a part of the description of this application.
  • the pass / fail of the device under test is determined by applying a predetermined test signal to the device under test and measuring the response signal from the device under test How to do is known. For example, by determining whether or not the logical pattern of the response signal from the device under test when a test signal with a predetermined logic pattern is applied to the device under test matches the expected value pattern, It is possible to test whether the operation is normal.
  • a predetermined signal is applied from the test apparatus to the device under test.
  • the logic pattern of the test signal to be applied to the device under test and the logic of the test signal actually applied to the device under test may differ
  • test apparatus having a function of correcting the waveform of a test signal in advance according to the attenuation of the test signal in the Beg transmission path that solves such a problem.
  • the test apparatus described in Patent Document 1 below generates a plurality of noise signals having different panel widths based on the edge timing of the test signal, and these noise signals are included in the waveform of the test signal. By adding these waveforms, a test signal with emphasized edge can be generated Patent Document 1: JP 2002-40112 A
  • the test apparatus described in Patent Document 1 described above is a register that stores the pulse width and amplitude of a correction signal for correcting the waveform of the test signal in advance, or a test signal applied to a device under test.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems and a device manufacturing method that uses the test apparatus. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims provide further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test including a test signal generation unit that generates a test signal to be applied to the device under test, and a terminal of the device under test.
  • a first driver that is electrically connected and applies the test signal to the terminal of the device under test, and a correction that generates a correction signal that corrects the attenuation of the test signal that occurs before the test signal reaches the terminal of the device under test
  • a test apparatus includes a signal generator and a second driver that is electrically connected to a terminal of the device under test and supplies a correction signal to the terminal of the device under test.
  • a test apparatus for testing a device under test, which is electrically connected to a terminal of the device under test and is a logical value of a response signal from the device under test.
  • a correction signal generator for generating a correction signal for correcting the attenuation of the response signal that occurs before the response signal reaches the comparator from the terminal of the device under test, and the generated correction signal to the comparator.
  • a test device is provided comprising a driver for feeding.
  • a device manufacturing method including a manufacturing stage for manufacturing a device and a selection stage for testing and sorting the manufactured device by a test apparatus.
  • the test apparatus includes a test signal generation unit that generates a test signal to be supplied to the device, a first driver that is electrically connected to the terminal of the device and applies the generated test signal to the terminal of the device, and the test signal A correction signal generator that generates a correction signal that corrects the attenuation of the test signal that occurs before reaching the terminal of the device, and a correction signal generator that is electrically connected to the terminal of the device, and supplies the generated correction signal to the terminal of the device A manufacturing method comprising a second driver is provided.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 1010 according to an embodiment of the present invention.
  • FIG. 2 is a timing chart showing an example of the operation of the test apparatus 1010.
  • FIG. 3 is a diagram showing an example of a configuration of a test apparatus 1011 that is a modification of the present embodiment.
  • FIG. 4 is a diagram showing an example of the configuration of a test apparatus 1012 that is still another modification of the present embodiment.
  • FIG. 5 is a timing chart showing an example of the operation of the test apparatus 1012.
  • FIG. 6 is a diagram showing an example of a configuration of a test apparatus 1013 which is still another modified example of the present embodiment.
  • FIG. 7 is a timing chart showing an example of the operation of the test apparatus 1013.
  • FIG. 8 is a diagram showing an example of the configuration of a test apparatus 1014 that is still another modification of the present embodiment.
  • FIG. 9 is a diagram showing an example of the configuration of a test apparatus 200 that is still another modification of the present embodiment.
  • FIG. 10 is a timing chart showing an example of the operation of the signal generation device 100.
  • FIG. 11 is a diagram showing another example of the edge timing of a plurality of periodic signals.
  • FIG. 12 is a diagram showing another example of the configuration of the signal generation device 100.
  • FIG. 13 is a diagram showing another configuration example of the signal generation device 100.
  • FIG. 14 is a diagram showing an example of an analog waveform output from the analog circuit 500.
  • FIG. 15 is a diagram showing another configuration example of the signal generation device 100.
  • FIG. 16 is a diagram showing another configuration example of the signal generation device 100.
  • FIG. 17 is a diagram illustrating an operation example of the signal generation device 100 described in FIG.
  • FIG. 18 is a diagram showing an example of the configuration of an analog circuit 500.
  • FIG. 19 is a diagram showing another example of the configuration of the test apparatus 200.
  • FIG. 20 is a diagram showing an example of the operation of the calibration unit 180.
  • FIG. 20 is a diagram showing an example of the operation of the calibration unit 180.
  • FIG. 21 shows an exemplary configuration of a circuit device 400 according to another embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 1010 according to an embodiment of the present invention.
  • FIG. 2 is a timing chart showing an example of the operation of the test apparatus 1010.
  • the test apparatus 1010 is an apparatus for testing a device under test 1600 such as an IC or an LSI, and includes a test head 1050 and a device interface unit 1060 as shown in FIG.
  • the test head 1050 includes a timing generator 1020, a pattern generator 1030, a pattern delay control circuit 1040, a test signal generator 1100, a correction signal generator 1200, a first driver 1301, and a second driver 1302. .
  • the device interface unit 1060 electrically connects the first driver 1301 and the terminal of the device under test 1600 via a signal line including the coaxial cable 1501, and also connects the second driver 1302 and the corresponding terminal of the device under test 1600. Are electrically connected to each other by a signal line including a coaxial cable 1502.
  • the device interface unit 1060 is connected between the first driver 1301 and the terminal of the device under test 1600 and between the second driver 1302 and the terminal of the device under test 1600 with the coaxial cable 1501, It may be electrically connected by a signal line such as a microstrip line not including 1502.
  • the test apparatus 1010 is, for example, a test generated based on a predetermined test pattern 702D.
  • the test signal 706S which is a combination of the signal 704S and the correction signal 705S generated based on the correction pattern 703D generated from the test pattern 702D, is applied to the device under test 1600, and the response signal from the device under test 1600
  • the pass / fail pattern of the device under test 1600 is judged by comparing the above logic pattern with the expected value pattern corresponding to the test pattern 702D. Note that in the test apparatus 1010 shown in FIG. 1, the configuration relating to the part that determines pass / fail of the device under test 1600 based on the response signal from the device under test 1600 is omitted.
  • the timing generator 1020 is a circuit that generates a periodic signal 701S for generating the test pattern 702D.
  • the periodic signal 701S has a specific repetition period as shown in FIG.
  • the pattern generator 1030 When the periodic signal 701 S generated by the timing generator 1020 is given, the pattern generator 1030 generates a test pattern 702D based on the periodic signal 701S and sends it to the pattern delay control circuit 1040.
  • This test pattern 702D is a logic pattern in which logic H or logic is arranged in a predetermined manner, and includes pattern data to be included in the test signal 704S to be given to the device under test 1600 in order to test the device under test 1600.
  • the pattern delay control circuit 1040 sends the test pattern 702D sent from the pattern generator 1030 as it is to the waveform shaper 1120 of the test signal generator 1100 described later, and delays the test pattern 702D by one bit.
  • a correction pattern 703D which is an inverted logical pattern, is generated, and then sent to a waveform shaper 1220 of the correction signal generation unit 1200 described later.
  • the test signal generation unit 1100 includes a waveform shaper 1120 and a variable delay circuit 1140, and generates a test signal 704S to be applied to the device under test 1600.
  • the waveform shaper 1120 generates a test signal 704S based on the test pattern 702D sent from the pattern delay control circuit 1040.
  • the variable delay circuit 1140 gives a delay having a magnitude set in advance according to the test pattern 702D to the test signal 704S generated by the waveform shaper 1120.
  • the test signal generation unit 1100 sends the generated test signal 704S to the first driver 1301.
  • the first driver 1301 supplies the test signal 704S sent from the test signal generation unit 1100 to the terminal of the device under test 1600 via the signal line including the coaxial cable 1501 of the device interface unit 1060.
  • test signal 704S is used for each bit of test pattern 702D.
  • This is a pulse signal having a voltage level corresponding to the logic value.
  • the test signal 704S has a magnitude corresponding to each of the logic H and logic L of the test pattern 702D, centered on the reference voltage of magnitude V0, for each fixed period (unit period). Take the voltage value of.
  • the correction signal generation unit 1200 includes a waveform shaper 1220 and a variable delay circuit 1240, and corrects attenuation of the test signal 704S that occurs before the test signal 704S reaches the terminal of the device under test 1600.
  • a correction signal 705S is generated.
  • the waveform shaper 1220 generates a correction signal 705S based on the correction pattern 703D sent from the pattern delay control circuit 1040.
  • the variable delay circuit 1240 gives a delay having a magnitude set in advance according to the correction pattern 703D to the correction signal 705S generated by the waveform shaper 1220.
  • the correction signal generation unit 1200 sends the generated correction signal 705S to the second driver 1302.
  • the second driver 1302 tests the correction signal 705S sent from the correction signal generation unit 1200 via the signal line including the coaxial cable 1502 of the device interface unit 1060 by the first driver 1301 in the device under test 1600. Apply to the same terminal that supplies signal 704S.
  • the correction signal 705S is generated in advance based on the test pattern 702D instead of being generated by the test head 1050 together with the test signal 704S and applied to the terminal of the device under test 1600. It may be given directly to the terminals of the test device 1600.
  • the correction signal 705S is a nores signal generated based on the correction pattern 703D generated from the test pattern 702D in the pattern delay control circuit 1040 as described above, and for each bit of the correction pattern 703D. It has a voltage level according to a logical value. For example, as shown in FIG. 2, the correction signal 705S has a magnitude corresponding to each of the logic H and logic L of the test pattern 703D around the reference voltage of the magnitude V0 at the same unit period as the test signal 704S. Take the voltage value.
  • the magnitude of the amplitude from the reference voltage in the correction signal 705S is smaller than the magnitude of the amplitude from the reference voltage in the test signal 704S.
  • the correction signal 705S becomes a pulse signal obtained by delaying the test signal 704S by one period and inverting it, and its amplitude, that is, the voltage level centered on the reference voltage is compared with the test signal 700S. That ’s it.
  • test signal 704S and the correction signal 705S are connected to the terminals of the device under test 1600.
  • the signals are combined and supplied to the device under test 1600 from the terminal of the device under test 1600 as a test signal 706S.
  • the test signal 706S has a waveform in which the rising and falling edges of each noise are emphasized by the correction signal 705S as compared to the test signal 704S.
  • each pulse of the test signal 704S is received until the test signal 704S reaches the terminal of the device under test 1600 from the first driver 1301. Even when the voltage level is attenuated at the rising and falling edges of the pulse, and the amount of change in the voltage level between the corresponding nodes becomes small, the falling and rising edges of these pulses are corrected by the correction signal 705S. Can be emphasized. Therefore, a bit error occurs on the device under test 1600 side, so that the test of the device under test 1600 can be performed accurately.
  • FIG. 3 is a diagram showing an example of the configuration of a test apparatus 1011 that is a modification of the present embodiment.
  • the test apparatus 1011 includes a test head 1051 and a device interface unit 1061.
  • the transmission lines on the output side of the first driver 1301 and the output side of the second driver 1302 are connected to one signal line extending from the device interface unit 1061 on the test head 1051.
  • the device interface unit 1061 has the signal line including the coaxial cable 1511 and electrically connects the first driver 1301 and the second driver 1302 to the terminal of the device under test 1600 through the signal line.
  • the device interface unit 1061 is electrically connected between the first driver 1301 and the second driver 1302 and the terminal of the device under test 1600 by a signal line such as a microstrip line not including the coaxial cable 1511. You may connect to.
  • a cable-side series resistor 1403 provided in series with the coaxial cable 1511 is provided at the end of the coaxial cable 1511 on the first driver 1301 and second driver 1302 side.
  • a first driver-side series resistor 1401 is provided between the first driver 1301 and the second driver 1302 side end of the cable-side series resistor 1403 and the first driver 1301, and the cable-side series resistor 1403
  • a second driver-side series resistor 1402 is provided between the first driver 1301 and the second driver 1302 side end of the second driver 1302 and the second driver 1302.
  • the resistance values of the first driver-side series resistance 1401, the second driver-side series resistance 1402, and the cable-side series resistance 1403 are the impedance of the coaxial cable 1511 when viewed from the device under test 1600 side. And the combined impedance of the first driver side series resistance 1401, the second driver side series resistance 1402, and the cable side series resistance 1403 are preferably set to be equal.
  • the impedance force of the signal line to the terminal is preferably set to be equal to the combined impedance of the first driver-side series resistance 1401, the second driver-side series resistance 1402, and the cable-side series resistance 1403.
  • the test apparatus 1010 since the magnitude of the amplitude of the correction signal 705S from the reference voltage is smaller than that of the test signal 704S as described above, the test apparatus 1010, for example, generates line noise during transmission through the coaxial cable 1502. May decay to the same level. In such a case, it is difficult to detect the pulse of the correction signal 705S, and it is difficult to multiplex the test signal 704S.
  • the correction signal 705S output from the second driver 1302 is combined with the test signal 704S before being transmitted through the coaxial cable 1511. Therefore, the test apparatus 1011 can more appropriately generate the test signal 706S that emphasizes the falling and rising edges of the test signal 704S by correcting the attenuation of the test signal 704S with the correction signal 705S.
  • FIG. 4 is a diagram showing an example of the configuration of a test apparatus 1012 that is still another modification of the present embodiment.
  • FIG. 5 is a timing chart showing an example of the operation of the test apparatus 1012.
  • the test apparatus 1012 includes a test head 1052 and a device interface unit 1062.
  • the test head 1052 further includes a correction signal generation unit 1212 and a third driver 1312 in addition to the configuration of the test head 1050.
  • the device interface unit 1062 further includes a signal line including a coaxial cable 1512 in addition to the configuration of the device interface unit 1060 of the test apparatus 1010, and the signal line includes the third driver 1312 and the terminal of the device under test 1600. Is electrically connected. Note that the device interface unit 1062 may be electrically connected between the third driver 1312 and the terminal of the device under test 1600 by a signal line such as a microstrip line that does not include the coaxial cable 1512.
  • the correction signal generation unit 1212 has a differentiation circuit 1260 that generates a signal obtained by differentiating the pulse waveform of a given signal.
  • the differentiating circuit 1260 generates a correction signal 707S obtained by differentiating the test signal 704S output from the waveform shaper 1120, and sends the generated correction signal 707S to the third driver 1312.
  • the third driver 1312 sends the correction signal 707S sent from the differentiating circuit 1260 to the first driver 1301 and the second driver 1302 in the device under test 1600 via the signal line including the coaxial cable 1512 of the device interface unit 1062.
  • the correction signal 707S generated by the differentiation circuit 1260 of the correction signal generation unit 1212 is combined with the test signal 704S at the terminal of the device under test 1600 together with the correction signal 705S.
  • the test signal 704S is combined with the correction signal 705S and the correction signal 707S to be applied to the device under test 1600 as the test signal 708S in which the falling and rising portions of the node are more emphasized. .
  • the voltage level of each pulse of the test signal 704S is particularly set to the value before the test signal 704S reaches the terminal of the device under test 1600 from the first driver 1301. Even when the amount of change in the voltage level between the pulses is reduced by attenuating at the rise and fall portions of the pulse, the fall and rise of these pulses are emphasized by the correction signal 705S and the correction signal 707S. And force S. Therefore, a bit error occurs on the device under test 1600 side, so that the test of the device under test 1600 can be performed accurately.
  • each pulse of the correction signal 707S is a force that is a high voltage level of the reference voltage or a low voltage level of the reference voltage.
  • the same period of test signal 704S has a rising edge or a falling edge. Therefore, when the test signal 704S is combined with the correction signal 707S, a portion with a voltage level higher than the reference voltage of the correction signal 707S is superimposed on a portion with a voltage level lower than the reference voltage in the test signal 704S.
  • the voltage level of the relevant part becomes higher than the reference voltage, or the voltage level lower than the reference voltage of the correction signal 707S is superimposed on the voltage level higher than the reference voltage in the test signal 704S. It is possible to prevent the voltage level of the portion in 704S from becoming lower than the reference voltage.
  • FIG. 6 is a diagram showing an example of the configuration of a test apparatus 1013 which is still another modified example of the present embodiment.
  • FIG. 7 is a timing chart showing an example of the operation of the test apparatus 1013.
  • the test apparatus 1013 includes a test head 1053, a device interface ⁇ 1063, and a semi-IJ constant 1073.
  • the test head 1053 includes a timing generator 1023, an expected value pattern generator 1033, a pattern delay control circuit 1043, a correction signal generation unit 121 3, a dryer 1313, a comparator 1323, a variable delay circuit 1443, and a latch circuit 1453.
  • the device interface unit 1063 electrically connects the dry wire 1313 and the terminal of the device under test 1600 via a signal line including the coaxial cable 1513, and connects the comparator 1323 and the terminal of the device under test 1600 to the corresponding terminal. They are electrically connected by a signal line including a coaxial cable 1523.
  • the device interface 1063 is a microstrip line that does not include coaxial cables 1513 and 1523 between the driver 1313 and the terminal of the device under test 1600 and between the comparator 1323 and the terminal of the device under test 1600. It may be electrically connected by a signal line such as
  • the test apparatus 1013 applies, for example, a test signal generated based on a predetermined test pattern to the device under test 1600.
  • the test apparatus 1013 includes a response signal 756S from the device under test 1600 to which the test signal is applied and an expected value pattern corresponding to the test pattern.
  • a response signal 757S generated by combining the correction signal 75 5D generated from the turn 752D and the correction signal 75 5S generated based on the turn 752D is generated, and the logical pattern of the response signal 757S is compared with the expected value pattern 752D.
  • the configuration relating to the part for applying the test signal to the device under test 1600 is omitted.
  • the timing generator 1023 is a circuit that generates a periodic signal 751 S for generating the expected value pattern 752D.
  • the periodic signal 751S has a specific repetition period as shown in FIG.
  • the expected value pattern generator 1033 When the periodic signal 751S generated by the timing generator 1023 is given, the expected value pattern generator 1033 generates an expected value pattern 752D based on the periodic signal 751S and sends it to the pattern delay control circuit 1043.
  • This expected value pattern 752D corresponds to the above test pattern, and is a logic pattern in which logic H or logic L is arranged in the same manner as the test pattern.
  • the pattern delay control circuit 1043 is a logical pattern in which the expected value pattern 752D sent from the expected value pattern generator 10 33 is sent to the determination unit 1073 as it is, and the expected value pattern 752D is delayed by 1 bit and inverted.
  • a correction pattern 753D is generated and sent to a waveform shaper 1223 of a correction signal generation unit 1213 described later.
  • the correction signal generation unit 1213 includes a waveform shaper 1223 and a variable delay circuit 1243.
  • the response signal 756S is received by the response signal 756S before reaching the comparator 1323 from the terminal of the device under test 1600.
  • a correction signal 755S that corrects the attenuation of the generated waveform is generated.
  • the waveform shaper 1223 generates the correction signal 755S based on the correction pattern 753D sent from the pattern delay control circuit 1043.
  • the variable delay circuit 1243 gives a delay having a magnitude set in advance according to the correction pattern 753D to the correction signal 755S generated by the wave shaper 1223.
  • the correction signal generation unit 1213 sends the generated correction signal 755S to the driver 1313.
  • the driver 1313 compares the correction signal 755S sent from the correction signal generation unit 1213 with the terminal output from the response signal 756S of the device under test 1600 via the above signal line including the coaxial cable 1513 in the device interface unit 1063 and the comparator. Give to the transmission line between 1323.
  • the driver 1313 compares the correction signal 755S with the terminal output by the response signal 756S in the device under test 1600.
  • the signal line including the coaxial cable 1523 for connecting to the terminal 1323 is applied to the end on the terminal side.
  • the driver 1313 may supply the correction signal 755S to the end of the signal line including the coaxial cable 1523 on the comparator 1323 side.
  • the correction signal 755S is a pulse signal generated based on the correction pattern 753D generated from the expected value pattern 752D in the pattern delay control circuit 1043 as described above, and the bit of the correction pattern 753D It has a voltage level according to each logic value. For example, as shown in FIG. 7, the correction signal 755S takes a voltage value larger by a certain width corresponding to the logic H of the correction pattern 753D around the reference voltage of the magnitude V0, and the correction pattern 753D Corresponding to the logic L, a voltage value smaller by the same width as the above constant width is taken. Further, the magnitude of the amplitude from the reference voltage in the correction signal 755S is smaller than the magnitude of the amplitude from the reference voltage in the response signal 756S. From the above, the correction signal 755S becomes a Norse signal obtained by inverting the response signal 756S by one period and its amplitude, that is, the voltage level centered on the reference voltage is smaller than that of the response signal 756S.
  • the response signal 756S and the correction signal 755S are combined near the terminal of the device under test 1600, for example, to become a response signal 757S having the waveform shown in FIG.
  • the response signal 757S is given to the comparator 1323 via the signal line including the coaxial cable 1523 of the device interface unit 1063.
  • the comparator 1323 Upon receiving the response signal 757S, the comparator 1323 detects the logical value of the response signal 757S.
  • the latch circuit 1453 captures the logical value of the response signal 757S detected by the comparator 1323 at the edge timing of the given periodic signal 751S, and sends the captured logical value to the determination unit 1073 as a response pattern 758D.
  • a delay having a magnitude set in advance by the variable delay circuit 1 443 is given to the periodic signal 751 S given to the latch circuit 1453.
  • the determination unit 1073 determines that the logical value of the response signal 757S is the expected value of the expected value pattern 752D. It is determined whether or not it matches.
  • the response signal 756S and the correction signal 755S are combined in the vicinity of the terminal of the device under test 1600, and the response signal 757S having the waveform shown in FIG. Therefore, the response signal 756S is Attenuation of the voltage level of the response signal 756S generated from the terminal of the terminal 1600 to the comparator 1323 is corrected by the correction signal 755S.
  • the correction signal 755S As described above, in the test apparatus 1013 of this embodiment, even if the amount of change in the voltage level of each pulse decreases before the response signal 756S reaches the comparator 1323 from the terminal of the device under test 1600, The fall and rise of these pulses can be emphasized with the correction signal 755S. Therefore, in the test apparatus 1013, the logical value of the response signal 757S can be accurately detected by the comparator 1323.
  • the logic L of the response signal 756S is set to logic L. Even if the part corresponding to the logic H of the correction signal 755S is superimposed on the corresponding part, or the part corresponding to the logic L of the correction signal 755S is superimposed on the part corresponding to the logic H of the response signal 756S, the comparator 1323 Does not falsely detect the logical value of the response signal 757S corresponding to the response signal 756S.
  • the test apparatus 1013 has a correction signal generation unit 1212 having a differentiation circuit 1260 in the test head 1053 and a third driver 1312 in the same manner as the test apparatus 1012, and a coaxial cable in the device interface unit 1063.
  • a signal line including 1512 may be included.
  • the differentiating circuit 1260 generates a correction signal obtained by differentiating the correction signal 755S output from the waveform shaper 1223, and sends the correction signal to the third driver 1312.
  • the third driver 1312 receives the correction signal from the differentiating circuit 1260.
  • the correction signal to be sent is given to the terminal output from the response signal 756S in the device under test 1600 via the signal line including the coaxial cable 1512 of the device interface unit 1063.
  • the correction signal generated by the differentiation circuit 1260 of the correction signal generation unit 1212 is combined with the response signal 756S in the vicinity of the terminal of the device under test 1600 together with the correction signal 755S.
  • the response signal 756S from the device under test 1600 is combined with the correction signal obtained by differentiating the correction signal 755S in addition to the correction signal 755S, and the falling force S and the rising edge of the pulse are further emphasized.
  • the signal has a waveform. Therefore, the detection accuracy of the response signal 757S in the comparator 1323 is further improved.
  • FIG. 8 shows an example of the configuration of a test apparatus 1014 that is still another modification of the present embodiment. It is a figure. In each configuration of the test apparatus 1014 shown in FIG. 8, the same components as those of the test apparatus 1013 are denoted by the same reference numerals, and description thereof is omitted.
  • the test apparatus 1014 includes a test head 1054 and a device interface unit 1064.
  • the output side of the driver 1313 and the input side of the comparator 1323 are connected to one signal line in the test head 1054, and the device interface unit 1064 is connected to the device under test by the signal line. It is electrically connected to the 1600 terminals by a signal line including a coaxial cable 1514.
  • the device interface unit 1064 may be electrically connected between the driver 1313 and the comparator 1323 and the terminal of the device under test 1600 by a signal line such as a microstrip line not including the coaxial cable 1514. Good.
  • a cable-side series resistor 1413 provided in series with the coaxial cable 1514 is provided at the end of the coaxial cable 1514 on the driver 1313 and comparator 1323 side.
  • a first driver-side series resistor 141 1 is provided between the driver 1313 and the end of the driver 1313 and comparator 1323 side of the cable-side series resistor 1403, and the driver 1313 and comparator 1323 side of the cable-side series resistor 1403
  • a second driver-side series resistor 1412 is provided between the end of this and the comparator 1323.
  • the resistance values of the first driver-side series resistor 1411, the second driver-side series resistor 1412, and the cable-side series resistor 1403 are the impedance values of the coaxial cable 1514 when viewed from the device under test 1600 side. It is preferable that the size is set so that the combined impedance of the first driver side series resistance 1411, the second driver side series resistance 1412, and the cable side series resistance 1413 is the same.
  • the impedance of the signal line is set to be equal to the combined impedance of the first driver side series resistance 1411, the second driver side series resistance 1412, and the cable side series resistance 1413.
  • the test apparatus 1013 since the magnitude of the amplitude from the reference voltage of the correction signal 755S is smaller than that of the response signal 756S as described above, the test apparatus 1013 includes the signal including the coaxial cable 1514.
  • the line may be attenuated to the same level as the line noise during transmission. In such a case, it becomes difficult to detect the noise of the correction signal 755S, and it is difficult to multiplex it with the test signal 704S.
  • the correction signal 755S output from the driver 1313 is combined with the response signal 756S in the test head 1054 without being transmitted through the signal line including the coaxial cable. Therefore, the test apparatus 1014 can more appropriately generate the response signal 757S in which the attenuation of the response signal 756 S is corrected by the correction signal 755S and the falling and rising edges of the response signal 756S are emphasized.
  • the test apparatus 1014 may include a correction signal generation unit 1212 having a differentiating circuit 1260 and a third driver 1312 in the test head 1054, similarly to the test apparatus 1012 described above.
  • the differentiating circuit 1260 generates a correction signal obtained by differentiating the correction signal 755S output from the waveform shaper 1223, and sends the generated correction signal to the third driver 1312.
  • the third driver 1312 combines the correction signal sent from the differentiating circuit 1260 with the response signal 756S together with the correction signal 755S in the test head 1054.
  • the test apparatus 1014 includes the correction signal generation unit 1212 and the third driver 1312, so that the device under test 1600 force and the response signal 756S are added to the correction signal 755S and the correction signal described above. 7 Can be combined with 55S differentiated correction signal.
  • the comparator 1323 can detect the response signal 757S in which the falling and rising portions of the noise are more emphasized, so that the detection accuracy is improved.
  • FIG. 9 is a diagram showing an example of the configuration of a test apparatus 200 that is still another modified example of the present embodiment.
  • the test apparatus 200 tests a device under test 300 such as a semiconductor circuit.
  • the test apparatus 200 inputs a signal of a predetermined logic pattern to the device under test 300, and compares the logic pattern of the signal output from the device under test 300 with the expected value pattern, whereby the device under test 300 Judge the quality of the.
  • the test apparatus 200 in this example includes a signal generation apparatus 100, a pattern generation unit 110, a determination unit 120, and a transmission path 140.
  • the pattern generator 110 generates a test pattern for testing the device under test 300.
  • the pattern generation unit 110 generates a test pattern including a logical pattern (pattern data) to be included in a test signal input to the device under test 300.
  • the signal generation device 100 is based on the test pattern generated by the pattern generation unit 110.
  • a test signal to be input to the device under test 300 is generated.
  • the signal generation device 100 generates a test signal indicating a level corresponding to pattern data included in the test pattern.
  • the signal generation device 100 corrects the waveform of the test signal in advance. Details of the configuration and operation of the signal generation device 100 will be described later.
  • the transmission path 140 transmits the test signal output from the amplifier 130 to the input terminal of the device under test 300.
  • the transmission path 140 may be a wiring such as a cable, for example.
  • the transmission path 140 may generate a predetermined reflected wave that causes a predetermined attenuation to the test signal.
  • the determination unit 120 determines pass / fail of the device under test 300 based on the output signal output from the device under test 300. For example, the determination unit 120 may compare the logical pattern of the output signal with the expected value pattern given from the pattern generation unit 110 to determine whether the device under test 300 is good or bad.
  • the pattern generator 110 generates an expected value pattern based on the generated test pattern.
  • the signal generation device 100 includes a timing generation unit 10, a shift register unit 20, a register unit 40, and a waveform generation unit.
  • the waveform generation unit includes a first calculation unit 50, a second calculation unit 60, an output unit 70, and an amplifier 130.
  • the timing generator 10 is based on a given reference clock and generates a plurality of periodic signals having different phases with respect to the reference clock. Have). That is, the plurality of timing generators 12 generate a plurality of periodic signals having substantially the same period and different phases.
  • Each timing generator 12 may be a PLL circuit.
  • one reference timing generator 12 may be a PLL circuit, and the other timing generators 12 may be delay circuits. In this case, the reference timing generator 12 generates the first periodic signal, and the other timing generators 12 receive the first periodic signal by branching and receiving the first periodic signal, respectively. Delay with different delay amount.
  • the shift register unit 20 includes a plurality of cascade-connected flip-flops (22— ;! to 22-m, hereinafter collectively referred to as “22”), and each pattern data output by the pattern generation unit 110 is displayed. Are propagated sequentially.
  • Each flip-flop 22 has a first timing generator 12— The first periodic signal output by 1 is received as an operation clock, and each data of the pattern data is sequentially propagated to the subsequent flip-flop 22 in accordance with the first periodic signal.
  • the second calculation unit 60 includes a plurality of code control circuits 1 ⁇ 22-;! To 62-m (hereinafter collectively referred to as 62) provided in a one-to-one correspondence with the plurality of flip-flops 22) and a plurality of operations. Circuit (64 one;! -64-m, hereinafter collectively referred to as 64).
  • Each sign control circuit 62 determines the sign of the data value output from the corresponding flip-flop 22. That is, each sign control circuit 62 selects and outputs a data value output from the corresponding flip-flop 22 by selecting either a positive or negative sign.
  • the code selected by the code control circuit 62 may be preset by the user. Further, the code selected by the code control circuit 62 may be fixed during the operation of the signal generating apparatus 100, and the code selected during the operation of the signal generating apparatus 100 may be changeable.
  • Each arithmetic circuit 64 receives the data value output from the corresponding flip-flop 22 via the corresponding code control circuit 62. Each arithmetic circuit 64 outputs a signal having a level corresponding to a multiplication result obtained by multiplying the received data value by a preset coefficient. Each arithmetic circuit 64 may be an amplifier circuit having an amplification factor corresponding to the coefficient. Further, the coefficient of the arithmetic circuit 64 may be fixed during the operation of the signal generation apparatus 100, and the coefficient may be changeable during the operation of the signal generation apparatus 100.
  • the output unit 70 adds and outputs the waveforms of the signals output from the respective arithmetic circuits 64.
  • the amplifier 130 amplifies the test signal generated by the output unit 70 with a predetermined amplification factor and outputs it.
  • the amplifier 130 may output a test signal using a predetermined signal level as a reference level. For example, the amplifier 130 may amplify the test signal with a predetermined amplification factor, add a predetermined offset voltage to the test signal, and output the test signal. With such a configuration, the waveform of the output signal can be corrected based on the edge of the first periodic signal based on the pattern data.
  • the register unit 40 includes timing generators other than the first timing generator 12-1 (12 — ;! ⁇
  • Each register 42 is provided in cascade connection. That is, the output data of each register 42 is input to the register 42 at the next stage.
  • Each register 42 captures and outputs input data in accordance with the periodic signal output from the corresponding timing generator 12.
  • the data output from one pre-selected flip-flop is input to the first-stage register 42 and sequentially propagated according to the periodic signal output from the corresponding timing generator 12.
  • the first calculation unit 50 includes a plurality of code control circuits (52—;! To 52-m, hereinafter collectively referred to as 52) provided in a one-to-one correspondence with the plurality of registers 42, and a plurality of operations. Circuit (54-;!-54 m, hereinafter collectively referred to as 54).
  • Each sign control circuit 52 determines the sign of the data value output by the corresponding register 42. That is, each sign control circuit 52 selects and outputs a data value output from the corresponding register 42 by selecting either a positive or negative sign.
  • the code selected by the code control circuit 52 may be preset by the user. Further, the code selected by the code control circuit 52 during operation of the signal generation apparatus 100 may be fixed, and the code selected during operation of the signal generation apparatus 100 may be changeable.
  • Each arithmetic circuit 54 receives the data value output from the corresponding register 42 via the corresponding code control circuit 52. Each arithmetic circuit 54 outputs a signal having a level corresponding to a multiplication result obtained by multiplying the received data value by a preset coefficient. Each arithmetic circuit 54 may be an amplifier circuit having an amplification factor according to the coefficient. Further, the coefficient of the arithmetic circuit 54 may be fixed during the operation of the signal generation apparatus 100, and the coefficient may be changeable during the operation of the signal generation apparatus 100.
  • the output unit 70 adds and outputs the waveforms of the signals output from the respective arithmetic circuits 54. That is, the output unit 70 outputs a signal obtained by adding the waveforms of the signals output from the plurality of arithmetic circuits 54 and the plurality of arithmetic circuits 64. With such a configuration, the output signal waveform can be corrected based on a timing different from that of the first periodic signal.
  • the phase of the periodic signal output from each timing generator 12 with respect to the first periodic signal may be arbitrarily set by the user.
  • Correction can be performed based on an arbitrary timing. For example, it is possible to generate a waveform corresponding to the signal edge at a phase (edge timing of another periodic signal) that is separated in time from the signal edge of the output signal (edge timing of the first periodic signal). it can. For this reason, for example, even when a reflected wave is generated in the transmission path 140, a waveform that cancels out the reflected wave can be generated in advance in the output signal. As a result, a desired signal can be accurately input to the device under test 300.
  • the tap control unit 30 selects a data value output from any one of the plurality of flip-flops 22 and inputs the data value to the first-stage register 42. As a result, it is possible to select whether to correct the waveform based on the data value output from any flip-flop 22. Which flip-flop 22 the tap control unit 30 selects may be set in advance by the user.
  • the tap control unit 30 inputs the data value output from the plurality of flip-flops 22 to the corresponding code control circuit 62. Which flip-flop 22 is associated with which code control circuit 62 may be preset by the user. The setting of the tap control unit 30 is fixed during the operation of the signal generation device 100! /, Teyo! / ,.
  • FIG. 10 is a timing chart showing an example of the operation of the signal generation device 100.
  • the correction of the waveform by the first arithmetic unit 50 will be mainly described.
  • the tap control unit 30 selects the data output from the flip-flop 22-1 and inputs the data to the first-stage register 42-2.
  • the flip-flop 22-1 sequentially propagates the data value output from the pattern generator 110 according to the first periodic signal. As shown in FIG. 10, when flip-flop 22-1 outputs data value 1, register 42-2 registers data value 1 according to the second periodic signal output by the corresponding timing generator 12-2. Capture and output. Similarly, the register 42 in the subsequent stage takes in and outputs the data output from the register 42 in the previous stage in accordance with the period signal output from the corresponding timing generator 12.
  • each arithmetic circuit 54 outputs a signal corresponding to the data value output from the corresponding register 42.
  • the arithmetic circuit 54 has a corresponding register.
  • a signal having a level obtained by multiplying the data value output by 42 by a preset coefficient is output.
  • Each sign control circuit 52 determines the sign of the signal output from the corresponding arithmetic circuit 54.
  • the output unit 70 corrects the waveform of the output signal by adding the waveforms of the signals output from the respective arithmetic circuits 54. At this time, waveforms in UI (unit interval) units generated by the second calculation unit 60 are further added. Since the conventional technology can be used to generate the UI unit waveform, the description thereof is omitted.
  • the unit interval may be a 1-bit duration in the test signal.
  • the areas corrected by the first calculation unit 50 and the second calculation unit 60 are indicated by hatching.
  • the waveform of the output signal can be corrected based on a plurality of periodic signals having different phases, correction with a high degree of freedom can be performed.
  • the waveform correction can be performed on the basis of 1 UI unit of the output signal based on the pattern data of the output signal, and further, the output signal can be corrected.
  • waveform correction based on an arbitrary timing can be performed.
  • the waveform of the output signal can be accurately corrected, and the force S can be used to accurately test the device under test 300.
  • FIG. 11 is a diagram illustrating another example of the edge timing of a plurality of periodic signals.
  • the timing generator 10 has a distribution of edge timings of the periodic signals output from the plurality of timing generators 12 other than the first timing generator 12-1 as the first timing generator 12.
  • Each periodic signal may be output so that it becomes closer to the edge timing of the first periodic signal output by the timing generator 12-1. In this case, finer correction can be performed in the vicinity of the signal edge of the output signal.
  • the timing generator 10 is provided with one of the timing generators.
  • the phase difference between the periodic signal output by 12 and the first periodic signal may be larger than 1UI (unit interval of the first periodic signal).
  • a waveform that cancels a reflected wave generated in a phase separated by 1 UI or more in time with respect to the pulse of the output signal can be generated in advance.
  • the period of each periodic signal may be substantially equal to the period (1UI) of the test signal.
  • FIG. 12 is a diagram illustrating another example of the configuration of the signal generation device 100.
  • the generation apparatus 100 is different from the configuration of the signal generation apparatus 100 described with reference to FIG. 9 in that it includes a set / reset latch section 80 instead of the register section 40.
  • the other components have the same or similar functions and configurations as the components described with the same reference numerals in FIG.
  • the set / reset latch unit 80 corresponds to the timing generators other than the first timing generator 12-1 and the final stage timing generator 12—n (12— ;! to 12— (n—1)).
  • Each set / reset latch 82 receives a periodic signal from the corresponding timing generator 12 and the timing generator 12 at the next stage of the timing generator 12.
  • the timing generator 12 at the next stage outputs a periodic signal that is delayed in phase from the periodic signal output by the timing generator 12, and is the most in the phase of the periodic signal output by the timing generator 12.
  • the timing generator 12 may output a periodic signal having a close phase.
  • Each set-reset latch 82 has a logical value and a period defined by the edge of the periodic signal received from the corresponding timing generator 12 and the edge of the periodic signal received from the next timing generator 12. A signal indicating 1 is output. Further, the tap control unit 30 inputs the data value output from the selected flip-flop 22 to each sign control circuit 52. Each sign control circuit 52 determines and outputs the sign of the received data value when the corresponding set-reset latch 82 outputs a logical value 1.
  • the waveform of the output signal is corrected at an arbitrary timing according to the edge of each periodic signal, and the arbitrary noise corresponding to the phase difference between the respective periodic signals.
  • the waveform of the output signal can be corrected by the width. For example, by reducing the phase difference between the periodic signals output from the two timing generators 12, a very fine waveform can be corrected.
  • FIG. 13 is a diagram illustrating another configuration example of the signal generation device 100.
  • the signal generating apparatus 100 in this example generates a continuous waveform by emphasizing a predetermined frequency component with respect to a discrete waveform obtained by synthesizing rectangular waves as shown in FIG.
  • a predetermined frequency component of the output signal that emphasizes the waveform of the UI unit shown in FIG. 10 may be emphasized.
  • an analog circuit 500 that emphasizes a predetermined frequency component in the output waveform of the amplifier 130 is further provided after the amplifier 130. It's okay.
  • the analog circuit 500 may be an analog peaking circuit that emphasizes a predetermined high-frequency component, for example.
  • the analog circuit 500 may be a circuit that emphasizes a high frequency component by superimposing a differential waveform of the input waveform on the input waveform, for example. Further, it may be a circuit that smoothes the input waveform. With such a configuration, the waveform of the discrete output signal shown in FIG. 10 can be made into a continuous waveform in which a predetermined frequency component is emphasized.
  • FIG. 13 illustrates a configuration example of the signal generation device 100 when emphasizing the UI-unit waveform illustrated in FIG.
  • the signal generation device 100 of the present example does not include the register unit 40 and the first calculation unit 50, and further includes an analog circuit 500, compared to the configuration of the signal generation device 100 described in relation to FIG. It is different in point.
  • the timing generator 10 of the present example is different in that it has one timing generator 12-1.
  • Other configurations may be the same as the components given the same reference numerals in FIG.
  • the shift register unit 20 sequentially propagates each piece of pattern data to the plurality of flip-flops 22 in accordance with the periodic signal generated by the timing generator 12-1.
  • the timing generator 12-1 may generate a periodic signal having a period substantially the same as the period (1UI) of the test signal to be generated.
  • the tap control unit 30 may have the same function and configuration as the tap control unit 30 described in FIG. 9 to FIG.
  • the waveform generation unit in this example includes a second calculation unit 60, an output unit 70, and an amplifier 130.
  • the waveform generation unit generates an output signal whose value changes with the period of the periodic signal generated by the timing generator 12-1 based on the data value output from the plurality of flip-flops 22 in the shift register unit 20.
  • the waveform of the output signal output from the amplifier 130 corresponds to, for example, the waveform of the UI unit shown in FIG.
  • the analog circuit 500 emphasizes a predetermined frequency component in the waveform of the output signal generated by the amplifier 130 of the waveform generation unit, and inputs the emphasized frequency component to the device under test 300 via the transmission path 140.
  • the analog circuit 500 should preliminarily emphasize the edge portion of the output signal.
  • An analog peaking circuit that emphasizes a predetermined high-frequency component may be used.
  • the analog circuit 500 emphasizes a predetermined high-frequency component by providing an RC high-pass filter in parallel with the transmission line and combining signals of the RC high-pass filter and the transmission line, as will be described later in FIG. A waveform may be generated.
  • the time constant of the analog circuit 500 may be determined according to the time constant obtained by measuring the time constant of the transmission path 140 in advance.
  • FIG. 14 is a diagram illustrating an example of an analog waveform output from the analog circuit 500.
  • the analog circuit 500 is provided with a discrete waveform in UI units, and generates an analog waveform in which high-frequency components of the waveform are emphasized.
  • the signal generation device 100 in this example has a simple configuration as shown in FIG. 13 and can generate a test signal whose value varies in units smaller than 1 UI as shown in FIG.
  • FIG. 15 is a diagram illustrating another configuration example of the signal generation device 100.
  • the signal generation device 100 in this example further includes an analog circuit 500 in addition to the configuration of the signal generation device 100 shown in FIG.
  • the timing generation unit 10 includes a first timing generator 12-1 and a second timing generator 12-2, and the register unit 40 includes a single register 42-2.
  • the arithmetic unit 50 includes one code control circuit 52-2 and one arithmetic circuit 54-2.
  • Other components may have the same functions and configurations as the components denoted by the same reference numerals in FIG.
  • the second timing generator 12-2 may generate a second periodic signal having a phase different from that of the first periodic signal generated by the first timing generator 12-1. Further, the second periodic signal may have substantially the same period as the first periodic signal.
  • the register 42-2 sequentially takes in the data output from one flip-flop 22 preselected by the tap control unit 30 according to the second periodic signal supplied from the second timing generator 12-2. Output.
  • the waveform generation unit of this example includes a first calculation unit 50, a second calculation unit 60, an output unit 70, and an amplifier 130.
  • the waveform generation unit generates an output signal whose value varies depending on the phase of the first periodic signal and the phase of the second periodic signal, based on the data values output from the plurality of flip-flops 22 and the register 24. .
  • the value changes with the phase of the second periodic signal based on the data value output by the register 24. Generate a waveform. Further, the second arithmetic unit 60 generates a waveform whose value changes with the phase of the first periodic signal, based on the data value output from the plurality of flip-flops 22. Then, the output unit 70 synthesizes the waveforms output from the first calculation unit 50 and the second calculation unit 60, and outputs the value that changes in phase with the first periodic signal and the second periodic signal. Generate a signal.
  • the amplifier 130 and the analog circuit 500 may have the same functions and configurations as the amplifier 130 and the analog circuit 500 described in FIG. With such a configuration, the waveform of the test signal can be compensated more accurately. For example, it is possible to generate a waveform that compensates for a reflected wave or the like generated at an arbitrary timing different from the edge of the first periodic signal.
  • the tap control unit 30 may select the flip-flop 22 connected to the register 42-2 depending on whether the rectangular wave reflection power in a certain unit interval occurs in the unit interval. Depending on which flip-flop 22 the tap control unit 30 selects, a unit interval for generating a waveform for compensating the reflected wave can be selected. In addition, it is possible to adjust the phase of the second periodic signal generated by the second timing generator 12-2 to determine which phase to generate the waveform to compensate the reflected wave in the selected unit interval. S can.
  • the second timing generator 12-2 generates a second periodic signal having a phase difference corresponding to the phase for generating a waveform for compensating the reflected wave with respect to the first periodic signal. ,.
  • FIG. 16 is a diagram illustrating another configuration example of the signal generation device 100.
  • the signal generation device 100 in this example includes a set / reset latch unit 80 instead of the register unit 40 in the configuration of the signal generation device 100 shown in FIG.
  • the set / reset latch unit 80 has one set / reset latch 82 described with reference to FIG.
  • the timing generator 10 further includes a third timing generator 12-3.
  • Other components may have the same functions and configurations as the components denoted by the same reference numerals in FIG.
  • the third timing generator 12-3 generates a third periodic signal.
  • the third periodic signal may have a phase different from that of the second periodic signal.
  • the set / reset latch 82 receives the second periodic signal and the third periodic signal, and, as described with reference to FIG. 12, the pulse width corresponding to the phase difference between the second periodic signal and the third periodic signal. Output the value of.
  • the sign control circuit 52-2 determines the sign of the logical value given from the tap control unit 30 as described in FIG. 12, and outputs while the signal received from the set / reset latch 82 indicates the H logic. To do.
  • the processing after the arithmetic circuit 54 may be the same as the signal generation device 100 described in FIG.
  • FIG. 17 is a diagram illustrating an operation example of the signal generation device 100 described in FIG.
  • T1 is, for example, the phase of the first periodic signal
  • T2 is, for example, the phase of the second periodic signal.
  • FIG. 18 is a diagram illustrating an example of the configuration of the analog circuit 500.
  • the analog circuit 500 in this example includes a plurality of resistors 502, 512, 522, 532, a plurality of capacitors 514, 524, 534, and a plurality of switches 526, 528.
  • Each resistor 502, 512, 522, 532 is provided in the parallel IJ.
  • a plurality of capacitors 514, 524, and 534 are provided in one-to-one correspondence with resistors 512, 522, and 532 other than transmission line resistor 502, and are directly connected to corresponding resistors 512, 522, and 532.
  • the switch 526 switches whether to connect the resistor and capacitor after the second stage in parallel with the resistance 502 of the transmission line.
  • the analog circuit 500 when the switch 526 is turned off, the analog circuit 500 generates a waveform in which the signal that has passed through the first-order CR noise path FIR filter is superimposed on the original signal. When all the switches are turned on, the analog circuit 500 generates a waveform in which the signal that has passed through the third-order CR noise path FIR filter is superimposed on the original signal.
  • the constants of the resistors and the capacitors may be adjustable according to the time constant to be set. With such a configuration, it is possible to generate a waveform that emphasizes a predetermined high-frequency component of the input signal.
  • the configuration of the analog circuit 500 is not limited to the configuration shown in FIG. As the analog circuit 500, a known high-frequency component emphasis circuit can be used.
  • FIG. 19 is a diagram showing another example of the configuration of the test apparatus 200. Test equipment in this example 2
  • 00 further includes a calibration portion 180 in addition to the configuration of the test apparatus 200 described with reference to FIGS.
  • Other components may have the same or similar functions and configurations as the components described with the same reference numerals in FIGS.
  • the calibration unit 180 calibrates the signal generation device 100 before testing the device under test 300.
  • the calibration unit 180 includes a reference generation unit 150, a reference measurement unit 170, and a control unit 160.
  • the reference generation unit 150 causes the signal generation device 100 to output a reference signal having a predetermined waveform.
  • the reference generation unit 150 causes the pattern generation unit 110 to output predetermined pattern data.
  • the reference measurement unit 170 measures the waveform of the reference signal transmitted to the input terminal of the device under test 300.
  • the control unit 160 sets the first calculation unit 50 and the second calculation unit 60 based on the waveform of the reference signal measured by the reference measurement unit 170. For example, the control unit 160 sets the codes in the respective code control circuits 52 and 62, and sets the weighting coefficients in the respective calculation circuits 54 and 64. Further, the control unit 160 may set the phase of the periodic signal output from each timing generator 12.
  • FIG. 20 is a diagram illustrating an example of the operation of the calibration unit 180.
  • the reference generation unit 150 causes the signal generation device 100 to output a predetermined reference signal.
  • the reference measurement unit 170 measures the waveform of the signal transmitted to the input terminal of the device under test 300.
  • the control unit 160 discretizes the measurement waveform measured by the reference measurement unit 170 as shown in FIG. Further, the control unit 160 detects the attenuation of the reference signal in the transmission path 140 based on the discretized measurement waveform, and calibrates the signal generation device 100 based on the detection result.
  • the control unit 160 approximates the measurement waveform using a plurality of noises. Then, the control unit 160 may control the phase of the periodic signal output from each timing generator 12 based on the phase and pulse width of each pulse. In addition, the control unit 160 determines each arithmetic circuit 54 and each arithmetic circuit 64 based on the level of each rectangular wave! / The weighting factor at may be controlled. In addition, the control unit 160 compares the waveform of the reference signal with the dispersed measurement waveform, and superimposes or subtracts each rectangular wave component of the measurement waveform from the reference signal in advance. It may be determined. The control unit 160 may control the codes in the code control circuit 52 and the code control circuit 62 based on the determination result.
  • the waveform of the output signal that compensates in advance for attenuation, reflection, and the like in the transmission path 140 is corrected, but the function of the signal generation device 100 is such as the above-described attenuation. It is not limited to compensation.
  • the signal generating apparatus 100 may input the signal to the device under test 300 by predegrading the waveform of the output signal. As a result, it is possible to test the force at which the device under test 300 does not operate normally when the signal waveform deteriorates.
  • FIG. 21 is a diagram showing an example of the configuration of a circuit device 400 according to another embodiment of the present invention.
  • the circuit device 400 is a device having a semiconductor circuit, for example.
  • the circuit device 400 includes a substrate 410, a pattern generator 110, a signal generator 100, and a controller 160.
  • the substrate 410 is a semiconductor substrate, for example.
  • the pattern generator 110, the signal generator 100, and the controller 160 may be circuits formed on the substrate 410.
  • the pattern generation unit 110, the signal generation device 100, and the control unit 160 have the same or similar functions and configurations as the components described with the same reference numerals in FIG. 9 to FIG. .
  • the control unit 160 may be given in advance information related to the code to be set in the signal generation device 100, the weighting coefficient, and the phase of the periodic signal. Further, the control unit 160 may set the signal generation device 100 based on setting data given from the outside. With such a configuration, the circuit device 400 can output a signal having an arbitrary waveform.

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Description

明 細 書
試験装置および当該試験装置を用いたデバイスの製造方法
技術分野
[0001] 本発明は、試験装置に関する。特に本発明は、被試験デバイスに印加する試験信 号の損失を補償する補正信号を生成する補正信号生成部を備えた試験装置および 当該試験装置を用いたデバイスの製造方法に関する。文献の参照による組み込み が認められる指定国については、下記の米国出願に記載された内容を参照により本 出願に組み込み、本出願の記載の一部とする。
出願番号 11/509, 307 出願曰 2006年 8月 24曰
背景技術
[0002] 従来、半導体回路等の被試験デバイスを試験する場合、被試験デバイスに所定の 試験信号を印加し、被試験デバイスからの応答信号を測定することにより、被試験デ バイスの良否を判定する方法が知られている。例えば、所定の論理パターンの試験 信号を被試験デバイスに印加したときの被試験デバイスからの応答信号の論理バタ ーンが、期待値パターンと一致するか否かを判定することにより、被試験デバイスの 動作が正常か否かを試験することができる。
[0003] このような試験を行う場合、試験装置から被試験デバイスに所定の信号を印加して いる。しかし、試験装置から被試験デバイスまで当該信号を伝送する経路において 当該信号が減衰した場合、被試験デバイスに印加すべき試験信号の論理パターンと 、実際に被試験デバイスに印加される試験信号の論理パターンとが異なる場合があ
[0004] このような問題を解消するべぐ伝送経路における試験信号の減衰に応じて、当該 試験信号の波形を予め補正する機能を有する試験装置が知られている。例えば、下 記特許文献 1に記載の試験装置は、試験信号のエッジのタイミングを基準として、パ ノレス幅の異なる複数のノ^レス信号を生成し、試験信号の波形にこれらのノ^レス信号 の波形を加算することにより、エッジ部分を強調した試験信号を生成することができる 特許文献 1 :特開 2002— 40112号公報
発明の開示
発明が解決しょうとする課題
[0005] しかしながら、上記特許文献 1に記載の試験装置は、試験信号の波形を予め補正 する補正信号のノ ルス幅および振幅などを記憶するレジスタ、または、被試験デバイ スに印加される試験信号が伝送線路端で反射され戻ってくる波形のデジタルデータ に基づいて当該試験信号の波形を補正する補正信号のパルス幅および振幅などを 求める演算装置などを備える。したがって、回路構成が複雑であるだけでなぐ異な る波形の試験信号を被試験デバイスに印加する場合に、上記レジスタや演算装置の 設定を変更する必要があった。
[0006] そこで本発明は、上記の課題を解決することのできる試験装置および当該試験装 置を用いたデバイスの製造方法を提供することを目的とする。この目的は請求の範 囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発 明の更なる有利な具体例を規定する。
課題を解決するための手段
[0007] 本発明の第 1の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスに印加する試験信号を生成する試験信号生成部と、被試験デバイスの端 子に電気的に接続され、試験信号を被試験デバイスの端子に与える第 1ドライバと、 試験信号が被試験デバイスの端子に到達するまでの間に生じる試験信号の減衰を 補正する補正信号を生成する補正信号生成部と、被試験デバイスの端子に電気的 に接続され、補正信号を被試験デバイスの端子に与える第 2ドライバとを備える試験 装置が提供される。
[0008] また、本発明の第 2の形態によると、被試験デバイスを試験する試験装置であって、 被試験デバイスの端子に電気的に接続され、被試験デバイスからの応答信号の論 理値を検出するコンパレータと、応答信号が被試験デバイスの端子からコンパレータ に到達するまでの間に生じる応答信号の減衰を補正する補正信号を生成する補正 信号生成部と、生成された補正信号をコンパレータに与えるドライバとを備える試験 装置が提供される。 [0009] また、本発明の第 3の形態によると、デバイスを製造する製造段階と、製造されたデ ノ イスを試験装置により試験して選別する選別段階とを有する、デバイスの製造方法 であって、試験装置は、デバイスに与える試験信号を生成する試験信号生成部と、 デバイスの端子に電気的に接続され、生成された試験信号をデバイスの端子に与え る第 1ドライバと、試験信号がデバイスの端子に到達するまでの間に生じる試験信号 の減衰を補正する補正信号を生成する補正信号生成部と、デバイスの端子に電気 的に接続され、生成された補正信号をデバイスの端子に与える第 2ドライバとを備え る製造方法が提供される。
[0010] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0011] [図 1]本発明の実施形態に係る試験装置 1010の構成の一例を示す図である。
[図 2]試験装置 1010の動作の一例を示すタイミングチャートである。
[図 3]本実施形態の変形例である試験装置 1011の構成の一例を示す図である。
[図 4]本実施形態のさらに他の変形例である試験装置 1012の構成の一例を示す図 である。
[図 5]試験装置 1012の動作の一例を示すタイミングチャートである。
[図 6]本実施形態のさらに他の変形例である試験装置 1013の構成の一例を示す図 である。
[図 7]試験装置 1013の動作の一例を示すタイミングチャートである。
[図 8]本実施形態のさらに他の変形例である試験装置 1014の構成の一例を示す図 である。
[図 9]本実施形態のさらに他の変形例である試験装置 200の構成の一例を示す図で ある。
[図 10]信号生成装置 100の動作の一例を示すタイミングチャートである。
[図 11]複数の周期信号のエッジタイミングの他の例を示す図である。
[図 12]信号生成装置 100の構成の他の例を示す図である。
[図 13]信号生成装置 100の他の構成例を示す図である。 [図 14]アナログ回路 500が出力するアナログ波形の一例を示す図である。
[図 15]信号生成装置 100の他の構成例を示す図である。
[図 16]信号生成装置 100の他の構成例を示す図である。
園 17]図 16において説明した信号生成装置 100の動作例を示す図である。
[図 18]アナログ回路 500の構成の一例を示す図である。
園 19]試験装置 200の構成の他の例を示す図である。
[図 20]キャリブレーション部 180の動作の一例を示す図である。
[図 21]本発明の他の実施形態に係る回路デバイス 400の構成の一例を示す。 符号の説明
10 タイミング発生部
12 タイミング発生器
20 シフトレジスタ部
22 フリップフロップ
24 レジスタ
30 タップ制御部
40 レジスタき
42 レジスタ
50 第 1の演算部
52、 62 符号制御回路
54、 64 演算回路
60 第 2の演算部
70 出力部
80 セットリセットラッチ部
82 セットリセットラッチ
100 信号生成装置
110 パターン発生部
120 判定部
130 増幅器 140 伝送経路
150 基準発生部
160 制御部
170 基準測定部
180 キャリブレーション部
200 試験装置
300 被試験デバイス
400 回路デバイス
410 基板
500 アナログ回路
502、 512、 522、 532 抵抗
514、 524、 534 コンデンサ
526、 528 スィッチ
1010、 皿 1、 皿 2、 1013、 皿 4 試験装置
1020、 1023 タイミング発生器
1030 パターン発生器
1033 期待値パターン発生器
1040、 1043 パターン遅延制御回路
1050、 1051、 1052、 1053、 1054 テストヘッド
1060、 1061、 1062、 1063、 1064 デノ イスインターフェイス部
1073 判定部
1100 試験信号生成部
1120、 1220、 1223 波形成形器
1140、 1240、 1243、 1443 可変遅延回路
1200、 1212、 1213 ネ甫正信号生成部
1260 微分回路
1301 第 1ドライバ
1302 第 2ドライノ 1312 第 3ドライバ
1313 ドライバ
1323 コンパレータ
1401、 1411 第 1ドライバ側直列抵抗
1402、 1412 第 2ドライバ側直列抵抗
1403、 1413 ケーブル側直列抵抗
1453 ラッチ回路
1501、 1502、 1511、 1512、 1513、 1514、 1523 同軸ケープノレ
1600 被試験デバイス
発明を実施するための最良の形態
[0013] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲にかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0014] 図 1は、本発明の実施形態に係る試験装置 1010の構成の一例を示す図である。ま た、図 2は、試験装置 1010の動作の一例を示すタイミングチャートである。試験装置 1010は、 ICまたは LSI等の被試験デバイス 1600を試験する装置であり、図 1に示 すように、テストヘッド 1050と、デバイスインターフェイス部 1060とを備える。テストへ ッド 1050は、タイミング発生器 1020、パターン発生器 1030、パターン遅延制御回 路 1040、試験信号生成部 1100、補正信号生成部 1200、第 1ドライバ 1301、およ び第 2ドライバ 1302を有する。デバイスインターフェイス部 1060は、第 1ドライバ 130 1と被試験デバイス 1600の端子との間を同軸ケーブル 1501を含む信号線により電 気的に接続するともに、第 2ドライバ 1302と被試験デバイス 1600の当該端子との間 を同軸ケーブル 1502を含む信号線により電気的に接続する。なお、デバイスインタ 一フェイス部 1060は、第 1ドライバ 1301と被試験デバイス 1600の端子との間、およ び第 2ドライバ 1302と被試験デバイス 1600の当該端子との間を、同軸ケーブル 150 1、 1502を含まないマイクロストリップラインなどの信号線により電気的に接続してもよ い。
[0015] 試験装置 1010は、例えば、所定の試験パターン 702Dに基づいて生成される試験 信号 704Sと、試験パターン 702Dから生成される補正パターン 703Dに基づいて生 成される補正信号 705Sとを合波した試験信号 706Sを被試験デバイス 1600に印加 し、当該被試験デバイス 1600からの応答信号の論理パターンと、上記試験パターン 702Dに対応する期待値パターンとを比較することにより、被試験デバイス 1600の良 否を判定する。なお、図 1に示す試験装置 1010において、被試験デバイス 1600か らの応答信号に基づいて被試験デバイス 1600の良否を判定する部分に関する構成 は省略する。
[0016] タイミング発生器 1020は、試験パターン 702Dを生成するための周期信号 701Sを 発生する回路である。周期信号 701Sは、図 2に示すように、特定の繰返し周期を有 する。パターン発生器 1030は、タイミング発生器 1020で発生した周期信号 701 Sが 与えられると、当該周期信号 701Sに基づいて、試験パターン 702Dを生成してパタ ーン遅延制御回路 1040に送る。この試験パターン 702Dは、論理 Hまたは論理しが 所定に配列した論理パターンであり、被試験デバイス 1600を試験するために当該被 試験デバイス 1600に与える試験信号 704Sが有するべきパターンデータを含む。パ ターン遅延制御回路 1040は、パターン発生器 1030から送られる試験パターン 702 Dをそのまま後述する試験信号生成部 1100の波形成形器 1120に送るとともに、当 該試験パターン 702Dを 1ビット分だけ遅延させ、反転させた論理パターンである補 正パターン 703Dを生成して後述する補正信号生成部 1200の波形成形器 1220に ； ^る。
[0017] 試験信号生成部 1100は、波形成形器 1120および可変遅延回路 1140を有し、被 試験デバイス 1600に印加する試験信号 704Sを生成する。波形成形器 1120は、パ ターン遅延制御回路 1040から送られる試験パターン 702Dに基づいて試験信号 70 4Sを生成する。また、可変遅延回路 1140は、波形成形器 1120が生成した試験信 号 704Sに対して、試験パターン 702Dに応じて予め設定した大きさの遅延を与える 。試験信号生成部 1100は、生成した試験信号 704Sを第 1ドライバ 1301に送る。第 1ドライバ 1301は、試験信号生成部 1100から送られる試験信号 704Sを、デバイス インターフェイス部 1060の同軸ケーブル 1501を含む信号線を介して被試験デバィ ス 1600の端子に与える。ここで、試験信号 704Sは、試験パターン 702Dのビット毎 の論理値に応じた電圧レベルを有するパルス信号である。試験信号 704Sは、例え ば、図 2に示すように、一定の期間（単位周期）毎に、大きさ V0の基準電圧を中心に 試験パターン 702Dの論理 Hおよび論理 Lの各々に応じた大きさの電圧値を取る。
[0018] 補正信号生成部 1200は、波形成形器 1220および可変遅延回路 1240を有し、試 験信号 704Sが被試験デバイス 1600の端子に到達するまでの間に生じる試験信号 704Sの減衰を補正する補正信号 705Sを生成する。波形成形器 1220は、パターン 遅延制御回路 1040から送られる補正パターン 703Dに基づいて補正信号 705Sを 生成する。また、可変遅延回路 1240は、波形成形器 1220が生成した補正信号 705 Sに対して、補正パターン 703Dに応じて予め設定した大きさの遅延を与える。補正 信号生成部 1200は、生成した補正信号 705Sを第 2ドライバ 1302に送る。第 2ドライ ノ 1302は、補正信号生成部 1200から送られる補正信号 705Sを、デバイスインター フェイス部 1060の同軸ケーブル 1502を含む信号線を介して、被試験デバイス 160 0における上記第 1ドライバ 1301が試験信号 704Sを与える端子と同じ端子に与える 。なお、本実施形態の試験装置 1010において、補正信号 705Sは、試験信号 704S とともにテストヘッド 1050で生成されて被試験デバイス 1600の端子に与えられる代 わりに、試験パターン 702Dに基づいて予め生成されて被試験デバイス 1600の端子 に直接与えられてもよい。
[0019] 補正信号 705Sは、上記のようにパターン遅延制御回路 1040において試験パター ン 702Dから生成される上記補正パターン 703Dに基づいて生成されるノ レス信号 であり、当該補正パターン 703Dのビット毎の論理値に応じた電圧レベルを有する。 例えば、補正信号 705Sは、図 2に示すように、上記試験信号 704Sと同じ単位周期 毎に、大きさ V0の基準電圧を中心に試験パターン 703Dの論理 Hおよび論理 Lの各 々に応じた大きさの電圧値を取る。ここで、補正信号 705Sにおける基準電圧からの 振幅の大きさは、試験信号 704Sにおける基準電圧からの振幅の大きさよりも小さい 。以上から、補正信号 705Sは、試験信号 704Sを 1周期分遅延させて反転したパル ス信号となり、その振幅、すなわち基準電圧を中心とする電圧レベルは、試験信号 7 04Sと 匕較して/ J、さい。
[0020] 試験信号 704Sおよび補正信号 705Sは、被試験デバイス 1600の端子において 合波され、試験信号 706Sとして被試験デバイス 1600の端子から当該被試験デバイ ス 1600に与えられる。この試験信号 706Sは、図 2に示すように、試験信号 704Sと 比べて各ノ ルスの立ち上がりおよび立ち下がりが補正信号 705Sによって強調され た波形を有する。
[0021] このように、本実施形態の試験装置 1010では、試験信号 704Sが第 1ドライバ 130 1から被試験デバイス 1600の端子に到達するまでの間に、当該試験信号 704Sにお ける各パルスの電圧レベルが特にパルスの立ち上がりおよび立ち下がりの部分で減 衰することにより当該各ノ^レス間の電圧レベルの変化量が小さくなつた場合でも、こ れらパルスの立ち下がりおよび立ち上がりを補正信号 705Sによって強調することが できる。したがって、被試験デバイス 1600側でビットエラーが生じに《なり、被試験 デバイス 1600の試験を正確に実施することができる。
[0022] また、上記のように、補正信号 705Sの各パルスの振幅が試験信号 704Sと比べて 小さいので、試験信号 704Sが補正信号 705Sと合波されたときに、試験信号 704S の論理 Lに対応する部分に補正信号 705Sの論理 Hに対応する部分が重畳されたり 、試験信号 704Sの論理 Hに対応する部分に補正信号 705Sの論理 Lに対応する部 分が重畳された場合でも、被試験デバイス 1600側でビットエラーが生じるのを防ぐこ と力 Sできる。
[0023] 図 3は、本実施形態の変形例である試験装置 1011の構成の一例を示す図である 。図 3に示す試験装置 1011の各構成において、試験装置 1010と同じ構成要素に ついては同じ参照番号を付して説明を省略する。試験装置 1011は、テストヘッド 10 51およびデバイスインターフェイス部 1061を備える。試験装置 1011において、第 1 ドライバ 1301の出力側および第 2ドライバ 1302の出力側の伝送線路は、テストへッ ド 1051上においてデバイスインターフェイス部 1061から延びる 1本の信号線に接続 される。デバイスインターフェイス部 1061は、同軸ケーブル 1511を含む上記信号線 を有し、当該信号線により第 1ドライバ 1301および第 2ドライバ 1302と被試験デバイ ス 1600の端子との間を電気的に接続する。なお、デバイスインターフェイス部 1061 は、第 1ドライバ 1301および第 2ドライバ 1302と被試験デバイス 1600の端子との間 を、同軸ケーブル 1511を含まないマイクロストリップラインなどの信号線により電気的 に接続してもよい。
[0024] また、同軸ケーブル 1511における第 1ドライバ 1301および第 2ドライバ 1302側の 端部には、同軸ケーブル 1511と直列に設けられたケーブル側直列抵抗 1403が設 けられる。また、ケーブル側直列抵抗 1403における第 1ドライバ 1301および第 2ドラ ィバ 1302側の端部と第 1ドライバ 1301との間には、第 1ドライバ側直列抵抗 1401が 設けられ、ケーブル側直列抵抗 1403における第 1ドライバ 1301および第 2ドライバ 1 302側の端部と第 2ドライバ 1302との間には、第 2ドライバ側直列抵抗 1402が設け られる。ここで、第 1ドライバ側直列抵抗 1401、第 2ドライバ側直列抵抗 1402、およ びケーブル側直列抵抗 1403のそれぞれの抵抗値は、被試験デバイス 1600側から 見たときの、同軸ケーブル 1511のインピーダンスの大きさと、第 1ドライバ側直列抵 抗 1401、第 2ドライバ側直列抵抗 1402、およびケーブル側直列抵抗 1403の合成ィ ンピーダンスの大きさとが等しくなるように設定されることが好ましい。また、第 1ドライ バ 1301および第 2ドライバ 1302と被試験デバイス 1600の端子との間を、同軸ケー ブル 1511を含まない信号線により接続する場合は、ケーブル側直列抵抗 1403と被 試験デバイス 1600の端子との間の当該信号線のインピーダンス力 第 1ドライバ側 直列抵抗 1401、第 2ドライバ側直列抵抗 1402、およびケーブル側直列抵抗 1403 の合成インピーダンスの大きさと等しくなるように設定されることが好ましい。
[0025] ここで、補正信号 705Sは、上記のように基準電圧からの振幅の大きさが試験信号 704Sよりも小さいので、試験装置 1010では、同軸ケーブル 1502を伝送される間に 例えば線路ノイズと同レベルまで減衰する場合がある。このような場合、補正信号 70 5Sのパルスの検出が困難となり、試験信号 704Sに合波することが難しくなる。これ に対し、試験装置 1011では、第 2ドライバ 1302から出力される補正信号 705Sは、 同軸ケーブル 1511を伝送される前に試験信号 704Sと合波される。したがって、試 験装置 1011は、試験信号 704Sの減衰を補正信号 705Sにより補正して当該試験 信号 704Sのノ ルスの立ち下がりおよび立ち上がりを強調した試験信号 706Sをより 適切に生成することができる。
[0026] 図 4は、本実施形態のさらに他の変形例である試験装置 1012の構成の一例を示 す図である。図 5は、試験装置 1012の動作の一例を示すタイミングチャートである。 図 4および図 5に示す試験装置 1012の各構成およびタイミングチャートにおいて、試 験装置 1010と同じ構成要素につ!/、ては同じ参照番号を付して説明を省略する。試 験装置 1012は、テストヘッド 1052およびデバイスインターフェイス部 1062を備える 。テストヘッド 1052は、上記テストヘッド 1050が有する構成に加えて、補正信号生成 部 1212および第 3ドライバ 1312をさらに有する。デバイスインターフェイス部 1062 は、上記試験装置 1010のデバイスインターフェイス部 1060が有する構成に加えて、 同軸ケーブル 1512を含む信号線をさらに有し、当該信号線により第 3ドライバ 1312 と被試験デバイス 1600の端子との間を電気的に接続する。なお、デバイスインター フェイス部 1062は、第 3ドライバ 1312と被試験デバイス 1600の端子との間を、同軸 ケーブル 1512を含まないマイクロストリップラインなどの信号線により電気的に接続し てもよい。
[0027] 補正信号生成部 1212は、与えられる信号のパルス波形を微分した信号を生成す る微分回路 1260を有する。この微分回路 1260は、波形成形器 1120から出力され る試験信号 704Sを微分した補正信号 707Sを生成するとともに、生成した補正信号 707Sを第 3ドライバ 1312に送る。第 3ドライバ 1312は、微分回路 1260から送られる 補正信号 707Sを、デバイスインターフェイス部 1062の同軸ケーブル 1512を含む上 記信号線を介して、被試験デバイス 1600における第 1ドライバ 1301および第 2ドライ ノ 1302に接続される端子と同じ端子に与える。
[0028] したがって、補正信号生成部 1212の微分回路 1260で生成された補正信号 707S は、補正信号 705Sとともに被試験デバイス 1600の端子において試験信号 704Sと 合波される。これにより、試験信号 704Sは、補正信号 705Sおよび補正信号 707Sと 合波されることにより、ノ^レスの立ち下がりおよび立ち上がりの部分がより強調された 試験信号 708Sとして被試験デバイス 1600に印加される。
[0029] このように、試験装置 1012では、試験信号 704Sが第 1ドライバ 1301から被試験 デバイス 1600の端子に到達するまでの間に、当該試験信号 704Sの各パルスの電 圧レベルが特にノ ルスの立ち上がりおよび立ち下がりの部分で減衰することにより当 該各パルス間の電圧レベルの変化量が小さくなつた場合でも、これらパルスの立ち 下がりおよび立ち上がりを補正信号 705Sおよび補正信号 707Sによって強調するこ と力 Sできる。したがって、被試験デバイス 1600側でビットエラーが生じに《なり、被試 験デバイス 1600の試験を正確に実施することができる。
[0030] また、上記のように、補正信号 707Sの各パルスが基準電圧に対して高い電圧レべ ルのノ ルスである力、、または基準電圧に対して低い電圧レベルのノ ルスであるかは、 試験信号 704Sにおける同周期のノ レスが立ち上がりを有する力、、または立下りを有 するかに対応する。したがって、試験信号 704Sが補正信号 707Sと合波されたとき に、試験信号 704Sにおける基準電圧より低い電圧レベルの部分に補正信号 707S の基準電圧より高い電圧レベルの部分が重畳されて試験信号 704Sにおける当該部 分の電圧レベルが基準電圧よりも高くなつたり、あるいは、試験信号 704Sにおける 基準電圧より高い電圧レベルの部分に補正信号 707Sの基準電圧より低い電圧レべ ルの部分が重畳されて試験信号 704Sにおける当該部分の電圧レベルが基準電圧 よりも低くなるのを防ぐことができる。
[0031] 図 6は、本実施形態のさらに他の変形例である試験装置 1013の構成の一例を示 す図である。図 7は、試験装置 1013の動作の一例を示すタイミングチャートである。 試験装置 1013は、図 6に示すように、テストヘッド 1053と、デバイスインターフェイス 咅 1063と、半 IJ定咅 1073とを備える。テストヘッド 1053は、タイミング発生器 1023、 期待値パターン発生器 1033、パターン遅延制御回路 1043、補正信号生成部 121 3、ドライノ 1313、コンパレータ 1323、可変遅延回路 1443、およびラッチ回路 1453 を有する。デバイスインターフェイス部 1063は、ドライノく 1313と被試験デノ イス 160 0の端子との間を同軸ケーブル 1513を含む信号線により電気的に接続するともに、 コンパレータ 1323と被試験デバイス 1600の当該端子との間を同軸ケーブル 1523 を含む信号線により電気的に接続する。なお、デバイスインターフェイス部 1063は、 ドライバ 1313と被試験デバイス 1600の端子との間、およびコンパレータ 1323と被試 験デバイス 1600の当該端子との間を、同軸ケーブル 1513、 1523を含まないマイク ロストリップラインなどの信号線により電気的に接続してもよい。
[0032] 試験装置 1013は、例えば、所定の試験パターンに基づいて生成される試験信号 を被試験デバイス 1600に印加する。また、試験装置 1013は、試験信号が印加され た被試験デバイス 1600からの応答信号 756Sと、試験パターンに対応する期待値パ ターン 752Dから生成される補正パターン 753Dに基づいて生成される補正信号 75 5Sとを合波した応答信号 757Sを生成し、当該応答信号 757Sの論理パターンと、上 記期待値パターン 752Dとを比較することにより、被試験デバイス 1600の良否を判 定する。なお、図 6に示す試験装置 1013において、試験信号を被試験デバイス 160 0に印加する部分に関する構成は省略する。
[0033] タイミング発生器 1023は、期待値パターン 752Dを生成するための周期信号 751 Sを発生する回路である。周期信号 751Sは、図 7に示すように、特定の繰返し周期 を有する。期待値パターン発生器 1033は、タイミング発生器 1023で発生した周期 信号 751Sが与えられると、当該周期信号 751S基づいて、期待値パターン 752Dを 生成してパターン遅延制御回路 1043に送る。この期待値パターン 752Dは、上記試 験パターンに対応しており、論理 Hまたは論理 Lが当該試験パターンと同一に配列し た論理パターンである。パターン遅延制御回路 1043は、期待値パターン発生器 10 33から送られる期待値パターン 752Dをそのまま判定部 1073に送るとともに、当該 期待値パターン 752Dを 1ビット分だけ遅延させ、反転させた論理パターンである補 正パターン 753Dを生成して後述する補正信号生成部 1213の波形成形器 1223に ； ^る。
[0034] 補正信号生成部 1213は、波形成形器 1223および可変遅延回路 1243を有し、応 答信号 756Sが被試験デバイス 1600の端子からコンパレータ 1323に到達するまで の間に、当該応答信号 756Sに生じる波形の減衰を補正する補正信号 755Sを生成 する。波形成形器 1223は、パターン遅延制御回路 1043から送られる補正パターン 753Dに基づいて補正信号 755Sを生成する。また、可変遅延回路 1243は、波形成 形器 1223が生成した補正信号 755Sに対して、補正パターン 753Dに応じて予め設 定した大きさの遅延を与える。補正信号生成部 1213は、生成した補正信号 755Sを ドライバ 1313に送る。ドライバ 1313は、補正信号生成部 1213から送られる補正信 号 755Sを、デバイスインターフェイス部 1063における同軸ケーブル 1513を含む上 記信号線を介して、被試験デバイス 1600における応答信号 756Sが出力する端子と コンパレータ 1323との間の伝送線路に与える。例えばドライバ 1313は、補正信号 7 55Sを、被試験デバイス 1600における応答信号 756Sが出力する端子とコンパレー タ 1323との間を接続する同軸ケーブル 1523を含む上記信号線の当該端子側の端 部に与える。なお、ドライバ 1313は、補正信号 755Sを、同軸ケーブル 1523を含む 上記信号線のコンパレータ 1323側の端部に与えてもよい。
[0035] 補正信号 755Sは、上記のようにパターン遅延制御回路 1043において期待値パタ ーン 752Dから生成される上記補正パターン 753Dに基づいて生成されるパルス信 号であり、当該補正パターン 753Dのビット毎の論理値に応じた電圧レベルを有する 。例えば、補正信号 755Sは、図 7に示すように、大きさ V0の基準電圧を中心に、補 正パターン 753Dの論理 Hに対応して一定の幅だけ大きい電圧値を取り、補正パタ ーン 753Dの論理 Lに対応して上記一定の幅と同じ幅だけ小さい電圧値を取る。また 、補正信号 755Sにおける基準電圧からの振幅の大きさは、応答信号 756Sにおける 基準電圧からの振幅の大きさよりも小さい。以上から、補正信号 755Sは、応答信号 7 56Sを 1周期分遅延させて反転したノ ルス信号となり、その振幅、すなわち基準電圧 を中心とする電圧レベルは、応答信号 756Sと比較して小さい。
[0036] 応答信号 756Sおよび補正信号 755Sは、例えば被試験デバイス 1600の端子近 傍において合波され、図 2に示す波形を有する応答信号 757Sとなる。この応答信号 757Sは、デバイスインターフェイス部 1063の同軸ケーブル 1523を含む上記信号 線を介してコンパレータ 1323に与えられる。コンパレータ 1323は、応答信号 757S を受けると、当該応答信号 757Sの論理値を検出する。ラッチ回路 1453は、コンパレ ータ 1323が検出した応答信号 757Sの論理値を、与えられる周期信号 751Sのエツ ジタイミングで取り込み、取り込んだ論理値を応答パターン 758Dとして判定部 1073 に送る。ここで、ラッチ回路 1453に与えられる周期信号 751Sには、可変遅延回路 1 443によって予め設定した大きさの遅延が与えられる。判定部 1073は、期待値バタ ーン発生器 1033から送られる期待値パターン 752Dとラッチ回路 1453から送られる 応答パターン 758Dとに基づいて、応答信号 757Sの論理値が期待値パターン 752 Dの期待値と一致したか否かを判定する。
[0037] 上記試験装置 1013において、応答信号 756Sおよび補正信号 755Sは、被試験 デバイス 1600の端子近傍において合波され、図 7に示す波形を有する応答信号 75 7Sがコンパレータ 1323に与えられる。したがって、応答信号 756Sが被試験デバイ ス 1600の端子からコンパレータ 1323に到達するまでの間に生じた当該応答信号 7 56Sの電圧レベルの減衰が、補正信号 755Sによって補正される。このように、本実 施形態の試験装置 1013では、応答信号 756Sが被試験デバイス 1600の端子から コンパレータ 1323に到達するまでの間に、各パルスの電圧レベルの変化量が小さく なった場合でも、これらパルスの立ち下がりおよび立ち上がりを補正信号 755Sによ つて強調すること力 Sできる。したがって、試験装置 1013では、コンパレータ 1323によ る応答信号 757Sの論理値の検出を正確に実施することができる。
[0038] また、上記のように、補正信号 755Sの各パルスの振幅が応答信号 756Sと比べて 小さいので、応答信号 756Sが補正信号 755Sと合波されたときに、応答信号 756S の論理 Lに対応する部分に補正信号 755Sの論理 Hに対応する部分が重畳されたり 、応答信号 756Sの論理 Hに対応する部分に補正信号 755Sの論理 Lに対応する部 分が重畳された場合でも、コンパレータ 1323が応答信号 756Sに対応する応答信号 757Sの論理値を誤検出することがない。
[0039] なお、試験装置 1013は、上記試験装置 1012と同様に、テストヘッド 1053に微分 回路 1260を有する補正信号生成部 1212、および第 3ドライバ 1312を有し、さらに デバイスインターフェイス部 1063に同軸ケーブル 1512を含む信号線を有してもよい 。この場合、微分回路 1260は、波形成形器 1223から出力される補正信号 755Sを 微分した補正信号を生成し、当該補正信号を第 3ドライバ 1312に送るとともに、第 3 ドライバ 1312は、微分回路 1260から送られる補正信号を、デバイスインターフェイス 部 1063の同軸ケーブル 1512を含む上記信号線を介して、被試験デバイス 1600に おける応答信号 756Sが出力する端子に与える。
[0040] したがって、補正信号生成部 1212の微分回路 1260で生成された補正信号は、補 正信号 755Sとともに被試験デバイス 1600の端子近傍において応答信号 756Sと合 波される。これにより、被試験デバイス 1600からの応答信号 756Sは、補正信号 755 Sに加えて上記の補正信号 755Sを微分した補正信号と合波されてパルスの立ち下 力 Sりおよび立ち上がりがより強調された波形を有する信号となる。ゆえに、コンパレー タ 1323における応答信号 757Sの検出精度がより向上する。
[0041] 図 8は、本実施形態のさらに他の変形例である試験装置 1014の構成の一例を示 す図である。図 8に示す試験装置 1014の各構成において、試験装置 1013と同じ構 成要素については同じ参照番号を付して説明を省略する。試験装置 1014は、テスト ヘッド 1054およびデバイスインターフェイス部 1064を備える。試験装置 1014にお いて、ドライバ 1313の出力側およびコンパレータ 1323の入力側は、テストヘッド 105 4において 1本の信号線に接続されており、デバイスインターフェイス部 1064は、当 該信号線により被試験デバイス 1600の端子との間を同軸ケーブル 1514を含む信 号線により電気的に接続する。なお、デバイスインターフェイス部 1064は、ドライバ 1 313およびコンパレータ 1323と被試験デバイス 1600の上記端子との間を、同軸ケ 一ブル 1514を含まないマイクロストリップラインなどの信号線により電気的に接続し てもよい。
[0042] また、同軸ケーブル 1514におけるドライバ 1313およびコンパレータ 1323側の端 部には、同軸ケーブル 1514と直列に設けられたケーブル側直列抵抗 1413が設け られる。ケーブル側直列抵抗 1403におけるドライバ 1313およびコンパレータ 1323 側の端部とドライバ 1313との間には、第 1ドライバ側直列抵抗 141 1が設けられ、ケ 一ブル側直列抵抗 1403におけるドライバ 1313およびコンパレータ 1323側の端部と コンパレータ 1323との間には、第 2ドライバ側直列抵抗 1412が設けられる。ここで、 第 1ドライバ側直列抵抗 1411、第 2ドライバ側直列抵抗 1412、およびケーブル側直 列抵抗 1403のそれぞれの抵抗値は、被試験デバイス 1600側から見たときの、同軸 ケーブル 1514のインピーダンスの大きさと、第 1ドライバ側直列抵抗 1411、第 2ドラ ィバ側直列抵抗 1412、およびケーブル側直列抵抗 1413の合成インピーダンスの大 きさとが同じとなるように設定されることが好ましい。また、ドライバ 1313およびコンパ レータ; 1323と被試験デノ イス 1600の端子との間を、同軸ケーブル 1514を含まない 信号線により接続する場合は、ケーブル側直列抵抗 1413と被試験デバイス 1600の 端子との間の当該信号線のインピーダンスが、第 1ドライバ側直列抵抗 1411、第 2ド ライバ側直列抵抗 1412、およびケーブル側直列抵抗 1413の合成インピーダンスの 大きさと等しくなるように設定されること力 S好ましい。
[0043] ここで、補正信号 755Sは、上記のように基準電圧からの振幅の大きさが応答信号 756Sよりも小さいので、試験装置 1013では、同軸ケーブル 1514を含む上記信号 線を伝送される間に例えば線路ノイズと同レベルまで減衰する場合がある。このよう な場合、補正信号 755Sのノ^レスの検出が困難となり、試験信号 704Sに合波するこ とが難しくなる。これに対し、試験装置 1014では、ドライバ 1313から出力される補正 信号 755Sは、同軸ケーブルを含む信号線を伝送されることなくテストヘッド 1054に おいて応答信号 756Sと合波される。したがって、試験装置 1014は、応答信号 756 Sの減衰を補正信号 755Sにより補正して当該応答信号 756Sのノ ルスの立ち下がり および立ち上がりを強調した応答信号 757Sをより適切に生成することができる。
[0044] なお、試験装置 1014は、上記試験装置 1012と同様に、テストヘッド 1054に微分 回路 1260を有する補正信号生成部 1212、および第 3ドライバ 1312を有してもよい 。この場合、微分回路 1260は、波形成形器 1223から出力される補正信号 755Sを 微分した補正信号を生成するとともに、生成した補正信号を第 3ドライバ 1312に送る 。第 3ドライバ 1312は、微分回路 1260から送られる補正信号を、テストヘッド 1054 において補正信号 755Sとともに応答信号 756Sと合波する。試験装置 1014は、こ のように、補正信号生成部 1212および第 3ドライバ 1312を有することにより、被試験 デノ イス 1600力、らの応答信号 756Sを、補正信号 755Sに加えて上記の補正信号 7 55Sを微分した補正信号と合波することができる。これにより、コンパレータ 1323は、 ノ ルスの立ち下がりおよび立ち上がりの部分がより強調された応答信号 757Sを検出 すること力 Sできるので、当該検出精度が向上する。
[0045] 図 9は、本実施形態のさらに他の変形例である試験装置 200の構成の一例を示す 図である。試験装置 200は、半導体回路等の被試験デバイス 300を試験する。例え ば試験装置 200は、被試験デバイス 300に所定の論理パターンの信号を入力し、被 試験デバイス 300が出力する信号の論理パターンと、期待値パターンとを比較するこ とにより、被試験デバイス 300の良否を判定する。本例における試験装置 200は、信 号生成装置 100、パターン発生部 110、判定部 120、及び伝送経路 140を備える。
[0046] パターン発生部 110は、被試験デバイス 300を試験する試験パターンを生成する。
例えばパターン発生部 110は、被試験デバイス 300に入力する試験信号が有するベ き論理パターン (パターンデータ）を含む試験パターンを生成する。
[0047] 信号生成装置 100は、パターン発生部 110が生成した試験パターンに基づいて、 被試験デバイス 300に入力する試験信号を生成する。例えば信号生成装置 100は、 試験パターンに含まれるパターンデータに応じたレベルを示す試験信号を生成する 。また、信号生成装置 100は、試験信号の波形を予め補正する。信号生成装置 100 の構成及び動作の詳細は後述する。
[0048] 伝送経路 140は、増幅器 130が出力する試験信号を、被試験デバイス 300の入力 端に伝送する。伝送経路 140は、例えばケーブル等の配線であってよい。伝送経路 140は、試験信号に対して所定の減衰を生じさせてよぐ所定の反射波を生じさせて よい。
[0049] 判定部 120は、被試験デバイス 300が出力する出力信号に基づいて、被試験デバ イス 300の良否を判定する。例えば判定部 120は、出力信号の論理パターンと、バタ ーン発生部 110から与えられる期待値パターンとを比較し、被試験デバイス 300の良 否を判定してよい。パターン発生部 110は、生成した試験パターンに基づいた期待 値パターンを生成する。
[0050] 信号生成装置 100は、タイミング発生部 10、シフトレジスタ部 20、レジスタ部 40、及 び波形生成部を有する。本例において波形生成部は、第 1の演算部 50、第 2の演算 部 60、出力部 70、及び増幅器 130を有する。
[0051] タイミング発生部 10は、与えられる基準クロックに基づいて、基準クロックに対する 位相がそれぞれ異なる複数の周期信号を生成する複数のタイミング発生器（12— 1 〜； 12— n、以下 12と総称する）を有する。つまり、複数のタイミング発生器 12は、それ ぞれ略同一の周期を有し、それぞれ位相の異なる複数の周期信号を生成する。それ ぞれのタイミング発生器 12は、 PLL回路であってよい。また、基準となるひとつのタイ ミング発生器 12が PLL回路であり、他のタイミング発生器 12は、遅延回路であっても よい。この場合、基準となるタイミング発生器 12が第 1の周期信号を生成し、他のタイ ミング発生器 12は、当該第 1の周期信号をそれぞれ分岐して受け取り、当該第 1の 周期信号をそれぞれ異なる遅延量で遅延させる。
[0052] シフトレジスタ部 20は、縦続接続された複数のフリップフロップ（22— ;!〜 22— m、 以下 22と総称する）を有し、パターン発生部 110が出力するパターンデータの各デ ータを順次伝播する。それぞれのフリップフロップ 22は、第 1のタイミング発生器 12— 1が出力する第 1の周期信号を動作クロックとして受け取り、当該第 1の周期信号に応 じて、当該パターンデータの各データを、後段のフリップフロップ 22に順次伝播する
〇
[0053] 第 2の演算部 60は、複数のフリップフロップ 22に一対一に対応して設けられた複数 の符号制御回路 ½2—；!〜 62— m、以下 62と総称する）及び複数の演算回路（64 一；!〜 64— m、以下 64と総称する）を有する。それぞれの符号制御回路 62は、対応 するフリップフロップ 22が出力するデータ値の符号を決定する。つまり、それぞれの 符号制御回路 62は、対応するフリップフロップ 22が出力するデータ値を、正又は負 のいずれかの符号を選択して出力する。符号制御回路 62が選択する符号は、使用 者によって予め設定されてよい。また、信号生成装置 100の動作中において、符号 制御回路 62が選択する符号は固定されてよぐまた信号生成装置 100の動作中に 選択する符号は変更可能であってもよレ、。
[0054] それぞれの演算回路 64は、対応するフリップフロップ 22が出力するデータ値を、対 応する符号制御回路 62を介して受け取る。それぞれの演算回路 64は、受け取った データ値に、それぞれ予め設定される係数を乗算した乗算結果に応じたレベルの信 号を出力する。それぞれの演算回路 64は、当該係数に応じた増幅率を有する増幅 回路であってよい。また、信号生成装置 100の動作中において、演算回路 64の当該 係数は固定されてよぐまた信号生成装置 100の動作中に当該係数は変更可能で あってもよい。
[0055] 出力部 70は、それぞれの演算回路 64が出力する信号の波形を加算して出力する 。増幅器 130は、出力部 70が生成した試験信号を所定の増幅率で増幅して出力す る。また増幅器 130は、予め定められた信号レベルを基準レベルとして、試験信号を 出力してよい。例えば増幅器 130は、予め定められた増幅率で試験信号を増幅し、 予め定められたオフセット電圧を試験信号に加算して出力してよい。このような構成 により、出力信号の波形に対し、パターンデータに基づいて、第 1の周期信号のエツ ジを基準とした補正を行うことができる。
[0056] レジスタ部 40は、第 1のタイミング発生器 12— 1以外のタイミング発生器（12—；!〜
12— n)に対応して設けられた複数のレジスタ（42— 2〜42— n、以下 42と総称する） を有する。それぞれのレジスタ 42は、縦続接続されて設けられる。つまり、それぞれ のレジスタ 42の出力データが、次段のレジスタ 42に入力される。それぞれのレジスタ 42は、入力されるデータを、対応するタイミング発生器 12が出力する周期信号に応 じて取り込んで出力する。本例において、初段のレジスタ 42には、予め選択された一 つのフリップフロップが出力するデータが入力され、対応するタイミング発生器 12が 出力する周期信号に応じて順次伝播する。
[0057] 第 1の演算部 50は、複数のレジスタ 42に一対一に対応して設けられた複数の符号 制御回路（52—；!〜 52— m、以下 52と総称する）及び複数の演算回路（54—；!〜 54 m、以下 54と総称する）を有する。それぞれの符号制御回路 52は、対応するレジ スタ 42が出力するデータ値の符号を決定する。つまり、それぞれの符号制御回路 52 は、対応するレジスタ 42が出力するデータ値を、正又は負のいずれかの符号を選択 して出力する。符号制御回路 52が選択する符号は、使用者によって予め設定されて よい。また、信号生成装置 100の動作中において、符号制御回路 52が選択する符 号は固定されてよぐまた信号生成装置 100の動作中に選択する符号は変更可能で あってもよい。
[0058] それぞれの演算回路 54は、対応するレジスタ 42が出力するデータ値を、対応する 符号制御回路 52を介して受け取る。それぞれの演算回路 54は、受け取ったデータ 値に、それぞれ予め設定される係数を乗算した乗算結果に応じたレベルの信号を出 力する。それぞれの演算回路 54は、当該係数に応じた増幅率を有する増幅回路で あってよい。また、信号生成装置 100の動作中において、演算回路 54の当該係数は 固定されてよぐまた信号生成装置 100の動作中に当該係数は変更可能であっても よい。
[0059] 出力部 70は、それぞれの演算回路 54が出力する信号の波形を加算して出力する 。つまり、出力部 70は、複数の演算回路 54及び複数の演算回路 64が出力する信号 の波形を加算した信号を出力する。このような構成により、出力信号の波形に対し、 第 1の周期信号とは異なるタイミングを基準とした補正を行うことができる。
[0060] 第 1の周期信号に対する、それぞれのタイミング発生器 12が出力する周期信号の 位相は、使用者により任意に設定されてよい。これにより、出力信号の波形に対し、 任意のタイミングを基準とした補正を行うことができる。例えば、出力信号の信号エツ ジ (第 1の周期信号のエッジタイミング）に対し、時間的に離れた位相（他の周期信号 のエッジタイミング）において、当該信号エッジに応じた波形を生成することができる。 このため、例えば伝送経路 140において反射波が生じる場合であっても、当該反射 波と相殺される波形を、出力信号に予め生成することができる。これにより、被試験デ ノ イス 300に所望の信号を精度よく入力することができる。
[0061] また、タップ制御部 30は、複数のフリップフロップ 22のうち、いずれかのフリップフロ ップ 22が出力するデータ値を選択し、初段のレジスタ 42に入力する。これにより、い ずれのフリップフロップ 22が出力するデータ値を基準として波形の補正を行うかを選 択すること力 Sできる。タップ制御部 30が、いずれのフリップフロップ 22を選択するかは 、使用者により予め設定されてよい。
[0062] また、タップ制御部 30は、複数のフリップフロップ 22が出力するデータ値を、対応 する符号制御回路 62に入力する。いずれのフリップフロップ 22を、いずれの符号制 御回路 62に対応付けるかは、使用者により予め設定されてよい。タップ制御部 30の 設定は、信号生成装置 100の動作中は固定されて!/、てよ!/、。
[0063] 図 10は、信号生成装置 100の動作の一例を示すタイミングチャートである。図 10に おいては、第 1の演算部 50による波形の補正を主に説明する。本例においては、 5 個のタイミング発生器を有する場合について説明する。また、本例においてタップ制 御部 30は、フリップフロップ 22— 1が出力するデータを選択し、初段のレジスタ 42— 2に入力する。
[0064] フリップフロップ 22— 1は、パターン発生部 110が出力するデータ値を、第 1の周期 信号に応じて順次伝播する。図 10に示すように、フリップフロップ 22— 1がデータ値 1 を出力する場合、レジスタ 42— 2は、対応するタイミング発生器 12— 2が出力する第 2の周期信号に応じてデータ値 1を取り込み、出力する。後段のレジスタ 42も同様に 、前段のレジスタ 42が出力するデータを、対応するタイミング発生器 12が出力する周 期信号に応じて取り込み、出力する。
[0065] それぞれの演算回路 54は、図 10に示すように、対応するレジスタ 42が出力するデ ータ値に応じた信号を出力する。上述したように、演算回路 54は、対応するレジスタ 42が出力するデータ値に予め設定された係数を乗算したレベルの信号を出力する。 また、それぞれの符号制御回路 52は、対応する演算回路 54が出力する信号の符号 を決定する。
[0066] 出力部 70は、それぞれの演算回路 54が出力する信号の波形を加算し、出力信号 の波形を補正する。このとき、第 2の演算部 60が生成する UI (ユニットインターバル） 単位の波形が更に加算される。 UI単位の波形の生成は、従来技術を用いることがで きるので、その説明を省略する。ユニットインターバルとは、試験信号における 1ビット の持続時間であってよい。
[0067] 図 10において、第 1の演算部 50及び第 2の演算部 60により補正された領域を斜線 で示す。図 10に示すように、位相が異なる複数の周期信号に基づいて出力信号の 波形を補正することができるので、自由度の高い補正を行うことができる。
[0068] 以上説明したように、本例における信号生成装置 100によれば、出力信号のバタ ーンデータに基づいて、出力信号の 1UI単位を基準とした波形補正を行うことができ 、更に出力信号に対して任意のタイミングを基準とした波形補正を行うことができる。 これにより、出力信号の波形を精度よく補正することができ、被試験デバイス 300を精 度よく試験すること力 Sでさる。
[0069] 図 11は、複数の周期信号のエッジタイミングの他の例を示す図である。タイミング発 生部 10は、図 11 (a)に示すように、第 1のタイミング発生器 12— 1以外の複数のタイ ミング発生器 12が出力する周期信号のエッジタイミングの分布が、第 1のタイミング発 生器 12— 1が出力する第 1の周期信号のエッジタイミングに近いほど密となるように、 それぞれの周期信号を出力してよい。この場合、出力信号の信号エッジの近傍につ いて、より精細な補正を行うことができる。
[0070] また、タイミング発生部 10は、図 11 (b)に示すように、いずれかのタイミング発生器
12が出力する周期信号と、第 1の周期信号との位相差を、 1UI (第 1の周期信号のュ ニットインターバル)より大きくしてもよい。この場合、例えば出力信号のパルスに対し て、 1UI以上時間的に離れた位相に生じる反射波を相殺する波形を、予め生成する ことができる。また、各周期信号の周期は、試験信号の周期（1UI)と略等しくてよい。
[0071] 図 12は、信号生成装置 100の構成の他の例を示す図である。本例における信号 生成装置 100は、図 9に関連して説明した信号生成装置 100の構成に対し、レジス タ部 40に代えて、セットリセットラッチ部 80を備える点が異なる。他の構成要素は、図 9において同一の符号を付して説明した構成要素と同一又は同様の機能及び構成 を有する。
[0072] セットリセットラッチ部 80は、第 1のタイミング発生器 12— 1及び最終段のタイミング 発生器 12— n以外のタイミング発生器（12—；!〜 12— (n—1) )に対応して設けられ た複数のセットリセットラッチ（82— 2〜82—（η— 1)、以下 82と総称する）を有する。 それぞれのセットリセットラッチ 82は、対応するタイミング発生器 12と、当該タイミング 発生器 12の次段のタイミング発生器 12とから、それぞれ周期信号を受け取る。ここで 、次段のタイミング発生器 12とは、当該タイミング発生器 12が出力する周期信号より 位相が遅れた周期信号を出力し、且つ当該タイミング発生器 12が出力する周期信 号の位相に最も近い位相を有する周期信号を出力するタイミング発生器 12であって よい。
[0073] それぞれのセットリセットラッチ 82は、対応するタイミング発生器 12から受け取る周 期信号のエッジと、次段のタイミング発生器 12から受け取る周期信号のエッジとによ り規定される期間、論理値 1を示す信号を出力する。また、タップ制御部 30は、選択 したフリップフロップ 22が出力するデータ値を、それぞれの符号制御回路 52に入力 する。それぞれの符号制御回路 52は、対応するセットリセットラッチ 82が論理値 1を 出力する場合に、受け取ったデータ値の符号を決定して出力する。
[0074] 本例における信号生成装置 100によれば、それぞれの周期信号のエッジに応じた 任意のタイミングで出力信号の波形を補正し、且つそれぞれの周期信号の位相差に 応じた任意のノ ルス幅で出力信号の波形を補正することができる。例えば、いずれ 力、 2つのタイミング発生器 12が出力する周期信号の位相差を小さくすることにより、非 常に精細な波形の補正を行うことができる。
[0075] 図 13は、信号生成装置 100の他の構成例を示す図である。本例における信号生 成装置 100は、図 10に示したような、矩形波を合成した離散的な波形に対して、所 定の周波数成分を強調することにより、連続的な波形を生成する。例えば図 10に示 した UI単位の波形を強調してよぐ出力信号の所定の周波数成分を強調してもよい 。後者の場合、例えば図 9又は図 12に示した信号生成装置 100の構成に対して、増 幅器 130の後段に、増幅器 130の出力波形における所定の周波数成分を強調する アナログ回路 500を更に設けてよい。アナログ回路 500は、例えば所定の高周波成 分を強調するアナログピーキング回路であってよい。アナログ回路 500は、例えば入 力波形の微分波形等を、当該入力波形に重畳することにより、高周波成分を強調す る回路であってよい。また、入力波形を平滑化する回路であってもよい。このような構 成により、図 10に示した離散的な出力信号の波形を、所定の周波数成分を強調した 連続な波形にすることができる。
[0076] 図 13では、図 10に示した UI単位の波形を強調する場合の信号生成装置 100の構 成例を説明する。本例の信号生成装置 100は、図 9に関連して説明した信号生成装 置 100の構成に対して、レジスタ部 40及び第 1の演算部 50を有さず、アナログ回路 5 00を更に有する点で相違する。また、本例のタイミング発生部 10は、一つのタイミン グ発生器 12— 1を有する点で相違する。その他の構成は、図 9において同一の符号 を付した構成要素と同一であってよい。
[0077] シフトレジスタ部 20は、タイミング発生器 12—1が生成した周期信号に応じて、バタ ーンデータの各データを、複数のフリップフロップ 22に順次伝播する。例えばタイミン グ発生器 12— 1は、生成すべき試験信号の周期（1UI)と略同一の周期の周期信号 を生成してよい。タップ制御部 30は、図 9から図 12において説明したタップ制御部 3 0と同一の機能及び構成を有してよい。
[0078] 本例における波形生成部は、第 2の演算部 60、出力部 70、及び増幅器 130を有 する。当該波形生成部は、シフトレジスタ部 20における複数のフリップフロップ 22が 出力するデータ値に基づいて、タイミング発生器 12— 1が生成する周期信号の周期 で値が変化する出力信号を生成する。本例では、レジスタ部 40及び第 1の演算部 50 を有さないので、増幅器 130が出力する出力信号の波形は、例えば図 10に示した U I単位の波形に相当する。
[0079] アナログ回路 500は、波形生成部の増幅器 130が生成した出力信号の波形におけ る所定の周波数成分を強調して、伝送経路 140を介して被試験デバイス 300に入力 する。例えばアナログ回路 500は、当該出力信号のエッジ部分を強調すベぐ予め 定められた高周波成分を強調するアナログピーキング回路であってよい。例えばァ ナログ回路 500は、図 18において後述するように、 RCハイパスフィルタを伝送線路と 並列に設けて、 RCハイパスフィルタ及び伝送線路の信号を合成することにより、予め 定められた高周波成分を強調した波形を生成してよい。アナログ回路 500の時定数 は、伝送経路 140の時定数を予め測定して、当該時定数に応じて定めてよい。
[0080] 図 14は、アナログ回路 500が出力するアナログ波形の一例を示す図である。上述 したように、アナログ回路 500には、 UI単位での離散的な波形が与えられ、当該波形 の高周波成分を強調したアナログ波形を生成する。本例における信号生成装置 100 は、図 13に示すように簡易な構成で、図 14に示すように 1UIより小さい単位で値が 変動する試験信号を生成することができる。
[0081] 図 15は、信号生成装置 100の他の構成例を示す図である。本例における信号生 成装置 100は、図 9に示した信号生成装置 100の構成に対して、アナログ回路 500 を更に備える。また、タイミング発生部 10は第 1のタイミング発生器 12— 1及び第 2の タイミング発生器 12— 2を有しており、レジスタ部 40は一つのレジスタ 42— 2を有して おり、第 1の演算部 50は一つの符号制御回路 52— 2及び一つの演算回路 54— 2を 有する。他の構成要素は、図 9において同一の符号を付した構成要素と同一の機能 及び構成を有してよい。
[0082] 第 2のタイミング発生器 12— 2は、第 1のタイミング発生器 12—1が生成する第 1の 周期信号とは位相の異なる第 2の周期信号を生成してよい。また、第 2の周期信号は 、第 1の周期信号と略同一の周期を有してよい。レジスタ 42— 2は、タップ制御部 30 により予め選択された一つのフリップフロップ 22が出力するデータを、第 2のタイミン グ発生器 12— 2から与えられる第 2の周期信号に応じて順次取り込んで出力する。
[0083] 本例の波形生成部は、第 1の演算部 50、第 2の演算部 60、出力部 70、及び増幅 器 130を有する。また、波形生成部は、複数のフリップフロップ 22及びレジスタ 24が 出力するデータ値に基づいて、第 1の周期信号の位相、及び第 2の周期信号の位相 で値が変化する出力信号を生成する。
[0084] 具体的には、第 1の演算部 50における符号制御回路 52— 2及び演算回路 54— 2
、レジスタ 24が出力するデータ値に基づいて、第 2の周期信号の位相で値が変化 する波形を生成する。また、第 2の演算部 60が、複数のフリップフロップ 22が出力す るデータ値に基づいて、第 1の周期信号の位相で値が変化する波形を生成する。そ して、出力部 70により、第 1の演算部 50及び第 2の演算部 60が出力する波形を合成 して、第 1の周期信号及び第 2の周期信号の位相で値が変化する出力信号を生成 する。
[0085] 増幅器 130及びアナログ回路 500は、図 13において説明した増幅器 130及びァ ナログ回路 500と同一の機能及び構成を有してよい。このような構成により、試験信 号の波形をより精度よく補償することができる。例えば、第 1の周期信号のエッジとは 異なる任意のタイミングで生じる反射波等を補償した波形を生成することができる。
[0086] この場合、タップ制御部 30は、あるユニットインターバルでの矩形波の反射力 い ずれのユニットインターバルで生じるかに応じて、レジスタ 42— 2に接続するフリップ フロップ 22を選択してよい。タップ制御部 30がいずれのフリップフロップ 22を選択す るかにより、反射波を補償する波形を生成するユニットインターバルを選択することが できる。また、選択したユニットインターバル内において、いずれの位相で反射波を 補償する波形を生成するかは、第 2のタイミング発生器 12— 2が生成する第 2の周期 信号の位相により、調整すること力 Sできる。第 2のタイミング発生器 12— 2は、第 1の周 期信号に対して、反射波を補償する波形を生成すべき位相に応じた位相差を有する 第 2の周期信号を生成してょレ、。
[0087] 図 16は、信号生成装置 100の他の構成例を示す図である。本例における信号生 成装置 100は、図 15に示した信号生成装置 100の構成に対して、レジスタ部 40に 代えて、セットリセットラッチ部 80を備える。セットリセットラッチ部 80は、図 12におい て説明したセットリセットラッチ 82を一つ有する。また、タイミング発生部 10は、第 3の タイミング発生器 12— 3を更に有する。他の構成要素は、図 15において同一の符号 を付した構成要素と同一の機能及び構成を有してよい。
[0088] 第 3のタイミング発生器 12— 3は、第 3の周期信号を生成する。第 3の周期信号は、 第 2の周期信号とは異なる位相を有してよい。セットリセットラッチ 82は、第 2の周期信 号及び第 3の周期信号を受け取り、図 12において説明したように、第 2の周期信号及 び第 3の周期信号の位相差に応じたノ ルス幅のノ ルスを出力する。 [0089] 符号制御回路 52— 2は、図 12において説明したように、タップ制御部 30から与え られる論理値の符号を決定して、セットリセットラッチ 82から受け取る信号が H論理を 示す間、出力する。演算回路 54以降の処理は、図 15において説明した信号生成装 置 100と同一であってよい。
[0090] このような構成により、各周期信号の周期とは異なるパルス幅で、反射波等を補償 した波形を生成すること力できる。つまり、第 2の周期信号及び第 3の周期信号の位 相差を調整することにより、任意のパルス幅の反射波等を補償する波形を生成するこ と力 Sできる。
[0091] 図 17は、図 16において説明した信号生成装置 100の動作例を示す図である。図 1 7において、 T1は例えば第 1の周期信号の位相であり、 T2は例えば第 2の周期信号 の位相である。上述したように、第 1の周期信号及び第 2の周期信号の位相を調整す ることにより、任意のノ ルス幅のノ ルスを任意の位置に設けた波形を生成することが できる。このため、任意の位置に生じる任意のノ ルス幅の反射波等を補償することが できる。
[0092] 図 18は、アナログ回路 500の構成の一例を示す図である。本例のアナログ回路 50 0は、複数の抵抗 502、 512、 522、 532、複数のコンデンサ 514、 524、 534、及び 複数のスィッチ 526、 528を有する。各抵抗 502、 512、 522、 532は、並歹 IJに設けら れる。また、複数のコンデンサ 514、 524、 534は、伝送路の抵抗 502以外の抵抗 51 2、 522、 532と一対一に対応して設けられ、対応する抵抗 512、 522、 532と直歹に 接続される。また、スィッチ 526は、 2段目以降の抵抗及びコンデンサを、伝送路の抵 抗 502と並列に接続するかを切り替える。
[0093] 例えば、スィッチ 526をオフ状態とした場合、アナログ回路 500は、 1次の CRノヽィパ ス FIRフィルタを通過させた信号を、元の信号に重畳した波形を生成する。また、全 てのスィッチをオン状態とした場合、アナログ回路 500は、 3次の CRノヽィパス FIRフィ ルタを通過させた信号を、元の信号に重畳した波形を生成する。また、各抵抗及び 各コンデンサの定数は、設定されるべき時定数に応じて調整可能であってよい。この ような構成により、入力される信号の所定の高周波成分を強調した波形を生成するこ とができる。但し、アナログ回路 500の構成は、図 18に示した構成に限定されない。 アナログ回路 500として、公知の高周波成分強調回路を用いることができる。
[0094] 図 19は、試験装置 200の構成の他の例を示す図である。本例における試験装置 2
00は、図 9から図 18に関連して説明した試験装置 200の構成に加え、キヤリブレー シヨン部 180を更に備える。他の構成要素は、図 9から図 18において同一の符号を 付して説明した構成要素と同一又は同様の機能及び構成を有してよい。
[0095] キャリブレーション部 180は、被試験デバイス 300の試験前に、信号生成装置 100 のキャリブレーションを行う。キャリブレーション部 180は、基準発生部 150、基準測定 部 170、及び制御部 160を有する。
[0096] 基準発生部 150は、信号生成装置 100に、所定の波形の基準信号を出力させる。
本例において基準発生部 150は、パターン発生部 110に、所定のパターンデータを 出力させる。
[0097] 基準測定部 170は、被試験デバイス 300の入力端に伝送される基準信号の波形を 測定する。制御部 160は、基準測定部 170が測定した基準信号の波形に基づいて、 第 1の演算部 50及び第 2の演算部 60の設定を行う。例えば制御部 160は、それぞれ の符号制御回路 52及び符号制御回路 62における符号を設定し、それぞれの演算 回路 54及び演算回路 64における重み付け係数を設定する。また、制御部 160は、 それぞれのタイミング発生器 12が出力する周期信号の位相を設定してよい。
[0098] 図 20は、キャリブレーション部 180の動作の一例を示す図である。上述したように、 基準発生部 150は、信号生成装置 100に所定の基準信号を出力させる。基準測定 部 170は、被試験デバイス 300の入力端に伝送される信号の波形を測定する。 制御部 160は、基準測定部 170が測定した測定波形を、図 20に示すように離散化 する。また、制御部 160は、離散化された測定波形に基づいて、伝送経路 140にお ける基準信号の減衰等を検出し、検出結果に基づいて信号生成装置 100をキヤリブ
[0099] 例えば、制御部 160は、当該測定波形を、複数のノ ルスを用いて近似する。そして 、制御部 160は、それぞれのパルスの位相及びパルス幅に基づいて、それぞれのタ イミング発生器 12が出力する周期信号の位相を制御してよい。また、制御部 160は、 それぞれの矩形波のレベルに基づ!/、て、それぞれの演算回路 54及び演算回路 64 における重み付け係数を制御してよい。また、制御部 160は、基準信号の波形と、離 散化された測定波形とを比較し、測定波形のそれぞれの矩形波の成分を、予め基準 信号に重畳するか、又は予め基準信号から減じるかを判定してよい。制御部 160は、 当該判定結果に基づいて、それぞれの符号制御回路 52及び符号制御回路 62にお ける符号を制御してよい。
[0100] また、図 9から図 20においては、伝送経路 140における減衰、反射等を予め補償 すべぐ出力信号の波形を補正しているが、信号生成装置 100の機能は、上述した 減衰等の補償に限られない。例えば、信号生成装置 100は、出力信号の波形を予 め劣化させ、被試験デバイス 300に入力してよい。これにより、どの程度信号波形が 劣化した場合に、被試験デバイス 300が正常に動作しなくなる力、を試験することがで きる。
[0101] 図 21は、本発明の他の実施形態に係る回路デバイス 400の構成の一例を示す図 である。回路デバイス 400は、例えば半導体回路を有するデバイスである。回路デバ イス 400は、基板 410、パターン発生部 110、信号生成装置 100、及び制御部 160 を備える。基板 410は、例えば半導体基板である。パターン発生部 110、信号生成 装置 100、及び制御部 160は、基板 410に形成される回路であってよい。
[0102] パターン発生部 110、信号生成装置 100、及び制御部 160は、図 9から図 20にお いて同一の符号を付して説明した構成要素と同一又は同様の機能及び構成を有す る。本例において制御部 160は、信号生成装置 100に設定すべき符号、重み付け係 数、周期信号の位相に関する情報が予め与えられてよい。また、制御部 160は、外 部から与えられる設定データに基づいて、信号生成装置 100を設定してよい。このよ うな構成により、回路デバイス 400は、任意の波形の信号を出力することができる。
[0103] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに印加する試験信号を生成する試験信号生成部と、 前記被試験デバイスの端子に電気的に接続され、前記試験信号を前記被試験デ バイスの端子に与える第 1ドライバと、
前記試験信号が前記被試験デバイスの端子に到達するまでの間に生じる前記試 験信号の減衰を補正する補正信号を生成する補正信号生成部と、
前記被試験デバイスの端子に電気的に接続され、前記補正信号を前記被試験デ バイスの端子に与える第 2ドライバと
を備える試験装置。
[2] 前記被試験デバイスを試験する試験パターンを発生するパターン発生器をさらに 備え、
前記試験信号生成部は、前記試験パターンに基づいて前記試験信号を生成し、 前記補正信号生成部は、前記試験パターンから生成される補正パターンに基づ!/、 て、前記補正信号を生成する請求項 1に記載の試験装置。
[3] 前記補正信号生成部は、前記試験パターンを 1ビット分だけ遅延させ、反転した前 記補正パターンに基づレ、て、前記補正信号を生成し、
前記第 2ドライバは、振幅が前記試験信号よりも小さい前記補正信号を出力する請 求項 2に記載の試験装置。
[4] 前記補正信号生成部は、前記試験信号を微分した前記補正信号を生成する請求 項 2に記載の試験装置。
[5] 当該試験装置は、
前記試験信号生成部、前記補正信号生成部、前記第 1ドライバ、および前記第 2ド ライバを有するテストヘッドと、
前記第 1ドライバおよび前記第 2ドライバと前記被試験デバイスの端子との間を信号 線により接続するデバイスインターフェイス部と
をさらに備える請求項 1に記載の試験装置。
[6] 前記信号線における前記第 1ドライバおよび前記第 2ドライバ側の端部に設けられ たケーブル側直列抵抗と、
前記ケーブル側直列抵抗における前記第 1ドライバおよび前記第 2ドライバ側の端 部と前記第 1ドライバとの間に設けられた第 1ドライバ側直列抵抗と、
前記ケーブル側直列抵抗における前記第 1ドライバおよび前記第 2ドライバ側の端 部と前記第 2ドライバとの間に設けられた第 2ドライバ側直列抵抗と、
を有する請求項 5に記載の試験装置。
[7] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に電気的に接続され、前記被試験デバイスからの応答 信号の論理値を検出するコンパレータと、
前記応答信号が前記被試験デバイスの端子から前記コンパレータに到達するまで の間に生じる前記応答信号の減衰を補正する補正信号を生成する補正信号生成部 と、
生成された前記補正信号を前記コンパレータに与えるドライバと
を備える試験装置。
[8] 前記被試験デバイスを試験する試験パターンに対応する期待値パターンを発生す る期待値パターン発生器と、
前記コンパレータが検出した前記応答信号の論理値が前記期待値パターンの期 待値と一致したか否かを判定する判定部と、
をさらに備え、
前記補正信号生成部は、前記期待直パターンに基づいて、前記補正信号を生成 する請求項 7に記載の試験装置。
[9] 前記補正信号生成部は、前記被試験デバイスが出力する前記応答信号の論理ィ直 が前記期待値パターンの期待値と異なる場合にお!/、て、前記コンパレータが前記期 待値パターンの期待値と一致する論理値を有する前記応答信号を受け取つたと誤検 出しない範囲に振幅が制限された前記補正信号を生成する請求項 8に記載の試験 装置。
[10] 当該試験装置は、
前記補正信号生成部、前記ドライバ、および前記コンパレータを有するテストヘッド と、
前記ドライバおよび前記コンパレータと前記被試験デバイスの端子との間を信号線 により接続するデバイスインターフェイス部と
を備える請求項 7に記載の試験装置。
[11] 前記信号線における前記ドライバおよび前記コンパレータ側の端部に設けられたケ 一ブル側直列抵抗と、
前記ケーブル側直列抵抗における前記ドライバおよび前記コンパレータ側の端部 と、前記ドライバとの間に設けられたドライバ側直列抵抗と、
前記ケーブル側直列抵抗における前記ドライバおよび前記コンパレータ側の端部 と、前記コンパレータとの間に設けられたコンパレータ側直列抵抗と、
を有する請求項 5に記載の試験装置。
[12] デバイスを製造する製造方法であって、
デバイスを製造する製造段階と、
請求項 1に記載の試験装置により試験して選別する選別段階と
を備える製造方法。
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