KR101216405B1 - 시험 장치 및 그 시험 장치를 이용한 디바이스의 제조 방법 - Google Patents

시험 장치 및 그 시험 장치를 이용한 디바이스의 제조 방법 Download PDF

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Abstract

본 발명에 관한 시험 장치는, 피시험 디바이스의 시험을 정확하게 실시할 수가 있다. 본 시험 장치는 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 인가하는 시험 신호를 생성하는 시험 신호 생성부, 피시험 디바이스의 단자에 전기적으로 접속되어 시험 신호를 피시험 디바이스의 단자에 공급하는 제1 드라이버, 시험 신호가 피시험 디바이스의 단자에 도달할 때까지 발생된 시험 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성부, 및 피시험 디바이스의 단자에 전기적으로 접속되어 보정 신호를 피시험 디바이스의 단자에 공급하는 제2 드라이버를 포함한다.
Figure R1020097005716
시험 장치, 회로 디바이스, 타이밍 발생기, 레지스터, 파형 생성부, 피시험 디바이스

Description

시험 장치 및 그 시험 장치를 이용한 디바이스의 제조 방법{TESTING APPARATUS AND DEVICE MANUFACTURING METHOD USING THE TESTING APPARATUS}
본 발명은, 시험 장치에 관한 것이다. 특히 본 발명은, 피시험 디바이스에 인가하는 시험 신호의 손실을 보상하는 보정 신호를 생성하는 보정 신호 생성부를 갖는 시험 장치 및 그 시험 장치를 이용한 디바이스의 제조 방법에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대하여는 다음의 미국 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 기재의 일부로 한다.
출원 번호 11/509,307 출원일 2006년 8월 24일
종래, 반도체 회로 등의 피시험 디바이스를 시험하는 경우, 피시험 디바이스에 소정의 시험 신호를 인가하고, 피시험 디바이스로부터의 응답 신호를 측정함으로써 피시험 디바이스의 양부를 판정하는 방법이 알려져 있다. 예를 들어, 소정의 논리 패턴의 시험 신호를 피시험 디바이스에 인가했을 때의 피시험 디바이스로부터의 응답 신호의 논리 패턴이 기대치 패턴과 일치하는지 아닌지를 판정함으로써, 피시험 디바이스의 동작이 정상적인지 아닌지를 시험할 수가 있다.
이러한 시험을 실시하는 경우, 시험 장치로부터 피시험 디바이스에 소정의 신호를 인가한다. 그러나, 시험 장치로부터 피시험 디바이스로 당해 신호를 전송 하는 경로에 있어 당해 신호가 감쇠했을 경우, 피시험 디바이스에 인가해야 할 시험 신호의 논리 패턴과 실제로 피시험 디바이스에 인가되는 시험 신호의 논리 패턴이 다른 경우가 있다.
이러한 문제를 해소할 수 있도록, 전송 경로에서의 시험 신호의 감쇠에 따라 당해 시험 신호의 파형을 미리 보정하는 기능을 갖는 시험 장치가 알려져 있다. 예를 들어, 아래와 같이 특허 문헌 1에 기재의 시험 장치는 시험 신호의 에지의 타이밍을 기준으로 펄스 폭이 다른 복수의 펄스 신호를 생성하고, 시험 신호의 파형에 이러한 펄스 신호의 파형을 더함으로써, 에지 부분을 강조한 시험 신호를 생성할 수가 있다.
[특허 문헌 1] 특허 공개 공보 제2002-40112호 공보
그러나, 상기 특허 문헌 1에 기재의 시험 장치는 시험 신호의 파형을 미리 보정하는 보정 신호의 펄스 폭 및 진폭 등을 기억하는 레지스터 또는 피시험 디바이스에 인가되는 시험 신호가 전송 선로단에서 반사되어 돌아오는 파형의 디지털 데이터에 기초하여 당해 시험 신호의 파형을 보정하는 보정 신호의 펄스 폭 및 진폭 등을 필요로 하는 연산 장치 등을 갖는다. 따라서, 회로 구조가 복잡할 뿐만 아니라 다른 파형의 시험 신호를 피시험 디바이스에 인가하는 경우에, 상기 레지스터나 연산 장치의 설정을 변경할 필요가 있었다.
따라서, 본 발명은, 상기 과제를 해결할 수 있는 시험 장치 및 이 시험 장치를 이용한 디바이스의 제조 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
[과제를 해결하기 위한 수단]
본 발명의 제1의 형태에 따르면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 인가하는 시험 신호를 생성하는 시험 신호 생성부, 피시험 디바이스의 단자에 전기적으로 접속되어 시험 신호를 피시험 디바이스의 단자에 공급하는 제1 드라이버, 시험 신호가 피시험 디바이스의 단자에 도달할 때까지 발생된 시험 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성부, 및 피시험 디바이스의 단자에 전기적으로 접속되어 보정 신호를 피시험 디바이스의 단자에 공급하는 제2 드라이버를 포함하는 시험 장치가 제공된다.
또한, 본 발명의 제2의 형태에 따르면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스의 단자에 전기적으로 접속되어 피시험 디바이스로부터의 응답 신호의 논리값을 검출하는 컴퍼레이터, 응답 신호가 피시험 디바이스의 단자로부터 컴퍼레이터에 도달할 때까지 발생된 응답 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성부, 및 생성된 보정 신호를 컴퍼레이터에게 공급하는 드라이버를 포함하는 시험 장치가 제공된다.
또한, 본 발명의 제3의 형태에 따르면, 디바이스를 제조하는 제조 단계, 및 제조된 디바이스를 시험 장치에 의해 시험하여 선별하는 선별 단계를 포함하는 디바이스 제조 방법에 있어서, 시험 장치는 디바이스에 공급하는 시험 신호를 생성하는 시험 신호 생성부, 디바이스의 단자에 전기적으로 접속되어 생성된 시험 신호를 디바이스의 단자에 공급하는 제1 드라이버, 시험 신호가 디바이스의 단자에 도달할 때까지 발생된 시험 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성부, 및 디바이스의 단자에 전기적으로 접속되어 생성된 보정 신호를 피시험 디바이스의 단자에 공급하는 제2 드라이버를 포함하는 제조 방법이 제공된다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또 발명이 될 수 있다.
도 1은 본 발명의 실시 형태와 관한 시험 장치(1010)의 구성의 일례를 나타내는 도면이다.
도 2는 시험 장치(1010)의 동작의 일례를 나타내는 타이밍 차트이다.
도 3은 본 실시 형태의 변형예인 시험 장치(1011)의 구성의 일례를 나타내는 도면이다.
도 4는 본 실시 형태의 다른 변형예인 시험 장치(1012)의 구성의 일례를 나타내는 도면이다.
도 5는 시험 장치(1012)의 동작의 일례를 나타내는 타이밍 차트이다.
도 6은 본 실시 형태의 또 다른 변형예인 시험 장치(1013)의 구성의 일례를 나타내는 도면이다.
도 7은 시험 장치(1013)의 동작의 일례를 나타내는 타이밍 차트이다.
도 8은 본 실시 형태의 또 다른 변형 예인 시험 장치(1014)의 구성의 일례를 나타내는 도면이다.
도 9는 본 실시 형태의 또 다른 변형 예인 시험 장치(200)의 구성의 일례를 나타내는 도면이다.
도 10은 신호 생성 장치(100)의 동작의 일례를 나타내는 타이밍 차트이다.
도 11은 복수의 주기 신호의 에지 타이밍의 다른 예를 나타내는 도면이다.
도 12는 신호 생성 장치(100)의 구성의 다른 예를 나타내는 도면이다.
도 13은 신호 생성 장치(100)의 다른 구성의 예를 나타내는 도면이다.
도 14는 아날로그 회로(500)가 출력하는 아날로그 파형의 일례를 나타내는 도면이다.
도 15는 신호 생성 장치(100)의 다른 구성 예를 나타내는 도면이다.
도 16은 신호 생성 장치(100)의 다른 구성 예를 나타내는 도면이다.
도 17은 도 16에 대하여 설명한 신호 생성 장치(100)의 동작 예를 나타내는 도면이다.
도 18은 아날로그 회로(500)의 구성의 일례를 나타내는 도면이다.
도 19는 장치 200의 구성의 다른 예를 나타내는 도면이다.
도 20는 캘리브레이션부(180)의 동작의 일례를 나타내는 도면이다.
도 21은 본 발명의 다른 실시 형태에 관한 회로 소자 디바이스(400)의 구성의 일례를 나타낸다.
<부호의 설명>
10 : 타이밍 발생부, 12 : 타이밍 발생기, 20 : 시프트 레지스터부, 22 : 플립플롭, 24 : 레지스터, 30 : 탭제어부, 40 : 레지스터부, 42 : 레지스터, 50 : 제 1 연산부, 52, 62 : 부호 제어 회로, 54, 64 : 연산 회로, 60 : 제2 연산부, 70 : 출력부, 80 : 셋/리셋 래치부, 82 : 셋/리셋 래치, 100 : 신호 생성 장치, 110 : 패턴 발생부, 120 : 판정부, 130 : 증폭기, 140 : 전송 경로, 150 : 기준 발생부, 160 : 제어부, 170 : 기준 측정부, 180 : 캘리브레이션부, 200 : 시험 장치, 300 : 피시험 디바이스, 400 : 회로 디바이스, 410 : 기판, 500 : 아날로그 회로, 502, 512, 522, 532 : 저항, 514, 524, 534 커패시터, 526, 528 : 스위치, 1010, 1011, 1012, 1013, 1014 : 시험 장치, 1020, 1023 : 타이밍 발생기, 1030 : 패턴 발생기, 1033 : 기대치 패턴 발생기, 1040, 1043 : 패턴 지연 제어 회로, 1050, 1051, 1052, 1053, 1054 : 테스트 헤드, 1060, 1061, 1062, 1063, 1064 : 디바이스 인터페이스부, 1073 : 판정부, 1100 : 시험 신호 생성부, 1120, 1220, 1223 : 파형 성형기, 1140, 1240, 1243, 1443 : 가변 지연 회로, 1200, 1212, 1213 보정 신호 생성부, 1260 : 미분 회로, 1301 : 제1 드라이버, 1302 : 제2 드라이버, 1312 : 제3 드라이버, 1313 : 드라이버, 1323 : 컴퍼레이터, 1401, 1411 : 제1 드라이버 측 직렬 저항, 1402, 1412 : 제2 드라이버 측 직렬 저항, 1403, 1413 : 케이블 측 직렬 저항, 1453 : 래치 회로, 1501, 1502, 1511, 1512, 1513, 1514, 1523 : 동축 케이블, 1600 :피시험 디바이스
이하, 발명의 실시 형태를 통하여서 본 발명의 하나의 측면을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니 다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(1010)의 구성의 일례를 나타내는 도면이다. 또한, 도 2는 시험 장치(1010)의 동작의 일례를 나타내는 타이밍 차트이다. 시험 장치(1010)는, IC 또는 LSI등의 피시험 디바이스(1600)를 시험하는 장치이며, 도 1에서 나타내는 바와 같이, 테스트 헤드(1050)와 디바이스 인터페이스부(1060)를 포함한다. 테스트 헤드(1050)는 타이밍 발생기(1020), 패턴 발생기(1030), 패턴 지연 제어 회로(1040), 시험 신호 생성부(1100), 보정 신호 생성부(1200), 제1 드라이버(1301), 및 제2 드라이버(1302)를 포함한다. 디바이스 인터페이스부(1060)는 제1 드라이버(1301)와 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1501)을 포함한 신호선에 의해 전기적으로 접속하고, 제2 드라이버(1302)와 피시험 디바이스(1600)의 당해 단자와의 사이를 동축 케이블(1502)을 포함한 신호선에 의해 전기적으로 접속한다. 더하여, 디바이스 인터페이스부(1060)는, 제1 드라이버(1301)와 피시험 디바이스(1600)의 단자와의 사이, 및 제2 드라이버(1302)와 피시험 디바이스(1600)의 당해 단자와의 사이를, 동축 케이블(1501, 1502)을 포함하지 않는 마이크로 스트립 라인등의 신호선에 의해 전기적으로 접속해도 된다.
시험 장치(1010)는, 예를 들어, 소정의 시험 패턴 702D에 기초하여 생성되는 시험 신호 704S와 시험 패턴 702D로부터 생성되는 보정 패턴 703D에 기초하여 생성되는 보정 신호 705S를 합한 시험 신호 706S를 피시험 디바이스(1600)에 인가하고, 당해 피시험 디바이스(1600)로부터의 응답 신호의 논리 패턴과 상기 시험 패턴 702D에 대응하는 기대치 패턴을 비교함으로써, 피시험 디바이스(1600)의 양부를 판정한다. 더하여, 도 1에서 나타내는 시험 장치(1010)에 대하여, 피시험 디바이스(1600)로부터의 응답 신호에 기초하여 피시험 디바이스(1600)의 양부를 판정하는 부분에 관한 구성은 생략한다.
타이밍 발생기(1020)는 시험 패턴 702D를 생성하기 위한 주기 신호 701S를 발생하는 회로이다. 주기 신호 701S는, 도 2에서 나타낸 바와 같이, 특정 반복 주기를 갖는다. 패턴 발생기(1030)는, 타이밍 발생기(1020)에서 발생한 주기 신호 701S가 공급되면, 당해 주기 신호 701S에 기초하여 시험 패턴 702D를 생성하여 패턴 지연 제어 회로(1040)에 전송한다. 이 시험 패턴 702D는, 논리 H 또는 논리 L이 소정으로 배열된 논리 패턴이며, 피시험 디바이스(1600)를 시험하기 위하여 당해 피시험 디바이스(1600)에 공급하는 시험 신호 704S가 가져야 할 패턴 데이터를 포함한다. 패턴 지연 제어 회로(1040)는 패턴 발생기(1030)로부터 전송된 시험 패턴 702D를 그대로 후술하는 시험 신호 생성부(1100)의 파형 성형기(1120)에 전송하며, 당해 시험 패턴 702D를 1비트 분만큼 지연시켜 반전시킨 논리 패턴인 보정 패턴 703D를 생성하여 후술하는 보정 신호 생성부(1200)의 파형 성형기(1220)에 전송한다.
시험 신호 생성부(1100)는 파형 성형기(1120) 및 가변 지연 회로(1140)를 구비하며, 피시험 디바이스(1600)에 인가하는 시험 신호 704S를 생성한다. 파형 성형기(1120)는, 패턴 지연 제어 회로(1040)로부터 전송된 시험 패턴 702D에 기초하여 시험 신호 704S를 생성한다. 또한, 가변 지연 회로(1140)는, 파형 성형 기(1120)가 생성한 시험 신호 704S에 대하여, 시험 패턴 702D에 따라 미리 설정한 크기의 지연을 부여한다. 시험 신호 생성부(1100)는, 생성한 시험 신호 704S를 제1 드라이버(1301)에 전송한다. 제1 드라이버(1301)는 시험 신호 생성부(1100)로부터 전송된 시험 신호 704S를 디바이스 인터페이스부(1060)의 동축 케이블(1501)을 포함한 신호선을 통하여 피시험 디바이스(1600)의 단자에 공급한다. 여기에서, 시험 신호 704S는 시험 패턴 702D의 비트 마다의 논리값에 따른 전압 레벨을 갖는 펄스 신호이다. 시험 신호 704S는, 예를 들어, 도 2에서 나타내는 바와 같이, 일정한 기간(단위 주기) 마다 크기 V0의 기준 전압을 중심으로 시험 패턴 702D의 논리 H 및 논리 L의 각각에 따른 크기의 전압값을 받는다.
보정 신호 생성부(1200)는, 파형 성형기(1220) 및 가변 지연 회로(1240)를 포함하며, 시험 신호 704S가 피시험 디바이스(1600)의 단자에 도달할 때까지 발생된 시험 신호 704S의 감쇠를 보정하는 보정 신호 705S를 생성한다. 파형 성형기(1220)는 패턴 지연 제어 회로(1040)로부터 전송된 보정 패턴 703D에 기초하여 보정 신호 705S를 생성한다. 또한, 가변 지연 회로(1240)는 파형 성형기(1220)가 생성한 보정 신호 705S에 대하여 보정 패턴 703D에 따라 미리 설정한 크기의 지연을 부여한다. 보정 신호 생성부(1200)는 생성한 보정 신호 705S를 제2 드라이버(1302)로 전송한다. 제2 드라이버(1302)는 보정 신호 생성부(1200)로부터 전송된 보정 신호 705S를 디바이스 인터페이스부(1060)의 동축 케이블(1502)을 포함한 신호선을 통하여 피시험 디바이스(1600)에서의 상기 제 1 드라이버(1301)가 시험 신호 704S를 공급하는 단자와 같은 단자에 공급한다. 더하여, 본 실시 형태의 시 험 장치(1010)에 있어서, 보정 신호 705S는 시험 신호 704S와 함께 테스트 헤드(1050)에서 생성되어 피시험 디바이스(1600)의 단자에 공급하는 대신에, 시험 패턴 702D에 기초하여 미리 생성되어 피시험 디바이스(1600)의 단자에 직접 공급되어도 된다.
보정 신호 705S는, 상기와 같이 패턴 지연 제어 회로(1040)에 대하여 시험 패턴 702D로부터 생성되는 상기 보정 패턴 703D에 기초하여 생성되는 펄스 신호이며, 당해 보정 패턴 703D의 비트 마다의 논리값에 따른 전압 레벨을 갖진다. 예를 들어, 보정 신호 705S는, 도 2에서 나타내는 바와 같이, 상기 시험 신호 704S와 동일한 단위 주기마다, 크기 V0의 기준 전압을 중심으로 시험 패턴 703D의 논리 H 및 논리 L의 각각에 따른 크기의 전압값을 받는다. 여기에서, 보정 신호 705S에서의 기준 전압으로부터의 진폭의 크기는 시험 신호 704S에서의 기준 전압으로부터의 진폭의 크기보다도 더 작다. 이상으로부터, 보정 신호 705S는 시험 신호 704S를 1 주기분 지연시켜 반전한 펄스 신호가 되어 그 진폭, 즉 기준 전압을 중심으로 하는 전압 레벨은 시험 신호 704S와 비교하여 작다.
시험 신호 704S 및 보정 신호 705S는, 피시험 디바이스(1600)의 단자에서 합쳐지고, 시험 신호 706S로서 피시험 디바이스(1600)의 단자로부터 당해 피시험 디바이스(1600)에 공급된다. 이 시험 신호 706S는, 도 2에서 나타내는 바와 같이, 시험 신호 704S와 비교해 각 펄스의 상승 및 하강이 보정 신호 705S에 의해 강조된 파형을 갖는다.
이와 같이, 본 실시 형태의 시험 장치(1010)에서는, 시험 신호 704S가 제1 드라이버(1301)로부터 피시험 디바이스(1600)의 단자에 도달할 때까지, 당해 시험 신호 704S에서의 각 펄스의 전압 레벨이 특히 펄스의 상승 및 하강 부분에서 감쇠함으로써, 당해 각 펄스 사이의 전압 레벨의 변화량이 작아졌을 경우에서도, 이러한 펄스의 상승 및 하강을 보정 신호 705S에 의해 강조할 수가 있다. 따라서, 피시험 디바이스(1600) 측에서 비트 오류가 발생하기 어려워, 피시험 디바이스(1600)의 시험을 정확하게 실시할 수가 있다.
또한, 상기와 같이, 보정 신호 705S의 각 펄스의 진폭이 시험 신호 704S와 비교해 작기 때문에, 시험 신호 704S가 보정 신호 705S와 합쳐질 때, 시험 신호 704S의 논리 L에 대응하는 부분에 보정 신호 705S의 논리 H에 대응하는 부분이 중첩되거나 시험 신호 704S의 논리 H에 대응하는 부분에 보정 신호 705S의 논리 L에 대응하는 부분이 중첩되었을 경우에서도, 피시험 디바이스(1600) 측에서 비트 오류가 생기는 것을 방지할 수가 있다.
도 3은 본 실시 형태의 변형예인 시험 장치(1011)의 구성의 일례를 나타내는 도면이다. 도 3에 나타내는 시험 장치(1011)의 각 구성에 있어서, 시험 장치(1010)와 동일한 구성 요소에 대하여는 동일한 참조번호를 부여하고 설명을 생략한다. 시험 장치(1011)는 테스트 헤드(1051) 및 디바이스 인터페이스부(1061)를 포함한다. 시험 장치(1011)에 있어서 제1 드라이버(1301)의 출력 측 및 제2 드라이버(1302)의 출력 측 전송 선로는, 테스트 헤드(1051) 상에서 디바이스 인터페이스부(1061)로부터 연장된 1개의 신호선에 접속된다. 디바이스 인터페이스부(1061)는 동축 케이블(1511)을 포함한 상기 신호선을 구비하며, 당해 신호선에 의해 제1 드라이버(1301) 및 제2 드라이버(1302)와 피시험 디바이스(1600)의 단자와의 사이를 전기적으로 접속한다. 더하여, 디바이스 인터페이스부(1061)는 제1 드라이버(1301) 및 제2 드라이버(1302)와 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1511)을 포함하지 않는 마이크로 스트립 라인 등의 신호선에 의해 전기적으로 접속해도 된다.
또한, 동축 케이블(1511)에서의 제1 드라이버(1301) 및 제2 드라이버(1302) 측의 단부에는, 동축 케이블(1511)로 직렬로 설치된 케이블 측 직렬 저항(1403)이 설치된다. 또한, 케이블 측 직렬 저항(1403)에서의 제1 드라이버(1301) 및 제2 드라이버(1302) 측의 단부와 제1 드라이버(1301)와의 사이에는 제1 드라이버 측 직렬 저항(1401)이 설치되어 케이블 측 직렬 저항(1403)에서의 제1 드라이버(1301) 및 제2 드라이버(1302) 측의 단부와 제2 드라이버(1302)와의 사이에는, 제2 드라이버 측 직렬 저항(1402)이 설치된다. 여기에서, 제1 드라이버 측 직렬 저항(1401), 제2 드라이버 측 직렬 저항(1402), 및 케이블 측 직렬 저항(1403)의 각각의 저항치는, 피시험 디바이스(1600) 측으로부터 보았을 때의 동축 케이블(1511)의 임피던스의 크기와 제1 드라이버 측 직렬 저항(1401), 제2 드라이버 측 직렬 저항(1402), 및 케이블 측 직렬 저항(1403)의 합성 임피던스의 크기가 동일해지도록 설정되는 것이 바람직하다. 또한, 제1 드라이버(1301) 및 제2 드라이버(1302)와 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1511)을 포함하지 않는 신호선에 의해 접속하는 경우에는, 케이블 측 직렬 저항(1403)과 피시험 디바이스(1600)의 단자와의 사이의 당해 신호선의 임피던스가 제1 드라이버 측 직렬 저항(1401), 제2 드라이버 측 직렬 저항(1402), 및 케이블 측 직렬 저항(1403)의 합성 임피던스의 크기와 동일해지도록 설정되는 것이 바람직하다.
여기에서, 보정 신호 705S는, 상기와 같이 기준 전압으로부터의 진폭의 크기가 시험 신호 704S 보다 작기 때문에, 시험 장치(1010)에서는 동축 케이블(1502)을 통하여 전송되는 동안에, 예를 들어, 선로 잡음과 동일한 레벨까지 감쇠하는 경우가 있다. 이러한 경우, 보정 신호 705S의 펄스의 검출이 곤란해져, 시험 신호 704S에 합치는 것이 어려워진다. 이에 대하여, 시험 장치(1011)에서는 제2 드라이버(1302)로부터 출력되는 보정 신호 705S는 동축 케이블(1511)을 통하여 전송되기 전에 시험 신호 704S와 합쳐진다. 따라서, 시험 장치(1011)는, 시험 신호 704S의 감쇠를 보정 신호 705S에 의해 보정해 당해 시험 신호 704S의 펄스의 상승 및 하강을 강조한 시험 신호 706S를 더욱 적절히 생성할 수가 있다.
도 4는 본 실시 형태의 또 다른 변형예인 시험 장치(1012)의 구성의 일례를 나타내는 도면이다. 도 5는 시험 장치(1012)의 동작의 일례를 나타내는 타이밍 차트이다. 도 4 및 도 5에 나타내는 시험 장치(1012)의 각 구성 및 타이밍 차트에 있어서, 시험 장치(1010)와 동일한 구성 요소에 대하여서는 동일한 참조 번호를 부여하고 설명을 생략한다. 시험 장치(1012)는 테스트 헤드(1052) 및 디바이스 인터페이스부(1062)를 포함한다. 테스트 헤드(1052)는 상기 테스트 헤드(1050)가 포함하는 구성에 더하여 보정 신호 생성부(1212) 및 제3 드라이버(1312)를 더 포함한다. 디바이스 인터페이스부(1062)는 상기 시험 장치(1010)의 디바이스 인터페이스부(1060)가 포함하는 구성에 더하여 동축 케이블(1512)을 포함한 신호선을 더 포함 하며, 당해 신호선에 의해 제3 드라이버(1312)와 피시험 디바이스(1600)의 단자와의 사이를 전기적으로 접속한다. 더하여, 디바이스 인터페이스부(1062)는 제3 드라이버(1312)와 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1512)을 포함하지 않는 마이크로 스트립 라인 등의 신호선에 의해 전기적으로 접속해도 된다.
보정 신호 생성부(1212)는 공급된 신호의 펄스 파형을 미분한 신호를 생성하는 미분 회로(1260)을 포함한다. 이 미분 회로(1260)는 파형 성형기(1120)로부터 출력되는 시험 신호 704S를 미분한 보정 신호 707S를 생성함과 함께, 생성한 보정 신호 707S를 제3 드라이버(1312)에 전송한다. 제3 드라이버(1312)는, 미분 회로(1260)로부터 전송된 보정 신호 707S를 디바이스 인터페이스부(1062)의 동축 케이블(1512)을 포함한 상기 신호선을 통하여서 피시험 디바이스(1600)에서의 제1 드라이버(1301) 및 제2 드라이버(1302)에 접속되는 단자와 동일한 단자에게 공급된다.
따라서, 보정 신호 생성부(1212)의 미분 회로(1260)에서 생성된 보정 신호 707S는, 보정 신호 705S와 함께 피시험 디바이스(1600)의 단자에서 시험 신호 704S와 합쳐진다. 이에 의해, 시험 신호 704S는 보정 신호 705S 및 보정 신호 707S를 합하는 것으로써, 펄스의 하강 및 상승 부분이 더욱 강조되는 시험 신호 708S로서 피시험 디바이스(1600)에 인가된다.
이와 같이, 시험 장치(1012)에서는 시험 신호 704S가 제1 드라이버(1301)로부터 피시험 디바이스(1600)의 단자에 도달할 때까지, 당해 시험 신호 704S의 각 펄스의 전압 레벨이 특히 펄스의 상승 및 하강 부분에서 감쇠함으로써 당해 각 펄 스 사이의 전압 레벨의 변화량이 작아졌을 경우에서도, 이러한 펄스의 하강 및 상승을 보정 신호 705S 및 보정 신호 707S에 의해 강조할 수가 있다. 따라서, 피시험 디바이스(1600) 측에서 비트 오류가 발생하기 어려워, 피시험 디바이스(1600)의 시험을 정확하게 실시할 수가 있다.
또한, 상기와 같이, 보정 신호 707S의 각 펄스가 기준 전압에 대하여 높은 전압 레벨의 펄스인지 또는 기준 전압에 대하여 낮은 전압 레벨의 펄스인지는, 시험 신호 704S에서의 동일한 주기의 펄스가 상승을 가지는지 또는 하강을 가지는지에 대응한다. 따라서, 시험 신호 704S가 보정 신호 707S와 합쳐졌을 때에, 시험 신호 704S에서의 기준 전압보다 낮은 전압 레벨의 부분에 보정 신호 707S의 기준 전압보다 높은 전압 레벨의 부분이 중첩되어 시험 신호 704S에서의 당해 부분의 전압 레벨이 기준 전압보다도 높아지거나 또는 시험 신호 704S에서의 기준 전압보다 높은 전압 레벨의 부분에 보정 신호 707S의 기준 전압보다 낮은 전압 레벨의 부분이 중첩되어 시험 신호 704S에서의 당해 부분의 전압 레벨이 기준 전압보다도 낮아지는 것을 방지할 수가 있다.
도 6은 본 실시 형태의 또 다른 변형 예인 시험 장치(1013)의 구성의 일례를 나타내는 도면이다. 도 7은 시험 장치(1013)의 동작의 일례를 나타내는 타이밍 차트이다. 시험 장치(1013)는, 도 6에서 나타내는 바와 같이, 테스트 헤드(1053), 디바이스 인터페이스부(1063), 판정부(1073)를 구비한다. 테스트 헤드(1053)는 타이밍 발생기(1023), 기대치 패턴 발생기(1033), 패턴 지연 제어 회로(1043), 보정 신호 생성부(1213), 드라이버(1313), 컴퍼레이터(1323), 가변 지연 회로(1443), 및 래치 회로(1453)를 구비한다. 디바이스 인터페이스부(1063)는 드라이버(1313)와 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1513)을 포함한 신호선에 의해 전기적으로 접속하며, 컴퍼레이터(1323)와 피시험 디바이스(1600)의 당해 단자와의 사이를 동축 케이블(1523)을 포함한 신호선에 의해 전기적으로 접속한다. 더하여, 디바이스 인터페이스부(1063)는 드라이버(1313)와 피시험 디바이스(1600)의 단자와의 사이 및 컴퍼레이터(1323)와 피시험 디바이스(1600)의 당해 단자와의 사이를, 동축 케이블(1513, 1523)을 포함하지 않는 마이크로 스트립 라인 등의 신호선에 의해 전기적으로 접속해도 된다.
시험 장치(1013)는, 예를 들어, 소정의 시험 패턴에 기초하여 생성되는 시험 신호를 피시험 디바이스(1600)에 인가한다. 또, 시험 장치(1013)는 시험 신호가 인가된 피시험 디바이스(1600)로부터의 응답 신호 756S와 시험 패턴에 대응하는 기대치 패턴 752D로부터 생성되는 보정 패턴 753D에 기초하여 생성되는 보정 신호 755S를 합친 응답 신호 757S를 생성하고, 당해 응답 신호 757S의 논리 패턴과 상기 기대치 패턴 752D를 비교함으로써 피시험 디바이스(1600)의 양부를 판정한다. 더하여, 도 6에 나타내는 시험 장치(1013)에 있어서 시험 신호를 피시험 디바이스(1600)에 인가하는 부분에 관한 구성은 생략한다.
타이밍 발생기(1023)는 기대치 패턴 752D를 생성하기 위하여 주기 신호 751S를 발생하는 회로이다. 주기 신호 751S는, 도 7에서 나타내는 바와 같이, 특정 반복 주기를 갖는다. 기대치 패턴 발생기(1033)는, 타이밍 발생기(1023)에서 발생한 주기 신호 751S가 공급되면, 당해 주기 신호 751S에 기초하여 기대치 패턴 752D를 생성해서 패턴 지연 제어 회로(1043)에 전송한다. 이 기대치 패턴 752D는 상기 시험 패턴에 대응하며, 논리 H 또는 논리 L가 당해 시험 패턴과 동일하게 배열되는 논리 패턴이다. 패턴 지연 제어 회로(1043)는 기대치 패턴 발생기(1033)로부터 전송된 기대치 패턴 752D를 그대로 판정부(1073)로 전송하는 것과 동시에, 당해 기대치 패턴 752D를 1비트 분 만큼 지연시켜 반전시킨 논리 패턴인 보정 패턴 753D를 생성하여 후술하는 보정 신호 생성부(1213)의 파형 성형기(1223)에 전송한다.
보정 신호 생성부(1213)는 파형 성형기(1223) 및 가변 지연 회로(1243)를 포함하며, 응답 신호 756S가 피시험 디바이스(1600)의 단자로부터 컴퍼레이터(1323)에 도달할 때까지, 당해 응답 신호 756S에 발생하는 파형의 감쇠를 보정하는 보정 신호 755S를 생성한다. 파형 성형기(1223)는 패턴 지연 제어 회로(1043)로부터 전송되는 보정 패턴 753D에 기초하여 보정 신호 755S를 생성한다. 또한, 가변 지연 회로(1243)는 파형 성형기(1223)가 생성한 보정 신호 755S에 대하여 보정 패턴 753D에 따라 미리 설정한 크기의 지연을 부여한다. 보정 신호 생성부(1213)는 생성한 보정 신호 755S를 드라이버(1313)에 전송한다. 드라이버(1313)는 보정 신호 생성부(1213)로부터 전송된 보정 신호 755S를 디바이스 인터페이스부(1063)에서의 동축 케이블(1513)을 포함한 상기 신호선을 통하여 피시험 디바이스(1600)에서의 응답 신호 756S가 출력하는 단자와 컴퍼레이터(1323)과의 사이의 전송 선로에게 공급한다. 예를 들어, 드라이버(1313)는 보정 신호 755S를 피시험 디바이스(1600)에서의 응답 신호 756S가 출력하는 단자와 컴퍼레이터(1323)와의 사이를 접속하는 동축 케이블(1523)을 포함한 상기 신호선의 당해 단자 측의 단부에 공급한다. 더하 여, 드라이버(1313)는 보정 신호 755S를 동축 케이블(1523)을 포함한 상기 신호선의 컴퍼레이터(1323) 측의 단부에 공급하여도 된다.
보정 신호 755S는 상기와 같이 패턴 지연 제어 회로(1043)에 대하여 기대치 패턴 752D로부터 생성되는 상기 보정 패턴 753D에 기초하여 생성되는 펄스 신호이며, 당해 보정 패턴 753D의 비트 마다의 논리값에 따른 전압 레벨을 갖는다. 예를 들어, 보정 신호 755S는, 도 7에서 나타내는 바와 같이, 크기 V0의 기준 전압을 중심으로 보정 패턴 753D의 논리 H에 대응하여 일정한 폭만큼 큰 전압값을 받아 보정 패턴 753D의 논리 L에 대응하여 상기 일정한 폭과 동일한 폭만큼 작은 전압값을 받는다. 또한, 보정 신호 755S에서의 기준 전압으로부터의 진폭의 크기는, 응답 신호 756S에서의 기준 전압으로부터의 진폭의 크기보다도 작다. 이상으로부터, 보정 신호 755S는 응답 신호 756S를 1 주기분 지연시켜 반전한 펄스 신호로 되어, 그 진폭, 즉 기준 전압을 중심으로 하는 전압 레벨은, 응답 신호 756S와 비교해 작다.
응답 신호 756S 및 보정 신호 755S는, 예를 들어 피시험 디바이스(1600)의 단자 근방에서 합쳐져 도 2에 나타내는 파형을 갖는 응답 신호 757S가 된다. 이 응답 신호 757S는, 디바이스 인터페이스부(1063)의 동축 케이블(1523)을 포함한 상기 신호선을 통하여 컴퍼레이터(1323)에게 공급할 수 있다. 컴퍼레이터(1323)는 응답 신호 757S를 공급받으면, 당해 응답 신호 757S의 논리값을 검출한다. 래치 회로(1453)는 컴퍼레이터(1323)가 검출한 응답 신호 757S의 논리값을 공급된 주기 신호 751S의 에지 타이밍에 취득하여 취득된 논리값을 응답 패턴 758D로서 판정부(1073)에 전송한다. 여기에서, 래치 회로(1453)에 공급되는 주기 신호 751S에는 가변 지연 회로(1443)에 의해 미리 설정한 크기의 지연이 부여된다. 판정부(1073)는 기대치 패턴 발생기(1033)로부터 공급되는 기대치 패턴 752D와 래치 회로(1453)로부터 공급된 응답 패턴 758D에 기초하여, 응답 신호 757S의 논리값이 기대치 패턴 752D의 기대치와 일치하는지 아닌지를 판정한다.
상기 시험 장치(1013)에 대하여, 응답 신호 756S 및 보정 신호 755S는 피시험 디바이스(1600)의 단자 근방에서 합쳐져서 도 7에 나타내는 파형을 갖는 응답 신호 757S가 컴퍼레이터(1323)에 공급된다. 따라서, 응답 신호 756S가 피시험 디바이스(1600)의 단자로부터 컴퍼레이터(1323)에 도달할 때까지 발생된 당해 응답 신호 756S의 전압 레벨의 감쇠가 보정 신호 755S에 의해 보정된다. 이와 같이, 본 실시 형태의 시험 장치(1013)에서는 응답 신호 756S가 피시험 디바이스(1600)의 단자로부터 컴퍼레이터(1323)에 도달할 때까지 각 펄스의 전압 레벨의 변화량이 작아졌을 경우에서도, 이러한 펄스의 상승 및 하강을 보정 신호 755S에 의해 강조할 수가 있다. 따라서, 시험 장치(1013)에서는, 컴퍼레이터(1323)에 의한 응답 신호 757S의 논리값의 검출을 정확하게 실시할 수가 있다.
또한, 상기와 같이, 보정 신호 755S의 각 펄스 진폭이 응답 신호 756S와 비교하여 작기 때문에, 응답 신호 756S가 보정 신호 755S와 합쳐졌을 때에, 응답 신호 756S의 논리 L에 대응하는 부분에 보정 신호 755S의 논리 H에 대응하는 부분이 중첩되거나 응답 신호 756S의 논리 H에 대응하는 부분에 보정 신호 755S의 논리 L에 대응하는 부분이 중첩되었을 경우에도 컴퍼레이터(1323)가 응답 신호 756S에 대응하는 응답 신호 757S의 논리값을 오검출하지 않는다.
더하여, 시험 장치(1013)는 상기 시험 장치(1012)와 마찬가지로, 테스트 헤드(1053)에 미분 회로(1260)를 포함하는 보정 신호 생성부(1212), 및 제3 드라이버(1312)를 포함하며, 디바이스 인터페이스부(1063)에 동축 케이블(1512)을 포함한 신호선을 포함하여도 된다. 이 경우, 미분 회로(1260)는, 파형 성형기(1223)로부터 출력되는 보정 신호 755S를 미분한 보정 신호를 생성하고, 당해 보정 신호를 제3 드라이버(1312)에 전송함과 동시에, 제3 드라이버(1312)는 미분 회로(1260)로부터 전송된 보정 신호를, 디바이스 인터페이스부(1063)의 동축 케이블(1512)을 포함한 상기 신호선을 통하여 피시험 디바이스(1600)에서의 응답 신호 756S가 출력하는 단자에 공급한다.
따라서, 보정 신호 생성부(1212)의 미분 회로(1260)에서 생성된 보정 신호는 보정 신호 755S와 함께 피시험 디바이스(1600)의 단자 근방에서 응답 신호 756S와 합쳐진다. 이에 따라, 피시험 디바이스(1600)로부터의 응답 신호 756S는 보정 신호 755S에 더하여 상기의 보정 신호 755S를 미분 한 보정 신호와 합쳐져 펄스의 상승 및 하강이 더욱 강조된 파형을 갖는 신호가 된다. 따라서, 컴퍼레이터(1323)에서의 응답 신호 757S의 검출 정밀도가 더욱 향상한다.
도 8은, 본 실시 형태의 또 다른 변형예인 시험 장치(1014)의 구성의 일례를 나타내는 도면이다. 도 8에 나타내는 시험 장치(1014)의 각 구성에서 시험 장치(1013)와 동일한 구성 요소에 대하여는 동일한 참조 번호를 부여하고 설명을 생략한다. 시험 장치(1014)는 테스트 헤드(1054) 및 디바이스 인터페이스부(1064)를 구비한다. 시험 장치(1014)에서 드라이버(1313)의 출력 측 컴퍼레이터(1323)의 입 력 측은 테스트 헤드(1054)에서 1개의 신호선에 접속되며 디바이스 인터페이스부(1064)는 당해 신호선에 의해 피시험 디바이스(1600)의 단자와의 사이를 동축 케이블(1514)을 포함한 신호선에 의해 전기적으로 접속한다. 더하여, 디바이스 인터페이스부(1064)는 드라이버(1313) 및 컴퍼레이터(1323)와 피시험 디바이스(1600)의 상기 단자와의 사이를 동축 케이블(1514)을 포함하지 않는 마이크로 스트립 라인 등의 신호선에 의해 전기적으로 접속해도 된다.
또한, 동축 케이블(1514)에서 드라이버(1313) 및 컴퍼레이터(1323) 측의 단부에는 동축 케이블(1514)로 직렬에 설치된 케이블 측 직렬 저항(1413)이 설치된다. 케이블 측 직렬 저항(1403)에서 드라이버(1313) 및 컴퍼레이터(1323) 측의 단부와 드라이버(1313)와의 사이에는 제1 드라이버 측 직렬 저항(1411)이 설치되고 케이블 측 직렬 저항(1403)에서 드라이버(1313) 및 컴퍼레이터(1323) 측의 단부와 컴퍼레이터(1323)와의 사이에는 제2 드라이버 측 직렬 저항(1412)이 설치된다. 여기에서, 제1 드라이버 측 직렬 저항(1411), 제2 드라이버 측 직렬 저항(1412), 및 케이블 측 직렬 저항(1403)의 각각의 저항치는 피시험 디바이스(1600)측으로부터 보았을 때의 동축 케이블(1514)의 임피던스의 크기와 제1 드라이버 측 직렬 저항(1411), 제2 드라이버 측 직렬 저항(1412), 및 케이블 측 직렬 저항(1413)의 합성 임피던스의 크기가 동일하게 되도록 설정되는 것이 바람직하다. 또한, 드라이버(1313) 및 컴퍼레이터(1323)와 피시험 디바이스(1600)의 단자와의 사이를, 동축 케이블(1514)을 포함하지 않는 신호선에 의해 접속하는 경우에는 케이블 측 직렬 저항(1413)과 피시험 디바이스(1600)의 단자와의 사이의 당해 신호선의 임피던스가 제1 드라이버 측 직렬 저항(1411), 제2 드라이버 측 직렬 저항(1412), 및 케이블 측 직렬 저항(1413)의 합성 임피던스의 크기와 동일하게 되도록 설정되는 것이 바람직하다.
여기에서, 보정 신호 755S는, 상기와 같이 기준 전압으로부터의 진폭의 크기가 응답 신호 756S 보다도 작기 때문에, 시험 장치(1013)에서는 동축 케이블(1514)을 포함한 상기 신호선을 통하여 전송되는 동안에, 예를 들어, 선로 잡음과 동일한 레벨까지 감쇠하는 경우가 있다. 이러한 경우, 보정 신호 755S의 펄스의 검출이 곤란해져, 시험 신호 704S에 합쳐지는 것이 어려워진다. 이에 대하여, 시험 장치(1014)에서는 드라이버(1313)로부터 출력되는 보정 신호 755S는 동축 케이블을 포함한 신호선을 통하여 전송되지 않고 테스트 헤드(1054)에서 응답 신호 756S와 합쳐진다. 따라서, 시험 장치(1014)는, 응답 신호 756S의 감쇠를 보정 신호 755S에 의해 보정해 당해 응답 신호 756S의 펄스의 상승 및 하강을 강조한 응답 신호 757S를 더욱 적절히 생성할 수가 있다.
더하여, 시험 장치(1014)는 상기 시험 장치(1012)와 마찬가지로 테스트 헤드(1054)에 미분 회로(1260)를 포함하는 보정 신호 생성부(1212), 및 제3 드라이버(1312)를 포함하여도 된다. 이 경우, 미분 회로(1260)는 파형 성형기(1223)로부터 출력되는 보정 신호 755S를 미분한 보정 신호를 생성함과 함께, 생성한 보정 신호를 제3 드라이버(1312)에 전송한다. 제3 드라이버(1312)는 미분 회로(1260)로부터 전송된 보정 신호를 테스트 헤드(1054)에서 보정 신호 755S와 함께 응답 신호 756S와 합친다. 시험 장치(1014)는, 이와 같이, 보정 신호 생성부(1212) 및 제3 드라이버(1312)를 포함함으로써, 피시험 디바이스(1600)로부터의 응답 신호 756S를 보정 신호 755S에 더하여 상기의 보정 신호 755S를 미분한 보정 신호와 합칠 수가 있다. 이에 의해, 컴퍼레이터(1323)는 펄스의 상승 및 하강의 부분이 더욱 강조된 응답 신호 757S를 검출할 수가 있어 당해 검출 정밀도가 향상된다.
도 9는 본 실시 형태의 또 다른 변형예인 시험 장치(200)의 구성의 일례를 나타내는 도면이다. 시험 장치(200)는 반도체 회로 등의 피시험 디바이스(300)를 시험한다. 예를 들어, 시험 장치(200)는 피시험 디바이스(300)에 소정 논리 패턴의 신호를 입력하고, 피시험 디바이스(300)가 출력하는 신호의 논리 패턴과 기대치 패턴을 비교함으로써 피시험 디바이스(300)의 양부를 판정한다. 본 예에서의 시험 장치(200)는 신호 생성 장치(100), 패턴 발생부(110), 판정부(120), 및 전송 경로(140)를 포함한다.
패턴 발생부(110)는 피시험 디바이스(300)를 시험하는 시험 패턴을 생성한다. 예를 들어, 패턴 발생부(110)는 피시험 디바이스(300)에 입력할 시험 신호가 가져야 할 논리 패턴(패턴 데이터)을 포함하는 시험 패턴을 생성한다.
신호 생성 장치(100)는 패턴 발생부(110)가 생성한 시험 패턴에 기초하여 피시험 디바이스(300)에 입력할 시험 신호를 생성한다. 예를 들어, 신호 생성 장치(100)는 시험 패턴에 포함되는 패턴 데이터에 따른 레벨을 나타내는 시험 신호를 생성한다. 또한, 신호 생성 장치(100)는 시험 신호의 파형을 미리 보정한다. 신호 생성 장치(100)의 구성 및 동작의 상세한 사항은 후술한다.
전송 경로(140)는 증폭기(130)가 출력하는 시험 신호를 피시험 디바이 스(300)의 입력단에 전송한다. 전송 경로(140)는 예를 들어 케이블 등의 배선이어도 된다. 전송 경로(140)는 시험 신호에 대하여 소정의 감쇠를 생기게 해도 되며 소정의 반사파를 생기게 하여도 된다.
판정부(120)는 피시험 디바이스(300)가 출력하는 출력 신호에 기초하여 피시험 디바이스(300)의 양부를 판정한다. 예를 들어, 판정부(120)는 출력 신호의 논리 패턴과, 패턴 발생부(110)로부터 주어지는 기대치 패턴을 비교하고, 피시험 디바이스(300)의 양부를 판정하여도 된다. 패턴 발생부(110)는 생성된 시험 패턴에 기초한 기대치 패턴을 생성한다.
신호 생성 장치(100)는 타이밍 발생부(10), 시프트 레지스터부(20), 레지스터부(40), 및 파형 생성부를 포함한다. 본 예에 있어서, 파형 생성부는 제1 연산부(50), 제2 연산부(60), 출력부(70), 및 증폭기(130)를 포함한다.
타이밍 발생부(10)는 주어지는 기준 클럭에 기초하여 기준 클럭에 대한 위상이 각각 다른 복수의 주기 신호를 생성하는 복수의 타이밍 발생기(12-1～12-n, 이하 12라고 총칭한다)를 포함한다. 즉, 복수의 타이밍 발생기(12)는 주기 신호를 각각 생성하며, 복수의 타이밍 발생기(12)에서 생성된 주기 신호들(즉, 복수의 주기 신호)은 서로 실질적으로 동일한 주기를 가지며 위상이 서로 다르다. 각각의 타이밍 발생기(12)는 PLL 회로이어도 된다. 또한, 기준이 되는 하나의 타이밍 발생기(12)가 PLL 회로이며, 다른 타이밍 발생기(12)는 지연 회로이어도 된다. 이 경우, 기준이 되는 타이밍 발생기(12)가 제1 주기 신호를 생성하고, 다른 타이밍 발생기(12)는 당해 제1 주기 신호를 각각 분기하여 수취하고 당해 제1 주기 신호를 각각 다른 지연량으로 지연시킨다.
시프트 레지스터부(20)는 종속 접속된 복수의 플립플롭(22-1～22-m, 이하 22라고 총칭한다)을 포함하며, 패턴 발생부(110)가 출력하는 패턴 데이터의 각 데이터를 순차적으로 전파한다. 각각의 플립플롭(22)은 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호를 동작 클럭으로서 수취하고, 당해 제1 주기 신호에 따라 당해 패턴 데이터의 각 데이터를 후단의 플립플롭(22)에 순차적으로 전파한다.
제2 연산부(60)는 복수의 플립플롭(22)에 일대일 대응해서 설치된 복수의 부호 제어 회로(62-1～62-m, 이하 62라고 총칭한다) 및 복수의 연산 회로(64-1～64-m, 이하 64라고 총칭한다)를 포함한다. 각각의 부호 제어 회로(62)는 대응하는 플립플롭(22)이 출력하는 데이터값의 부호를 결정한다. 즉, 각각의 부호 제어 회로(62)는 대응하는 플립플롭(22)이 출력하는 데이터값을 정 또는 부의 어느 하나의 부호를 선택해서 출력한다. 부호 제어 회로(62)가 선택하는 부호는 사용자에 의해 미리 설정되어도 된다. 또한, 신호 생성 장치(100)의 동작중에 부호 제어 회로(62)가 선택하는 부호는 고정되어도 되며, 또한 신호 생성 장치(100)의 동작중에 선택하는 부호는 변경 가능하여도 된다.
각각의 연산 회로(64)는 대응하는 플립플롭(22)이 출력하는 데이터값을 대응하는 부호 제어 회로(62)를 통하여서 수취한다. 각각의 연산 회로(64)는 수취한 데이터값에 각각 미리 설정되는 계수를 곱한 승산 결과에 따른 레벨의 신호를 출력한다. 각각의 연산 회로(64)는 당해 계수에 따른 증폭율을 갖는 증폭 회로이어도 된다. 또한, 신호 생성 장치(100)의 동작중에 연산 회로(64)의 당해 계수는 고정되어도 되며, 또한 신호 생성 장치(100)의 동작중에 당해 계수는 변경 가능하여도 된다.
출력부(70)는 각각의 연산 회로(64)가 출력하는 신호의 파형을 더해서 출력한다. 증폭기(130)는 출력부(70)가 생성한 시험 신호를 소정의 증폭율로 증폭해서 출력한다. 또한, 증폭기(130)는 미리 정해진 신호 레벨을 기준 레벨로 해서 시험 신호를 출력하여도 된다. 예를 들어, 증폭기(130)는 미리 정해진 증폭율로 시험 신호를 증폭하고, 미리 정해진 오프셋 전압을 시험 신호에 더해서 출력하여도 된다. 이러한 구성에 의해, 출력 신호의 파형에 대하여 패턴 데이터에 기초하여 제1 주기 신호의 에지를 기준으로 한 보정을 수행할 수 있다.
레지스터부(40)는 제1 타이밍 발생기(12-1) 이외의 타이밍 발생기(12-1～12-n)에 대응해서 설치된 복수의 레지스터(42-2～42-n, 이하 42라고 총칭한다)를 포함한다. 각각의 레지스터(42)는 종속 접속되어 설치된다. 즉, 각각의 레지스터(42)의 출력 데이터가 다음 단의 레지스터(42)에 입력된다. 각각의 레지스터(42)는 입력되는 데이터를 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 취득해서 출력한다. 본 예에 있어서, 처음 단의 레지스터(42)에는 미리 선택된 하나의 플립플롭이 출력하는 데이터가 입력되고, 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 순차적으로 전파한다.
제1 연산부(50)는 복수의 레지스터(42)에 일대일 대응해서 설치된 복수의 부호 제어 회로(52-1～52-m, 이하 52라고 총칭한다) 및 복수의 연산 회로(54-1～54-m, 이하 54라고 총칭한다)를 포함한다. 각각의 부호 제어 회로(52)는 대응하는 레지스터(42)가 출력하는 데이터값의 부호를 결정한다. 즉, 각각의 부호 제어 회 로(52)는 대응하는 레지스터(42)가 출력하는 데이터값을 정 또는 부의 어느 하나의 부호를 선택해서 출력한다. 부호 제어 회로(52)가 선택하는 부호는 사용자에 의해 미리 설정되어도 된다. 또한, 신호 생성 장치(100)의 동작중에 부호 제어 회로(52)가 선택하는 부호는 고정되어도 되며, 또한 신호 생성 장치(100)의 동작중에 선택하는 부호는 변경 가능하여도 된다.
각각의 연산 회로(54)는 대응하는 레지스터(42)가 출력하는 데이터값을 대응하는 부호 제어 회로(52)를 통하여서 수취한다. 각각의 연산 회로(54)는 수취한 데이터값에 각각 미리 설정되는 계수를 곱한 승산 결과에 따른 레벨의 신호를 출력한다. 각각의 연산 회로(54)는 당해 계수에 따른 증폭율을 갖는 증폭 회로이어도 된다. 또한, 신호 생성 장치(100)의 동작중에 연산 회로(54)의 당해 계수는 고정되어도 되며, 또한 신호 생성 장치(100)의 동작중에 당해 계수는 변경 가능하여도 된다.
출력부(70)는 각각의 연산 회로(54)가 출력하는 신호의 파형을 더해서 출력한다. 즉, 출력부(70)는 복수의 연산 회로(54) 및 복수의 연산 회로(64)가 출력하는 신호의 파형을 더한 신호를 출력한다. 이러한 구성에 의해, 출력 신호의 파형에 대하여 제1 주기 신호와는 다른 타이밍을 기준으로 한 보정을 수행할 수 있다.
제1 주기 신호에 대한 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상은 사용자에 의해 임의로 설정되어도 된다. 이에 따라, 출력 신호의 파형에 대하여 임의의 타이밍을 기준으로 한 보정을 수행할 수 있다. 예를 들어, 출력 신호의 신호 에지(제1 주기 신호의 에지 타이밍)에 대하여 시간적으로 떨어진 위상(다 른 주기 신호의 에지 타이밍)에서 당해 신호 에지에 따른 파형을 생성할 수 있다. 이 때문에, 예를 들어 전송 경로(140)에서 반사파가 생기는 경우일지라도, 당해 반사파와 상쇄되는 파형을 출력 신호에 미리 생성할 수 있다. 이에 따라, 피시험 디바이스(300)에 소망의 신호를 높은 정밀도로 입력할 수 있다.
또한, 탭 제어부(30)는 복수의 플립플롭(22) 가운데 어느 하나의 플립플롭(22)이 출력하는 데이터값을 선택하고 처음 단의 레지스터(42)에 입력한다. 이에 따라, 어느 플립플롭(22)이 출력하는 데이터값을 기준으로 해서 파형의 보정을 수행할 지를 선택할 수 있다. 탭 제어부(30)가 어느 플립플롭(22)을 선택할 지는 사용자에 의해 미리 설정되어도 된다.
또한, 탭 제어부(30)는 복수의 플립플롭(22)이 출력하는 데이터값을 대응하는 부호 제어 회로(62)에 입력한다. 어느 플립플롭(22)을 어느 부호 제어 회로(62)에 대응시킬 지는 사용자에 의해 미리 설정되어도 된다. 탭 제어부(30)의 설정은 신호 생성 장치(100)의 동작중에는 고정되어 있어도 된다.
도 10는 신호 생성 장치(100)의 동작의 일례를 나타내는 타이밍 차트이다. 도 10에서는 제1 연산부(50)에 의한 파형의 보정을 주로 설명한다. 본 예에서는 5개의 타이밍 발생기를 가지는 경우에 대하여 설명한다. 또한, 본 예에서 탭 제어부(30)는 플립플롭(22-1)이 출력하는 데이터를 선택하고 처음 단의 레지스터(42-2)에 입력한다.
플립플롭(22-1)은 패턴 발생부(110)가 출력하는 데이터값을 제1 주기 신호에 따라 순차적으로 전파한다. 도 10에 나타내는 바와 같이, 플립플롭(22-1)이 데이 터값 1을 출력할 경우, 레지스터(42-2)는 대응하는 타이밍 발생기(12-2)가 출력하는 제2 주기 신호에 따라 데이터값 1을 취득하고 출력한다. 후단의 레지스터(42)도 마찬가지로 전단의 레지스터(42)가 출력하는 데이터를 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 취득하고 출력한다.
각각의 연산 회로(54)는 도 10에 나타내는 바와 같이 대응하는 레지스터(42)가 출력하는 데이터값에 따른 신호를 출력한다. 상술한 바와 같이, 연산 회로(54)는 대응하는 레지스터(42)가 출력하는 데이터값에 미리 설정된 계수를 곱한 레벨의 신호를 출력한다. 또한, 각각의 부호 제어 회로(52)는 대응하는 연산 회로(54)가 출력하는 신호의 부호를 결정한다.
출력부(70)는 각각의 연산 회로(54)가 출력하는 신호의 파형을 더하여 출력 신호의 파형을 보정한다. 이 때, 제2 연산부(60)가 생성하는 UI(단위 간격) 단위의 파형이 더 더해진다. UI 단위의 파형의 생성은 종래 기술을 이용할 수 있으므로, 그 설명을 생략한다. 단위 간격이란 시험 신호에서의 1 비트의 지속 시간이어도 된다.
도 10에서는 제1 연산부(50) 및 제2 연산부(60)에 의해 보정된 영역을 사선으로 나타낸다. 도 10에 나타내는 바와 같이, 위상이 다른 복수의 주기 신호에 기초하여 출력 신호의 파형을 보정할 수 있으므로, 자유도가 높은 보정을 수행할 수 있다.
상술한 바와 같이, 본 예에서의 신호 생성 장치(100)에 의하면, 출력 신호의 패턴 데이터에 기초하여 출력 신호의 1 UI 단위를 기준으로 한 파형 보정을 수행할 수 있으며, 더욱이 출력 신호에 대하여 임의의 타이밍을 기준으로 한 파형 보정을 수행할 수 있다. 이에 따라, 출력 신호의 파형을 높은 정밀도로 보정할 수 있어서 피시험 디바이스(300)를 높은 정밀도로 시험할 수 있다.
도 11은 복수의 주기 신호의 에지 타이밍의 다른 예를 나타내는 도면이다. 타이밍 발생부(10)는 도 11(a)에 나타내는 바와 같이 제1 타이밍 발생기(12-1) 이외의 복수의 타이밍 발생기(12)가 출력하는 주기 신호의 에지 타이밍의 분포가 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호의 에지 타이밍에 가까울수록 조밀하도록 각각의 주기 신호를 출력하여도 된다. 이 경우, 출력 신호의 신호 에지의 근방에 대하여 보다 세밀한 보정을 수행할 수 있다.
또한, 타이밍 발생부(10)는 도 11(b)에 나타내는 바와 같이 제1 타이밍 발생기(12-1) 이외의 어느 하나의 타이밍 발생기(12)가 출력하는 주기 신호(T4)와 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호(T1)의 위상차를 1 UI(제1 주기 신호의 단위 간격)보다 크게 해도 된다. 이 경우, 예를 들어 출력 신호의 펄스에 대하여 1 UI 이상 시간적으로 떨어진 위상에 생기는 반사파를 상쇄하는 파형을 미리 생성할 수 있다. 또한, 각 주기 신호의 주기는 시험 신호의 주기(1 UI)와 실질적으로 동등하여도 된다.
도 12는 신호 생성 장치(100)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 신호 생성 장치(100)는 도 9과 관련하여 설명한 신호 생성 장치(100)의 구성에 대하여 레지스터부(40)를 대신하여 셋/리셋 래치부(80)를 포함하는 점이 다르다. 다른 구성 요소는 도 9에서 동일한 부호를 첨부해서 설명한 구성 요소와 동일 또는 유사의 기능 및 구성을 갖는다.
셋/리셋 래치부(80)는 제1 타이밍 발생기(12-1) 및 최종단의 타이밍 발생기(12-n) 이외의 타이밍 발생기(12-1～12-(n-1))에 대응해서 설치된 복수의 셋/리셋 래치(82-2～82-(n-1), 이하 82라고 총칭한다)를 포함한다. 각각의 셋/리셋 래치(82)는 대응하는 타이밍 발생기(12)와 당해 타이밍 발생기(12)의 다음 단의 타이밍 발생기(12)로부터 각각 주기 신호를 수취한다. 여기에서, 다음 단의 타이밍 발생기(12)란 당해 타이밍 발생기(12)가 출력하는 주기 신호보다 위상이 늦은 주기 신호를 출력하며, 또한 당해 타이밍 발생기(12)가 출력하는 주기 신호의 위상에 가장 가까운 위상을 갖는 주기 신호를 출력하는 타이밍 발생기(12)이어도 된다.
각각의 셋/리셋 래치(82)는 대응하는 타이밍 발생기(12)로부터 수취하는 주기 신호의 에지와 다음 단의 타이밍 발생기(12)로부터 수취하는 주기 신호의 에지에 의해 규정되는 기간동안 논리값 1을 나타내는 신호를 출력한다. 또한, 탭 제어부(30)는 선택된 플립플롭(22)이 출력하는 데이터값을 각각의 부호 제어 회로(52)에 입력한다. 각각의 부호 제어 회로(52)는 대응하는 셋/리셋 래치(82)가 논리값 1을 출력할 경우에 수취한 데이터값의 부호를 결정해서 출력한다.
본 예에서의 신호 생성 장치(100)에 의하면, 각각의 주기 신호의 에지에 따른 임의의 타이밍에서 출력 신호의 파형을 보정하며, 또한 각각의 주기 신호의 위상차에 따른 임의의 펄스 폭으로 출력 신호의 파형을 보정할 수 있다. 예를 들어, 어떤 2개의 타이밍 발생기(12)가 출력하는 주기 신호의 위상차를 작게 함으로써 대단히 세밀한 파형의 보정을 수행할 수 있다.
도 13은 신호 생성 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예 에서의 신호 생성 장치(100)는 도 10에 나타낸 바와 같은 구형파를 합성한 이산적인 파형에 대하여 소정의 주파수 성분을 강조함으로써 연속적인 파형을 생성한다. 예를 들어, 도 10에 나타낸 UI 단위의 파형을 강조하여도 되며, 출력 신호의 소정의 주파수 성분을 강조하여도 된다. 후자의 경우, 예를 들어 도 9 또는 도 12에 나타낸 신호 생성 장치(100)의 구성에 대하여 증폭기(130)의 후단에 증폭기(130)의 출력 파형의 소정의 주파수 성분을 강조하는 아날로그 회로(500)를 더 설치하여도 된다. 아날로그 회로(500)는 예를 들어 소정의 고주파 성분을 강조하는 아날로그 피킹 회로이어도 된다. 아날로그 회로(500)는 예를 들어 입력 파형의 미분 파형 등을 당해 입력 파형에 중첩함으로써 고주파 성분을 강조하는 회로이어도 된다. 또한, 입력 파형을 평활화하는 회로이어도 된다. 이러한 구성에 의해, 도 10에 나타낸 이산적인 출력 신호의 파형을 소정의 주파수 성분을 강조한 연속한 파형으로 할 수 있다.
도 13에서는 도 10에 나타낸 UI 단위의 파형을 강조할 경우의 신호 생성 장치(100)의 구성 예를 설명한다. 본 예의 신호 생성 장치(100)는 도 9와 관련하여 설명한 신호 생성 장치(100)의 구성에 대하여 레지스터부(40) 및 제1 연산부(50)를 포함하지 않으며 아날로그 회로(500)를 더 포함한다는 점에서 상이하다. 또한, 본 예의 타이밍 발생부(10)는 하나의 타이밍 발생기(12-1)를 포함한다는 점에서 상이하다. 그 밖의 구성은 도 9에서 동일한 부호를 갖는 구성 요소와 동일하여도 된다.
시프트 레지스터부(20)는 타이밍 발생기(12-1)가 생성한 주기 신호에 따라 패턴 데이터의 각 데이터를 복수의 플립플롭(22)에 순차적으로 전파한다. 예를 들어, 타이밍 발생기(12-1)는 생성해야 할 시험 신호의 주기(1 UI)와 실질적으로 동일한 주기의 주기 신호를 생성하여도 된다. 탭 제어부(30)는 도 9 내지 도 12에서 설명한 탭 제어부(30)와 동일한 기능 및 구성을 가져도 된다.
본 예에서의 파형 생성부는 제2 연산부(60), 출력부(70), 및 증폭기(130)를 포함한다. 당해 파형 생성부는 시프트 레지스터부(20)에서의 복수의 플립플롭(22)이 출력하는 데이터값에 기초하여 타이밍 발생기(12-1)가 생성하는 주기 신호의 주기에 따라 값이 변화하는 출력 신호를 생성한다. 본 예에서는 레지스터부(40) 및 제1 연산부(50)를 포함하지 않으므로, 증폭기(130)가 출력하는 출력 신호의 파형은 예를 들어 도 10에 나타낸 UI 단위의 파형에 상당한다.
아날로그 회로(500)는 파형 생성부의 증폭기(130)가 생성한 출력 신호의 파형의 소정의 주파수 성분을 강조하여 전송 경로(140)를 통하여서 피시험 디바이스(300)에 입력한다. 예를 들어, 아날로그 회로(500)는 당해 출력 신호의 에지 부분을 강조하기 위해 미리 정해진 고주파 성분을 강조하는 아날로그 피킹 회로이어도 된다. 예를 들어, 아날로그 회로(500)는 도 18에서 후술하는 바와 같이 RC 하이 패스 필터를 전송 선로와 병렬로 설치하고 RC 하이 패스 필터 및 전송 선로의 신호를 합성함으로써 미리 정해진 고주파 성분을 강조한 파형을 생성하여도 된다. 아날로그 회로(500)의 시정수는 전송 경로(140)의 시정수를 미리 측정하여 당해 시정수에 따라 정해도 된다.
도 14는 아날로그 회로(500)가 출력하는 아날로그 파형의 일례를 나타내는 도면이다. 상술한 바와 같이, 아날로그 회로(500)에는 UI 단위를 갖는 이산적인 파형이 주어지고, 당해 파형의 고주파 성분을 강조한 아날로그 파형을 생성한다. 본 예에서의 신호 생성 장치(100)는 도 13에 나타내는 바와 같이 간이한 구성으로, 도 14에 나타내는 바와 같이 1 UI보다 작은 단위로 값이 변동하는 시험 신호를 생성할 수 있다.
도 15는 신호 생성 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예에서의 신호 생성 장치(100)는 도 9에 나타낸 신호 생성 장치(100)의 구성에 대하여 아날로그 회로(500)를 더 포함한다. 또한, 타이밍 발생부(10)는 제1 타이밍 발생기(12-1) 및 제2 타이밍 발생기(12-2)를 포함하고 있으며, 레지스터부(40)는 하나의 레지스터(42-2)를 포함하고 있으며, 제1 연산부(50)는 하나의 부호 제어 회로(52-2) 및 하나의 연산 회로(54-2)를 포함한다. 다른 구성 요소는 도 9에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 가져도 된다.
제2 타이밍 발생기(12-2)는 제1 타이밍 발생기(12-1)가 생성하는 제1 주기 신호와는 위상이 다른 제2 주기 신호를 생성하여도 된다. 또한, 제2 주기 신호는 제1 주기 신호와 실질적으로 동일한 주기를 가져도 된다. 레지스터(42-2)는 탭 제어부(30)에 의해 미리 선택된 하나의 플립플롭(22)이 출력하는 데이터를 제2 타이밍 발생기(12-2)로부터 주어지는 제2 주기 신호에 따라 순차적으로 취득해서 출력한다.
본 예의 파형 생성부는 제1 연산부(50), 제2 연산부(60), 출력부(70), 및 증폭기(130)를 포함한다. 또한, 파형 생성부는 복수의 플립플롭(22) 및 레지스 터(24)가 출력하는 데이터값에 기초하여 제1 주기 신호의 위상 및 제2 주기 신호의 위상에 따라 값이 변화하는 출력 신호를 생성한다.
구체적으로는, 제1 연산부(50)에서의 부호 제어 회로(52-2) 및 연산 회로(54-2)가 레지스터(24)가 출력하는 데이터값에 기초하여 제2 주기 신호의 위상에 따라 값이 변화하는 파형을 생성한다. 또한, 제2 연산부(60)가 복수의 플립플롭(22)이 출력하는 데이터값에 기초하여 제1 주기 신호의 위상에 따라 값이 변화하는 파형을 생성한다. 그리고, 출력부(70)에 의해 제1 연산부(50) 및 제2 연산부(60)가 출력하는 파형을 합성하여 제1 주기 신호 및 제2 주기 신호의 위상에 따라 값이 변화하는 출력 신호를 생성한다.
증폭기(130) 및 아날로그 회로(500)는 도 13에서 설명한 증폭기(130) 및 아날로그 회로(500)와 동일한 기능 및 구성을 가져도 된다. 이러한 구성에 의해, 시험 신호의 파형을 보다 높은 정밀도로 보상할 수 있다. 예를 들어, 제1 주기 신호의 에지와는 다른 임의의 타이밍에서 생기는 반사파 등을 보상한 파형을 생성할 수 있다.
이 경우, 탭 제어부(30)는 어떤 단위 간격에서의 구형파의 반사가 어느 단위 간격에서 생길 지에 따라 레지스터(42-2)에 접속하는 플립플롭(22)을 선택하여도 된다. 탭 제어부(30)가 어느 플립플롭(22)을 선택할 지에 따라 반사파를 보상하는 파형을 생성하는 단위 간격을 선택할 수 있다. 또한, 선택한 단위 간격 내에서 어느 위상으로 반사파를 보상하는 파형을 생성할 지는 제2 타이밍 발생기(12-2)가 생성하는 제2 주기 신호의 위상에 의해 조정할 수 있다. 제2 타이밍 발생기(12-2)는 제1 주기 신호에 대하여 반사파를 보상하는 파형을 생성해야 할 위상에 따른 위상차를 갖는 제2 주기 신호를 생성하여도 된다.
도 16은 신호 생성 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예에서의 신호 생성 장치(100)는 도 15에 나타낸 신호 생성 장치(100)의 구성에 대하여 레지스터부(40)를 대신하여 셋/리셋 래치부(80)를 포함한다. 셋/리셋 래치부(80)는 도 12에서 설명한 셋/리셋 래치(82)를 1개 포함한다. 또한, 타이밍 발생부(10)는 제3 타이밍 발생기(12-3)를 더 포함한다. 다른 구성 요소는 도 15에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 가져도 된다.
제3 타이밍 발생기(12-3)는 제3 주기 신호를 생성한다. 제3 주기 신호는 제2 주기 신호와는 다른 위상을 가져도 된다. 셋/리셋 래치(82)는 제2 주기 신호 및 제3 주기 신호를 수취하고, 도 12에서 설명한 바와 같이 제2 주기 신호 및 제3 주기 신호의 위상차에 따른 펄스 폭의 펄스를 출력한다.
부호 제어 회로(52-2)는 도 12에서 설명한 바와 같이 탭 제어부(30)로부터 주어지는 논리값의 부호를 결정하여 셋/리셋 래치(82)로부터 수취하는 신호가 하이 논리를 나타내는 동안 출력한다. 연산 회로(54) 이후의 처리는 도 15에서 설명한 신호 생성 장치(100)와 동일하여도 된다.
이러한 구성에 의해, 각 주기 신호의 주기와는 다른 펄스 폭으로 반사파 등을 보상한 파형을 생성할 수 있다. 즉, 제2 주기 신호 및 제3 주기 신호의 위상차를 조정함으로써 임의의 펄스 폭의 반사파 등을 보상하는 파형을 생성할 수 있다.
도 17는 도 16에서 설명한 신호 생성 장치(100)의 동작 예를 나타내는 도면 이다. 도 17에서 T1은 예를 들어 제1 주기 신호의 위상이며, T2는 예를 들어 제2 주기 신호의 위상이다. 상술한 바와 같이, 제1 주기 신호 및 제2 주기 신호의 위상을 조정함으로써 임의의 펄스 폭의 펄스를 임의의 위치에 마련한 파형을 생성할 수 있다. 이 때문에, 임의의 위치에 생기는 임의의 펄스 폭의 반사파 등을 보상할 수 있다.
도 18은 아날로그 회로(500)의 구성의 일례를 나타내는 도면이다. 본 예의 아날로그 회로(500)는 복수의 저항(502, 512, 522, 532), 복수의 커패시터(514, 524, 534), 및 복수의 스위치(526, 528)를 포함한다. 각 저항(502, 512, 522, 532)은 병렬로 설치된다. 또한, 복수의 커패시터(514, 524, 534)는 전송로의 저항(502) 이외의 저항(512, 522, 532)과 일대일 대응해서 설치되며, 대응하는 저항(512, 522, 532)과 직렬로 접속된다. 또한, 스위치(526)는 2단째 이후의 저항 및 커패시터를 전송로의 저항(502)과 병렬로 접속할 지를 선택한다.
예를 들어, 스위치(526)를 오프 상태로 한 경우, 아날로그 회로(500)는 1차의 CR 하이 패스 FIR 필터를 통과시킨 신호를 원래의 신호에 중첩한 파형을 생성한다. 또한, 모든 스위치를 온 상태로 한 경우, 아날로그 회로(500)는 3차의 CR 하이 패스 FIR 필터를 통과시킨 신호를 원래의 신호에 중첩한 파형을 생성한다. 또한, 각 저항 및 각 커패시터의 상수는 설정되어야 할 시정수에 따라 조정 가능하여도 된다. 이러한 구성에 의해, 입력되는 신호의 소정의 고주파 성분을 강조한 파형을 생성할 수 있다. 단, 아날로그 회로(500)의 구성은 도 18에 나타낸 구성에 한정되지 않는다. 아날로그 회로(500)로서 공지의 고주파 성분 강조 회로를 이용 할 수 있다.
도 19는 시험 장치(200)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 시험 장치(200)는 도 9 내지 도 18과 관련하여 설명한 시험 장치(200)의 구성에 더하여 캘리브레이션부(180)를 더 포함한다. 다른 구성 요소는 도 9 내지 도 18에서 동일한 부호를 첨부해서 설명한 구성 요소와 동일 또는 유사의 기능 및 구성을 가져도 된다.
캘리브레이션부(180)는 피시험 디바이스(300)의 시험 전에 신호 생성 장치(100)의 캘리브레이션을 수행한다. 캘리브레이션부(180)는 기준 발생부(150), 기준 측정부(170), 및 제어부(160)를 포함한다.
기준 발생부(150)는 신호 생성 장치(100)로 하여금 소정 파형의 기준 신호를 출력하게 한다. 본 예에 있어서, 기준 발생부(150)는 패턴 발생부(110)로 하여금 소정의 패턴 데이터를 출력하게 한다.
기준 측정부(170)는 피시험 디바이스(300)의 입력단에 전송되는 기준 신호의 파형을 측정한다. 제어부(160)는 기준 측정부(170)가 측정한 기준 신호의 파형에 기초하여 제1 연산부(50) 및 제2 연산부(60)의 설정을 수행한다. 예를 들어, 제어부(160)는 각각의 부호 제어 회로(52) 및 부호 제어 회로(62)에서의 부호를 설정하고, 각각의 연산 회로(54) 및 연산 회로(64)에서의 가중치 계수를 설정한다. 또한, 제어부(160)는 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상을 설정하여도 된다.
도 20은 캘리브레이션부(180)의 동작의 일례를 나타내는 도면이다. 상술한 바와 같이, 기준 발생부(150)는 신호 생성 장치(100)로 하여금 소정의 기준 신호를 출력하게 한다. 기준 측정부(170)는 피시험 디바이스(300)의 입력단에 전송되는 신호의 파형을 측정한다.
제어부(160)는 기준 측정부(170)가 측정한 측정 파형을 도 20에 나타내는 바와 같이 이산화한다. 또한, 제어부(160)는 이산화된 측정 파형에 기초하여 전송 경로(140)에서의 기준 신호의 감쇠 등을 검출하고, 검출 결과에 기초하여 신호 생성 장치(100)를 캘리브레이션한다.
예를 들어, 제어부(160)는 당해 측정 파형을 복수의 펄스를 이용해서 근사시킨다. 그리고, 제어부(160)는 각각의 펄스의 위상 및 펄스 폭에 기초하여 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상을 제어하여도 된다. 또한, 제어부(160)는 각각의 구형파의 레벨에 기초하여 각각의 연산 회로(54) 및 연산 회로(64)에서의 가중치 계수를 제어하여도 된다. 또한, 제어부(160)는 기준 신호의 파형과 이산화된 측정 파형을 비교하고, 측정 파형의 각각의 구형파의 성분을 미리 기준 신호에 중첩할 지 또는 미리 기준 신호로부터 뺄 지를 판정하여도 된다. 제어부(160)는 당해 판정 결과에 기초하여 각각의 부호 제어 회로(52) 및 부호 제어 회로(62)에서의 부호를 제어하여도 된다.
또한, 도 9 내지 도 20에서는 전송 경로(140)에서의 감쇠, 반사 등을 미리 보상하기 위해 출력 신호의 파형을 보정하고 있지만, 신호 생성 장치(100)의 기능은 상술한 감쇠 등의 보상에 한정되지 않는다. 예를 들어, 신호 생성 장치(100)는 출력 신호의 파형을 미리 열화시키고 피시험 디바이스(300)에 입력하여도 된다. 이에 따라, 어느 정도 신호 파형이 열화한 경우에 피시험 디바이스(300)가 정상적으로 동작하지 않게 될 지를 시험할 수 있다.
도 21은 본 발명의 다른 실시 형태에 관한 회로 디바이스(400)의 구성의 일례를 나타내는 도면이다. 회로 디바이스(400)는 예를 들어 반도체 회로를 포함하는 디바이스이다. 회로 디바이스(400)는 기판(410), 패턴 발생부(110), 신호 생성 장치(100), 및 제어부(160)를 포함한다. 기판(410)은 예를 들어 반도체 기판이다. 패턴 발생부(110), 신호 생성 장치(100), 및 제어부(160)는 기판(410)에 형성되는 회로이어도 된다.
패턴 발생부(110), 신호 생성 장치(100), 및 제어부(160)는 도 9 내지 도 20에서 동일한 부호를 첨부해서 설명한 구성 요소와 동일 또는 유사의 기능 및 구성을 갖는다. 본 예에 있어서, 제어부(160)는 신호 생성 장치(100)에 설정해야 할 부호, 가중치 계수, 주기 신호의 위상에 관한 정보가 미리 주어져도 된다. 또한, 제어부(160)는 외부로부터 주어지는 설정 데이터에 기초하여 신호 생성 장치(100)를 설정하여도 된다. 이러한 구성에 의해, 회로 디바이스(400)는 임의의 파형의 신호를 출력할 수 있다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 더할 수 있다는 것이 당업자에게 명확하다.

Claims (12)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스의 단자에 전기적으로 접속되어 상기 피시험 디바이스로부터의 응답 신호의 논리값을 검출하는 컴퍼레이터;
    상기 응답 신호가 상기 피시험 디바이스의 단자로부터 상기 컴퍼레이터에 도달할 때까지 발생된 상기 응답 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성부;
    생성된 상기 보정 신호를 상기 컴퍼레이터에 공급하는 드라이버;
    상기 피시험 디바이스를 시험하는 시험 패턴에 대응하는 기대치 패턴을 발생하는 기대치 패턴 발생기; 및
    상기 컴퍼레이터가 검출한 상기 응답 신호의 논리값이 상기 기대치 패턴의 기대치와 일치하는지 아닌지를 판정하는 판정부;
    를 더 포함하며,
    상기 기대치 패턴 발생기는 상기 기대치 패턴을 상기 보정 신호 생성부에 제공하고,
    상기 보정 신호 생성부는 상기 기대치 패턴에 기초하여 상기 보정 신호를 생성하는,
    시험 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 보정 신호 생성부는 상기 시험 패턴을 1비트 분만큼 지연시켜 반전한 상기 보정 패턴에 기초하여 상기 보정 신호를 생성하고,
    상기 제 2 드라이버는 진폭이 상기 시험 신호보다 작은 상기 보정 신호를 출력하는,
    시험 장치.
  4. 제1항에 있어서,
    상기 보정 신호 생성부는 상기 시험 신호를 미분한 상기 보정 신호를 생성하는,
    시험 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 보정 신호 생성부는 상기 피시험 디바이스가 출력하는 상기 응답 신호의 논리값이 상기 기대치 패턴의 기대치와 다른 경우에, 상기 컴퍼레이터가 상기 기대치 패턴의 기대치와 일치하는 논리값을 가지는 상기 응답 신호를 수취하였다고 오검출하지 않는 범위로 진폭이 제한된 상기 보정 신호를 생성하는,
    시험 장치.
  10. 제1항에 있어서,
    상기 보정 신호 생성부, 상기 드라이버, 및 상기 컴퍼레이터를 포함하는 테스트 헤드; 및
    상기 드라이버 및 상기 컴퍼레이터와 상기 피시험 디바이스의 단자와의 사이를 신호선에 의해 접속하는 디바이스 인터페이스부;
    를 포함하는 시험 장치.
  11. 제10항에 있어서,
    상기 신호선에서의 상기 드라이버 및 상기 컴퍼레이터 측의 단부에 설치된 케이블 측 직렬 저항;
    상기 케이블 측 직렬 저항에서의 상기 드라이버 및 상기 컴퍼레이터 측의 단부와 상기 드라이버와의 사이에 설치된 드라이버 측 직렬 저항;
    상기 케이블 측 직렬 저항에서의 상기 드라이버 및 상기 컴퍼레이터 측의 단부와 상기 컴퍼레이터와의 사이에 설치된 컴퍼레이터 측 직렬 저항;
    을 포함하는 시험 장치.
  12. 피시험 디바이스를 시험하는 시험 방법에 있어서,
    상기 피시험 디바이스의 단자에 전기적으로 접속되는 컴퍼레이터로 상기 피시험 디바이스로부터의 응답 신호의 논리값을 검출하는 논리값 검출 단계;
    상기 응답 신호가 상기 피시험 디바이스의 단자로부터 상기 컴퍼레이터에 도달할 때까지 발생된 상기 응답 신호의 감쇠를 보정하는 보정 신호를 생성하는 보정 신호 생성 단계;
    생성된 상기 보정 신호를 상기 컴퍼레이터에 공급하는 보정 신호 공급 단계;
    상기 피시험 디바이스를 시험하는 시험 패턴에 대응하는 기대치 패턴을 발생하는 기대치 패턴 발생 단계; 및
    상기 컴퍼레이터가 검출한 상기 응답 신호의 논리값이 상기 기대치 패턴의 기대치와 일치하는지 아닌지를 판정하는 판정 단계;
    를 더 포함하며,
    상기 기대치 패턴 발생 단계는 상기 기대치 패턴을 상기 보정 신호 생선 단계로 제공하고,
    상기 보정 신호 생성 단계는 상기 기대치 패턴에 기초하여 상기 보정 신호를 생성하는,
    시험 방법.
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