KR101076417B1 - 역치 전압 제어 장치, 시험 장치 및 회로 디바이스 - Google Patents

역치 전압 제어 장치, 시험 장치 및 회로 디바이스 Download PDF

Info

Publication number
KR101076417B1
KR101076417B1 KR1020097005315A KR20097005315A KR101076417B1 KR 101076417 B1 KR101076417 B1 KR 101076417B1 KR 1020097005315 A KR1020097005315 A KR 1020097005315A KR 20097005315 A KR20097005315 A KR 20097005315A KR 101076417 B1 KR101076417 B1 KR 101076417B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
pattern
output
flip
signal
Prior art date
Application number
KR1020097005315A
Other languages
English (en)
Other versions
KR20090053908A (ko
Inventor
다이스케 와타나베
토시유키 오카야스
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20090053908A publication Critical patent/KR20090053908A/ko
Application granted granted Critical
Publication of KR101076417B1 publication Critical patent/KR101076417B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits
    • G01R31/3163—Functional testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

레벨 비교기에 대하여 역치 전압을 제어하는 역치 전압 제어 장치에 있어서, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기, 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 논리 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부, 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 정해진 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터, 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 역치 전압을 생성하는 역치 전압 생성부를 포함하는 역치 전압 제어 장치를 제공한다.
Figure R1020097005315
시험 장치, 회로 디바이스, 역치 전압 제어, 타이밍 발생기, 시프트 레지스터, 주기 신호

Description

역치 전압 제어 장치, 시험 장치 및 회로 디바이스{Threshold voltage control apparatus, testing apparatus and circuit device}
본 발명은 역치 전압 제어 장치, 시험 장치, 및 회로 디바이스에 관한 것이다. 특히, 본 발명은 컴퍼레이터에 공급하는 역치 전압을 임의의 타이밍에서 보정할 수 있는 역치 전압 제어 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 미국 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 기재의 일부로 한다.
출원 번호 11/509,320 출원일 2006년 8월 24일
종래, 반도체 회로 등의 피시험 디바이스를 시험할 경우, 피시험 디바이스에 소정의 신호를 입력하고, 피시험 디바이스의 출력 신호를 측정함으로써 피시험 디바이스의 양부를 판정하는 방법이 공지되어 있다. 예를 들면, 피시험 디바이스에 소정의 논리 패턴의 신호를 입력하고, 피시험 디바이스의 출력 신호의 논리 패턴이 기대치 패턴과 일치하는 지의 여부를 판정함으로써 피시험 디바이스의 동작이 정상인 지의 여부를 시험할 수 있다.
이러한 시험을 수행할 경우, 피시험 디바이스의 출력 신호를 시험 장치에 입력하고 있다. 그러나, 피시험 디바이스로부터 시험 장치까지 당해 신호를 전송하 는 경로에서 당해 신호가 감쇠한 경우, 시험 장치에 입력되어야 할 논리 패턴과 실제로 피시험 디바이스로부터 출력되는 논리 패턴이 다른 경우가 있다.
이러한 문제를 해소하기 위하여, 종래의 시험 장치는 전송 경로에서의 신호 감쇠에 따라 시험 장치의 입력부에 피시험 디바이스의 출력 신호 파형을 보정하는 기능을 갖는다. 예를 들면, 시험 장치의 입력부의 최전단에 고대역 주파수 성분을 강조하는 필터 회로를 구비하여 전송 경로에서의 신호 감쇠를 보정하고 있다. 관련되는 선행 기술 문헌은 현재 인식하지 않고 있으므로 그 기재를 생략한다.
그러나, 종래의 시험 장치는 피시험 디바이스의 출력 신호의 에지의 타이밍을 기준으로 한 고대역 강조는 할 수 있지만, 피시험 디바이스의 출력 파형을 임의의 타이밍에서 보정할 수 없었다. 예를 들면, 에지로부터 시간적으로 떨어진 위상에 발생하는 반사파 등을 미리 보상할 수 없었다. 또한, 피시험 디바이스의 출력부의 사양이나 시험 장치의 전송 경로의 사양에 따라서는 고대역 주파수 성분을 강조하는 필터 회로의 상수를 변경하지 않으면 안되었다.
이 때문에, 피시험 디바이스를 높은 정밀도로 시험할 수 없는 경우가 있었다. 또한, 신호 감쇠에 따라 시험 장치측의 컴퍼레이터에 공급하는 역치 전압을 제어하는 것도 생각되지만, 이러한 경우에도 에지로부터 시간적으로 떨어진 위상에 발생하는 반사파 등에 따른 역치 전압의 제어를 수행할 수 없었다.
따라서, 본 발명의 하나의 측면에서는 상기 과제를 해결할 수 있는 역치 전압 제어 장치, 시험 장치, 및 회로 디바이스를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
즉, 본 발명의 제1 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기에 대하여 역치 전압을 제어하는 역치 전압 제어 장치에 있어서, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 논리 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 정해진 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 역치 전압을 생성하는 역치 전압 생성부를 포함하는 역치 전압 제어 장치를 제공한다.
본 발명의 제2 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 논리 패턴과 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 역치 전압을 제어하는 역치 전압 제어 장치에 있어서, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 기대치 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 선택된 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부를 포함하는 역치 전압 제어 장치를 제공한다.
본 발명의 제3 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 논리 패턴과 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 역치 전압을 제어하는 역치 전압 제어 장치에 있어서, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 기대치 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 포스트커서부; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 논리 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 프리커서부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 정해진 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 역치 전압을 생성하는 역치 전압 생성부를 포함하는 역치 전압 제어 장치를 제공한다.
본 발명의 제4 형태에 따르면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스를 시험하는 시험 패턴 및 시험 패턴에 따라 피시험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부; 시험 패턴에 기초하여 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치; 피시험 디바이스의 출력 신호의 레벨과 역치 전압을 비교함으로써 출력 신호의 논리 패턴을 검출하는 레벨 비교기; 논리 패턴과 기대치 패턴을 비교하는 논리 비교기; 및 레벨 비교기에 입력하는 역치 전압을 제어하는 역치 전압 제어 장치를 포함하며, 역치 전압 제어 장치가 상술한 제1형태 내지 제3형태의 어느 하나의 형태를 갖는 시험 장치를 제공한다.
본 발명의 제5 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기에 대하여 역치 전압을 입력하는 회로 디바이스에 있어서, 기판; 및 기판에 설치된 역치 전압 제어 장치를 포함하며, 역치 전압 제어 장치는, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 논리 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 정해진 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부를 포함하는 회로 디바이스를 제공한다.
본 발명의 제6 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 논리 패턴과 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 역치 전압을 입력하는 회로 디바이스에 있어서, 기판; 및 기판에 설치된 역치 전압 제어 장치를 포함하며, 역치 전압 제어 장치는, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 기대치 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 선택된 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값 및 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 역치 전압을 생성하는 역치 전압 생성부를 포함하는 회로 디바이스를 제공한다.
본 발명의 제7 형태에 따르면, 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 논리 패턴과 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 역치 전압을 입력하는 회로 디바이스에 있어서, 기판; 및 기판에 설치된 역치 전압 제어 장치를 포함하며, 역치 전압 제어 장치는, 각각 실질적으로 동일한 주기로 각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 기대치 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 포스트커서부; 종속 접속된 복수의 플립플롭을 포함하며 제1 타이밍 발생기가 출력하는 제1의 주기 신호에 따라 논리 패턴의 각 데이타를 복수의 플립플롭 간에 순차적으로 전파시키는 프리커서부; 제1 타이밍 발생기 이외의 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며 미리 정해진 하나의 플립플롭이 출력하는 데이타를 대응하는 타이밍 발생기가 출력하는 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및 복수의 플립플롭이 출력하는 데이타값과 복수의 레지스터가 출력하는 데이타값에 기초하여 레벨 비교기에 공급하는 역치 전압을 생성하는 역치 전압 생성부를 포함하는 회로 디바이스를 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(200)의 구성의 일례를 나타내는 도면이다.
도 2는 시험 장치(200) 의 상세한 구성의 일례를 나타내는 도면이다.
도 3은 역치 전압 제어 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다.
도 4는 복수의 주기 신호의 에지 타이밍의 다른 예를 나타내는 도면이다.
도 5는 도 3에 나타낸 UI 단위의 파형을 강조할 경우의 역치 전압 제어 장치(100)의 구성 예를 설명한다.
도 6은 아날로그 회로(500)가 출력하는 아날로그 파형의 일례를 나타내는 도면이다.
도 7은 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다.
도 8은 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다.
도 9는 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다.
도 10은 도 9에서 설명한 역치 전압 제어 장치(100)의 동작 예를 나타내는 도면이다.
도 11은 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다.
도 12는 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다.
도 13은 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다.
도 14는 시험 장치(200)의 구성의 다른 예를 나타내는 도면이다.
도 15는 캘리브레이션부(180)의 동작의 일례를 나타내는 도면이다.
<부호의 설명>
10 : 타이밍 발생부, 12 : 타이밍 발생기, 20 : 시프트 레지스터부, 22 : 플립플롭, 30 : 탭 제어부, 40 : 레지스터부, 42 : 레지스터, 50 : 제1 연산부, 52, 62 : 부호 제어 회로, 54, 64 : 연산 회로, 60 : 제2 연산부, 70 : 출력부, 80 : 셋/리셋 래치부, 82 : 셋/리셋 래치, 100 : 역치 전압 제어 장치, 110 : 패턴 발생부, 120 : 논리 비교기, 130 : 신호 생성 장치, 140 : 전송 경로, 150 : 레벨 비교기, 160 : 타이밍 비교기, 170 : 기준 측정부, 172 : 기준 발생부, 174 : 제어부, 180 : 캘리브레이션부, 200 : 시험 장치, 300 : 피시험 디바이스, 500 : 아날로그 회로
이하, 발명의 실시 형태를 통해서 본 발명의 하나의 측면을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(200)의 구성의 일례를 나타내는 도면이다. 시험 장치(200)는 반도체 회로 등의 피시험 디바이스(300)를 시험한다. 예를 들면, 시험 장치(200)는 피시험 디바이스(300)에 소정 논리 패턴의 신호를 입력하고, 피시험 디바이스(300)가 출력하는 신호의 논리 패턴과 기대치 패턴을 비교함으로써 피시험 디바이스(300)의 양부를 판정한다. 본 예에서의 시험 장치(200)는 패턴 발생부(110), 신호 생성 장치(130), 전송 경로(140), 레벨 비교기(150), 역치 전압 제어 장치(100), 및 논리 비교기(120)를 포함한다.
패턴 발생부(110)는 피시험 디바이스(300)를 시험하는 시험 패턴을 생성한다. 예를 들면, 패턴 발생부(110)는 피시험 디바이스(300)에 입력할 시험 신호가 가져야 할 논리 패턴(패턴 데이타)을 포함하는 시험 패턴을 생성한다.
신호 생성 장치(130)는 패턴 발생부(110)가 생성한 시험 패턴에 기초하여 피시험 디바이스(300)에 입력할 시험 신호를 생성한다. 예를 들면, 신호 생성 장치(130)는 시험 패턴에 포함되는 패턴 데이타에 따른 레벨을 나타내는 시험 신호를 생성한다.
전송 경로(140)는 피시험 디바이스(300)가 시험 신호에 따라 출력하는 신호를 레벨 비교기(150)에 전송한다. 전송 경로(140)는 예를 들면 케이블 등의 배선이어도 된다. 전송 경로(140)는 전송하는 신호에 대하여 케이블 등의 특성에 따른 감쇠가 생기는 케이블이어도 되며, 반사파가 생기는 케이블이어도 된다.
레벨 비교기(150)는 전송 경로(140)로부터 입력되는 입력 신호의 레벨과 주어지는 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출한다. 예를 들면, 레벨 비교기(150)는 입력 신호의 레벨이 당해 역치 전압보다 클 것인 지의 여부를 나타내는 2치의 논리 패턴을 출력하여도 된다.
역치 전압 제어 장치(100)는 레벨 비교기(150)에 공급하는 역치 전압을 제어한다. 역치 전압 제어 장치(100)의 상세한 구성에 대해서는 후술한다. 논리 비교기(120)는 레벨 비교기(150)가 출력하는 논리 패턴과 주어지는 기대치 패턴을 비교함으로써 피시험 디바이스(300)의 양부를 판정한다. 패턴 발생부(110)는 피시험 디바이스(300)가 시험 신호에 따라 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하여도 된다.
도 2는 시험 장치(200)의 상세한 구성의 일례를 나타내는 도면이다. 본 예에서의 시험 장치(200)는 타이밍 비교기(160) 및 증폭기(154)를 더 포함한다. 또 한, 도 2에서는 도 1에서 설명한 신호 생성 장치(130)를 생략한다.
레벨 비교기(150)는 컴퍼레이터(152)를 포함한다. 컴퍼레이터(152)는 전송 경로(140)로부터의 입력 신호의 레벨과 주어지는 역치 전압을 비교하고 그 비교 결과를 출력한다. 컴퍼레이터(152)는 증폭기(154)로부터 역치 전압을 수취한다.
타이밍 비교기(160)는 레벨 비교기(150)가 출력하는 비교 결과를 주어지는 주기 신호에 따라 취득하고 출력한다. 타이밍 비교기(160)는 플립플롭이어도 된다.
논리 비교기(120)는 타이밍 비교기(160)가 출력하는 논리 패턴과 주어지는 기대치 패턴을 비교한다. 논리 비교기(120)는 배타적 논리합 회로이어도 된다. 역치 전압 제어 장치(100)는 타이밍 발생부(10), 시프트 레지스터부(20), 레지스터부(40), 및 역치 전압 생성부를 포함한다. 본 예에 있어서, 역치 전압 생성부는 제1 연산부(50), 제2 연산부(60), 및 출력부(70)를 포함한다.
타이밍 발생부(10)는 주어지는 기준 클럭에 기초하여 기준 클럭에 대한 위상이 각각 다른 복수의 주기 신호를 생성하는 복수의 타이밍 발생기(12-1∼12-n, 이하 12라고 총칭한다)를 포함한다. 즉, 복수의 타이밍 발생기(12)는 주기 신호를 각각 생성하며, 복수의 타이밍 발생기(12)에서 생성된 주기 신호들(즉, 복수의 주기 신호)은 서로 실질적으로 동일한 주기를 가지며 위상이 서로 다르다. 각각의 타이밍 발생기(12)는 PLL 회로이어도 된다.
또한, 기준이 되는 하나의 타이밍 발생기(12)가 PLL 회로이며, 다른 타이밍 발생기(12)는 지연 회로이어도 된다. 이 경우, 기준이 되는 타이밍 발생기(12)가 제1 주기 신호를 생성하고, 다른 타이밍 발생기(12)는 당해 제1 주기 신호를 각각 분기하여 수취하고 당해 제1 주기 신호를 각각 다른 지연량으로 지연시킨다. 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 주기는 입력 신호의 데이타 전송 속도와 실질적으로 동일하여도 된다. 본 예에 있어서, 타이밍 비교기(160)는 제1 타이밍 발생기(12-1)가 출력하는 주기 신호에 따라 동작한다.
시프트 레지스터부(20)는 종속 접속된 복수의 플립플롭(22-1∼22-m, 이하 22라고 총칭한다)을 포함하며, 패턴 발생부(110)가 출력하는 기대치 패턴의 각 데이타를 순차적으로 전파한다. 각각의 플립플롭(22)은 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호를 동작 클럭으로서 수취하고, 당해 제1 주기 신호에 따라 당해 기대치 패턴의 각 데이타를 후단의 플립플롭(22)에 순차적으로 전파한다. 또한, 시프트 레지스터부(20)는 어느 하나의 플립플롭(22)이 출력하는 데이타를 기대치 패턴으로서 논리 비교기(120)에 입력한다.
제2 연산부(60)는 복수의 플립플롭(22)에 일대일 대응해서 설치된 복수의 부호 제어 회로(62-1∼62-m, 이하 62라고 총칭한다) 및 복수의 연산 회로(64-1∼64-m, 이하 64라고 총칭한다)를 포함한다. 각각의 부호 제어 회로(62)는 대응하는 플립플롭(22)이 출력하는 데이타값의 부호를 결정한다. 즉, 각각의 부호 제어 회로(62)는 대응하는 플립플롭(22)이 출력하는 데이타값을 정 또는 부의 어느 하나의 부호를 선택해서 출력한다. 부호 제어 회로(62)가 선택하는 부호는 사용자에 의해 미리 설정되어도 된다. 또한, 역치 전압 제어 장치(100)의 동작 중에 부호 제어 회로(62)가 선택하는 부호는 고정되어도 되며, 또한 역치 전압 제어 장치(100)의 동작 중에 선택하는 부호는 변경 가능하여도 된다.
각각의 연산 회로(64)는 대응하는 플립플롭(22)이 출력하는 데이타값을 대응하는 부호 제어 회로(62)를 통해서 수취한다. 각각의 연산 회로(64)는 수취한 데이타값에 각각 미리 설정되는 계수를 곱한 승산 결과에 따른 레벨의 신호를 출력한다. 각각의 연산 회로(64)는 당해 계수에 따른 증폭율을 갖는 증폭 회로이어도 된다. 또한, 역치 전압 제어 장치(100)의 동작 중에 연산 회로(64)의 당해 계수는 고정되어도 되며, 역치 전압 제어 장치(100)의 동작 중에 당해 계수는 변경 가능하여도 된다.
출력부(70)는 각각의 연산 회로(64)가 출력하는 신호의 파형을 더한 역치 전압을 출력한다. 또한, 증폭기(154)는 출력부(70)가 출력하는 역치 전압을 소정의 증폭율로 증폭하여 컴퍼레이터(152)에 공급하여도 된다. 이러한 구성에 의하여, 입력 신호에 대하여 입력 신호가 가져야 할 논리 패턴에 기초하여 제1 주기 신호의 에지를 기준으로 한 역치 전압의 제어를 수행할 수 있다. 즉, 입력 신호의 데이타 천이 타이밍에 동기한 타이밍을 기준으로 한 역치 전압의 제어를 수행할 수 있다.
레지스터부(40)는 제1 타이밍 발생기(12-1) 이외의 타이밍 발생기(12-1∼12-n)에 대응해서 설치된 복수의 레지스터(42-2∼42-n, 이하 42라고 총칭한다)를 포함한다. 각각의 레지스터(42)는 종속 접속되어 설치된다. 즉, 각각의 레지스터(42)의 출력 데이타가 다음 단의 레지스터(42)에 입력된다. 각각의 레지스터(42)는 입력되는 데이타를 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 취득해서 출력한다. 본 예에 있어서, 처음 단의 레지스터(42-2)에는 미리 선택된 하나의 플립플롭이 출력하는 데이타가 입력되고, 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 순차적으로 전파한다. 역치 전압 제어 장치(100)는 어느 하나의 플립플롭(22)을 선택하는 선택부를 포함하여도 된다. 또한, 미리 선택된 플립플롭(22)이 고정 배선으로 처음 단의 레지스터(42-2)와 접속되어도 된다. 처음 단의 레지스터(42-2)는 논리 비교기(120)에 입력되는 기대치 패턴을 분기해서 수취해도 된다. 즉, 논리 비교기(120)에 입력되는 데이타와 처음 단의 레지스터(42-2)에 입력되는 데이타는 동일한 플립플롭(22)이 출력하여도 된다.
제1 연산부(50)는 복수의 레지스터(42)에 일대일 대응해서 설치된 복수의 부호 제어 회로(52-1∼52-m, 이하 52라고 총칭한다) 및 복수의 연산 회로(54-1∼54-m, 이하 54라고 총칭한다)를 포함한다. 각각의 부호 제어 회로(52)는 대응하는 레지스터(42)가 출력하는 데이타값의 부호를 결정한다. 즉, 각각의 부호 제어 회로(52)는 대응하는 레지스터(42)가 출력하는 데이타값을 정 또는 부의 어느 하나의 부호를 선택해서 출력한다. 부호 제어 회로(52)가 선택하는 부호는 사용자에 의해 미리 설정되어도 된다. 또한, 역치 전압 제어 장치(100)의 동작 중에 부호 제어 회로(52)가 선택하는 부호는 고정되어도 되며, 또한 역치 전압 제어 장치의 동작 중에 선택하는 부호는 변경 가능하여도 된다.
각각의 연산 회로(54)는 대응하는 레지스터(42)가 출력하는 데이타값을 대응하는 부호 제어 회로(52)를 통해서 수취한다. 각각의 연산 회로(54)는 수취한 데이타값에 각각 미리 설정되는 계수를 곱한 승산 결과에 따른 레벨의 신호를 출력한다. 각각의 연산 회로(54)는 당해 계수에 따른 증폭율을 갖는 증폭 회로이어도 된다. 또한, 역치 전압 제어 장치(100)의 동작 중에 연산 회로(54)의 당해 계수는 고정되어도 되며, 또한 역치 전압 제어 장치(100)의 동작 중에 당해 계수는 변경 가능하여도 된다.
출력부(70)는 각각의 연산 회로(54)가 출력하는 신호의 파형을 더해서 출력한다. 즉, 출력부(70)는 복수의 연산 회로(54) 및 복수의 연산 회로(64)가 출력하는 신호의 파형을 더한 역치 전압을 출력한다. 이러한 구성에 의하여, 입력 신호에 대하여 제1 주기 신호와는 다른 타이밍을 기준으로 하여 역치 전압의 제어를 수행할 수 있다.
제1 주기 신호에 대한 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상은 사용자에 의해 임의로 설정되어도 된다. 이에 따라, 입력 신호의 파형에 대하여 임의의 타이밍을 기준으로 한 보정을 수행할 수 있다. 예를 들면, 입력 신호의 신호 에지(제1 주기 신호의 에지 타이밍)에 대하여 시간적으로 떨어진 위상(다른 주기 신호의 에지 타이밍)에서 당해 신호 에지에 따른 파형을 생성할 수 있다. 이 때문에, 예를 들면 전송 경로(140)에서 반사파가 생기는 경우일지라도, 당해 반사파를 상쇄하는 역치 전압을 생성할 수 있다. 이에 따라, 피시험 디바이스(300)의 출력단에서의 신호와 등가인 신호에 기초하여 피시험 디바이스(300)를 높은 정밀도로 시험할 수 있다.
도 3은 역치 전압 제어 장치(100)의 동작의 일례를 나타내는 타이밍 차트이다. 도 3에서는 제1 연산부(50)에 의한 역치 전압의 제어를 주로 설명한다. 본 예에서는 5개의 타이밍 발생기를 포함할 경우에 대해서 설명한다. 또한, 본 예에서는 플립플롭(22-3)이 출력하는 데이타가 처음 단의 레지스터(42-2)에 입력된다.
플립플롭(22-3)은 패턴 발생부(110)가 출력하는 데이타값을 제1 주기 신호에 따라 순차적으로 전파한다. 도 3에 나타내는 바와 같이, 플립플롭(22-3)이 데이타값 1을 출력할 경우, 레지스터(42-2)는 대응하는 타이밍 발생기(12-2)가 출력하는 제2 주기 신호에 따라 데이타값 1을 취득하고 출력한다. 후단의 레지스터(42)도 마찬가지로, 전단의 레지스터(42)가 출력하는 데이타를 대응하는 타이밍 발생기(12)가 출력하는 주기 신호에 따라 취득하고 출력한다.
각각의 연산 회로(54)는 도 3에 나타내는 바와 같이 대응하는 레지스터(42)가 출력하는 데이타값에 따른 신호를 출력한다. 상술한 바와 같이, 연산 회로(54)는 대응하는 레지스터(42)가 출력하는 데이타값에 미리 설정된 계수를 곱한 레벨의 신호를 출력한다. 또한, 각각의 부호 제어 회로(52)는 대응하는 연산 회로(54)가 출력하는 신호의 부호를 결정한다.
출력부(70)는 각각의 연산 회로(54)가 출력하는 신호의 파형을 더하고 역치 전압의 파형을 제어한다. 이 때, 제2 연산부(60)가 생성하는 UI 단위의 파형이 그 위에 더해진다. UI 단위의 파형의 생성은 종래 기술을 이용할 수 있으므로 그 설명을 생략한다.
도 3에서는 제1 연산부(50) 및 제2 연산부(60)에 의해 보정된 영역을 사선으로 나타낸다. 도 3에 나타내는 바와 같이, 위상이 다른 복수의 주기 신호에 기초하여 역치 전압의 파형을 제어할 수 있으므로, 자유도가 높은 제어를 수행할 수 있다. 도 3에서는 일례로서 전송 경로에서 감쇠한 피시험 디바이스의 출력 신호를 시험 장치에서 정확하게 논리 판정하기 위한 역치 전압 제어 장치(100)의 설정이지 만, 역치 전압 제어 장치(100)의 설정을 변경함으로써 실제의 전송 경로보다도 긴 전송 경로를 시뮬레이션한 역치 전압 제어를 수행할 수도 있다.
상술한 바와 같이, 본 예에서의 역치 전압 제어 장치(100)에 의하면, 입력 신호가 가져야 할 논리 패턴에 기초하여 입력 신호의 1 UI 단위를 기준으로 한 역치 전압 제어를 수행할 수 있으며, 더욱이 입력 신호에 대하여 임의의 타이밍을 기준으로 한 역치 전압 제어를 수행할 수 있다. 이에 따라, 역치 전압을 높은 정밀도로 보정할 수 있어서, 피시험 디바이스(300)를 높은 정밀도로 시험할 수 있다.
도 4는 복수의 주기 신호의 에지 타이밍의 다른 예를 나타내는 도면이다. 타이밍 발생부(10)는 도 4(a)에 나타내는 바와 같이 제1 타이밍 발생기(12-1) 이외의 복수의 타이밍 발생기(12)가 출력하는 주기 신호의 에지 타이밍의 분포가 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호의 에지 타이밍에 가까울수록 조밀하도록 각각의 주기 신호를 출력하여도 된다. 이 경우, 입력 신호의 신호 에지의 근방에서 보다 세밀하게 역치 전압을 제어할 수 있다. 즉, 입력 신호의 신호 에지의 근방에서 보다 높은 정밀도로 레벨 비교를 수행할 수 있다.
또한, 타이밍 발생부(10)는 도 4(b)에 나타내는 바와 같이 제1 타이밍 발생기(12-1) 이외의 어느 하나의 타이밍 발생기(12)가 출력하는 주기 신호(T4)와 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호(T1)의 위상차를 1 UI(제1 주기 신호의 주기)보다 크게 해도 된다. 이 경우, 예를 들면 입력 신호의 펄스에 대하여 1 UI 이상 시간적으로 떨어진 위상에 생기는 반사파를 상쇄하는 역치 전압을 생성할 수 있다.
도 5는 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예에서의 역치 전압 제어 장치(100)는 도 3에 나타낸 바와 같은 구형파를 합성한 이산적인 역치 전압의 파형에 대하여 소정의 주파수 성분을 강조함으로써 연속적인 파형을 생성한다. 예를 들면, 도 3에 나타낸 UI 단위의 파형을 강조하여도 되며, UI보다 작은 시간 단위로 구형파를 합성한 역치 전압의 파형을 강조하여도 된다. 후자의 경우, 예를 들면 도 2에 나타낸 역치 전압 제어 장치(100)의 구성에 대하여 증폭기(154)의 후단에 증폭기(154)의 출력 파형의 소정의 주파수 성분을 강조하는 아날로그 회로(500)를 더 설치하여도 된다.
아날로그 회로(500)는 예를 들면 소정의 고주파 성분을 강조하는 아날로그 피킹 회로이어도 된다. 아날로그 회로(500)는 예를 들면 입력 파형의 미분 파형 등을 당해 입력 파형에 중첩함으로써 고주파 성분을 강조하는 회로이어도 된다. 또한, 입력 파형을 평활화하는 회로이어도 된다. 또한, 아날로그 회로(500)를 전송 경로(140)와 컴퍼레이터(152)의 사이에 설치해도 된다. 이 경우, 아날로그 회로(500)는 전송 경로(140)로부터 입력되는 파형의 소정의 고주파 성분을 강조한다. 이러한 구성에 의하여, 도 3에 나타낸 이산적인 출력 신호의 파형을 소정의 주파수 성분을 강조한 연속한 파형으로 할 수 있다.
도 5에서는 도 3에 나타낸 UI 단위의 파형을 강조할 경우의 역치 전압 제어 장치(100)의 구성 예를 설명한다. 본 예의 역치 전압 제어 장치(100)는 도 2와 관련하여 설명한 역치 전압 제어 장치(100)의 구성에 대하여 레지스터부(40) 및 제1 연산부(50)를 포함하지 않으며 아날로그 회로(500)를 더 포함한다는 점에서 상이하다. 또한, 본 예의 타이밍 발생부(10)는 하나의 타이밍 발생기(12-1)를 포함하는 점에서 상이하다. 그 밖의 구성은 도 1에서 동일한 부호를 갖는 구성 요소와 동일하여도 된다.
시프트 레지스터부(20)는 타이밍 발생기(12-1)가 생성한 주기 신호에 따라 기대치 패턴의 각 데이타를 복수의 플립플롭(22)에 순차적으로 전파한다. 예를 들면, 타이밍 발생기(12-1)는 피시험 디바이스(300)가 출력하는 출력 신호의 주기(단위 간격)와 실질적으로 동일한 주기의 주기 신호를 생성하여도 된다. 단위 간격이란 출력 신호의 1 비트의 지속 시간이어도 된다.
본 예에서의 역치 전압 생성부는 제2 연산부(60), 출력부(70), 및 증폭기(154)를 포함한다. 당해 역치 전압 생성부는 시프트 레지스터부(20)에서의 복수의 플립플롭(22)이 출력하는 데이타값에 기초하여 타이밍 발생기(12-1)가 생성하는 주기 신호의 주기에 따라 값이 변화하는 역치 전압을 생성한다. 본 예에서는 레지스터부(40) 및 제1 연산부(50)를 포함하지 않으므로, 증폭기(154)가 출력하는 역치 전압의 파형은 예를 들면 도 3에 나타낸 UI 단위의 파형에 상당한다.
아날로그 회로(500)는 역치 전압 생성부의 증폭기(154)가 생성한 역치 전압의 파형의 소정의 주파수 성분을 강조하여 컴퍼레이터(152)에 공급한다. 예를 들면, 아날로그 회로(500)는 당해 출력 신호의 에지 부분을 강조하기 위해 미리 정해진 고주파 성분을 강조하는 아날로그 필터 회로이어도 된다. 예를 들면, 아날로그 회로(500)는 RC 하이 패스 필터를 전송 선로와 병렬로 설치하고 RC 하이 패스 필터 및 전송 선로의 신호를 합성함으로써 미리 정해진 고주파 성분을 강조한 파형을 생성하여도 된다. 아날로그 회로(500)의 시정수는 전송 경로(140)의 시정수를 미리 측정하고 당해 시정수에 따라 정해도 된다.
도 6은 아날로그 회로(500)가 출력하는 아날로그 파형의 일례를 나타내는 도면이다. 상술한 바와 같이, 아날로그 회로(500)에는 UI 단위의 이산적인 파형이 주어지고, 당해 파형의 고주파 성분을 강조한 아날로그 파형이 생성된다. 본 예에서의 역치 전압 제어 장치(100)는 도 5에 나타내는 바와 같이 간이한 구성으로 도 6에 나타내는 바와 같이 1 UI보다 작은 단위로 값이 변동하는 역치 전압을 생성할 수 있다.
도 7은 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예의 역치 전압 제어 장치(100)는 도 5와 관련하여 설명한 역치 전압 제어 장치(100)의 구성에 대하여 아날로그 회로(500)를 포함하지 않는 점에서 상이하다. 다른 구성 요소는 도 5에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 가져도 된다. 또한, 본 예와 같이 역치 전압 제어 장치(100)가 아날로그 회로(500)를 포함하지 않는 경우, 레벨 비교부(150)가 아날로그 회로(500)를 포함하여도 된다.
본 예의 아날로그 회로(500)는 도 5와 관련하여 설명한 아날로그 회로(500)와 동일한 기능을 가져도 된다. 단, 본 예의 아날로그 회로(500)에 입력되는 파형과 도 5와 관련하여 설명한 아날로그 회로(500)에 입력되는 파형은 반대의 극성을 갖는다. 예를 들면, 도 5와 관련하여 설명한 아날로그 회로(500)에 대한 입력 신호의 파형이 상승 에지를 갖는 경우, 본 예의 아날로그 회로(500)에 대한 역치 파형은 하강 에지를 갖는다. 이 때문에, 본 예의 아날로그 회로(500)는 도 5와 관련 하여 설명한 아날로그 회로(500)의 주파수 특성과는 다른 주파수 특성을 가져도 된다.
즉, 아날로그 회로(500)는 전송 경로(140)를 통해서 입력되는 피시험 디바이스(300)의 출력 신호의 소정의 고주파 성분을 강조하여 컴퍼레이터(152)에 입력한다. 일반적으로, 컴퍼레이터(152)에서의 역치 전압측의 내부 회로는 고주파로 변동하는 역치에 추종할 수 없는 경우가 있다. 이에 대하여, 컴퍼레이터(152)에서의 신호측의 내부 회로는 고주파의 신호에 추종할 수 있도록 설계된다. 이 때문에, 본 예와 같이 아날로그 회로(500)를 컴퍼레이터(152)의 신호 입력측에 설치함으로써 전송 경로(140)에서의 감쇠, 반사 등을 고주파로 보상할 수 있다. 또한, UI 단위에서의 보상을 역치 전압 제어 장치(100)에서 수행함으로써 자유도가 높은 보상을 수행할 수 있다.
도 8은 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예에서의 역치 전압 제어 장치(100)는 도 5 또는 도 7에 나타낸 역치 전압 제어 장치(100)의 구성에 대하여 탭 제어부(30), 레지스터부(40), 및 제1 연산부(50)를 더 포함한다. 도 8에서는 도 7에 나타낸 바와 같이 아날로그 회로(500)가 레벨 비교부(150)에 설치된 예를 설명하지만, 도 5에 나타낸 바와 같이 아날로그 회로(500)는 증폭기(154)의 후단에 설치되어도 된다.
또한, 타이밍 발생부(10)는 제1 타이밍 발생기(12-1) 및 제2 타이밍 발생기(12-2)를 포함하고 있으며, 레지스터부(40)는 하나의 레지스터(42-2)를 포함하고 있으며, 제1 연산부(50)는 하나의 부호 제어 회로(52-2) 및 하나의 연산 회로(54- 2)를 포함한다. 다른 구성 요소는 도 5 또는 7에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 가져도 된다.
제2 타이밍 발생기(12-2)는 제1 타이밍 발생기(12-1)가 생성하는 제1 주기 신호와는 위상이 다른 제2 주기 신호를 생성하여도 된다. 또한, 제2 주기 신호는 제1 주기 신호와 실질적으로 동일한 주기를 가져도 된다. 레지스터(42-2)는 탭 제어부(30)에 의해 미리 선택된 하나의 플립플롭(22)이 출력하는 데이타를 제2 타이밍 발생기(12-2)로부터 주어지는 제2 주기 신호에 따라 순차적으로 취득해서 출력한다. 탭 제어부(30)는 복수의 플립플롭(22)의 어느 하나를 선택하여 미리 레지스터(42-2)에 접속한다. 또한, 탭 제어부(30)는 각각의 플립플롭(22)을 어느 부호 제어 회로(62)에 접속할 지를 선택해도 된다.
본 예의 역치 전압 생성부는 제1 연산부(50), 제2 연산부(60), 출력부(70), 및 증폭기(154)를 포함한다. 또한, 역치 전압 생성부는 복수의 플립플롭(22) 및 레지스터(24)가 출력하는 데이타값에 기초하여 제1 주기 신호의 위상 및 제2 주기 신호의 위상에 따라 값이 변화하는 역치 전압을 생성한다.
구체적으로는, 제1 연산부(50)에서의 부호 제어 회로(52-2) 및 연산 회로(54-2)가 레지스터(24)에 의해 출력되는 데이타값에 기초하여 제2 주기 신호의 위상에 따라 값이 변화하는 파형을 생성한다. 또한, 제2 연산부(60)가 복수의 플립플롭(22)에 의해 출력되는 데이타값에 기초하여 제1 주기 신호의 위상에 따라 값이 변화하는 파형을 생성한다. 그리고, 출력부(70)에 의해 제1 연산부(50) 및 제2 연산부(60)가 출력하는 파형을 합성하여 제1 주기 신호 및 제2 주기 신호의 위상에 따라 값이 변화하는 역치 전압을 생성한다.
증폭기(154) 및 아날로그 회로(500)는 도 5 또는 도 7에서 설명한 증폭기(154) 및 아날로그 회로(500)와 동일한 기능 및 구성을 가져도 된다. 이러한 구성에 의하여, 전송 경로(140)에서의 감쇠, 반사 등을 보다 높은 정밀도로 보상하여 피시험 디바이스(300)의 출력 신호를 측정할 수 있다. 예를 들면, 제1 주기 신호의 에지와는 다른 임의의 타이밍에서 생기는 반사파 등을 보상한 역치 전압을 생성하여 출력 신호를 측정할 수 있다.
예를 들면, 탭 제어부(30)가 어느 플립플롭(22)을 선택할 지에 의해 반사파를 보상하는 역치 전압을 생성하는 단위 간격을 선택할 수 있다. 또한, 선택한 단위 간격 내에서 어느 쪽의 위상으로 반사파를 보상하는 파형을 생성할 지는 제2 타이밍 발생기(12-2)가 생성하는 제2 주기 신호의 위상에 의해 조정할 수 있다. 제2 타이밍 발생기(12-2)는 제1 주기 신호에 대하여 반사파를 보상하는 역치 전압을 생성해야 할 위상에 따른 위상차를 갖는 제2 주기 신호를 생성하여도 된다.
도 9는 역치 전압 제어 장치(100)의 다른 구성 예를 나타내는 도면이다. 본 예에서의 역치 전압 제어 장치(100)는 도 8에 나타낸 역치 전압 제어 장치(100)의 구성에 대하여 레지스터부(40)를 대신하여 셋/리셋 래치부(80)를 포함한다. 도 9에서는 도 7에 나타낸 바와 같이 아날로그 회로(500)가 레벨 비교부(150)에 설치된 예를 설명하지만, 도 5에 나타낸 바와 같이 아날로그 회로(500)는 증폭기(154)의 후단에 설치되어도 된다. 셋/리셋 래치부(80)는 도 13에서 후술하는 셋/리셋 래치(82)를 하나 포함하여도 된다. 또한, 타이밍 발생부(10)는 제3 타이밍 발생 기(12-3)를 더 포함한다. 다른 구성 요소는 도 8에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 가져도 된다.
제3 타이밍 발생기(12-3)는 제3 주기 신호를 생성한다. 제3 주기 신호는 제2 주기 신호와는 다른 위상을 가져도 된다. 셋/리셋 래치(82)는 제2 주기 신호 및 제3 주기 신호를 수취하고, 제2 주기 신호 및 제3 주기 신호의 위상차에 따른 펄스 폭의 펄스를 출력한다.
부호 제어 회로(52-2)는 탭 제어부(30)로부터 주어지는 논리값의 부호를 결정하여 셋/리셋 래치(82)로부터 수취하는 신호가 하이 논리를 나타내는 동안 출력한다. 연산 회로(54) 이후의 처리는 도 8에서 설명한 역치 전압 제어 장치(100)와 동일하여도 된다.
이러한 구성에 의하여, 각 주기 신호의 주기와는 다른 펄스 폭으로 반사파 등을 보상하는 역치 전압 파형을 생성할 수 있다. 즉, 제2 주기 신호 및 제3 주기 신호의 위상차를 조정함으로써 임의의 펄스 폭의 반사파 등을 보상하는 파형을 생성할 수 있다.
도 10은 도 9에서 설명한 역치 전압 제어 장치(100)의 동작 예를 나타내는 도면이다. 도 10에서 T1은 예를 들면 제1 주기 신호의 위상이며, T2는 예를 들면 제2 주기 신호의 위상이다. 상술한 바와 같이, 제1 주기 신호 및 제2 주기 신호의 위상을 조정함으로써 임의의 펄스 폭의 펄스를 임의의 위치에 배치한 전압 파형을 생성할 수 있다. 이 때문에, 임의의 위치에 생기는 임의의 펄스 폭의 반사파 등을 보상하여 피시험 디바이스(300)의 출력 신호를 측정할 수 있다.
도 11은 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다. 또한, 본 예에서의 논리 비교기(120)는 패턴 발생부(110)로부터 시프트 레지스터부(20)를 거치지 않고 기대치 패턴을 수취한다.
또한, 시프트 레지스터부(20)의 복수의 플립플롭(22)은 포스트커서부 및 프리커서부로 분리된다. 본 예에서는 포스트커서부는 플립플롭(22-1∼22-2)을 포함하며, 프리커서부는 플립플롭(22-3∼22-m)을 포함한다. 또한, 제2 연산부(60)는 포스트커서부 및 프리커서부의 복수의 플립플롭(22)에 일대일 대응해서 설치된 복수의 부호 제어 회로(62-1∼62-m, 이하 62라고 총칭한다) 및 복수의 연산 회로(64-1∼64-m, 이하 64라고 총칭한다)를 포함한다. 즉, 플립플롭(22)과 제2 연산부(60)의 접속 관계는 도 2에 나타낸 역치 전압 제어 장치(100)와 마찬가지이다.
포스트커서부는 패턴 발생부(110)가 출력하는 기대치 패턴의 각 데이타를 제1 타이밍 발생기(12-1)가 출력하는 제1의 주기 신호에 따라 복수의 플립플롭(22) 간에 순차적으로 전파시킨다.
또한, 프리커서부는 입력 신호의 논리 패턴의 각 데이타를 제1 타이밍 발생기(12-1)가 출력하는 제1 주기 신호에 따라 복수의 플립플롭(22) 간에 순차적으로 전파시킨다. 또한, 프리커서부는 어느 하나의 플립플롭(22)이 출력하는 데이타를 처음 단의 레지스터(42-2)에 분기해서 입력한다. 본 예에 있어서, 프리커서부는 초단의 플립플롭(22-3)이 출력하는 데이타를 처음 단의 레지스터(42-2)에 입력한다. 다른 구성 요소는 도 2에서 동일한 부호를 갖는 구성 요소와 동일한 기능을 가져도 된다.
도 2에 나타낸 역치 전압 제어 장치(100)는 기대치 패턴에 기초하여 역치 전압을 제어하고 있으므로, 입력 신호의 논리 패턴이 기대치 패턴과 일치하지 않을 경우, 입력 신호의 논리 패턴에 따른 역치 전압을 생성할 수 없을 경우가 있다. 이에 대하여, 본 예에서의 역치 전압 제어 장치(100)는 입력 신호의 논리 패턴에 기초하여 역치 전압을 제어하므로, 입력 신호의 레벨을 보다 높은 정밀도로 비교할 수 있다.
또한, 레벨 비교기(150)에 공급하는 역치 전압은 타이밍 비교기(160)가 검출한 논리값에 기초하여 제어하는 것이 바람직하지만, 역치 전압 제어 장치(100)의 동작 속도 및 전송 지연 등에 의해 역치 전압의 제어가 늦어질 경우가 있다.
이에 대하여, 본 예에서의 역치 전압 제어 장치(100)에 의하면, 포스트커서부를 설치함으로써 당해 역치 전압의 제어의 지연을 보상할 수 있다. 즉, 포스트커서부가 당해 역치 전압의 제어의 지연에 따른 단수의 플립플롭(22)을 가짐으로써 당해 역치 전압의 제어의 지연을 보상할 수 있다. 또한, 패턴 발생부(110)는 논리 비교기(120)에 공급하는 기대치 패턴에 대하여 당해 역치 전압의 제어의 지연에 따라 선행한 기대치 패턴을 포스트커서부에 입력하여도 된다.
또한, 도 11에 나타낸 역치 전압 제어 장치(100) 또는 레벨 비교부(150)의 어느 하나가 도 5 또는 도 7과 관련하여 설명한 바와 같이 아날로그 회로(500)를 포함하여도 된다. 또한, 도 11에 나타낸 역치 전압 제어 장치(100)는 시프트 레지스터부(20) 이외의 구성 요소로서 도 5 내지 도 10과 관련하여 설명한 역치 전압 제어 장치(100)의 구성을 가져도 된다.
도 12는 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 논리 비교기(120)는 패턴 발생부(110)로부터 시프트 레지스터부(20)를 거치지 않고 기대치 패턴을 수취한다.
또한, 시프트 레지스터부(20)는 타이밍 비교기(160)가 검출한 입력 신호의 논리 패턴의 각 데이타를 제1 주기 신호에 따라 복수의 플립플롭(22) 간에 순차적으로 전파시킨다. 다른 구성 요소는 도 2에서 동일한 부호를 갖는 구성 요소와 마찬가지의 기능을 갖는다.
본 예에서의 역치 전압 제어 장치(100)는 입력 신호의 논리 패턴에 기초하여 역치 전압을 제어하므로, 높은 정밀도로 역치 전압을 제어할 수 있다. 본 예에서의 역치 전압 제어 장치(100)는 상술한 역치 전압 제어의 지연이 무시될 수 있을 정도로 작을 경우에 특히 유용하다.
또한, 도 12에 나타낸 역치 전압 제어 장치(100) 또는 레벨 비교부(150)의 어느 하나가 도 5 또는 도 7과 관련하여 설명한 바와 같이 아날로그 회로(500)를 포함하여도 된다. 또한, 도 12에 나타낸 역치 전압 제어 장치(100)는 시프트 레지스터부(20) 이외의 구성 요소로서 도 5 내지 도 10과 관련하여 설명한 역치 전압 제어 장치(100)의 구성을 가져도 된다.
도 13은 역치 전압 제어 장치(100)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 역치 전압 제어 장치(100)는 도 2, 도 11, 또는 도 12의 어느 도면에 나타낸 역치 전압 제어 장치의 구성에 대하여 레지스터부(40)를 대신하여 셋/리셋 래치부(80)를 포함하는 점이 다르다. 다른 구성 요소는 도 2, 도 11, 또는 도 12 에서 동일한 부호를 첨부하여 설명한 구성 요소와 동일 또는 유사한 기능 및 구성을 갖는다.
셋/리셋 래치부(80)는 제1 타이밍 발생기(12-1) 및 최종단의 타이밍 발생기(12-n) 이외의 타이밍 발생기(12-1∼12-(n-1))에 대응해서 설치된 복수의 셋/리셋 래치(82-2∼82-(n-1), 이하 82라고 총칭한다)를 포함한다. 각각의 셋/리셋 래치(82)는 대응하는 타이밍 발생기(12)와 당해 타이밍 발생기(12)의 다음 단의 타이밍 발생기(12)로부터 각각 주기 신호를 수취한다. 여기서, 다음 단의 타이밍 발생기(12)란 당해 타이밍 발생기(12)가 출력하는 주기 신호보다 위상이 늦어진 주기 신호를 출력하며, 또한 당해 타이밍 발생기(12)가 출력하는 주기 신호의 위상에 가장 가까운 위상을 갖는 주기 신호를 출력하는 타이밍 발생기(12)이어도 된다.
각각의 셋/리셋 래치(82)는 대응하는 타이밍 발생기(12)로부터 수취하는 주기 신호의 에지와 다음 단의 타이밍 발생기(12)로부터 수취하는 주기 신호의 에지에 의해 규정되는 기간 동안 논리값 1을 나타내는 신호를 출력한다.
또한, 탭 제어부(30)는 선택한 플립플롭(22)이 출력하는 데이타값을 각각의 부호 제어 회로(52)에 입력한다. 각각의 부호 제어 회로(52)는 대응하는 셋/리셋 래치(82)가 논리값 1을 출력할 경우에 수취한 데이타값의 부호를 결정해서 출력한다.
본 예에서의 역치 전압 제어 장치(100)에 의하면, 각각의 주기 신호의 에지에 따른 임의의 타이밍에서 역치 전압을 제어하며, 또한 각각의 주기 신호의 위상차에 따른 임의의 펄스 폭으로 역치 전압의 파형을 제어할 수 있다. 예를 들면, 어느 2개의 타이밍 발생기(12)가 출력하는 주기 신호의 위상차를 작게 함으로써 대단히 세밀한 파형의 보정을 수행할 수 있다.
도 14는 시험 장치(200)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 시험 장치(200)는 도 1과 관련하여 설명한 시험 장치(200)의 구성에 더하여 캘리브레이션부(180)를 더 포함한다. 다른 구성 요소는 도 1에서 동일한 부호를 첨부하여 설명한 구성 요소와 동일 또는 유사한 기능 및 구성을 갖는다.
캘리브레이션부(180)는 피시험 디바이스(300)의 시험 전에 역치 전압 제어 장치(100)의 캘리브레이션을 수행한다. 캘리브레이션부(180)는 기준 발생부(172), 기준 측정부(170), 및 제어부(174)를 포함한다.
기준 발생부(172)는 신호 생성 장치(130)로 하여금 소정 파형의 기준 신호를 출력하게 한다. 기준 발생부(172)는 피시험 디바이스(300)로 하여금 소정 논리 패턴의 신호를 출력하게 하기 위해 당해 기준 신호를 출력시켜도 된다. 기준 발생부(172)는 패턴 발생부(110)로 하여금 소정의 패턴 데이타를 출력하게 하여도 된다.
기준 측정부(170)는 레벨 비교기(150)의 입력단에 전송되는 입력 신호의 파형을 측정한다. 제어부(174)는 기준 측정부(170)가 측정한 입력 신호의 파형에 기초하여 제1 연산부(50) 및 제2 연산부(60)의 설정을 수행한다. 예를 들면, 제어부(174)는 각각의 부호 제어 회로(52) 및 부호 제어 회로(62)에서의 부호를 설정하고, 각각의 연산 회로(54) 및 연산 회로(64)에서의 가중치 계수를 설정한다. 또한, 제어부(174)는 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상을 설정 하여도 된다.
도 15는 캘리브레이션부(180)의 동작의 일례를 나타내는 도면이다. 상술한 바와 같이, 기준 발생부(172)는 피시험 디바이스(300)로 하여금 소정의 입력 신호를 출력하게 한다. 기준 측정부(170)는 피시험 디바이스(300)의 입력단에 전송되는 신호의 파형을 측정한다.
제어부(174)는 기준 측정부(170)가 측정한 측정 파형을 도 15에 나타내는 바와 같이 이산화한다. 또한, 제어부(174)는 이산화된 측정 파형에 기초하여 전송 경로(140)에서의 입력 신호의 감쇠 등을 검출하고, 검출 결과에 기초하여 역치 전압 제어 장치(100)를 캘리브레이션한다.
예를 들면, 제어부(174)는 당해 측정 파형을 복수의 펄스를 이용해서 근사한다. 그리고, 제어부(174)는 각각의 펄스의 위상 및 펄스 폭에 기초하여 각각의 타이밍 발생기(12)가 출력하는 주기 신호의 위상을 제어하여도 된다. 또한, 제어부(174)는 각각의 구형파의 레벨에 기초하여 각각의 연산 회로(54) 및 연산 회로(64)에서의 가중치 계수를 제어하여도 된다. 또한, 제어부(174)는 피시험 디바이스(300)가 출력해야 할 입력 신호의 파형과 이산화된 측정 파형을 비교하고, 측정 파형의 각각의 구형파의 성분을 역치 전압에 중첩할 지 또는 역치 전압으로부터 뺄 지를 판정하여도 된다. 제어부(174)는 당해 판정 결과에 기초하여 각각의 부호 제어 회로(52) 및 부호 제어 회로(62)에서의 부호를 제어하여도 된다.
또한, 도 2, 도 11, 또는 도 12와 관련하여 설명한 역치 전압 제어 장치(100)는 반도체 기판 등에 형성된 회로 디바이스이어도 된다. 예를 들면, 역치 전압 제어 장치(100)는 하나의 반도체 칩에 형성되어도 된다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 더할 수 있다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
상기 설명으로부터 명확한 바와 같이, 본 발명에 따르면, 임의의 위상을 기준으로 해서 역치 전압을 제어할 수 있는 역치 전압 제어 장치를 실현할 수 있다. 또한, 피시험 디바이스를 높은 정밀도로 시험할 수 있는 시험 장치를 실현할 수 있다.

Claims (22)

  1. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기에 대하여 상기 역치 전압을 제어하는 역치 전압 제어 장치에 있어서,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 정해진 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값 및 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 역치 전압 제어 장치.
  2. 제1항에 있어서,
    상기 역치 전압 생성부는,
    상기 복수의 플립플롭 및 상기 복수의 레지스터에 일대일 대응해서 설치되며, 각각 대응하는 상기 플립플롭 또는 상기 레지스터가 출력하는 데이타값에 각각 미리 설정되는 계수를 곱한 승산 결과에 따른 레벨의 신호를 출력하는 복수의 연산 회로; 및
    각각의 상기 연산 회로가 출력하는 신호의 레벨을 더하고, 더한 결과에 따른 상기 역치 전압을 상기 레벨 비교기에 입력하는 출력부
    를 포함하는, 역치 전압 제어 장치.
  3. 제2항에 있어서,
    상기 역치 전압 생성부는 상기 복수의 플립플롭 및 상기 복수의 레지스터에 일대일 대응해서 설치되며, 각각 대응하는 상기 플립플롭 또는 상기 레지스터가 출력하는 데이타값의 부호를 결정하는 복수의 부호 제어 회로를 더 포함하는, 역치 전압 제어 장치.
  4. 제1항에 있어서,
    상기 제1 타이밍 발생기 이외의 복수의 상기 타이밍 발생기가 출력하는 상기 주기 신호의 에지의 분포가 상기 제1 타이밍 발생기가 출력하는 상기 주기 신호의 에지에 가까울수록 조밀한, 역치 전압 제어 장치.
  5. 제1항에 있어서,
    상기 제1 타이밍 발생기 이외의 어느 하나의 상기 타이밍 발생기가 출력하는 상기 주기 신호와 상기 제1 주기 신호의 위상차가 상기 제1 주기 신호의 1 주기보다 큰, 역치 전압 제어 장치.
  6. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 상기 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 상기 역치 전압을 제어하는 역치 전압 제어 장치에 있어서,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 기대치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 선택된 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값 및 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 역치 전압 제어 장치.
  7. 제6항에 있어서,
    상기 시프트 레지스터부는 어느 하나의 상기 플립플롭이 출력하는 데이타 계열을 상기 기대치 패턴으로서 상기 논리 비교기에 입력하며 또한 당해 플립플롭이 출력하는 데이타 계열을 종속 접속된 상기 복수의 레지스터의 처음 단의 상기 레지스터에 입력하는, 역치 전압 제어 장치.
  8. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 상기 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 상기 역치 전압을 제어하는 역치 전압 제어 장치에 있어서,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 기대치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 포스트커서부;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 제1 타이밍 발생기가 출력하는 상기 제1 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 프리커서부;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 정해진 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값 및 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 역치 전압 제어 장치.
  9. 제8항에 있어서,
    상기 프리커서부는 상기 복수의 플립플롭 가운데 처음 단의 상기 플립플롭이 출력하는 데이타를 종속 접속된 상기 복수의 레지스터의 처음 단의 상기 레지스터에 입력하는, 역치 전압 제어 장치.
  10. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    피시험 디바이스를 시험하는 시험 패턴 및 상기 시험 패턴에 따라 상기 피시험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부;
    상기 시험 패턴에 기초하여 상기 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치;
    상기 피시험 디바이스의 출력 신호의 레벨과 역치 전압을 비교함으로써 상기 출력 신호의 논리 패턴을 검출하는 레벨 비교기;
    상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기; 및
    상기 레벨 비교기에 입력하는 상기 역치 전압을 제어하는 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치가 제1항, 제6항, 및 제8항의 어느 하나의 청구항에 따른 상기 역치 전압 제어 장치인 시험 장치.
  11. 제10항에 있어서,
    상기 역치 전압 생성부가 생성한 상기 역치 전압의 파형의 소정의 주파수 성분을 강조하는 아날로그 회로를 더 포함하는, 시험 장치.
  12. 제10항에 있어서,
    상기 피시험 디바이스의 출력 신호의 파형의 소정의 주파수 성분을 강조해서 상기 레벨 비교기에 입력하는 아날로그 회로를 더 포함하는, 시험 장치.
  13. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기에 대하여 상기 역치 전압을 입력하는 회로 디바이스에 있어서,
    기판; 및
    상기 기판에 설치된 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 정해진 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값 및 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 회로 디바이스.
  14. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 상기 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 상기 역치 전압을 입력하는 회로 디바이스에 있어서,
    기판; 및
    상기 기판에 설치된 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 기대치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 선택된 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값 및 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 회로 디바이스.
  15. 입력 신호의 레벨과 역치 전압을 비교함으로써 입력 신호의 논리 패턴을 검출하는 레벨 비교기, 상기 논리 패턴의 기대치 패턴을 생성하는 패턴 발생부, 및 상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기를 포함하는 회로에 대하여 상기 역치 전압을 입력하는 회로 디바이스에 있어서,
    기판; 및
    상기 기판에 설치된 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    각각 다른 위상의 주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 제1의 상기 타이밍 발생기가 출력하는 제1의 상기 주기 신호에 따라 상기 기대치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 포스트커서부;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 제1 타이밍 발생기가 출력하는 상기 제1 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 프리커서부;
    상기 제1 타이밍 발생기 이외의 상기 타이밍 발생기와 일대일 대응하며 또한 종속 접속되어 설치되며, 미리 정해진 하나의 상기 플립플롭이 출력하는 데이타를 대응하는 상기 타이밍 발생기가 출력하는 상기 주기 신호에 따라 순차적으로 전파하는 복수의 레지스터; 및
    상기 복수의 플립플롭이 출력하는 데이타값과 상기 복수의 레지스터가 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 회로 디바이스.
  16. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    피시험 디바이스를 시험하는 시험 패턴 및 상기 시험 패턴에 따라 상기 피시 험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부;
    상기 시험 패턴에 기초하여 상기 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치;
    상기 피시험 디바이스의 출력 신호에서의 소정의 주파수 성분을 강조해서 출력하는 아날로그 회로;
    상기 아날로그 회로가 출력하는 상기 피시험 디바이스의 출력 신호의 레벨과 주어지는 역치 전압을 비교함으로써 상기 출력 신호의 논리 패턴을 검출하는 레벨 비교기;
    상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기; 및
    상기 레벨 비교기에 입력하는 상기 역치 전압을 제어하는 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 및
    상기 복수의 플립플롭이 출력하는 데이타값에 기초하여 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 시험 장치.
  17. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    피시험 디바이스를 시험하는 시험 패턴 및 상기 시험 패턴에 따라 상기 피시험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부;
    상기 시험 패턴에 기초하여 상기 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치;
    상기 피시험 디바이스의 출력 신호에서의 소정의 주파수 성분을 강조해서 출력하는 아날로그 회로;
    상기 아날로그 회로가 출력하는 상기 피시험 디바이스의 출력 신호의 레벨과 주어지는 역치 전압을 비교함으로써 상기 출력 신호의 논리 패턴을 검출하는 레벨 비교기;
    상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기; 및
    상기 레벨 비교기에 입력하는 상기 역치 전압을 제어하는 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 주기 신호에 따라 상기 기대치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부; 및
    상기 복수의 플립플롭이 출력하는 데이타값에 기초하여 상기 레벨 비교기에 공급하는 상기 역치 전압을 생성하는 역치 전압 생성부
    를 포함하는 시험 장치.
  18. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    피시험 디바이스를 시험하는 시험 패턴 및 상기 시험 패턴에 따라 상기 피시험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부;
    상기 시험 패턴에 기초하여 상기 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치;
    상기 피시험 디바이스의 출력 신호의 레벨과 주어지는 역치 전압을 비교함으로써 상기 출력 신호의 논리 패턴을 검출하는 레벨 비교기;
    상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기; 및
    상기 레벨 비교기에 입력하는 상기 역치 전압을 제어하는 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 주기 신호에 따라 상기 논리 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부;
    상기 복수의 플립플롭이 출력하는 데이타값에 기초하여 상기 역치 전압을 생성하는 역치 전압 생성부; 및
    상기 역치 전압 생성부가 생성한 상기 역치 전압의 파형의 소정의 주파수 성분을 강조하여 상기 레벨 비교기에 공급하는 아날로그 회로
    를 포함하는 시험 장치.
  19. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    피시험 디바이스를 시험하는 시험 패턴 및 상기 시험 패턴에 따라 상기 피시험 디바이스가 출력해야 할 패턴을 나타내는 기대치 패턴을 생성하는 패턴 발생부;
    상기 시험 패턴에 기초하여 상기 피시험 디바이스에 입력할 시험 신호를 생성하는 신호 생성 장치;
    상기 피시험 디바이스의 출력 신호의 레벨과 주어지는 역치 전압을 비교함으로써 상기 출력 신호의 논리 패턴을 검출하는 레벨 비교기;
    상기 논리 패턴과 상기 기대치 패턴을 비교하는 논리 비교기; 및
    상기 레벨 비교기에 입력하는 상기 역치 전압을 제어하는 역치 전압 제어 장치
    를 포함하며,
    상기 역치 전압 제어 장치는,
    주기 신호를 생성하는 복수의 타이밍 발생기;
    종속 접속된 복수의 플립플롭을 포함하며, 상기 주기 신호에 따라 상기 기대 치 패턴의 각 데이타를 복수의 상기 플립플롭 간에 순차적으로 전파시키는 시프트 레지스터부;
    상기 복수의 플립플롭이 출력하는 데이타값에 기초하여 상기 역치 전압을 생성하는 역치 전압 생성부; 및
    상기 역치 전압 생성부가 생성한 상기 역치 전압의 파형의 소정의 주파수 성분을 강조하여 상기 레벨 비교기에 공급하는 아날로그 회로
    를 포함하는 시험 장치.
  20. 제16항 내지 제19항 중의 어느 하나의 청구항에 있어서,
    상기 타이밍 발생기는 상기 피시험 디바이스의 출력 신호와 실질적으로 동일한 주기의 상기 주기 신호를 생성하는, 시험 장치.
  21. 제19항에 있어서,
    상기 역치 전압 제어 장치는,
    제1의 상기 주기 신호를 생성하여 상기 시프트 레지스터부에 공급하는 제1의 상기 타이밍 발생기;
    상기 제1 주기 신호와 동일한 주기를 가지며, 상기 제1 주기 신호와는 위상이 다른 제2의 상기 주기 신호를 생성하는 제2의 상기 타이밍 발생기; 및
    미리 선택된 하나의 상기 플립플롭이 출력하는 데이타를 상기 제2 타이밍 발생기가 출력하는 상기 제2 주기 신호에 따라 순차적으로 취득하고 출력하는 레지스 터
    를 더 포함하며,
    상기 역치 전압 생성부는 상기 복수의 플립플롭 및 상기 레지스터가 출력하는 데이타값에 기초하여 상기 제1 주기 신호의 위상 및 상기 제2 주기 신호의 위상에 따라 값이 변화하는 상기 역치 전압을 생성하는, 시험 장치.
  22. 제21항에 있어서, 상기 역치 전압 제어 장치는 상기 복수의 플립플롭 가운데 어느 하나의 상기 플립플롭이 출력하는 데이타값을 선택하고 상기 레지스터에 입력하는 탭 제어부를 더 포함하는, 시험 장치.
KR1020097005315A 2006-08-24 2007-05-28 역치 전압 제어 장치, 시험 장치 및 회로 디바이스 KR101076417B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/509,320 US7475319B2 (en) 2006-08-24 2006-08-24 Threshold voltage control apparatus, test apparatus, and circuit device
US11/509,320 2006-08-24

Publications (2)

Publication Number Publication Date
KR20090053908A KR20090053908A (ko) 2009-05-28
KR101076417B1 true KR101076417B1 (ko) 2011-10-25

Family

ID=39106578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097005315A KR101076417B1 (ko) 2006-08-24 2007-05-28 역치 전압 제어 장치, 시험 장치 및 회로 디바이스

Country Status (5)

Country Link
US (1) US7475319B2 (ko)
JP (1) JP4763053B2 (ko)
KR (1) KR101076417B1 (ko)
DE (1) DE112007002009T5 (ko)
WO (1) WO2008023485A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102393425B1 (ko) 2015-10-20 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571724A (en) 1983-03-23 1986-02-18 Data I/O Corporation System for testing digital logic devices
US5416402A (en) 1993-03-12 1995-05-16 Globe Union, Inc. State of charge indicator for deep-cycle application
US5757203A (en) 1996-10-16 1998-05-26 Hewlett-Packard Company Multiple on-chip IDDQ monitors

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5918774Y2 (ja) * 1979-10-29 1984-05-30 株式会社東芝 信号受信装置
JPS6036385B2 (ja) 1979-11-12 1985-08-20 三井東圧化学株式会社 表面保護シ−ト
JPS5748845A (en) 1980-09-09 1982-03-20 Nec Corp Data signal detecting circuit
JPS5753809A (en) 1980-09-16 1982-03-31 Toshiba Corp Waveform shaping circuit of digital signal processor
US4585952A (en) * 1982-03-04 1986-04-29 Sansui Electric Co., Ltd. Digital waveform shaping circuit
JPH0671275B2 (ja) 1987-02-16 1994-09-07 日本電信電話株式会社 ディジタル符号復号装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571724A (en) 1983-03-23 1986-02-18 Data I/O Corporation System for testing digital logic devices
US5416402A (en) 1993-03-12 1995-05-16 Globe Union, Inc. State of charge indicator for deep-cycle application
US5757203A (en) 1996-10-16 1998-05-26 Hewlett-Packard Company Multiple on-chip IDDQ monitors

Also Published As

Publication number Publication date
KR20090053908A (ko) 2009-05-28
JPWO2008023485A1 (ja) 2010-01-07
JP4763053B2 (ja) 2011-08-31
WO2008023485A1 (fr) 2008-02-28
US20080048705A1 (en) 2008-02-28
DE112007002009T5 (de) 2009-07-02
US7475319B2 (en) 2009-01-06

Similar Documents

Publication Publication Date Title
KR101147444B1 (ko) 신호 생성 장치, 시험 장치 및 회로 디바이스
EP2140280B1 (en) Apparatus, method and computer program for obtaining a time-domain-reflection response-information
JP5279724B2 (ja) 試験装置およびキャリブレーション方法
WO2010095378A1 (ja) 出力装置および試験装置
JP4728403B2 (ja) カリブレーション回路
JP2010038581A (ja) 半導体試験装置
JP2009182967A (ja) ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
US7209849B1 (en) Test system, added apparatus, and test method
US8140290B2 (en) Transmission characteristics measurement apparatus, transmission characteristics measurement method, and electronic device
JP2006090788A (ja) 伝送マージンの検証装置、その検証方法及び検証プログラム
KR101076417B1 (ko) 역치 전압 제어 장치, 시험 장치 및 회로 디바이스
JP5243287B2 (ja) ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
US5964894A (en) IC test equipment, measurement method in the IC test equipment, and storage medium of the same
JP5410454B2 (ja) パルスパターン発生装置及び該装置を用いた誤り率測定システム並びにパルスパターン発生方法
Barnby et al. LVDS tester: a systematic test of cable signal transmission at the ALICE experiment
JP2003110422A (ja) スキュー調整回路、信号発生器及びスキュー調整方法
JP2005061976A (ja) インピーダンス制御装置
JP2010054279A (ja) 半導体試験装置
JP2009109359A (ja) タイミング発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190925

Year of fee payment: 9