WO2006054606A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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stress relaxation
sealing resin
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Osamu Miyata
Masaki Kasai
Shingo Higuchi
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Rohm Co Ltd
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device to which a WL-CSP (Wafer Level-Chip Scale Package) technology is applied and a manufacturing method thereof.
  • WL-CSP Wafer Level-Chip Scale Package
  • the entire surface of the semiconductor chip 101 is covered with a passivation film 102 as shown in FIG.
  • a pad opening 104 for exposing a part of the internal wiring formed on the surface of the semiconductor chip 101 as an electrode pad 103 is formed.
  • a polyimide layer 105 is laminated on the passivation film 102.
  • a rewiring 106 is formed on the polyimide layer 105, and the rewiring 106 is connected to the electrode pad 103 through a through hole 107 formed so as to penetrate the polyimide layer 105. .
  • a sealing resin layer 108 made of epoxy resin is laminated on the polyimide layer 105 and the rewiring 106, and the rewiring 106 is sealed via a post 109 penetrating the sealing resin layer 108. It is connected to a solder ball 110 disposed on the surface of the resin layer 108.
  • This semiconductor device is manufactured as follows. First, a wafer with a plurality of semiconductor chips built in is prepared. The entire surface of the wafer is covered with a passivation film 102. Next, after the polyimide layer 105 and the rewiring 106 are formed on the passivation film 102, the sealing resin layer 108 is laminated thereon, and the post 109 and the solder ball 110 are further formed. After that, along the dicing line set between the semiconductor chips in the wafer, the nossivation film 102 and the sealing resin layer 10 By cutting (dicing) the wafer together with 8, the semiconductor device shown in FIG. 19 is obtained.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-298120
  • the side surfaces of the semiconductor chip 101, the passivation film 102, and the sealing resin layer 108 are exposed to be flush with each other. Therefore, when a large stress is applied to the side surface of the semiconductor device, the thin film-like passivation film 102 is peeled off or cracked on the side surface. When the peeling or cracking of the passivation film 102 proceeds to the element formation region of the semiconductor chip 101, there is a risk of causing a malfunction of the functional element formed in the element formation region.
  • an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent the peeling and cracking of the noisy film.
  • a semiconductor device includes a semiconductor chip having a passivation film, and a sealing resin provided on the passivation film for sealing the surface side of the semiconductor chip.
  • the sealing resin layer wraps around the side surface of the passivation film and covers the side surface. According to this configuration, the sealing resin layer is formed around the side surface of the passivation film, and the side surface of the passivation film is covered with the sealing resin layer. As a result, peeling and cracking of the nosedation film can be prevented.
  • a groove may be formed in a peripheral portion of the surface of the semiconductor chip, and the sealing resin layer may enter the groove.
  • the stress applied to the side surface of the semiconductor device can be absorbed even in the portion of the sealing resin layer that has entered the groove.
  • peeling and cracking of the passivation film can be more reliably prevented.
  • the passivation film has a central portion covering the element formation region of the semiconductor chip across the groove, and a periphery surrounding the periphery of the central portion with a predetermined distance from the periphery of the central portion. It is divided into the marginal part.
  • the groove is formed in an annular shape that surrounds the periphery of the element formation region in a plan view overlooking the surface of the semiconductor chip, and the passivation film includes a central portion on the inner side and a peripheral side on the outer side of the groove. And a portion.
  • the semiconductor device further includes a stress relaxation layer interposed between the passivation film and the sealing resin layer and absorbing and relaxing stress applied from the outside.
  • the stress relaxation layer may enter the groove, or the side surface thereof may be formed substantially flush with the side surface of the passivation film and may not enter the groove. . If the stress relaxation layer is in the groove, the stress applied to the side surface of the semiconductor device can be absorbed even in the portion of the stress relaxation layer that has entered the groove. For this reason, peeling / cracking of the silicon / sieveation film can be prevented more reliably.
  • the passivation film is etched using the stress relaxation layer as a mask, and the portion of the passivation film exposed from the stress relaxation layer is exposed. By removing it, it can be easily obtained.
  • the sealing resin layer may wrap around a side surface of the stress relaxation layer.
  • the side surface of the stress relaxation layer is covered with the sealing resin layer.
  • the stress relaxation layer can also block outside air force, and deterioration of the stress relaxation layer due to moisture contained in the outside air can be prevented.
  • the groove may be formed at the outermost peripheral portion of the surface of the semiconductor chip.
  • the groove has a width in a plane including the surface of the semiconductor chip of greater than 5 m, and is orthogonal to the plane. It is preferable that the depth force in the direction to be in the range is larger than 3 m and smaller than 50 m. If the width of the groove is larger than 5 m, it is possible to ensure good adhesion between the sealing resin layer that has entered the groove and the substrate that forms the base of the semiconductor chip. It can prevent peeling.
  • the groove depth is 3 If it is formed within the range of ⁇ 50 m, the strength of the semiconductor chip can be ensured while protecting the nossivation film.
  • the back surface of a semiconductor chip (substrate) is ground by a grinder during its manufacturing process, but if the groove is too deep, the grinder is pressed against the back surface of the semiconductor chip.
  • the pressing force may cause a crack between the back surface of the semiconductor chip and the groove.
  • the depth of the groove is smaller than 50 m, it is possible to secure the semiconductor chip with a strength capable of preventing the occurrence of such a crack.
  • the groove may have a triangular cross-section that becomes narrower toward the back side of the semiconductor chip.
  • the semiconductor device further includes an interlayer film interposed between the passivation film and a semiconductor substrate that forms a base of the semiconductor chip, and the sealing resin layer includes the passivation film and the semiconductor film. It may wrap around each side surface of the interlayer film and cover each side surface of the passivation film and the interlayer film. In this configuration, since the side surfaces of the passivation film and the interlayer film are covered with the sealing resin layer, the interlayer film can be prevented from being peeled off or cracked only by the passivation film.
  • a semiconductor device includes a semiconductor chip having a passivation film, a stress relaxation layer provided on the passivation film, for absorbing and relaxing stress applied from the outside.
  • the stress relaxation layer wraps around the side surface of the passivation film and covers the side surface.
  • the stress relaxation layer is formed to wrap around the side surface of the passivation film, and the side surface of the passivation film is covered with the stress relaxation layer. Therefore, peeling and cracking of the nosy basis film can be prevented.
  • a groove may be formed in a peripheral portion of the surface of the semiconductor chip, and the stress relaxation layer may enter the groove.
  • the stress applied to the side surface of the semiconductor device can be absorbed even in the portion of the stress relaxation layer that has entered the groove. Therefore, peeling of the passivation film and cracking can be prevented more reliably.
  • the semiconductor device further includes an interlayer film interposed between the passivation film and a semiconductor substrate forming a base of the semiconductor chip, and the stress relaxation layer May wrap around the side surfaces of the passivation film and the interlayer film to cover the side surfaces of the passivation film and the interlayer film.
  • the stress relaxation layer May wrap around the side surfaces of the passivation film and the interlayer film to cover the side surfaces of the passivation film and the interlayer film.
  • the semiconductor device further includes a sealing resin layer provided on the stress relaxation layer for sealing the surface side of the semiconductor chip, and the sealing resin layer includes The side surface may be substantially flush with the side surface of the stress relaxation layer.
  • the method for manufacturing a semiconductor device of the present invention includes a step of preparing a semiconductor wafer in which a plurality of semiconductor chips are formed and covered with a surface force S passivation film, and a dicing line set in the semiconductor wafer.
  • a passivation film removing step for removing at least the passivation film from the belt-shaped region extending in the direction, and a sealing resin layer forming step for forming a sealing resin layer on the semiconductor wafer after the passivation film removing step;
  • the passivation film removing step may be a step of removing at least the passivation film from a band-shaped region having a predetermined width on the dicing line.
  • the passivation film removing step may be a step of forming a recess that is recessed in a concave shape down to the surface force of the passivation film.
  • a semiconductor device having a recess (groove) in the outermost peripheral portion of the surface of the semiconductor chip and a sealing resin layer entering the recess can be obtained.
  • the passivation film removing step may be a step of removing at least the passivation film from a band-shaped region extending along the dicing line at a predetermined interval from the dicing line.
  • the central portion covering the element formation region of the semiconductor chip and the central portion with a predetermined distance from the periphery of the central portion.
  • the passivation film removing step may be a step of forming a concave portion that is recessed to the surface force of the passivation film to the lower side of the passivation film.
  • a semiconductor device having a recess (groove) between the central side portion and the peripheral side portion of the passivation film and having a sealing resin layer in the recess can be obtained.
  • the manufacturing method of the semiconductor device further includes a stress relaxation layer forming step of forming a stress relaxation layer on the semiconductor wafer after the passivation film removing step and before the sealing resin layer forming step. But you can. In this case, it is possible to obtain a semiconductor device having a configuration in which the stress relaxation layer wraps around the side surface of the passivation film.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 1 in the order of steps.
  • FIG. 3 is a cross-sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 3 in the order of steps.
  • FIG. 5 is a cross-sectional view for explaining a configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for explaining a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 6 in the order of steps.
  • FIG. 8 is a cross-sectional view for explaining a configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view for explaining a configuration of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to a seventh embodiment of the present invention.
  • 11 is a cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG. 10 in the order of steps.
  • FIG. 12 is a sectional view showing a configuration of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG. 12 in the order of steps.
  • FIG. 14 is a cross-sectional view showing a configuration in which a groove having the same depth as the thickness of the notch film is formed as a modification of the configuration shown in FIG.
  • FIG. 15 is a cross-sectional view showing a configuration when the seventh embodiment is applied to a semiconductor device having a multilayer wiring structure.
  • FIG. 16 is a sectional view showing a configuration of a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 17 is an enlarged view for explaining the dimensions of the groove of the semiconductor device shown in FIG. 16;
  • FIG. 18 is a cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG. 16 in the order of steps.
  • FIG. 19 is a cross-sectional view showing a configuration of a conventional semiconductor device.
  • FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • This semiconductor device is a semiconductor device to which WL—CSP technology is applied, and a passivation film (surface) covering the semiconductor chip 1 and the surface of the semiconductor chip 1 (the surface on which functional elements are formed).
  • 11) the stress relaxation layer 2 stacked on the passivation film 11, the rewiring 3 formed on the stress relaxation layer 2, and the sealing layer stacked on the rewiring 3. It is provided with a fat layer 4 and metal balls 5 arranged on the sealing resin layer 4.
  • the semiconductor chip 1 is formed in a substantially rectangular shape in plan view, and has a groove 12 in the peripheral portion of the outermost surface thereof.
  • the groove 12 is formed by cutting the peripheral surface force of the outermost surface of the semiconductor chip 1 into, for example, a substantially square cross section having a width of 10 to 20 ⁇ m and a depth of 10 to LOO m.
  • the nossivation film 11 also has silicon oxide or silicon nitride strength and is formed so as to cover the entire surface of the semiconductor chip 1 except for the grooves 12.
  • a pad opening 113 is formed for exposing a part of the internal wiring made of metal such as aluminum formed on the surface of the semiconductor chip 1 as the electrode pad 6.
  • the stress relaxation layer 2 is made of, for example, polyimide, and is provided to absorb and relax the stress when stress is applied to the semiconductor device.
  • the stress relaxation layer 2 is formed in a rectangular shape that is slightly smaller than the notch basin film 11 in a plan view.
  • a through hole 21 is formed in the stress relaxation layer 2 at a position facing the electrode pad 6 so as to penetrate therethrough.
  • the rewiring 3 is formed using a metal material such as copper, for example, and extends along the surface of the stress relaxation layer 2 to a position facing the metal ball 5 with the sealing resin layer 4 interposed therebetween.
  • the sealing resin layer 4 is made of, for example, epoxy resin, and seals the surface side of the semiconductor chip 1.
  • the encapsulating resin layer 4 covers the surfaces of the passivation film 11, the stress relaxation layer 2, and the rewiring 3, and further wraps around the side surfaces from these surfaces to fill the grooves 12 of the semiconductor chip 1. Further, the sealing resin layer 4 has a flat surface and a side surface that is flush with the side surface of the semiconductor chip 1.
  • the semiconductor device has a substantially rectangular parallelepiped shape whose size in plan view is equal to the size of the semiconductor chip 1.
  • the sealing resin layer 4 is provided with a flat columnar post 7 made of a metal such as copper penetrating between the rewiring 3 and the metal ball 5.
  • the post 7 connects the rewiring 3 and the metal ball 5 together.
  • the metal ball 5 is an external connection terminal (not shown) for connection (external connection) to a wiring board or the like, and is formed in a ball shape using a metal material such as solder, for example.
  • the side surface of the nosy basis film 11 is covered with the sealing resin layer 4, and is not exposed on the side surface of the semiconductor device. Therefore, peeling or cracking of the passivation film 11 due to stress applied to the side surface of the semiconductor device can be prevented.
  • a groove 12 is formed in the peripheral portion of the outermost surface of the semiconductor chip 1, and the sealing resin layer 4 enters the groove 12. Therefore, even in the portion of the sealing resin layer 4 that has entered the groove 12, the stress applied to the side surface of the semiconductor device can be absorbed, and peeling and cracking of the passivation film 11 can be more reliably prevented.
  • FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 1 in the order of steps.
  • a plurality of semiconductor chips 1 are fabricated, and a wafer W covered with the entire surface force S passivation film 11 is prepared.
  • the stress relaxation layer 2 and the rewiring are formed on the passivation film 11. 3 are formed in order.
  • the stress relaxation layer 2 is not formed on the dicing line L set between the semiconductor chips 1.
  • a predetermined width is generated between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L, and the passivation film 11 is interposed between the stress relaxation layers 2 on the dicing line L. Is exposed.
  • this concave portion 120 uses a blade (not shown) having a thickness (width) larger than a dicing blade for dicing to divide the wafer W into each semiconductor chip 1, and the surface side force of the passivation film 11 is also reduced. You may form by the method of a half cut, and you may form by laser cover. When a blade is used, the width and depth of the recess 120 (groove 12) can be controlled by the thickness of the blade and the cut amount (cut amount).
  • a sealing resin layer 4 is formed over the entire surface of the wafer W.
  • the sealing resin layer 4 can be formed by applying an uncured epoxy resin to the entire surface of the wafer W and curing it. Then, after the post 7 is formed at a predetermined position of the sealing resin layer 4, the metal ball 5 is formed on the post 7.
  • the post 7 can be formed by forming a hole through the sealing resin layer 4 and then supplying a metal material so as to fill the hole by electrolytic plating.
  • FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention.
  • the parts corresponding to the parts shown in FIG. The same reference numerals are given.
  • the groove 12 is not formed in the semiconductor chip 1. Further, the side surface of the passivation film 11 and the side surface of the stress relaxation layer 2 are formed flush with each other.
  • a wafer W covered with a passivation film 11 is prepared, and the stress relaxation layer 2 and the re-stressing layer 2 are formed on the passivation film 11.
  • the portions exposed from the stress relaxation layer 2 of the notch film 11 are etched away using the stress relaxation layer 2 as a mask. That is, in a region having a predetermined width along the dicing line L, the passivation film 11 is exposed between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L.
  • the dicing line L The upper passivation film 11 is removed by etching using the stress relaxation layer 2 as a mask.
  • the etching of the passivation film 11 using the stress relaxation layer 2 as a mask can be achieved using an etching solution that does not dissolve the stress relaxation layer 2 but dissolves the passivation film 11.
  • etching of the passivation film 11 using the stress relaxation layer 2 as a mask may be achieved by using nitric acid as an etching solution.
  • the exposed portion of the passivation film 11 from the stress relaxation layer 2 may be removed by dry etching such as RIE (reactive ion etching).
  • the sealing resin layer 4 is formed on the entire surface of the wafer W, and the post 7 and the metal ball 5 are further formed. Thereafter, as shown in FIG. 4 (d), the wafer W is cut (diced) together with the sealing resin layer 4 along the dicing line L using a dicing blade (not shown).
  • FIG. 5 is a cross-sectional view for explaining a configuration of a semiconductor device according to the third embodiment of the present invention.
  • the portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
  • the semiconductor chip 1 is placed between the electrode pad 6 (internal wiring) formed on the surface of the semiconductor chip 1 and the semiconductor substrate that forms the base of the semiconductor chip 1.
  • an interlayer film 9 having an oxide silicon or silicon nitride force is provided.
  • the groove 12 is formed by digging down to the lower side of the interlayer film 9 (on the semiconductor substrate side), and when the sealing resin layer 4 enters the groove 12, each side surface of the nossivation film 11 and the interlayer film 9 is formed. Covered by the sealing resin layer 4.
  • FIG. 6 is a cross-sectional view for explaining a configuration of a semiconductor device according to the fourth embodiment of the present invention.
  • the parts corresponding to the parts shown in FIG. 6 are identical to the parts shown in FIG.
  • the surface force of the 1S notch film 11 wraps around the side surface and fills the groove 12 formed in the outermost peripheral portion of the semiconductor chip 1.
  • the sealing resin layer 4 is formed so as to cover and exhaust the surface of the stress relaxation layer 2.
  • the side surface of the nosy basis film 11 is covered with the stress relaxation layer 2 and is not exposed on the side surface of the semiconductor device. Therefore, peeling and cracking of the passivation film 11 due to stress applied to the side surface of the semiconductor device can be prevented.
  • the groove 12 is formed in the peripheral portion of the outermost surface of the semiconductor chip 1, and the stress relaxation layer 2 enters the groove 12. Therefore, even in the portion of the stress relaxation layer 2 that enters the groove 12.
  • the stress applied to the side surface of the semiconductor device can be absorbed, and the passivation film 11 can be more reliably prevented from peeling or cracking.
  • FIG. 7 is a cross-sectional view showing the manufacturing steps of the semiconductor device shown in FIG.
  • a wafer W is prepared in which a plurality of semiconductor chips 1 are fabricated and the entire surface thereof is covered with the passivation film 11.
  • the pad opening 113 for exposing the electrode pad 6 is formed in the passivation film 11
  • the surface of the nozzle film 11 is cut along the dicing line L.
  • a recess 120 having a predetermined width that is recessed in a concave shape to the lower side is formed.
  • a stress relaxation layer 2 having 21 is formed.
  • the stress relaxation layer 2 is a region on the dicing line L set between the semiconductor chips 1 and is not formed on a region narrower than the recess 120. Therefore, a space is generated between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L, and the semiconductor chip 1 (wafer W) is interposed between the stress relaxation layers 2 on the dicing line L. Is exposed.
  • the post 7 is formed at a predetermined position of the sealing resin layer 4. . Further, a metal ball 5 is formed on the post 7.
  • the stress relaxation layer 2 is not formed in the recess 120.
  • FIG. 8 is a cross-sectional view for explaining the configuration of the semiconductor device according to the fifth embodiment of the present invention.
  • portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as in FIG.
  • the stress relaxation layer 2 1 laminated on the passivation film 11 1S wraps around the surface force side surface of the passivation film 11 and enters the groove 12 formed in the outermost peripheral portion of the semiconductor chip 1. It is out.
  • the sealing resin layer 4 laminated on the stress relaxation layer 2 wraps around from the surface of the stress relaxation layer 2 to the side surface and covers the surface and side surface of the passivation film 11 from the outside of the stress relaxation layer 2. ing. Then, the groove 12 formed in the peripheral portion of the outermost surface of the semiconductor chip 1 is filled with the stress relaxation layer 2 and the sealing resin layer 4.
  • the side surface of the passivation film 11 is covered with the stress relaxation layer 2, and the outer force thereof is also covered with the sealing resin layer 4, so that the passivation film 11 is not peeled off. Cracks can be prevented more reliably.
  • the stress relaxation layer 2 is formed in the recess 120 in the step shown in FIG. 7 (d) after the steps shown in FIGS. 7 (a) to (c) are sequentially performed. Formed
  • the wafer W can be cut (diced) along with the sealing resin layer 4 along the dicing line L.
  • FIG. 9 is a cross-sectional view for explaining the configuration of the semiconductor device according to the sixth embodiment of the present invention. 9, parts corresponding to the respective parts shown in FIG. 5 are given the same reference numerals as those in FIG.
  • the semiconductor chip 1 is, for example, an oxide layer between an electrode pad 6 (internal wiring) formed on the surface of the semiconductor chip 1 and the semiconductor substrate that forms the base of the semiconductor chip 1.
  • An interlayer film 9 having a silicon or silicon nitride force is provided. Then, the groove 12 is formed by digging down to the lower side of the interlayer film 9 (on the semiconductor substrate side), and the stress relaxation layer 2 and the sealing resin layer 4 enter the groove 12 to thereby form the nossivation film 11 and the groove 12. Each side surface of the interlayer film 9 is covered with the stress relaxation layer 2 and the sealing resin layer 4.
  • FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment of the present invention.
  • parts corresponding to the parts shown in FIG. 1 are given the same reference numerals as in FIG.
  • This semiconductor device is a semiconductor device to which the WL-CSP technology is applied, and includes a semiconductor chip 1 having a notch film (surface protective film) 11 on the outermost layer portion, and a stress relaxation layer laminated on the nozzle film 11. 2, a rewiring 3 formed on the stress relaxation layer 2, a sealing resin layer 4 laminated on the rewiring 3, and a metal ball disposed on the sealing resin layer 4. 5 and.
  • the semiconductor chip 1 is formed in a substantially rectangular shape in plan view.
  • An annular groove 12 (passivation non-existing portion) is formed in the peripheral portion of the surface of the semiconductor chip 1 in an element formation region (on the semiconductor substrate forming the base of the semiconductor chip 1) in a plan view looking down on the surface.
  • the groove 12 is recessed from the surface of the passivation film 11 and is dug down to the side of the semiconductor substrate that forms the base of the semiconductor chip 1 rather than the passivation film 11.
  • the nossivation film 11 has a central portion 111 covering the element formation region (region in which the functional element is formed) A across the groove 12 and a peripheral edge of the central portion 111 at a predetermined interval. Thus, it is divided into a peripheral side portion 112 surrounding the periphery of the central side portion 111.
  • the passivation film 11 has a silicon oxide or silicon nitride force.
  • the passivation film 11 is formed with a pad opening 113 for exposing a part of the internal wiring having a metal force such as aluminum formed on the surface of the semiconductor chip 1 as the electrode pad 6.
  • the stress relaxation layer 2 is provided to absorb and relax the stress applied to the semiconductor device.
  • the stress relaxation layer 2 is made of polyimide, for example, and is formed in a rectangular shape that is slightly smaller than the central portion 111 of the notch basin film 11 when the surface is looked down.
  • a through hole 21 is formed through the stress relaxation layer 2 at a position facing the electrode pad 6.
  • the rewiring 3 is formed using a metal material such as copper, for example.
  • the rewiring 3 is connected to the electrode pad 6 through the through hole 21.
  • the rewiring 3 extends along the surface of the stress relaxation layer 2 to a position facing the metal ball 5 with the sealing resin layer 4 interposed therebetween.
  • the sealing resin layer 4 is made of, for example, an epoxy resin and seals the surface side of the semiconductor chip 1.
  • the sealing resin layer 4 covers the surface of the central portion 111, the stress relaxation layer 2 and the redistribution wiring 3 of the nossivation film 11, and further wraps around the surface from these surfaces to the groove 12 of the semiconductor chip 1. Are filled. Further, the sealing resin layer 4 has a flat surface and a side surface that is flush with the side surface of the semiconductor chip 1.
  • the semiconductor device has a substantially rectangular parallelepiped shape whose size in plan view is equal to the size of the semiconductor chip 1.
  • the sealing resin layer 4 is provided with a flat cylindrical post 7 made of a metal such as copper penetrating between the rewiring 3 and the metal ball 5. By this post 7, Rewiring 3 and metal ball 5 are connected.
  • the metal ball 5 is an external connection terminal (not shown) for connection (external connection) to a wiring board or the like, and is formed in a ball shape using a metal material such as solder, for example.
  • the nossivation film 11 covers the central side portion 111 covering the element forming region A and the central side portion 111 with a predetermined distance from the periphery of the central side portion 111. And a peripheral portion 112 surrounding the periphery of 111.
  • an annular groove 12 is formed on the outermost layer portion of the semiconductor chip 1 so as to surround the periphery of the element formation region A in a plan view overlooking the surface of the semiconductor chip 1.
  • the groove 12 is divided into an inner central portion 111 and an outer peripheral edge portion 112.
  • the peeling or cracking can be stopped only at the peripheral portion 112 of the passivation film 11. As a result, it is possible to prevent peeling and cracking of the central side portion 111 of the nossivation film 11, and it is possible to prevent malfunction of the functional element due to the peeling and cracking.
  • the side surface of the central portion 111 of the passivation film 11 is covered with the sealing resin layer 4 entering the groove 12 between the central portion 111 and the peripheral portion 112. Therefore, the side surface of the central portion 111 of the passivation film 11 can be protected by the sealing resin layer 4, and peeling and cracking of the central portion 111 can be more reliably prevented.
  • FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 10 in the order of steps.
  • a plurality of semiconductor chips 1 are fabricated, and a wafer W having a passivation film 11 on its outermost layer is prepared.
  • the stress relaxation layer 2 and the rewiring 3 are formed on the passivation film 11. It is formed in order.
  • the stress relaxation layer 2 is not formed on the dicing line L set between the semiconductor chips 1. For this reason, a predetermined width is generated between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L, and the passivation film 11 is formed between the stress relaxation layers 2 on the dicing line L. Exposed. Next, as shown in FIG. 11 (b), a groove 12 is formed on both sides of the dicing line L, so that a strip-like region extending along the dicing line L with a predetermined distance from the dicing line L. Then, the passivation film 11 is removed.
  • the groove 12 may be formed by, for example, a half-cut technique for the surface side force of the noisy film 11 by using a blade (not shown) or by a laser cage.
  • a blade not shown
  • the width and depth of the groove 12 can be controlled by the thickness and the cut amount (cut amount) of the blade.
  • a sealing resin layer 4 is formed on the entire surface of the wafer W.
  • the sealing resin layer 4 can be formed by applying an uncured epoxy resin to the entire surface of the wafer W and curing it. At this time, when the uncured epoxy resin flows into the groove 12 and the epoxy resin is cured, a configuration in which the sealing resin layer 4 enters the groove 12 of the semiconductor chip 1 is obtained. Then, after the post 7 is formed at a predetermined position of the sealing resin layer 4, the metal ball 5 is formed on the post 7.
  • the post 7 can be formed by forming a hole through the sealing resin layer 4 and then supplying a metal material so as to fill the hole by electrolytic plating.
  • the wafer W is cut (diced) together with the sealing resin layer 4 along the dicing line L using a dicing blade (not shown).
  • the semiconductor device shown in 10 is obtained.
  • FIG. 12 is a cross-sectional view for explaining the configuration of the semiconductor device according to the eighth embodiment of the present invention.
  • portions corresponding to the respective portions shown in FIG. 10 described above are denoted by the same reference numerals as in FIG.
  • the groove 12 between the central side portion 111 and the peripheral side portion 112 of the stress relaxation layer 2 force passivation film 11 stacked on the passivation film 11 enters. Then, the sealing resin layer 4 goes around the side surface of the stress relaxation layer 2 and covers the side surface of the stress relaxation layer 2.
  • the passivation film 11 is divided into the inner central side portion 111 and the outer peripheral side portion 112 with the groove 12 interposed therebetween. Even if the passivation film 11 is peeled off or cracked on the side of the device The peeling or cracking can be stopped only at the peripheral portion 112 of the passivation film 11. As a result, it is possible to prevent peeling and cracking of the central portion 111 of the notch basin film 11, and it is possible to prevent malfunction of the functional element due to the peeling and cracking.
  • the stress relaxation layer 2 enters the groove 12 between the central side portion 111 and the peripheral side portion 112 of the noisy basin film 11, and the side surface of the central side portion 111 is formed by the stress relaxation layer 2. Covered. For this reason, the side surface of the central portion 111 of the nosy basis film 11 can be protected by the stress relaxation layer 2. In addition, even between the central side portion 111 and the peripheral side portion 112 of the notch basin film 11, the stress applied to the semiconductor device can be absorbed by the stress relaxation layer 2 that enters between them. As a result, peeling or cracking of the central portion 111 of the passivation film 11 can be more reliably prevented.
  • the sealing resin layer 4 wraps around the side surface of the stress relaxation layer 2, the side surface of the stress relaxation layer 2 is covered with the sealing resin layer 4, so that the stress relaxation layer 2 is removed from the outside air. It is possible to block, and it is possible to prevent the stress relaxation layer 2 from deteriorating due to moisture contained in the outside air.
  • FIG. 13 is a cross-sectional view showing the manufacturing steps of the semiconductor device shown in FIG.
  • a plurality of semiconductor chips 1 are fabricated, and a wafer W having a passivation film 11 on its outermost layer is prepared.
  • the grooves 12 are formed on both sides of the dicing line L.
  • the passivation film 11 is removed from the band-shaped region extending along the dicing line L with a predetermined distance from the dicing line L.
  • the stress relaxation layer 2 having the through hole 21 is formed on the passivation film 11.
  • This stress relaxation layer 2 can be formed by applying a liquid (unhardened polyimide) to the entire surface of the wafer W except for a region having a predetermined width on the dicing line L and curing it. .
  • the liquid polyimide flows into the groove 12 and the epoxy resin is cured, the stress relaxation layer is formed in the groove 12 of the semiconductor chip 1. A configuration with 2 in it is obtained.
  • the post 7 is formed at a predetermined position of the sealing resin layer 4. Further, a metal ball 5 is formed on the post 7.
  • the wafer W is cut (diced) together with the sealing resin layer 4 along the dicing line L using a dicing blade (not shown). A semiconductor device is obtained.
  • the groove 12 is formed by being dug down to the side of the semiconductor substrate relative to the notch passivation film 11, and thereby the passivation film 11 extends from a band-shaped region extending along the dicing line L. Has been removed.
  • the groove 12 should be formed to a depth that can remove at least the passivation film 11 from the band-like region. May be formed.
  • the groove 12 having such a depth can be formed by adjusting the amount of half-cutting using a blade or the irradiation intensity and irradiation time of the laser beam, and only the passivation film 11 is etched (wet etching). Alternatively, it can be reliably formed by dry etching.
  • the groove 12 should be removed from the band-shaped region extending along the dicing line L. Formed to a depth that can be!
  • the first wiring layer 81, the first interlayer film 91, the second wiring layer 82, the second interlayer film 92, and the passivation film 11 are formed on the semiconductor substrate 10 that forms the base of the semiconductor chip 1.
  • the first wiring layer 81 and the second wiring layer 82 are electrically connected to each other through the via hole 83 formed in the first interlayer film 91 by stacking in this order from the semiconductor substrate side.
  • the groove 12 has the surface force of the passivation film 11 as well as the first surface force.
  • the depth is greater than the thickness up to the lower surface of the interlayer film.
  • the groove 12 separates the first interlayer film 91 formed only by the nossivation film 11 into the central side portion 911 and the outer peripheral side portion 912, and the second interlayer film 92 is divided into the central side portion 9. It is divided into 21 and the outer peripheral side portion 922. Therefore, even if the passivation film 11, the first interlayer film 91, and the Z or the second interlayer film 92 are peeled off or cracked on the side surface of the semiconductor device, the peeling or cracking is removed. Only the peripheral side portion 912 of the first interlayer film 91 and the peripheral side portion 922 of Z or the second interlayer film 92 can be stopped.
  • FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device according to the ninth embodiment of the present invention.
  • parts corresponding to the parts shown in FIG. 1 are given the same reference numerals as in FIG.
  • This semiconductor device is a semiconductor device to which WL-CSP technology is applied, and includes a semiconductor chip 1 having a passivation film (surface protective film) 11 on the outermost surface, and a stress relaxation layer 2 stacked on the passivation film 11.
  • the semiconductor chip 1 includes, for example, a wiring layer 8 and an interlayer film 9 between a semiconductor substrate 10 that also has silicon force and a passivation film 11.
  • the wiring layer 8 is patterned on the semiconductor substrate 10, and the interlayer film 9 is formed on the wiring layer 8 and covers the wiring layer 8.
  • the semiconductor chip 1 is formed in a substantially rectangular shape in plan view, and has a groove 12 on the peripheral edge portion of the surface la.
  • the groove 12 is formed in a triangular cross-section that becomes narrower toward the back surface lb side of the semiconductor chip 1.
  • the trench 12 is formed by digging down to the lower side of the interlayer film 9 (on the semiconductor substrate 10 side). As a result, the side surfaces of the nossivation film 11 and the interlayer film 9 are exposed in the trench 12.
  • the notch film 11 is made of silicon oxide or silicon nitride, and is formed so as to cover the entire surface of the interlayer film 9 except for the grooves 12.
  • a pad opening 113 for exposing a part of the internal wiring made of metal such as aluminum formed on the surface of the semiconductor chip 1 as the electrode pad 6 is formed in the nossivation film 11.
  • the electrode pad 6 is electrically connected to the wiring layer 8 through a via hole 85 provided through the interlayer film 9.
  • the stress relaxation layer 2 is made of, for example, polyimide, and is provided to absorb and relax the stress when stress is applied to the semiconductor device.
  • a through hole 21 is formed through the stress relaxation layer 2 at a position facing the electrode pad 6.
  • the rewiring 3 is formed using, for example, a metal material such as copper.
  • the rewiring 3 is connected to the electrode pad 6 through the through hole 21.
  • the rewiring 3 extends along the surface of the stress relaxation layer 2 to a position facing the metal ball 5 with the sealing resin layer 4 interposed therebetween.
  • the sealing resin layer 4 is made of, for example, an epoxy resin, and seals the surface la side of the semiconductor chip 1.
  • the sealing resin layer 4 covers the surfaces of the stress relaxation layer 2 and the rewiring 3, and furthermore, these surface forces also enter the grooves 12 and fill the grooves 12 of the semiconductor chip 1.
  • each side surface of the nossivation film 11 and the interlayer film 9 is covered with a portion of the sealing resin layer 4 that has entered the groove 12.
  • the sealing resin layer 4 has a flat surface and a side surface flush with the side surface lc of the semiconductor chip 1.
  • the semiconductor device has a substantially rectangular parallelepiped shape in size in plan view and the size of the semiconductor chip 1! / Speak.
  • the sealing resin layer 4 is provided with a flat columnar post 7 made of a metal such as copper penetrating between the rewiring 3 and the metal ball 5.
  • the post 7 connects the rewiring 3 and the metal ball 5 together.
  • the metal ball 5 is an external connection terminal (not shown) for connection (external connection) to a wiring board or the like, and is formed in a ball shape using a metal material such as solder, for example.
  • FIG. 17 is an enlarged view for explaining the dimensions of the groove 12 of the semiconductor device shown in FIG.
  • the groove 12 is formed in a range where the width WT force in the plane including the surface la of the semiconductor chip 1 is larger than 5 m and smaller than 50 m. Further, the groove 12 is formed within a range where the depth DT force in the direction orthogonal to the plane including the surface la of the semiconductor chip 1 is larger than 3 ⁇ m and smaller than 50 m.
  • the thickness force between the front surface la and the rear surface lb of the semiconductor chip 1 is 90 m
  • the thickness between the deepest portion 12p of the groove 12 and the back surface lb of the semiconductor chip 1 is formed in a range larger than 440 m and smaller than 487 m.
  • the thickness between the front surface la and the back surface lb of the semiconductor chip 1 is 330 m
  • the thickness between the deepest portion 12p of the groove 12 and the back surface lb of the semiconductor chip 1 is larger than 280 m, and It is formed within a range smaller than 327 m.
  • the groove 12 is formed over the entire periphery of the peripheral portion of the surface la of the semiconductor chip 1, and the sealing resin layer 4 is formed in the groove 12. It has entered.
  • the side surface lc of the surface layer portion of the semiconductor chip 1 is covered with the sealing resin layer 4 that has entered the groove 12. Therefore, it is possible to prevent the passivation film 11 included in the surface layer portion of the semiconductor chip 1 and the underlying interlayer film 9 from being peeled off or cracked.
  • the groove 12 since the groove 12 has a width WT in a plane including the surface la of the semiconductor chip 1 larger than 5 ⁇ m, it forms a base of the semiconductor chip 1 with the sealing resin layer 4 that has entered the groove 12. Good adhesion to the semiconductor substrate 10 can be ensured. Therefore, it is possible to prevent the sealing resin layer 4 from being peeled off from the semiconductor substrate 10. Further, since the width WT in the plane including the surface la of the semiconductor chip 1 is smaller than 50 ⁇ m, the groove 12 does not reach the region where the functional element on the semiconductor chip 1 is formed. There is no risk of damaging the functional elements.
  • the groove 12 has a passivation film 11 formed at least on the outermost surface of the semiconductor chip 1. Can be protected. Further, since the depth DT in the direction orthogonal to the plane including the surface la of the semiconductor chip 1 is smaller than 50 ⁇ m, the strength of the semiconductor chip 1 (semiconductor substrate 10) can be ensured. For example, to reduce the thickness of a semiconductor device, the back surface lb of the semiconductor chip 1 (semiconductor substrate 10) is ground by the grinder during the manufacturing process.
  • the grinder will be When pressed against the surface, there is a risk of cracking between the back surface lb of the semiconductor chip 1 and the groove 12.
  • the depth of the groove 12 is smaller than 50 m, it is possible to ensure the semiconductor chip 1 with a strength capable of preventing the occurrence of such a crack.
  • FIG. 18 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 16 in the order of steps.
  • Figure 1 In the manufacturing process of the semiconductor device shown in FIG. 6, Weno and W whose outermost surface is covered with the passivation film 11 are prepared. A wiring layer 8, an interlayer film 9, and a via hole 85 are formed below the noisy film 11.
  • a pad opening 113 for exposing the electrode pad 6 is formed in the passivation film 11.
  • the stress relaxation layer 2 and the rewiring 3 are sequentially formed on the passivation film 11.
  • a post 7 is formed at a predetermined position on the rewiring 3 (formation position of the metal ball 5) by, for example, electroplating.
  • the stress relaxation layer 2 is not formed on the dicing line L set between the semiconductor chips 1. For this reason, a predetermined width is generated between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L, and the passivation film 11 is formed between the stress relaxation layers 2 on the dicing line L. Exposed.
  • a recess 120 is formed along the dicing line L so as to be recessed below the interlayer film 9 from the surface force of the stress relaxation layer 2.
  • the recess 120 has an inverted trapezoidal shape that tapers toward the back surface lb of the semiconductor chip 1.
  • the recess 120 may be formed by a half-cut method using a blade (not shown) having a trapezoidal cross-sectional shape corresponding to the shape of the recess 120, or by laser processing. It may be formed.
  • a sealing resin layer 4 is formed over the entire surface of the wafer W.
  • the sealing resin layer 4 is formed by applying an uncured epoxy resin to the entire surface of the wafer W, curing it, and then grinding the surface until the post 7 is exposed. It is out.
  • a semiconductor device having a configuration without the groove 12 may be manufactured by the manufacturing method shown in FIG. That is, in the step shown in FIG.
  • the present invention is mounted (bare chip mounting) with the front surface of the semiconductor chip facing the mounting substrate and the back surface of the semiconductor chip is exposed. It can also be applied to a semiconductor device.

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Abstract

　この発明の半導体装置は、パッシベーション膜を有する半導体チップと、前記パッシベーション膜上に設けられ、前記半導体チップの表面側を封止するための封止樹脂層とを備えている。前記封止樹脂層は、前記パッシベーション膜の側面へ回り込み、当該側面を被覆している。

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] この発明は、半導体装置およびその製造方法に関し、とくに、 WL— CSP (ウェハレ ベルチップスケールパッケージ： Wafer Level-Chip Scale Package)技術が適用された 半導体装置およびその製造方法に関する。
背景技術
[0002] 最近、半導体装置の高機能化 ·多機能化に伴って、 WL— CSP技術の実用化が進 んでいる。 WL— CSP技術では、ウェハ状態でパッケージング工程が完了され、ダイ シングによって切り出された個々のチップサイズ力 Sパッケージサイズとなる（たとえば、 特許文献 1参照)。
WL— CSP技術が適用された半導体装置は、図 19に示すように、半導体チップ 10 1の表面全域がパッシベーシヨン膜 102で覆われている。このパッシベーシヨン膜 10 2には、半導体チップ 101の表面に形成された内部配線の一部を電極パッド 103とし て露出させるためのパッド開口 104が形成されている。また、パッシベーシヨン膜 102 上には、ポリイミド層 105が積層されている。さらに、ポリイミド層 105上には、再配線 1 06が形成されており、この再配線 106は、ポリイミド層 105に貫通して形成された貫 通孔 107を介して電極パッド 103に接続されている。そして、ポリイミド層 105および 再配線 106上には、エポキシ榭脂からなる封止榭脂層 108が積層され、再配線 106 は、その封止榭脂層 108を貫通するポスト 109を介して、封止榭脂層 108の表面に 配設された半田ボール 110に接続されている。
[0003] この半導体装置は、次のようにして製造される。まず、複数の半導体チップが作り込 まれたウェハが用意される。ウェハの表面は、その全域がパッシベーシヨン膜 102に よって被覆されている。次いで、パッシベーシヨン膜 102上にポリイミド層 105および 再配線 106が形成された後、それらの上に封止榭脂層 108が積層され、さらにポスト 109および半田ボール 110が形成される。その後、ウェハ内の各半導体チップ間に 設定されたダイシングラインに沿って、ノッシベーシヨン膜 102および封止榭脂層 10 8とともにウェハが切断 (ダイシング)されることにより、図 19に示す半導体装置が得ら れる。
特許文献 1 :特開 2001— 298120号公報
発明の開示
発明が解決しょうとする課題
[0004] ところが、このようにして製造される半導体装置では、半導体チップ 101、パッシベ ーシヨン膜 102および封止榭脂層 108の各側面が面一となつて露出して 、る。その ため、半導体装置の側面に大きな応力が加わると、その側面で薄い膜状のパッシベ ーシヨン膜 102の剥がれやひび割れが発生する。このパッシベーシヨン膜 102の剥が れやひび割れが半導体チップ 101の素子形成領域上まで進行すると、その素子形 成領域に形成されている機能素子の動作不良を生じるおそれがある。
[0005] そこで、この発明の目的は、ノ ッシベーシヨン膜の剥がれやひび割れを防止するこ とができる半導体装置およびその製造方法を提供することである。
課題を解決するための手段
[0006] 本発明の一つの局面に係る半導体装置は、パッシベーシヨン膜を有する半導体チ ップと、前記パッシベーシヨン膜上に設けられ、前記半導体チップの表面側を封止す るための封止榭脂層とを含み、前記封止榭脂層は、前記パッシベーシヨン膜の側面 へ回り込み、当該側面を被覆している。この構成によれば、封止榭脂層がパッシベー シヨン膜の側面に回り込んで形成されており、パッシベーシヨン膜の側面が封止榭脂 層によって被覆されている。そのため、ノ ッシベーシヨン膜の剥がれやひび割れを防 止することができる。
[0007] 前記半導体チップの表面の周縁部に溝が形成され、前記封止榭脂層が前記溝に 入り込んでいてもよい。この構成では、封止榭脂層の溝に入り込んだ部分においても 、この半導体装置の側面に加わる応力を吸収することができる。そのため、パッシベ ーシヨン膜の剥がれやひび割れをより確実に防止することができる。
前記パッシベーシヨン膜は、前記溝を挟んで、前記半導体チップにおける素子形 成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、 前記中央側部分の周囲を取り囲む周縁側部分とに分断されて 、てもよ 、。言 、換え れば、前記溝は、半導体チップの表面を見下ろす平面視で素子形成領域の周囲を 取り囲む環状に形成されており、前記パッシベーシヨン膜は、その溝よりも内側の中 央側部分と外側の周縁側部分とを備えていてもよい。この構成では、半導体装置の 側面でパッシベーシヨン膜の剥がれやひび割れが発生しても、その剥がれやひび割 れをパッシベーシヨン膜の周縁側部分のみに止めることができる。その結果、ノッシ ベーシヨン膜の中央側部分の剥がれやひび割れを防止することができ、その剥がれ やひび割れに起因する機能素子の動作不良の発生を防止することができる。
[0008] 前記一つの局面に係る半導体装置は、前記パッシベーシヨン膜と前記封止榭脂層 との間に介在され、外部から加わる応力を吸収して緩和するための応力緩和層をさ らに含んでもよぐその場合、前記応力緩和層は、前記溝に入り込んでいてもよいし、 その側面が前記パッシベーシヨン膜の側面とほぼ面一に形成されて、前記溝に入り 込んでいなくてもよい。応力緩和層が溝に入り込んでいれば、その応力緩和層の溝 に入り込んだ部分においても、半導体装置の側面に加わる応力を吸収することがで きる。そのため、ノ¾ /シベーシヨン膜の剥がれやひび割れをより確実に防止することが できる。一方、応力緩和層の側面とパッシベーシヨン膜の側面とがほぼ面一に形成さ れる構成は、たとえば、応力緩和層をマスクとしてパッシベーシヨン膜のエッチングを 行い、パッシベーシヨン膜の応力緩和層から露出した部分を除去することにより、容 易に得ることができる。
[0009] また、前記封止榭脂層は、前記応力緩和層の側面に回り込んでいてもよい。封止 榭脂層が応力緩和層の側面に回り込むことによって、応力緩和層の側面が封止榭 脂層によって覆われる。そのため、応力緩和層を外気力も遮断することができ、外気 に含まれる水分などによる応力緩和層の劣化を防止することができる。
前記溝は、前記半導体チップの表面の最周縁部に形成されていてもよぐこの場合 、前記溝は、前記半導体チップの表面を含む平面における幅が、 5 mよりも大きく、 当該平面と直交する方向の深さ力 3 mよりも大きく、かつ、 50 mよりも小さい範 囲内であることが好ましい。溝の幅が 5 mよりも大きければ、その溝に入り込んだ封 止榭脂層と半導体チップの基体をなす基板との良好な密着性を確保することができ 、基板力も封止榭脂層が剥がれることを防止することができる。さらに、溝の深さが 3 〜50 mの範囲内に形成されていれば、ノッシベーシヨン膜を保護することができな がら、半導体チップの強度を確保することができる。たとえば、半導体装置の薄型化 のためには、その製造過程で、半導体チップ (基板)の裏面がグラインダにより研削さ れるが、溝が深すぎると、グラインダが半導体チップの裏面に押し付けられたときに、 その押圧力により半導体チップの裏面と溝との間にひびが入るおそれがある。溝の 深さが 50 mよりも小さい場合、そのようなひびの発生を防止することができる強度を 半導体チップに確保することができる。
[0010] なお、前記溝は、前記半導体チップの裏面側ほど幅狭となる断面三角形状を有し ていてもよい。
前記一つの局面に係る半導体装置は、前記パッシベーシヨン膜と前記半導体チッ プの基体をなす半導体基板との間に介在された層間膜をさらに含み、前記封止榭脂 層は、前記パッシベーシヨン膜および前記層間膜の各側面へ回り込み、前記パッシ ベーシヨン膜および前記層間膜の各側面を被覆していてもよい。この構成では、パッ シベーシヨン膜および層間膜の各側面が封止榭脂層で被覆されるので、パッシベー シヨン膜だけでなぐ層間膜の剥がれやひび割れも防止することができる。
[0011] また、本発明の他の局面に係る半導体装置は、パッシベーシヨン膜を有する半導体 チップと、前記パッシベーシヨン膜上に設けられ、外部から加わる応力を吸収して緩 和するための応力緩和層とを含み、前記応力緩和層は、前記パッシベーシヨン膜の 側面へ回り込み、当該側面を被覆している。
この構成によれば、応力緩和層がパッシベーシヨン膜の側面に回り込んで形成され ており、ノッシベーシヨン膜の側面が応力緩和層によって被覆されている。そのため 、 ノッシベーシヨン膜の剥がれやひび割れを防止することができる。
[0012] 前記半導体チップの表面の周縁部に溝が形成され、前記応力緩和層が前記溝に 入り込んでいてもよい。この構成では、応力緩和層の溝に入り込んだ部分においても 、半導体装置の側面に加わる応力を吸収することができる。そのため、パッシベーシ ヨン膜の剥がれやひび割れをより確実に防止することができる。
前記他の局面に係る半導体装置は、前記パッシベーシヨン膜と前記半導体チップ の基体をなす半導体基板との間に介在された層間膜をさらに含み、前記応力緩和層 は、前記パッシベーシヨン膜および前記層間膜の各側面へ回り込み、前記パッシベ ーシヨン膜および前記層間膜の各側面を被覆していてもよい。この構成では、ノ ッシ ベーシヨン膜および層間膜の各側面が応力緩和層で被覆されるので、パッシベーシ ヨン膜だけでなぐ層間膜の剥がれやひび割れも防止することができる。
[0013] 前記他の局面に係る半導体装置は、前記応力緩和層上に設けられ、前記半導体 チップの表面側を封止するための封止榭脂層をさらに含み、前記封止榭脂層は、そ の側面が前記応力緩和層の側面とほぼ面一に形成されて 、てもよ 、。
本発明の半導体装置の製造方法は、複数の半導体チップが作り込まれ、その表面 力 Sパッシベーシヨン膜で被覆された半導体ウェハを用意する工程と、前記半導体ゥ ェハに設定されたダイシングラインに沿って延びる帯状の領域から、少なくとも前記 パッシベーシヨン膜を除去するパッシベーシヨン膜除去工程と、このパッシベーシヨン 膜除去工程後、前記半導体ウェハ上に封止榭脂層を形成する封止榭脂層形成ェ 程と、この封止榭脂層形成工程後に、前記半導体ウェハをダイシングラインに沿って 切断し、前記半導体チップの個片に切り分けるダイシング工程とを含む。この方法に より、封止榭脂層が少なくともノ ッシベーシヨン膜の側面に回り込んだ構成を有する チップサイズの半導体装置を得ることができる。
[0014] 前記パッシベーシヨン膜除去工程は、前記ダイシングライン上の所定幅の帯状の領 域から、少なくともノッシベーシヨン膜を除去する工程であってもよい。この場合、半 導体チップの表面の最周縁部力も少なくともノッシベーシヨン膜が除去され、その除 去された部分に封止榭脂層が入り込んだ構成の半導体装置を得ることができる。 また、その場合において、前記パッシベーシヨン膜除去工程は、前記パッシベーシ ヨン膜の表面力 前記パッシベーシヨン膜の下方まで凹状に窪む凹部を形成するェ 程であってもよい。この場合、半導体チップの表面の最周縁部に凹部 (溝)を有し、そ の凹部に封止榭脂層が入り込んだ構成の半導体装置を得ることができる。
[0015] 前記パッシベーシヨン膜除去工程は、前記ダイシングラインと所定間隔を空けて、 そのダイシングラインに沿って延びる帯状の領域から、少なくともノ ッシベーシヨン膜 を除去する工程であってもよい。この場合、半導体チップにおける素子形成領域上を 覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、中央側部分 の周囲を取り囲む周縁側部分とに分断されたパッシベーシヨン膜を備える半導体装 置を得ることができる。
[0016] また、その場合にぉ 、て、前記パッシベーシヨン膜除去工程は、前記パッシベーシ ヨン膜の表面力 前記パッシベーシヨン膜の下方まで凹状に窪む凹部を形成するェ 程であってもよい。この場合、前記パッシベーシヨン膜の中央側部分と周縁側部分と の間に凹部 (溝)を有し、その凹部に封止榭脂層が入り込んだ構成の半導体装置を 得ることができる。
前記半導体装置の製造方法は、前記パッシベーシヨン膜除去工程後であって、前 記封止榭脂層形成工程前に、前記半導体ウェハ上に応力緩和層を形成する応力緩 和層形成工程をさらに含んでもよい。この場合、応力緩和層が前記パッシベーシヨン 膜の側面へ回り込んだ構成の半導体装置を得ることができる。
[0017] 本発明における上述の、または他の目的、特徴および効果は、添付図面を参照し て次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0018] [図 1]この発明の第 1の実施形態に係る半導体装置の構成を示す断面図である。
[図 2]図 1に示す半導体装置の製造工程を工程順に示す断面図である。
[図 3]この発明の第 2の実施形態に係る半導体装置の構成を示す断面図である。
[図 4]図 3に示す半導体装置の製造工程を工程順に示す断面図である。
[図 5]この発明の第 3の実施形態に係る半導体装置の構成を説明するための断面図 である。
[図 6]この発明の第 4の実施形態に係る半導体装置の構成を説明するための断面図 である。
[図 7]図 6に示す半導体装置の製造工程を工程順に示す断面図である。
[図 8]この発明の第 5の実施形態に係る半導体装置の構成を説明するための断面図 である。
[図 9]この発明の第 6の実施形態に係る半導体装置の構成を説明するための断面図 である。
[図 10]この発明の第 7の実施形態に係る半導体装置の構成を示す断面図である。 [図 11]図 10に示す半導体装置の製造工程を工程順に示す断面図である。
[図 12]この発明の第 8の実施形態に係る半導体装置の構成を示す断面図である。
[図 13]図 12に示す半導体装置の製造工程を工程順に示す断面図である。
[図 14]図 10に示す構成の変形例として、ノッシベーシヨン膜の膜厚と同じ深さを有す る溝が形成された構成を示す断面図である。
[図 15]第 7の実施形態が多層配線構造の半導体装置に適用された場合の構成を示 す断面図である。
[図 16]この発明の第 9の実施形態に係る半導体装置の構成を示す断面図である。
[図 17]図 16に示す半導体装置の溝の寸法を説明するための拡大図である。
[図 18]図 16に示す半導体装置の製造工程を工程順に示す断面図である。
[図 19]従来の半導体装置の構成を示す断面図である。
発明を実施するための最良の形態
[0019] 以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図 1は、この発明の第 1の実施形態に係る半導体装置の構成を示す断面図である 。この半導体装置は、 WL— CSP技術が適用された半導体装置であり、半導体チッ プ 1と、この半導体チップ 1の表面 (機能素子が形成されている側の面)を被覆するパ ッシベーシヨン膜 (表面保護膜） 11と、このパッシベーシヨン膜 11上に積層された応 力緩和層 2と、この応力緩和層 2上に形成された再配線 3と、この再配線 3上に積層さ れた封止榭脂層 4と、この封止榭脂層 4上に配置された金属ボール 5とを備えている
[0020] 半導体チップ 1は、平面視略矩形状に形成され、その最表面の周縁部に溝 12を有 している。この溝 12は、半導体チップ 1の最表面の周縁部力 たとえば、幅 10〜20 μ mおよび深さ 10〜： LOO mの断面略正方形状に切除されることによって形成され ている。
ノッシベーシヨン膜 11は、酸ィ匕シリコンまたは窒化シリコン力もなり、溝 12を除いて 、半導体チップ 1の表面全域を被覆するように形成されている。このパッシベーシヨン 膜 11には、半導体チップ 1の表面に形成されたアルミニウムなどの金属力 なる内部 配線の一部を電極パッド 6として露出させるためのパッド開口 113が形成されている。 [0021] 応力緩和層 2は、たとえば、ポリイミドからなり、この半導体装置に応力が加わったと きに、その応力を吸収して緩和するために設けられている。この応力緩和層 2は、平 面視において、ノッシベーシヨン膜 11よりも少し小さい矩形状に形成されている。ま た、応力緩和層 2には、電極パッド 6と対向する位置に貫通孔 21が貫通して形成され ている。
再配線 3は、たとえば、銅などの金属材料を用いて形成され、応力緩和層 2の表面 に沿って、封止榭脂層 4を挟んで金属ボール 5と対向する位置まで延びて 、る。
[0022] 封止榭脂層 4は、たとえば、エポキシ榭脂からなり、半導体チップ 1の表面側を封止 している。この封止榭脂層 4は、ノ ッシベーシヨン膜 11、応力緩和層 2および再配線 3 の表面を覆い尽くし、さらに、これらの表面から側面に回り込み、半導体チップ 1の溝 12を埋め尽くしている。また、封止榭脂層 4は、表面が平坦面に形成されるとともに、 その側面が半導体チップ 1の側面と面一に形成されている。これによつて、この半導 体装置は、平面視におけるサイズが半導体チップ 1のサイズと等しい略直方体形状 を有している。
[0023] また、封止榭脂層 4には、再配線 3と金属ボール 5との間に、たとえば、銅などの金 属からなる扁平な円柱状のポスト 7が貫通して設けられており、このポスト 7によって、 再配線 3と金属ボール 5とが接続されて 、る。
金属ボール 5は、図示しな 、配線基板などとの接続 (外部接続)のための外部接続 端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。
[0024] 以上のような構成によれば、ノッシベーシヨン膜 11の側面は、封止榭脂層 4によつ て被覆されており、この半導体装置の側面において露出していない。そのため、この 半導体装置の側面に加わる応力によるパッシベーシヨン膜 11の剥がれやひび割れ を防止することができる。
また、半導体チップ 1の最表面の周縁部に溝 12が形成され、この溝 12に封止榭脂 層 4が入り込んでいる。そのため、封止榭脂層 4の溝 12に入り込んだ部分においても 、この半導体装置の側面に加わる応力を吸収することができ、パッシベーシヨン膜 11 の剥がれやひび割れをより確実に防止することができる。
[0025] 図 2は、図 1に示す半導体装置の製造工程を工程順に示す断面図である。まず、 複数の半導体チップ 1が作り込まれ、その表面全域力 Sパッシベーシヨン膜 11で覆わ れたウェハ Wが用意される。そして、図 2 (a)に示すように、ノ ッシベーシヨン膜 11に、 電極パッド 6を露出させるためのパッド開口 113が形成された後、そのパッシベーショ ン膜 11上に、応力緩和層 2および再配線 3が順に形成される。
[0026] なお、応力緩和層 2は、各半導体チップ 1の間に設定されたダイシングライン L上に は
形成されない。そのため、ダイシングライン Lを挟んで隣接する各半導体チップ 1上の 応力緩和層 2の間には所定幅の間隔が生じ、ダイシングライン L上には、この応力緩 和層 2の間においてパッシベーシヨン膜 11が露出している。
次いで、図 2 (b)に示すように、ダイシングライン Lに沿って、ノ ッシベーシヨン膜 11 の表面からパッシベーシヨン膜 11の下方まで凹状に窪む凹部 120が形成される。こ の凹部 120は、たとえば、ウェハ Wを各半導体チップ 1に切り分けるためのダイシング のためのダイシングブレードよりも厚み（幅）の大きなブレード（図示せず）を用いて、 パッシベーシヨン膜 11の表面側力もハーフカットの手法によって形成してもよいし、レ 一ザカ卩ェによって形成してもよい。ブレードを用いる場合、そのブレードの厚みおよ びカット量 (切り込み量）によって、凹部 120 (溝 12)の幅および深さを制御することが できる。
[0027] その後、図 2 (c)に示すように、ウェハ Wの表面全域上に封止榭脂層 4が形成され る。この封止榭脂層 4は、ウェハ Wの表面全域に未硬化のエポキシ榭脂を塗布し、こ れを硬化させることによって形成することができる。そして、封止榭脂層 4の所定位置 にポスト 7が形成された後、そのポスト 7上に金属ボール 5が形成される。ポスト 7は、 封止榭脂層 4に孔を貫通形成した後、電解めつきによって、その孔内を埋めるように 金属材料を供給することにより形成することができる。
[0028] そして、図 2 (d)に示すように、図示しな!、ダイシングブレードを用いて、ダイシング ライン Lに沿って、封止榭脂層 4とともにウェハ Wが切断 (ダイシング)すると、図 1に示 す半導体装置が得られる。
図 3は、この発明の第 2の実施形態に係る半導体装置の構成を示す断面図である 。この図 3において、上述の図 1に示された各部に対応する部分には、図 1の場合と 同一の参照符号を付して示す。
[0029] 図 3に示す半導体装置では、半導体チップ 1に溝 12が形成されていない。また、パ ッシベーシヨン膜 11の側面と応力緩和層 2の側面とが面一に形成されている。
このような構成の半導体装置の製造工程では、たとえば、図 4 (a)に示すように、パ ッシベーション膜 11で覆われたウェハ Wが用意され、このパッシベーション膜 11上に 応力緩和層 2および再配線 3が順に形成された後、図 4 (b)に示すように、応力緩和 層 2をマスクとして、ノ ッシベーシヨン膜 11の応力緩和層 2から露出している部分がェ ツチング除去される。すなわち、ダイシングライン Lに沿った所定幅の領域では、ダイ シングライン Lを挟んで隣接する各半導体チップ 1上の応力緩和層 2の間からパッシ ベーシヨン膜 11が露出しており、このダイシングライン L上のパッシベーシヨン膜 11が 応力緩和層 2をマスクとするエッチングによって除去される。
[0030] この応力緩和層 2をマスクとするパッシベーシヨン膜 11のエッチングは、応力緩和 層 2を溶解させず、ノ ッシベーシヨン膜 11を溶解させるようなエッチング液を用いて達 成することができる。たとえば、ノッシベーシヨン膜 11が酸ィ匕シリコン力もなる場合、硝 酸をエッチング液として用いることによって、応力緩和層 2をマスクとするパッシベーシ ヨン膜 11のエッチングが達成されてもよい。また、このようなウエットエッチングに限ら ず、 RIE (反応性イオンエッチング）などのドライエッチングによって、パッシベーシヨン 膜 11の応力緩和層 2から露出した部分が除去されてもよい。
[0031] パッシベーシヨン膜 11のエッチング除去後は、図 4 (c)に示すように、ウェハ Wの表 面全域上に封止榭脂層 4が形成され、さらにポスト 7および金属ボール 5が形成され た後、図 4 (d)に示すように、図示しないダイシングブレードを用いて、ダイシングライ ン Lに沿って、封止榭脂層 4とともにウェハ Wが切断 (ダイシング)されることによって、 図 3に示す半導体装置が得られる。
[0032] 図 5は、この発明の第 3の実施形態に係る半導体装置の構成を説明するための断 面図である。この図 5において、上述の図 1に示された各部に対応する部分には、図 1の場合と同一の参照符号を付して示す。
図 5に示す半導体装置では、半導体チップ 1は、半導体チップ 1の表面に形成され た電極パッド 6 (内部配線)と半導体チップ 1の基体をなす半導体基板との間に、たと えば、酸ィ匕シリコンまたは窒化シリコン力もなる層間膜 9を備えている。そして、溝 12 が層間膜 9の下方（半導体基板側)まで掘り下げて形成されており、この溝 12内に封 止榭脂層 4が入り込むことによって、ノッシベーシヨン膜 11および層間膜 9の各側面 が封止榭脂層 4によって被覆されて 、る。
[0033] この構成により、この半導体装置の側面に加わる応力によるパッシベーシヨン膜 11 および層間膜 9の剥がれやひび割れを防止することができる。
図 6は、この発明の第 4の実施形態に係る半導体装置の構成を説明するための断 面図である。この図 6において、上述の図 1に示された各部に対応する部分には、図
1の場合と同一の参照符号を付して示す。
[0034] 図 6に示す半導体装置では、パッシベーシヨン膜 11上に積層された応力緩和層 2
1S ノッシベーシヨン膜 11の表面力 側面に回り込み、半導体チップ 1の最表面の周 縁部に形成されている溝 12を埋め尽くしている。そして、封止榭脂層 4は、応力緩和 層 2の表面を覆 、尽くすように形成されて!、る。
このような構成によれば、ノッシベーシヨン膜 11の側面は、応力緩和層 2によって 被覆されており、この半導体装置の側面において露出していない。そのため、この半 導体装置の側面に加わる応力によるパッシベーシヨン膜 11の剥がれやひび割れを 防止することができる。
[0035] そのうえ、半導体チップ 1の最表面の周縁部に溝 12が形成され、この溝 12に応力 緩和層 2が入り込んでいるので、その応力緩和層 2の溝 12に入り込んだ部分におい ても、この半導体装置の側面に加わる応力を吸収することができ、パッシベーシヨン 膜 11の剥がれやひび割れをより確実に防止することができる。
図 7は、図 6に示す半導体装置の製造工程を工程順に示す断面図である。図 6に 示す半導体装置の製造工程では、まず、複数の半導体チップ 1が作り込まれ、その 表面全域がパッシベーシヨン膜 11で覆われたウェハ Wが用意される。そして、図 7 (a )に示すように、パッシベーシヨン膜 11に、電極パッド 6を露出させるためのパッド開口 113が形成された後、ダイシングライン Lに沿って、ノッシベーシヨン膜 11の表面から ノッシベーシヨン膜 11の下方まで凹状に窪む所定幅の凹部 120が形成される。
[0036] この凹部 120の形成後、図 7 (b)に示すように、ノッシベーシヨン膜 11上に、貫通孔 21を有する応力緩和層 2が形成される。この応力緩和層 2は、各半導体チップ 1の間 に設定されたダイシングライン L上の領域であって、凹部 120よりも幅狭な領域上に は形成されない。そのため、ダイシングライン Lを挟んで隣接する各半導体チップ 1上 の応力緩和層 2の間には間隔が生じ、ダイシングライン L上には、この応力緩和層 2 の間において半導体チップ 1 (ウェハ W)が露出している。
[0037] つづいて、図 7 (c)に示すように、再配線 3および封止榭脂層 4が形成された後、そ の封止榭脂層 4の所定位置にポスト 7が形成される。さらに、そのポスト 7上に金属ボ ール 5が形成される。
そして、図 7 (d)に示すように、凹部 120内において応力緩和層 2が形成されていな
V、部分の幅とほぼ同じ厚み（幅）を有するダイシングブレード（図示せず)を用いて、 ダイシングライン Lに沿って、封止榭脂層 4とともにウェハ Wが切断 (ダイシング)する と、図 6に示す半導体装置が得られる。
[0038] 図 8は、この発明の第 5の実施形態に係る半導体装置の構成を説明するための断 面図である。この図 8において、上述の図 1に示された各部に対応する部分には、図 1の場合と同一の参照符号を付して示す。
図 8に示す半導体装置では、パッシベーシヨン膜 11上に積層された応力緩和層 2 1S ノッシベーシヨン膜 11の表面力 側面に回り込み、半導体チップ 1の最表面の周 縁部に形成されている溝 12に入り込んでいる。また、その応力緩和層 2上に積層さ れている封止榭脂層 4が、応力緩和層 2の表面から側面に回り込み、応力緩和層 2 の外側からパッシベーシヨン膜 11の表面および側面を被覆している。そして、半導体 チップ 1の最表面の周縁部に形成されている溝 12は、応力緩和層 2および封止榭脂 層 4によって埋め尽くされて 、る。
[0039] このような構成によれば、ノッシベーシヨン膜 11の側面が応力緩和層 2によって被 覆され、さらにその外側力も封止榭脂層 4によって被覆されているので、パッシベー シヨン膜 11の剥がれやひび割れをより確実に防止することができる。
なお、図 8に示す半導体装置は、上述の図 7 (a)〜（c)の各工程が順次に行われた 後、図 7 (d)に示す工程において、凹部 120内において応力緩和層 2が形成されて
V、な 、部分の幅よりも小さな厚み（幅）を有するダイシングブレード（図示せず)を用い て、ダイシングライン Lに沿って、封止榭脂層 4とともにウェハ Wが切断 (ダイシング） すること〖こより得ることができる。
[0040] 図 9は、この発明の第 6の実施形態に係る半導体装置の構成を説明するための断 面図である。この図 9において、上述の図 5に示された各部に対応する部分には、図 5の場合と同一の参照符号を付して示す。
図 9に示す半導体装置では、半導体チップ 1は、半導体チップ 1の表面に形成され た電極パッド 6 (内部配線)と半導体チップ 1の基体をなす半導体基板との間に、たと えば、酸ィ匕シリコンまたは窒化シリコン力もなる層間膜 9を備えている。そして、溝 12 が層間膜 9の下方（半導体基板側)まで掘り下げて形成されており、この溝 12内に応 力緩和層 2および封止榭脂層 4が入り込むことによって、ノッシベーシヨン膜 11およ び層間膜 9の各側面が応力緩和層 2および封止榭脂層 4によって被覆されている。
[0041] この構成により、この半導体装置の側面に加わる応力によるパッシベーシヨン膜 11 および層間膜 9の剥がれやひび割れを防止することができる。
なお、この図 9に示す構成では、ノッシベーシヨン膜 11および層間膜 9の各側面が 応力緩和層 2および封止榭脂層 4によって被覆されているとした力 応力緩和層 2の みが溝 12に入り込み、応力緩和層 2のみによって、ノッシベーシヨン膜 11および層 間膜 9の各側面が被覆されて 、てもよ 、。
[0042] 図 10は、この発明の第 7の実施形態に係る半導体装置の構成を示す断面図である 。この図 10において、上述の図 1に示された各部に対応する部分には、図 1の場合と 同一の参照符号を付して示す。
この半導体装置は、 WL— CSP技術が適用された半導体装置であり、最表層部に ノ ッシベーシヨン膜 (表面保護膜） 11を有する半導体チップ 1と、ノ ッシベーシヨン膜 11上に積層された応力緩和層 2と、この応力緩和層 2上に形成された再配線 3と、こ の再配線 3上に積層された封止榭脂層 4と、この封止榭脂層 4上に配置された金属 ボール 5とを備えている。
[0043] 半導体チップ 1は、平面視略矩形状に形成されている。この半導体チップ 1の表面 の周縁部には、環状の溝 12 (パッシベーシヨン非存在部）が、その表面を見下ろす平 面視で素子形成領域 (半導体チップ 1の基体をなす半導体基板にお!、て機能素子 が形成されている領域) Aの周囲を取り囲むように形成されている。この溝 12は、パッ シベーシヨン膜 11の表面から凹状に窪み、ノッシベーシヨン膜 11よりも半導体チップ 1の基体をなす半導体基板側に掘り下げられている。これにより、ノッシベーシヨン膜 11は、溝 12を挟んで、素子形成領域 (機能素子が形成されている領域) A上を覆い 尽くす中央側部分 111と、この中央側部分 111の周縁と所定間隔を空けて、中央側 部分 111の周囲を取り囲む周縁側部分 112とに分断されて 、る。
[0044] また、パッシベーシヨン膜 11は、酸化シリコンまたは窒化シリコン力もなる。このパッ シベーシヨン膜 11には、半導体チップ 1の表面に形成されたアルミニウムなどの金属 力もなる内部配線の一部を、電極パッド 6として露出させるためのパッド開口 113が形 成されている。
応力緩和層 2は、この半導体装置に応力が加わったときに、その応力を吸収して緩 和するために設けられている。この応力緩和層 2は、たとえば、ポリイミドからなり、そ の表面を見下ろしたときに、ノ ッシベーシヨン膜 11の中央側部分 111よりも少し小さ い矩形状に形成されている。この応力緩和層 2には、電極パッド 6と対向する位置に 貫通孔 21が貫通して形成されている。
[0045] 再配線 3は、たとえば、銅などの金属材料を用いて形成されて 、る。この再配線 3は 、貫通孔 21を介して電極パッド 6に接続されている。また、再配線 3は、応力緩和層 2 の表面に沿って、封止榭脂層 4を挟んで金属ボール 5と対向する位置まで延びて ヽ る。
封止榭脂層 4は、たとえば、エポキシ榭脂からなり、半導体チップ 1の表面側を封止 している。この封止榭脂層 4は、ノ ッシベーシヨン膜 11の中央側部分 111、応力緩和 層 2および再配線 3の表面を覆い、さらに、これらの表面から側面に回り込み、半導 体チップ 1の溝 12を埋め尽くしている。また、封止榭脂層 4は、表面が平坦面に形成 されるとともに、その側面が半導体チップ 1の側面と面一に形成されている。これによ つて、この半導体装置は、平面視におけるサイズが半導体チップ 1のサイズと等しい 略直方体形状を有して!/、る。
[0046] また、封止榭脂層 4には、再配線 3と金属ボール 5との間に、たとえば、銅などの金 属からなる扁平な円柱状のポスト 7が貫通して設けられており、このポスト 7によって、 再配線 3と金属ボール 5とが接続されて 、る。
金属ボール 5は、図示しな 、配線基板などとの接続 (外部接続)のための外部接続 端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。
[0047] 以上のような構成によれば、ノッシベーシヨン膜 11が、素子形成領域 A上を覆い尽 くす中央側部分 111と、この中央側部分 111の周縁と所定間隔を空けて、中央側部 分 111の周囲を取り囲む周縁側部分 112とを有している。言い換えれば、半導体チ ップ 1の最表層部には、環状の溝 12が、半導体チップ 1の表面を見下ろす平面視で 素子形成領域 Aの周囲を取り囲むように形成されており、ノッシベーシヨン膜 11は、 その溝 12を挟んで内側の中央側部分 111と外側の周縁側部分 112とに分断されて いる。そのため、半導体装置の側面でパッシベーシヨン膜 11の剥がれやひび割れが 発生しても、その剥がれやひび割れをパッシベーシヨン膜 11の周縁側部分 112のみ に止めることができる。その結果、ノッシベーシヨン膜 11の中央側部分 111の剥がれ やひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動 作不良の発生を防止することができる。
[0048] また、ノ ッシベーシヨン膜 11の中央側部分 111の側面は、その中央側部分 111と 周縁側部分 112との間の溝 12に入り込んでいる封止榭脂層 4によって覆われる。そ のため、パッシベーシヨン膜 11の中央側部分 111の側面を封止榭脂層 4によって保 護することができ、中央側部分 111の剥がれやひび割れをより確実に防止することが できる。
[0049] 図 11は、図 10に示す半導体装置の製造工程を工程順に示す断面図である。まず 、複数の半導体チップ 1が作り込まれ、その最表層部にパッシベーシヨン膜 11を有す るウェハ Wが用意される。そして、図 11 (a)に示すように、ノッシベーシヨン膜 11に電 極パッド 6を露出させるためのパッド開口 113が形成された後、そのパッシベーシヨン 膜 11上に、応力緩和層 2および再配線 3が順に形成される。
[0050] なお、応力緩和層 2は、各半導体チップ 1の間に設定されたダイシングライン L上に は形成されない。そのため、ダイシングライン Lを挟んで隣接する各半導体チップ 1上 の応力緩和層 2の間には所定幅の間隔が生じ、ダイシングライン L上には、この応力 緩和層 2の間においてパッシベーシヨン膜 11が露出している。 次いで、図 11 (b)に示すように、ダイシングライン Lの両側において、溝 12が形成さ れること〖こよって、ダイシングライン Lと所定間隔を空けて、ダイシングライン Lに沿って 延びる帯状の領域からパッシベーシヨン膜 11が除去される。溝 12は、たとえば、ブレ ード（図示せず）を用いて、ノッシベーシヨン膜 11の表面側力もハーフカットの手法に よって形成してもよいし、レーザカ卩ェによって形成してもよい。ブレードを用いる場合 、そのブレードの厚みおよびカット量 (切り込み量）によって、溝 12の幅および深さを 帘 U御することができる。
[0051] その後、図 11 (c)に示すように、ウェハ Wの表面全域上に封止榭脂層 4が形成され る。この封止榭脂層 4は、ウェハ Wの表面全域に未硬化のエポキシ榭脂を塗布し、こ れを硬化させることによって形成することができる。このとき、未硬化のエポキシ榭脂 が溝 12内に流れ込み、そのエポキシ榭脂が硬化すると、半導体チップ 1の溝 12に封 止榭脂層 4が入り込んだ構成が得られる。そして、封止榭脂層 4の所定位置にポスト 7が形成された後、そのポスト 7上に金属ボール 5が形成される。ポスト 7は、封止榭脂 層 4に孔を貫通形成した後、電解めつきによって、その孔内を埋めるように金属材料 を供給することにより形成することができる。
[0052] そして、図 11 (d)に示すように、ダイシングブレード（図示せず）を用いて、ダイシン グライン Lに沿って、封止榭脂層 4とともにウェハ Wを切断 (ダイシング)すると、図 10 に示す半導体装置が得られる。
図 12は、この発明の第 8の実施形態に係る半導体装置の構成を説明するための断 面図である。この図 12において、上述の図 10に示された各部に対応する部分には、 図 10の場合と同一の参照符号を付して示す。
[0053] 図 12に示す半導体装置では、パッシベーシヨン膜 11上に積層された応力緩和層 2 力 ノ ッシベーシヨン膜 11の中央側部分 111と周縁側部分 112との間の溝 12に入り 込んでいる。そして、封止榭脂層 4は、応力緩和層 2の側面に回り込んで、この応力 緩和層 2の側面を覆って 、る。
このような構成によれば、図 10に示す半導体装置と同様、ノ ッシベーシヨン膜 11が 溝 12を挟んで内側の中央側部分 111と外側の周縁側部分 112とに分断されて 、る ので、半導体装置の側面でパッシベーシヨン膜 11の剥がれやひび割れが発生しても 、その剥がれやひび割れをパッシベーシヨン膜 11の周縁側部分 112のみに止めるこ とができる。その結果、ノッシベーシヨン膜 11の中央側部分 111の剥がれやひび割 れを防止することができ、その剥がれやひび割れに起因する機能素子の動作不良の 発生を防止することができる。
[0054] また、ノッシベーシヨン膜 11の中央側部分 111と周縁側部分 112との間の溝 12に は、応力緩和層 2が入り込んでおり、この応力緩和層 2によって、中央側部分 111の 側面が覆われている。そのため、ノッシベーシヨン膜 11の中央側部分 111の側面を 応力緩和層 2によって保護することができる。そのうえ、ノ ッシベーシヨン膜 11の中央 側部分 111と周縁側部分 112との間にお 、ても、その間に入り込んで 、る応力緩和 層 2によって、この半導体装置に加わる応力を吸収することができる。その結果、パッ シベーシヨン膜 11の中央側部分 111の剥がれやひび割れをより確実に防止すること ができる。
[0055] さらに、封止榭脂層 4が応力緩和層 2の側面に回り込むことによって、応力緩和層 2 の側面が封止榭脂層 4によって覆われているので、応力緩和層 2を外気から遮断す ることができ、外気に含まれる水分などによる応力緩和層 2の劣化を防止することが できる。
図 13は、図 12に示す半導体装置の製造工程を工程順に示す断面図である。図 1 3に示す半導体装置の製造工程では、まず、複数の半導体チップ 1が作り込まれ、そ の最表層部にパッシベーシヨン膜 11を有するウェハ Wが用意される。そして、図 13 ( a)に示すように、パッシベーシヨン膜 11に電極パッド 6を露出させるためのパッド開口 113が形成された後、ダイシングライン Lの両側において、溝 12が形成されることによ つて、ダイシングライン Lと所定間隔を空けて、ダイシングライン Lに沿って延びる帯状 の領域からパッシベーシヨン膜 11が除去される。
[0056] 溝 12の形成後、図 13 (b)に示すように、ノ ッシベーシヨン膜 11上に、貫通孔 21を 有する応力緩和層 2が形成される。この応力緩和層 2は、ダイシングライン L上の所定 幅の領域を除いて、ウェハ Wの表面全域に液状 (未硬ィ匕）のポリイミドを塗布し、これ を硬化させることによって形成することができる。このとき、液状のポリイミドが溝 12内 に流れ込み、そのエポキシ榭脂が硬化すると、半導体チップ 1の溝 12に応力緩和層 2が入り込んだ構成が得られる。
[0057] つづいて、図 13 (c)に示すように、再配線 3および封止榭脂層 4が形成された後、 その封止榭脂層 4の所定位置にポスト 7が形成される。さらに、そのポスト 7上に金属 ボール 5が形成される。
そして、図 13 (d)に示すように、ダイシングブレード（図示せず）を用いて、ダイシン グライン Lに沿って、封止榭脂層 4とともにウェハ Wを切断 (ダイシング)すると、図 12 に示す半導体装置が得られる。
[0058] なお、図 10に示す構成では、溝 12は、ノッシベーシヨン膜 11よりも半導体基板側 に掘り下げられて形成され、これによつて、ダイシングライン Lに沿って延びる帯状の 領域からパッシベーシヨン膜 11が除去されている。し力しながら、溝 12は、その帯状 の領域からパッシベーシヨン膜 11を少なくとも除去することができる深さに形成されれ ばよぐ図 14に示すように、ノッシベーシヨン膜 11の膜厚と同じ深さに形成されてもよ い。このような深さの溝 12は、ブレードを用いたハーフカットのカット量またはレーザビ ームの照射強度および照射時間を調節することによって形成することができ、パッシ ベーシヨン膜 11のみをエッチング（ウエットエッチングまたはドライエッチング）すること により確実に形成することができる。
[0059] ただし、ノッシベーシヨン膜 11の下（半導体基板側）に層間膜を有している場合に は、溝 12は、ダイシングライン Lに沿って延びる帯状の領域から、その層間膜を除去 することができる深さに形成されて!ヽることが好まし!/、。
たとえば、図 15に示すように、半導体チップ 1の基体をなす半導体基板 10上に、第 1配線層 81、第 1層間膜 91、第 2配線層 82、第 2層間膜 92およびパッシベーシヨン 膜 11が半導体基板側カゝらこの順に積層されて、第 1層間膜 91に形成されたビアホー ル 83を介して、第 1配線層 81と第 2配線層 82とが電気的に接続され、第 2層間膜 92 に形成されたビアホール 84を介して、第 2配線層 82と電極パッド 6とが電気的に接続 された多層配線構造の半導体装置の場合、溝 12は、パッシベーシヨン膜 11の表面 力も第 1層間膜の下面までの厚み以上の深さに形成されていることが好ましい。この 場合、溝 12により、ノッシベーシヨン膜 11だけでなぐ第 1層間膜 91が中央側部分 9 11とその外側の周縁側部分 912とに分断され、また、第 2層間膜 92が中央側部分 9 21とその外側の周縁側部分 922とに分断される。そのため、半導体装置の側面でパ ッシベーシヨン膜 11、第 1層間膜 91および Zまたは第 2層間膜 92の剥がれやひび 割れが発生しても、その剥がれやひび割れを、ノッシベーシヨン膜 11の周縁側部分 112、第 1層間膜 91の周縁側部分 912および Zまたは第 2層間膜 92の周縁側部分 922のみに止めることができる。その結果、ノ ッシベーシヨン膜 11の中央側部分 111 、第 1層間膜 91の中央側部分 911および第 2層間膜 92の中央側部分 921の剥がれ やひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動 作不良の発生を防止することができる。
[0060] 図 16は、この発明の第 9の実施形態に係る半導体装置の構成を示す断面図である 。この図 16において、上述の図 1に示された各部に対応する部分には、図 1の場合と 同一の参照符号を付して示す。
この半導体装置は、 WL— CSP技術が適用された半導体装置であり、最表面にパ ッシベーシヨン膜 (表面保護膜） 11を有する半導体チップ 1と、ノッシベーシヨン膜 11 上に積層された応力緩和層 2と、この応力緩和層 2上に形成された再配線 3と、この 再配線 3上に積層された封止榭脂層 4と、この封止榭脂層 4上に配置された金属ボ ール 5とを備えている。
[0061] 半導体チップ 1は、たとえば、シリコン力もなる半導体基板 10とパッシベーシヨン膜 1 1との間に、配線層 8および層間膜 9を備えている。配線層 8は、半導体基板 10上に パターン形成され、層間膜 9は、配線層 8上に形成されて、配線層 8を被覆している。 また、半導体チップ 1は、平面視略矩形状に形成され、その表面 laの周縁部に溝 1 2を有している。溝 12は、半導体チップ 1の裏面 lb側ほど幅狭となる断面三角形状 に形成されている。また、溝 12は、層間膜 9の下方 (半導体基板 10側)まで掘り下げ て形成されている。これにより、溝 12内には、ノッシベーシヨン膜 11および層間膜 9 の各側面が露出している。
[0062] ノッシベーシヨン膜 11は、酸化シリコンまたは窒化シリコンからなり、溝 12を除いて 層間膜 9の表面全域を被覆するように形成されている。このノッシベーシヨン膜 11に は、半導体チップ 1の表面に形成されたアルミニウムなどの金属力 なる内部配線の 一部を、電極パッド 6として露出させるためのパッド開口 113が形成されている。そし て、電極パッド 6は、層間膜 9を貫通して設けられているビアホール 85によって、配線 層 8と電気的に接続されている。
[0063] 応力緩和層 2は、たとえば、ポリイミドからなり、この半導体装置に応力が加わったと き、その応力を吸収して緩和するために設けられている。この応力緩和層 2には、電 極パッド 6と対向する位置に、貫通孔 21が貫通して形成されている。
再配線 3は、たとえば、銅などの金属材料を用いて形成されている。この再配線 3は 、貫通孔 21を介して電極パッド 6に接続されている。また、再配線 3は、応力緩和層 2 の表面に沿って、封止榭脂層 4を挟んで金属ボール 5と対向する位置まで延びて ヽ る。
[0064] 封止榭脂層 4は、たとえば、エポキシ榭脂からなり、半導体チップ 1の表面 la側を封 止している。この封止榭脂層 4は、応力緩和層 2および再配線 3の表面を覆い、さらに 、これらの表面力も溝 12に入り込み、半導体チップ 1の溝 12を埋め尽くしている。こ れにより、ノッシベーシヨン膜 11および層間膜 9の各側面は、封止榭脂層 4の溝 12 に入り込んだ部分によって被覆されている。また、封止榭脂層 4は、表面が平坦面に 形成されるとともに、その側面が半導体チップ 1の側面 lcと面一に形成されている。こ れによって、この半導体装置は、平面視におけるサイズが半導体チップ 1のサイズと 等 ヽ略直方体形状を有して！/ヽる。
[0065] また、封止榭脂層 4には、再配線 3と金属ボール 5との間に、たとえば、銅などの金 属からなる扁平な円柱状のポスト 7が貫通して設けられており、このポスト 7によって、 再配線 3と金属ボール 5とが接続されて 、る。
金属ボール 5は、図示しな 、配線基板などとの接続 (外部接続)のための外部接続 端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。
[0066] 図 17は、図 16に示す半導体装置の溝 12の寸法を説明するための拡大図である。
溝 12は、半導体チップ 1の表面 laを含む平面における幅 WT力 5 mよりも大きく、 かつ、 50 mよりも小さい範囲内に形成されている。また、溝 12は、半導体チップ 1 の表面 laを含む平面と直交する方向の深さ DT力 3 μ mよりも大きぐかつ、 50 m よりも小さ 、範囲内に形成されて 、る。
[0067] たとえば、半導体チップ 1の表面 laと裏面 lbとの間の厚み力 90 mである場合、 溝 12の最深部 12pと半導体チップ 1の裏面 lbとの間の厚みは、 440 mよりも大きく 、かつ、 487 mよりも小さい範囲内に形成される。また、半導体チップ 1の表面 laと 裏面 lbとの間の厚みが 330 mである場合、溝 12の最深部 12pと半導体チップ 1の 裏面 lbとの間の厚みは、 280 mよりも大きく、かつ、 327 mよりも小さい範囲内に 形成される。
[0068] 以上のように、この実施形態によれば、半導体チップ 1の表面 laの周縁部には、そ の全周にわたって溝 12が形成され、溝 12には、封止榭脂層 4が入り込んでいる。こ れにより、半導体チップ 1の表層部の側面 lcは、溝 12に入り込んだ封止榭脂層 4に よって覆われる。そのため、半導体チップ 1の表層部に含まれるパッシベーシヨン膜 1 1やその下層の層間膜 9の剥がれやひび割れを防止することができる。
[0069] また、溝 12は、半導体チップ 1の表面 laを含む平面における幅 WTが 5 μ mよりも 大きいので、その溝 12に入り込んだ封止榭脂層 4と半導体チップ 1の基体をなす半 導体基板 10との良好な密着性を確保することができる。そのため、半導体基板 10か ら封止榭脂層 4が剥がれることを防止することができる。また、溝 12は、半導体チップ 1の表面 laを含む平面における幅 WTが 50 μ mよりも小さいので、半導体チップ 1上 の機能素子が作り込まれた領域に達することがなぐ半導体チップ 1上の機能素子を 傷つけるおそれがない。
[0070] さらに、溝 12は、半導体チップ 1の表面 laを含む平面と直交する方向の深さ DTが 3 mよりも大きいので、少なくとも半導体チップ 1の最表面に形成されているパッシ ベーシヨン膜 11を保護することができる。また、半導体チップ 1の表面 laを含む平面 と直交する方向の深さ DTが 50 μ mよりも小さいので、半導体チップ 1 (半導体基板 1 0)の強度を確保することができる。たとえば、半導体装置の薄型化のために、その製 造過程で、半導体チップ 1 (半導体基板 10)の裏面 lbがグラインダにより研削される 1S 溝 12が深すぎると、グラインダが半導体チップ 1の裏面 lbに押し付けられたとき に、半導体チップ 1の裏面 lbと溝 12との間にひびが入るおそれがある。この構成で は、溝 12の深さが 50 mよりも小さいので、そのようなひびの発生を防止することが できる強度を半導体チップ 1に確保することができる。
[0071] 図 18は、図 16に示す半導体装置の製造工程を工程順に示す断面図である。図 1 6に示す半導体装置の製造工程では、最表面がパッシベーシヨン膜 11で覆われたゥ エノ、 Wが用意される。ノ ッシベーシヨン膜 11の下方には、配線層 8、層間膜 9および ビアホール 85が形成されて!、る。
図 18 (a)に示すように、まず、ノ ッシベーシヨン膜 11に、電極パッド 6を露出させる ためのパッド開口 113が形成される。次に、そのパッシベーシヨン膜 11上に、応力緩 和層 2および再配線 3が順に形成される。さらに、再配線 3上の所定位置 (金属ボー ル 5の形成位置）に、たとえば、電解めつきによりポスト 7が形成される。
[0072] なお、応力緩和層 2は、各半導体チップ 1の間に設定されたダイシングライン L上に は形成されない。そのため、ダイシングライン Lを挟んで隣接する各半導体チップ 1上 の応力緩和層 2の間には所定幅の間隔が生じ、ダイシングライン L上には、この応力 緩和層 2の間においてパッシベーシヨン膜 11が露出している。
つづいて、図 18 (b)に示すように、ダイシングライン Lに沿って、応力緩和層 2の表 面力ゝら層間膜 9の下方まで窪む凹部 120が形成される。この凹部 120は、半導体チッ プ 1の裏面 lbに向けて先細りとなる逆台形状を有する。凹部 120は、たとえば、周面 の断面形状が凹部 120の形状に対応した台形状に形成されたブレード（図示せず） を用いて、ハーフカットの手法により形成されてもよいし、レーザ加工によって形成さ れてもよい。
[0073] その後、図 18 (c)に示すように、ウェハ Wの表面全域上に封止榭脂層 4が形成され る。この封止榭脂層 4は、ウェハ Wの表面全域に未硬化のエポキシ榭脂を塗布し、こ れを硬化させた後、その表面をポスト 7が露出するまで研削することにより形成するこ とがでさる。
そして、各ポスト 7上に金属ボール 5が形成された後、図 18 (d)に示すように、図示 しないダイシングブレードを用いて、ダイシングライン Lに沿って、封止榭脂層 4ととも にウェハ Wが切断 (ダイシング)すると、図 16に示す半導体装置が得られる。
[0074] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。 たとえば、図 2に示す製造方法によって、溝 12を有しない構成の半導体装置が製 造されてもよい。すなわち、図 2 (b)に示す工程において、ブレードを用いたノヽーフカ ットのカット量またはレーザビームの照射強度および照射時間を調節して、パッシベ ーシヨン膜 11のみを除去するようにすれば、溝 12を有さず、ノ ッシベーシヨン膜 11の 側面が封止榭脂層 4によって被覆された構成の半導体装置を得ることができる。 また、この発明は、 WL— CSP技術が適用された半導体装置以外にも、実装基板 に対して、半導体チップの表面を対向させて、半導体チップの裏面が露出した状態 で実装 (ベアチップ実装)される、半導体装置に適用することもできる。
この出願は、 2004年 11月 16日に日本国特許庁に提出された特願 2004— 3321 75号、 2005年 1月 14曰に曰本国特許庁に提出された特願 2005— 7983号、 2005 年 6月 28曰〖こ曰本国特許庁【こ提出された特願 2005— 188732号および 2005年 8 月 2日に日本国特許庁に提出された特願 2005— 224421号に対応しており、これら の出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] パッシベーシヨン膜を有する半導体チップと、
前記パッシベーシヨン膜上に設けられ、前記半導体チップの表面側を封止するた めの封止榭脂層とを含み、
前記封止榭脂層は、前記パッシベーシヨン膜の側面へ回り込み、当該側面を被覆 していることを特徴とする、半導体装置。
[2] 前記半導体チップには、その表面の周縁部に溝が形成されており、
前記封止榭脂層は、前記溝に入り込んでいることを特徴とする、請求項 1記載の半 導体装置。
[3] 前記パッシベーシヨン膜は、前記溝を挟んで、前記半導体チップにおける素子形 成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、 前記中央側部分の周囲を取り囲む周縁側部分とに分断されていることを特徴とする、 請求項 2記載の半導体装置。
[4] 前記パッシベーシヨン膜と前記封止榭脂層との間に介在され、外部から加わる応力 を吸収して緩和するための応力緩和層をさらに含み、
前記応力緩和層は、前記溝に入り込んでいることを特徴とする、請求項 2記載の半 導体装置。
[5] 前記封止榭脂層は、前記応力緩和層の側面に回り込んでいることを特徴とする、請 求項 4記載の半導体装置。
[6] 前記溝は、前記半導体チップの表面の最周縁部に形成され、前記半導体チップの 表面を含む平面における幅が、 よりも大きく、当該平面と直交する方向の深さ
1S 3 mよりも大きく、かつ、 50 mよりも小さい範囲内であることを特徴とする、請 求項 2記載の半導体装置。
[7] 前記溝は、前記半導体チップの裏面側ほど幅狭となる断面三角形状を有している ことを特徴とする、請求項 6に記載の半導体装置。
[8] 前記パッシベーシヨン膜と前記封止榭脂層との間に介在され、外部から加わる応力 を吸収して緩和するための応力緩和層をさらに含み、
前記応力緩和層は、前記パッシベーシヨン膜の側面とほぼ面一に形成されているこ とを特徴とする、請求項 1記載の半導体装置。
[9] 前記封止榭脂層は、前記応力緩和層の側面に回り込んでいることを特徴とする、請 求項 8記載の半導体装置。
[10] 前記パッシベーシヨン膜と前記半導体チップの基体をなす半導体基板との間に介 在された層間膜をさらに含み、
前記封止榭脂層は、前記パッシベーシヨン膜および前記層間膜の各側面へ回り込 み、前記パッシベーシヨン膜および前記層間膜の各側面を被覆していることを特徴と する、請求項 2記載の半導体装置。
[11] パッシベーシヨン膜を有する半導体チップと、
前記パッシベーシヨン膜上に設けられ、外部から加わる応力を吸収して緩和するた めの応力緩和層とを含み、
前記応力緩和層は、前記パッシベーシヨン膜の側面へ回り込み、当該側面を被覆 して 、ることを特徴とする半導体装置。
[12] 前記半導体チップには、その表面の周縁部に溝が形成されており、
前記応力緩和層は、前記溝に入り込んでいることを特徴とする、請求項 11記載の 半導体装置。
[13] 前記パッシベーシヨン膜と前記半導体チップの基体をなす半導体基板との間に介 在された層間膜をさらに含み、
前記応力緩和層は、前記パッシベーシヨン膜および前記層間膜の各側面へ回り込 み、前記パッシベーシヨン膜および前記層間膜の各側面を被覆していることを特徴と する、請求項 12記載の半導体装置。
[14] 前記応力緩和層上に設けられ、前記半導体チップの表面側を封止するための封 止榭脂層をさらに含み、
前記封止榭脂層は、その側面が前記応力緩和層の側面とほぼ面一に形成されて いることを特徴とする、請求項 11記載の半導体装置。
[15] 複数の半導体チップが作り込まれ、その表面力パッシベーシヨン膜で被覆された半 導体ウェハを用意する工程と、
前記半導体ウェハに設定されたダイシングラインに沿って延びる帯状の領域から、 少なくとも前記パッシベーシヨン膜を除去するノ ッシベーシヨン膜除去工程と、 このパッシベーシヨン膜除去工程後、前記半導体ウェハ上に封止榭脂層を形成す る封止榭脂層形成工程と、
この封止榭脂層形成工程後に、前記半導体ウェハをダイシングラインに沿って切 断し、前記半導体チップの個片に切り分けるダイシング工程とを含むことを特徴とす る、半導体装置の製造方法。
[16] 前記パッシベーシヨン膜除去工程は、前記ダイシングライン上の所定幅の帯状の領 域から、少なくともノ¾シベーシヨン膜を除去する工程であることを特徴とする、請求 項 15に記載の半導体装置の製造方法。
[17] 前記パッシベーシヨン膜除去工程は、前記パッシベーシヨン膜の表面力 前記パッ シベーシヨン膜の下方まで凹状に窪む凹部を形成する工程であることを特徴とする、 請求項 16記載の半導体装置の製造方法。
[18] 前記パッシベーシヨン膜除去工程は、前記ダイシングラインと所定間隔を空けて、 そのダイシングラインに沿って延びる帯状の領域から、少なくともノ ッシベーシヨン膜 を除去する工程であることを特徴とする、請求項 15に記載の半導体装置の製造方法
[19] 前記パッシベーシヨン膜除去工程は、前記パッシベーシヨン膜の表面力 前記パッ シベーシヨン膜の下方まで凹状に窪む凹部を形成する工程であることを特徴とする、 請求項 18記載の半導体装置の製造方法。
[20] 前記パッシベーシヨン膜除去工程後であって、前記封止榭脂層形成工程前に、前 記半導体ウェハ上に応力緩和層を形成する応力緩和層形成工程をさらに含むことを 特徴とする、請求項 15記載の半導体装置の製造方法。
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