WO2005085882A1

WO2005085882A1 - 周波数センサおよび半導体装置

Info

Publication number: WO2005085882A1
Application number: PCT/JP2004/018146
Authority: WO
Inventors: Rie Itoh; Eiichi Sadayuki
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-03-09
Filing date: 2004-12-06
Publication date: 2005-09-15
Also published as: JPWO2005085882A1; CN1926435A; US7504865B2; US20070194629A1; EP1734371A1; EP1734371A4; CN100454027C

Abstract

　LSIを許容範囲外の周波数で動作させることへの対抗手段として、基準クロックを発生させ、それをカウントすることによって検知する周波数センサがある。しかしながら、この手法では、消費電力、および回路規模の増大を招くという問題点があった。　そこで、本発明では、抵抗素子（１３）と容量（１４）とを設け、容量（１４）への充放電時間によって周波数を検知することで、消費電流、および回路規模の小さい周波数センサが実現できる。また、複数の抵抗、および容量から構成し、各々にスイッチを接続することで、製造後に時定数を調節することができ、製造バラツキを抑えることが可能となる。さらに、周波数センサ自身が正常に動作するか否かの自己診断回路を設けることによって、信頼性の高い周波数センサを提供することができる。

Description

明細書

周波数センサおよび半導体装置

技術分野

[0001] 本発明は、 ICカードなど高セキュリティが要求される装置の不正解析防止に使用可能な周波数センサ、および該センサを有する半導体装置に関するものである。

背景技術

[0002] 近年、半導体集積回路の進歩は目覚しぐチップ内に搭載可能な情報処理機能やデータは飛躍的に増大してきている。し力しながら、 ICチップを搭載する ICカードなど

、データ等の機密を要する半導体装置においては、そのセキュリティが確保されることがこの種の半導体装置の本格的な普及を図る上で重要である。

[0003] 即ち、この種のセキュリティが要求される LSIに対し、許容範囲外の周波数を入力して動作させ、機密情報の漏出などをされることは大きな脅威である。このような脅威に対抗する手段として、入力クロック信号等の周波数を検知する周波数センサが重要となってきている（例えば、特許文献 1、特許文献 2参照)。

[0004] 以下に従来の周波数センサの一例について説明する。

図 17および図 18は、従来の周波数センサおよびその信号波形を示す図である。図において、この周波数センサは、エッジ検出回路 171、 nビットカウンタ (nは 2以上の整数） 172、および状態記憶装置 173を有する。

基準クロック信号 174は nビットカウンタ 172および状態記憶装置 173に入力される。クロック入力信号 175はエッジ検出回路 171に入力される。また、エッジ検出出力信号 176は前記エッジ検出回路 171から状態記憶装置 173に出力される。リセット信号 177はエッジ検出回路 171、 nビットカウンタ 172、および状態記憶装置 173に入力される。状態リセット信号 178は nビットカウンタ 172から状態記憶装置 173に出力される。

[0005] 以上のように構成された周波数センサについて、図 17および図 18を用いて、以下にその動作を説明する。

[0006] まず、この周波数センサが搭載されたシステムの許容周波数範囲の限界値を Fmin, Fmaxとすると、 1周期の許容時間は Tmin=l/Fmin以内、 Tmax=l/Fmax以上、即ち、 nビットカウンタ 172のカウント値は nL以内、 nH以上（nL〉nH)となる。

[0007] エッジ検出回路 171は、クロック入力信号 175の立ち上がりエッジを検出する。 nビットカウンタ 172は、リセット信号 177でリセットされ、基準クロック信号 174の立ち上がりエッジで〃 1"ずつカウントアップする。状態記憶装置 173は、カウント値が nLに達する力否かをチェックし、まだの場合は基準クロック信号 174の立ち上がりエッジでカウントアップを続ける。カウントアップを続けることでカウント値が nLに達した場合は、 Tminより大きいことを意味する。即ち、周波数は Fminより小さいため、 nビットカウンタ 1 72は状態リセット信号 178を出力し、これにより、状態記憶装置 173は低周波数検知信号 LF_Alarmを出力する。カウント値が nLまで達していないがクロック入力信号 175 の立ち上がりエッジが検出された場合、状態記憶装置 173はカウント値が nHより小さいか否かをチェックする。カウント値が nHより大きい場合は、許容周波数範囲であることを意味し、 nビットカウンタ 172はリセットされる。カウント値が nHより小さい場合は、クロック入力信号 175は許容周波数よりも高周波数であることを意味し、状態記憶装置 173は高周波数検知信号 HF_Alarmを出力する。そして、リセット信号 177によって、最初の処理力繰り返される。

[0008] 以上のように、基準クロックを発生し、それをカウンタによってカウントして!/、くことによって、クロック入力信号が許容周波数範囲内である力否かを検知する。

なお、検知周波数の設定変更は nHと nLの値を変更することにより行う。特許文献 1 :欧州特許第 1136830号明細書 (第 2— 4頁、第 1 4図）

特許文献 2：特開平 9-16281号公報 (第 5-8頁、第 1-2図）

発明の開示

発明が解決しょうとする課題

[0009] し力しながら、上記従来の周波数センサでは、高周波数の検知周波数の設定を変更できるようにするため、基準クロック信号の周波数の設定を入力クロック信号の周波数よりも十分高くする必要がある。例えば、基準クロック信号は入力クロック信号の最大周波数仕様の 10倍の周波数に設定する必要がある。このように基準クロック信号の周波数を高くすることは、消費電力の増大を招くため問題である。また、基準クロック信号の周波数を高くすると、低周波数の検知を行うためにカウンタのカウンタ数を大きくする必要などが生じ、回路規模の増大を招き問題である。

[0010] 本発明は上記のような従来のものの問題点を解決するためになされたもので、消費電流、および回路規模の小さい周波数センサ、およびこのような周波数センサを有する半導体装置を提供することを目的としている。

課題を解決するための手段

[0011] そこで本発明の周波数センサでは、基準クロック信号を用いるのではなぐ容量と抵抗とを有し、容量への充放電時間によって周波数の検知を行う構成とした。

[0012] 即ち、本発明の請求項 1に係る周波数センサは、入力クロック信号が所定の状態のときに、容量に充電する充電部と、前記入力クロック信号が前記所定の状態の反転状態のときに、抵抗を介して前記容量を放電する放電部とを備え、前記容量の端子信号によって前記入力クロック信号の周波数を検出することを特徴とするものである。

[0013] 本発明の請求項 1に係る周波数センサは、上述のように構成することで、入力クロック信号が容量を充，放電し、その容量と抵抗とで決まる時定数が入力クロック信号の周波数を反映するため、入力クロック信号より高周波数のクロック信号を別途用いることなぐ入力クロック信号の周波数の検知が可能となる。

[0014] また、本発明の請求項 2に係る周波数センサは、請求項 1に記載の周波数センサにおいて、前記充電部と前記放電部とは互いに反対導電型の MOSトランジスタ力なることを特徴とするものである。

[0015] 本発明の請求項 2に係る周波数センサは、上述のように構成することで、抵抗，容量および 2つの MOSトランジスタによるごく小回路規模の構成により、入力クロック信号のみでその周波数の検知が可能となる。

[0016] また、本発明の請求項 3に係る周波数センサは、ゲートに入力クロック信号が入力されソースが第 1の電源電位に接続された第 1導電型の第 1の MOSトランジスタと、ゲートに入力クロック信号が入力されソースが第 2の電源電位に接続された第 2導電型の第 2の MOSトランジスタと、前記第 1および第 2の MOSトランジスタのドレイン間に接続された抵抗と、前記第 2の MOSトランジスタのドレインと前記第 2の電源電位との間に接続された容量とを備え、前記容量と前記抵抗との接続ノードの端子信号によって前記入力クロック信号の周波数を検出することを特徴とするものである。

[0017] 本発明の請求項 3に係る周波数センサは、上述のように構成することで、入力クロック信号のみでその周波数の検知が可能となる。

[0018] また、本発明の請求項 4に係る周波数センサは、請求項 3に記載の周波数センサにおいて、入力が前記容量と前記抵抗との接続ノードに接続されたインバータと、ゲートが前記インバータの出力に、ドレインが前記インバータの入力に、ソースが前記第 2 の電源電位にそれぞれ接続された第 2導電型の第 3の MOSトランジスタとをさらに備え、前記容量と前記抵抗との接続ノードの端子信号に代えて前記インバータの出力信号によって前記入力クロック信号の周波数を検出することを特徴とするものである。

[0019] 本発明の請求項 4に係る周波数センサは、上述のように構成することで、インバータと第 3の MOSトランジスタとが容量と抵抗との接続ノードの端子信号の変化を加速するので、周波数の検知に要する時間の短縮が可能となる。

[0020] また、本発明の請求項 5に係る周波数センサは、請求項 1または 3に記載の周波数センサにおいて、前記抵抗に代えて、抵抗を有効にするか無効にするかを切り替えるスィッチを有するスィッチ付き抵抗を有する抵抗ブロックを設けたことを特徴とするものである。

[0021] 本発明の請求項 5に係る周波数センサは、上述のように構成することで、抵抗値の調節が可能となり、時定数の変更が容易に可能となる。

[0022] また、本発明の請求項 6に係る周波数センサは、請求項 1または 3に記載の周波数センサにおいて、前記容量に代えて、容量を有効にするか無効にするかを切り替えるスィッチを有するスィッチ付き容量を有する容量ブロックを設けたことを特徴とするものである。

[0023] 本発明の請求項 6に係る周波数センサは、上述のように構成することで、容量の調節が可能となり、時定数の変更が容易に可能となる。

[0024] また、本発明の請求項 7に係る周波数センサは、請求項 5に記載の周波数センサにぉヽて、前記スィッチはヒューズから構成されることを特徴とするものである。

[0025] 本発明の請求項 7に係る周波数センサは、上述のように構成することで、所要の時定数を実現するためのスィッチの設定を、ヒューズを切断することで固定できる。 [0026] また、本発明の請求項 8に係る周波数センサは、請求項 6に記載の周波数センサにぉヽて、前記スィッチはヒューズから構成されることを特徴とするものである。

[0027] 本発明の請求項 8に係る周波数センサは、上述のように構成することで、所要の時定数を実現するためのスィッチの設定を、ヒューズを切断することで固定できる。

[0028] また、本発明の請求項 9に係る周波数センサは、請求項 5に記載の周波数センサにおいて、前記スィッチは、不揮発性メモリに格納されたデータによって ON/OFFが設定されることを特徴とするものである。

[0029] 本発明の請求項 9に係る周波数センサは、上述のように構成することで、所要の時定数を実現するためのスィッチの設定を、データを変更することで容易に変更できる

[0030] また、本発明の請求項 10に係る周波数センサは、請求項 6に記載の周波数センサにおいて、前記スィッチは、不揮発性メモリに格納されたデータによって ON/OFFが設定されることを特徴とするものである。

[0031] 本発明の請求項 10に係る周波数センサは、上述のように構成することで、所要の時定数を実現するためのスィッチの設定を、データを変更することで容易に変更できる。

[0032] また、本発明の請求項 11に係る周波数センサは、請求項 1または 3に記載の周波数センサを 2つ備え、一方の周波数センサには前記クロック信号力他方の周波数センサには前記クロック信号の反転信号力それぞれ入力されることを特徴とするものである。

[0033] 本発明の請求項 11に係る周波数センサは、上述のように構成することで、前記クロック信号の High期間および Low期間がともに許容範囲より高い周波数である旨、もしくは低、周波数である旨を検出することが可能となる。

[0034] また、本発明の請求項 12に係る周波数センサは、請求項 1または 3に記載の周波数センサにおいて、当該周波数センサが正常動作する力否かを検査する自己診断部を備えたことを特徴とするものである。

[0035] 本発明の請求項 12に係る周波数センサは、上述のように構成することで、周波数センサが正常動作して、るか否かを自己診断することが可能となる。 [0036] また、本発明の請求項 13に係る周波数センサは、請求項 12記載の周波数センサにおいて、前記自己診断部は、前記入力クロック信号から高周波を発生する高周波発生回路と、前記周波数センサに入力する信号を、前記入力クロック信号と前記高周波発生回路から出力される高周波クロック信号との間で切り替える切り替え部と、前記周波数センサの検知信号を検出して前記周波数センサが正常動作するか否かを判定する判定回路とを有することを特徴とするものである。

[0037] 本発明の請求項 13に係る周波数センサは、上述のように構成することで、自己診断部内部で高周波信号を発生し、周波数センサが正常動作しているか否かを自己診断することが可能となる。

[0038] また、本発明の請求項 14に係る周波数センサは、請求項 12に記載の周波数センサにおいて、前記自己診断部は、前記入力クロック信号から低周波を発生する低周波発生回路と、前記周波数センサに入力する信号を、前記入力クロック信号と前記低周波発生回路から出力される低周波クロック信号との間で切り替える切り替え部と

、前記周波数センサの検知信号を検出して前記周波数センサが正常動作する力否かを判定する判定回路とを有することを特徴とするものである。

[0039] 本発明の請求項 14に係る周波数センサは、上述のように構成することで、自己診断部内部で低周波信号を発生し、周波数センサが正常動作しているか否かを自己診断することが可能となる。

[0040] また、本発明の請求項 15に係る半導体装置は、請求項 1または 3に記載の周波数センサと、前記入力クロック信号が入力され、前記周波数センサの検知信号に応じて動作が制御される半導体装置本体とを備えたことを特徴とするものである。

[0041] 本発明の請求項 15に係る半導体装置は、上述のように構成することで、半導体装置に入力されるクロック信号の周波数を検知することが可能となる。

[0042] また、本発明の請求項 16に係る半導体装置は、請求項 15に記載の半導体装置において、前記半導体装置本体は、前記検知信号によりリセットされることを特徴とするものである。

[0043] 本発明の請求項 16に係る半導体装置は、上述のように構成することで、半導体装置に入力されるクロック信号が許容周波数から外れた場合に、自動的にリセットがかかり、セキュリティを高めることが可能となる。

[0044] また、本発明の請求項 17に係る半導体装置は、請求項 15に記載の半導体装置において、前記半導体装置本体は、前記検知信号により動作を停止することを特徴とするものである。

[0045] 本発明の請求項 17に係る半導体装置は、上述のように構成することで、半導体装置に入力されるクロック信号が許容周波数から外れた場合に、自動的に動作を停止し、セキュリティを高めることが可能となる。

[0046] また、本発明の請求項 18に係る半導体装置は、請求項 15に記載の半導体装置において、前記半導体装置本体は、前記検知信号により、記憶している機密を要するデータを消去あるいは破壊することを特徴とするものである。

[0047] 本発明の請求項 18に係る半導体装置は、上述のように構成することで、半導体装置に入力されるクロック信号が許容周波数から外れた場合に、自動的に機密を要するデータを消去あるいは破壊し、セキュリティを高めることが可能となる。

発明の効果

[0048] 本発明の周波数センサは、上記構成によって、回路規模の小さい周波数センサを実現することが可能となる。

また、時定数を製造後に切り替えることができるスィッチを設けることで、製造バラッキの少ない周波数センサおよび半導体装置を提供することが可能となる。

さらに、周波数センサ自身が正常に動作する力否かの自己診断回路を設けることで、信頼性の高、周波数センサおよび半導体装置を提供することが可能となる。図面の簡単な説明

[0049] [図 1]図 1は、本発明の実施例 1に係る周波数センサを有する半導体装置を示す図である。

[図 2]図 2は、本発明の実施例 1に係る周波数センサの信号タイミングを示す図である

[図 3]図 3は、本発明の実施例 2に係る周波数センサを有する半導体装置を示す図である。

[図 4]図 4は、本発明の実施例 2に係る周波数センサの信号タイミングを示す図である圆 5(a)]図 5 (a)は、本発明の実施例 3に係る周波数センサを有する半導体装置を示す図である。

圆 5(b)]図 5 (b)は、本発明の実施例 3に係る周波数センサを有する半導体装置を示す図である。

[図 6]図 6は、本発明の実施例 3に係る周波数センサの抵抗ブロックを説明する図である。

[図 7]図 7は、本発明の実施例 3に係る周波数センサの容量ブロックを説明する図である。

[図 8]図 8は、本発明の実施例 4に係る周波数センサの抵抗ブロックを説明する図である。

[図 9]図 9は、本発明の実施例 4に係る周波数センサの容量ブロックを説明する図である。

[図 10]図 10は、本発明の実施例 5に係る周波数センサの抵抗ブロックを説明する図である。

[図 11]図 11は、本発明の実施例 5に係る周波数センサの容量ブロックを説明する図である。

[図 12(a)]図 12 (a)は、本発明の実施例 6に係る周波数センサを有する半導体装置を示す図である。

圆 12(b)]図 12 (b)は、本発明の実施例 6に係る周波数センサを有する半導体装置を示す図である。

[図 13]図 13は、本発明の実施例 7に係る周波数センサを示す図である。

[図 14]図 14は、本発明の実施例 7に係る周波数センサの信号タイミングを示す図である。

[図 15]図 15は、本発明の実施例 8に係る周波数センサを示す図である。

[図 16]図 16は、本発明の実施例 8に係る周波数センサの信号タイミングを示す図である。

[図 17]図 17は、従来の周波数センサを示す図である。 [図 18]図 18は、従来の周波数センサの信号タイミングを示す図である, 符号の説明

11 クロック信号入力端子

12 高周波数検知信号出力端子

13 抵抗素子

14 容量

15 インバータ

16 Pチャネル型 MOSトランジスタ

17、 18 Nチャネル型 MOSトランジスタ

31 クロック信号入力端子

32 低周波数検知信号出力端子

33 抵抗素子

34 容量

35 インバータ

36 Pチャネル型 M〇Sトランジスタ

37、 38 Nチャネル型 MOSトランジスタ

39 インバータ

51 クロック信号入力端子

52 高周波数検知信号出力端子

53 抵抗ブロック

54 容量ブロック

55 インバータ

56 Pチャネル型 MOSトランジスタ

57、 58 Nチャネル型 MOSトランジスタ

100 半導体装置

100a 半導体装置本体

100b, 100c, 100d 周波数センサ

100x、 100y 結果判定回路 101a, 103b 不揮発性メモリ

102a、 103b デコーダ

103a, 103b, 103c,…ゝ 103n スィッチ切替信号 104a, 104b, 104c,…ゝ 104n スィッチ切替信号 121 クロック信号入力端子

122 インバータ

123 クロック反転信号

124 High側高周波数センサ

125 High側高周波数検知信号

126 Low側高周波数センサ

127 Low側高周波数検知信号

128 NANDゲート

129 高周波数検知信号出力端子

130 セノレフテスト回路

130a 高周波数発生回路

131 クロック信号入力端子

132 遅延回路

133、 135 インバータ

134 NANDゲート

136 セルフテストモード信号入力端子

137 セレクタ

138 高周波数センサ

139 結果判定回路

1310 判定信号出力端子

144 High側低周波数センサ

146 Low側低周波数センサ

150 セノレフテスト回路

150a 低周波数発生回路 151 クロック信号入力端子

152 分周回路

153 セルフテストモード信号入力端子

154 セレクタ

155 低周波数センサ

156 結果判定回路

157 判定信号出力端子

200 コントローラ

300 半導体装置リーダ Zライタ

531、 5311a, 5311b, 5311c,…ゝ 5311η 抵抗素子 531a, 531b, 531c,…ゝ 531n スィッチ付き抵抗素子 5312a, 5312b, 5312c, · · ·、 5312η スィッチ 5411a、 5411b、 5411c、 · · ·、 5411η 容量

541a, 541b, 541c,…ゝ 541n スィッチ付き容量 5412a, 5412b, 5412c,…ゝ 5412η スィッチ

532、 5321a, 5321b, 5321c,…ゝ 5321η 抵抗素子 532a, 532b, 532c, · · ·, 532n ヒューズ付き抵抗素子 5422a, 5422b, 5422c,…ゝ 5422η ヒューズ 542a, 542b, 542c,…ゝ 542n ヒューズ付き容量 5421a、 5421b、 5421c、 · · ·、 5421η 容量

533、 5331a, 5331b, 5331c…ゝ 5331η 抵抗素子 533a, 533b, 533c…ゝ 533n スィッチ付き抵抗素子 5332a, 5332b, 5332c- - - , 5332η スィッチ

543、 5431a, 5431b, 5431c…ゝ 5431η 容量 543a, 543b, 543c…ゝ 543n スィッチ付き容量 5432a、 5432b、 5432。· ·、 5432η スィッチ

CLK クロック信号

VDD 電源電圧 GND 接地電圧

OUT1 高周波数検知信号

OUT2 低周波数検知信号

TEST セルフテストモード信号

RESULT 判定信号

171 エッジ検出回路

172 nビットカウンタ

173 状態記憶装置

174 基準クロック信号

175 クロック入力信号

176 エッジ検出出力信号

177 リセット信号

178 状態リセット信号

発明を実施するための最良の形態

[0051] 以下、本発明の実施の形態を、図面を参照しながら説明する。

実施例 1

[0052] 図 1は、本発明の実施例 1に係る周波数センサを内蔵した半導体装置を示す図である。

図において、半導体装置 100は、半導体装置本体 100a、周波数センサ 100b、および結果判定回路 ΙΟΟχを有する。

周波数センサ 100bは、抵抗素子 13、容量 14、インバータ 15、充電部あるいは第 1 導電型の第 1の MOSトランジスタとしての Pチャネル型 MOSトランジスタ 16、放電部あるいは第 2導電型の第 2の MOSトランジスタとしての Nチャネル型 MOSトランジスタ 17 、第 2導電型の第 3の MOSトランジスタとしての Nチャネル型 MOSトランジスタ 18を有する。

[0053] クロック信号入力端子 11は ICカード等のセキュリティが要求される半導体装置 100 にクロック信号 CLKを入力するためのものである。高周波数検知信号出力端子 12はこの周波数センサ 100bからの高周波数検知信号 OUT1を出力するためのものである。結果判定回路 ΙΟΟχはこの高周波数検知信号 OUT1が半導体装置に本来の入カクロック信号よりも高周波数のクロック信号が入力された旨を示す場合を判定し、半導体装置本体 100aを制御するためのものである。

[0054] インバータ 15は出力側が高周波数検知信号出力端子 12に接続されている。容量 14は一端が接地されている。 Pチャネル型 MOSトランジスタ 16のドレイン、抵抗素子 13の一端、容量 14の他端、インバータ 15の入力側、および Nチャネル型 MOSトランジスタ 18のドレインは、容量の端子信号あるいは容量と抵抗との接続ノードとしての A 1点において互いに接続されている。また、 Pチャネル型 MOSトランジスタ 16はソースが第丄の電源電位としての電源電圧 _VDD、ゲートがクロック信号入力端子 nに接続されている。 Nチャネル型 MOSトランジスタ 17はソースが第 2の電源電位としての接地電位 GNDに、ドレインが抵抗素子 13の他端に、ゲートがクロック信号入力端子 11 に接続されている。 Nチャネル型 MOSトランジスタ 18はソースが接地電位に、ゲート力 Sインバータ₁₅の出力側に接続されている。また、半導体装置本体 100aにはクロック信号入力端子 11からのクロック信号 CLKが入力されて、る。

[0055] 以上のように構成された本実施例 1による周波数センサについて、以下、その動作を図 2のタイミングチャートを参照しながら説明する。

[0056] クロック入力信号 CLKが所定の状態である Lowになるとき、充電部として機能する P チャネル型 MOSトランジスタ 16は ON、放電部として機能する Nチャネル型 MOSトランジスタ 17は OFFし、容量 14が充電される。

[0057] クロック信号 CLKが所定の状態の反転状態である Highになると、充電部として機能する Pチャネル型 MOSトランジスタ 16は OFF、放電部として機能する Nチャネル型 MOSトランジスタ 17は ONし、容量 14は放電する。このとき、 A1点の電位は VDD * ex p (-t/RC)に従って徐々に降下していく。但し、 Rは抵抗素子 13の値、 Cは容量 14 の値であり、 *は乗算を表わす。インバータ 15と Nチャネル型 MOSトランジスタ 18とは A1点の電位の降下を加速する。ここで許容された周波数に応じて下限レベル Lを設定しておく。この設定は抵抗素子 13の値 R、および容量 14の値 Cを設定することで可能である。

[0058] 図 2に示すように、クロック信号 11が許容された周波数である場合、 A1点の電位は下限レベル Lを越えて低下し、これによつて、高周波数検知信号 OUT1は正常を示す Highを出力する。許容された周波数より高い場合、 A1点の電位は下限レベルを越えないため、異常を示す Lowが出力される。

[0059] また、この高周波数検知信号 OUT1として Lowが出力されると、結果判定回路 100

Xはこれを判定して半導体装置本体 100aのリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行う。

[0060] 以上のように、本実施例 1による周波数センサは、許容された周波数より高い場合には、高周波数検知信号出力端子 12から異常を示す Lowを出力する。これによつて

、基準クロック信号を用いることなく許容範囲外の高周波数が入力されたことを検知することが可能となる。

[0061] また、本実施例 1による半導体装置は、許容範囲外の高周波数のクロック信号が入力されると、結果判定回路 ΙΟΟχによりこれを判定して半導体装置本体 100aのリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行うように構成しておくことにより、セキュリティの高い半導体装置を実現することが可能となる。

実施例 2

[0062] 図 3は、本発明の実施例 2に係る周波数センサを内蔵する半導体装置を示す図である。

図において、半導体装置 100は、半導体装置本体 100a、周波数センサ 100c、および結果判定回路 100yを有する。

[0063] この周波数センサ 100cは、図 1の周波数センサ 100bと同様の構成にインバータ 3 9を付カ卩したものである。即ち、周波数センサ 100cは、抵抗素子 33、容量 34、インバータ 35および 39、充電部あるいは第 1導電型の第 1の MOSトランジスタとして機能する Pチャネル型 MOSトランジスタ 36、放電部ある、は第 2導電型の第 2の MOSトランジスタとして機能する Nチャネル型 MOSトランジスタ 37、第 2導電型の第 3の MOSトランジスタとして機能する Nチャネル型 MOSトランジスタ 38を有する。

[0064] クロック信号入力端子 31は ICカード等のセキュリティが要求される半導体装置 100 にクロック信号 CLKを入力するためのものである。低周波数検知信号出力端子 32はこの周波数センサ 100cからの低周波数検知信号 OUT2を出力するためのものである。結果判定回路 100yはこの低周波数検知信号 OUT2が半導体装置に本来の入カクロック信号よりも低周波数のクロック信号が入力された旨を示す場合を判定し、半導体装置本体 100aを制御するためのものである。

[0065] インバータ 35は出力側がインバータ 39の入力側に接続されている。容量 34は一端が接地されている。 Pチャネル型 MOSトランジスタ 36のドレイン、抵抗素子 33の一端、容量 34の他端、インバータ 35の入力側、および Nチャネル型 MOSトランジスタ 3 8のドレインは、容量の端子信号あるいは容量と抵抗との接続ノードとしての A2点において接続されている。また、 Pチャネル型 MOSトランジスタ 36はソースが第 1の電源電位としての電源電圧 VDDに、ゲートがクロック信号入力端子 31に接続されている。 Nチャネル型 MOSトランジスタ 37はソースが第 2の電源電位としての接地電位 GN Dに、ドレインが抵抗素子 33の他端に、ゲートがクロック信号入力端子 31に接続されている。 Nチャネル型 MOSトランジスタ 38はソースが接地電位に、ゲートがインバータ 35の出力側に接続されている。さらに、インバータ 39は入力側がインバータ 35の出力側に接続され、出力側が低周波数検知信号出力端子 32に接続されている。また、半導体装置本体 100aにはクロック信号入力端子 31からのクロック信号 CLKが入力されている。

[0066] 以上のように構成された本実施例 2による周波数センサについて、以下、その動作を図 4のタイミングチャートを参照しながら説明する。

[0067] クロック入力信号 31が Lowのとき、充電部として機能する Pチャネル型 MOSトランジスタ 36は ON、放電部として機能する Nチャネル型 MOSトランジスタ 37は OFFし、容量 34が充電される。

[0068] クロック信号 31が Highになると、充電部として機能する Pチャネル型 MOSトランジスタ 36は OFF、放電部として機能する Nチャネル型 MOSトランジスタ 37は ONし、容量 3 4は放電する。このとき、 A2点の電位は VDD * exp (-tZRC)に従って徐々に降下していく。但し、 Rは抵抗素子 33の値、 Cは容量 34の値であり、 *は乗算を表わす。ィンバータ 35と Nチャネル型 MOSトランジスタ 38とはその降下を加速する。ここで許容された周波数に応じて下限レベル Lを設定しておく。この設定は抵抗素子 33の値 R、および容量 34の値 Cを設定することで可能である。 [0069] 図 4に示すように、クロック信号 31が許容された周波数である場合、 A2点は下限レベルを越える前に、クロック入力信号 31から Lowが入力されることによって、容量の充電が開始される。このとき、低周波数検知信号 OUT2は正常を示す Highを出力する。許容された周波数より低い場合、 A2点の電位は下限レベル Lを越えるため、異常を示す Lowが出力される。

[0070] また、この低周波数検知信号 OUT2として Lowが出力されると、結果判定回路 100 yはこれを判定して、半導体装置本体 100aのリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行う。

[0071] 以上のように、本実施例 2による周波数センサは、許容された周波数より低い場合には、低周波数検知信号出力端子 32から異常を示す Lowを出力する。これによつて、基準クロック信号を用いることなく許容範囲外の低周波数が入力されたことを検知することが可能となる。

[0072] また、本実施例 2による半導体装置は、許容範囲外の低周波数のクロック信号が入力されると、結果判定回路 100yによりこれを判定して半導体装置本体のリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行うように構成しておくことにより、セキュリティの高い半導体装置を実現することが可能となる。

実施例 3

[0073] 図 5 (a) ,図 5 (b) ,図 6および図 7は、本発明の実施例 3に係る周波数センサを内蔵する半導体装置を示す図である。

図において、半導体装置 100は、半導体装置本体 100a、周波数センサ 100dおよび結果判定回路 ΙΟΟχを有する。

[0074] 周波数センサ 100dは図 1の周波数センサ 100bにおける抵抗素子 13および容量 1 4を抵抗ブロック 53および容量ブロック 54に置き換えたものに相当する。即ち、周波数センサ 100dは、抵抗ブロック 53、容量ブロック 54、インバータ 55、充電部あるいは第 1導電型の第 1の MOSトランジスタとして機能する Pチャネル型 MOSトランジスタ 56 、放電部あるいは第 2導電型の第 2の MOSトランジスタとして機能する Nチャネル型 MOSトランジスタ 57、第 2導電型の第 3の MOSトランジスタとして機能する Nチャネル型 MOSトランジスタ 58を有する。 [0075] クロック信号入力端子 51は ICカード等のセキュリティが要求される半導体装置 100 にクロック信号 CLKを入力するためのものである。高周波数検知信号出力端子 52はこの周波数センサ力もの高周波数検知信号 OUT1を出力するためのものである。結果判定回路 ΙΟΟχはこの高周波数検知信号 OUT1が半導体装置に本来の入力クロック信号よりも高周波数のクロック信号が入力された旨を示す場合を判定し、半導体装置本体 100aを制御するためのものである。

[0076] インバータ 55は出力側が高周波数検知信号出力端子 52に接続されている。容量ブロック 54は一端が接地されている。 Pチャネル型 MOSトランジスタ 56のドレイン、抵抗ブロック 53の一端、容量ブロック 54の他端、インバータ 55の入力側、および Pチヤネル型 MOSトランジスタ 58のドレインは、 A1点にお!/ヽて互ヽに接続されて!、る。

[0077] また、 Pチャネル型 MOSトランジスタ 56はソースが第 1の電源電位としての電源電圧 VDDに、ゲートがクロック信号入力端子 51に接続されている。 Nチャネル型 MOSトランジスタ 57はソースが第 2の電源電位としての接地電位 GNDに、ドレインが抵抗ブロック 53の他端に、ゲートがクロック信号入力端子 51に接続されている。 Nチャネル型 MOSトランジスタ 58はソースが接地電位に、ゲートがインバータ 55の出力側に接続されている。

[0078] 図 6は図 5 (a)における抵抗ブロック 53の構成図である。図において、抵抗ブロック 53は、抵抗素子 5311a, 5311b, 5311c, · ··, 531 Inの両端にスィッチ 5312a, 53 12b, 5312c, · ··, 5312n力それぞれ接続されたスィッチ付き抵抗素子 53 la, 531b , 531c, · ··, 53 Inと、スィッチを持たない抵抗素子 531とが互いに直列接続されて構成されている。

[0079] 図 7は図 5 (a)における容量ブロック 54の構成図である。図において、容量ブロック 54は、容量 5411a, 5411b, 5411c, · ··, 541 Inとスィッチ 5412a, 5412b, 5412 c, · ··, 5412ηとをそれぞれ直列接続することで構成されたスィッチ付き容量 541a, 541b, 541c, · ··, 541ηを A1点と接地電位 GNDとの間に互いに並列接続することで構成されている。

[0080] 以上のように構成された本実施例 3の周波数センサは、実施例 1, 2における抵抗素子および容量を、上述のような構成を有する抵抗ブロックおよび容量ブロックに置き換えたものに相当する。従って、その動作は実施例 1, 2と同様である。

[0081] 以下ではこの抵抗ブロックおよび容量ブロックの抵抗値および容量値の調整について説明する。

[0082] 図 6におけるスィッチ付き抵抗素子 531a、 531b, 531c,…ゝ 531ηは、各抵抗素子の両端に切断用のスィッチが接続されており、これを ON/OFFすることによって抵抗の切断'接続の切替えが可能である。スィッチが ON状態で抵抗切断、 OFF状態で抵抗接続となる。スィッチは個々に設定することが可能であり、また、抵抗素子はそれぞれ別々の抵抗値を持つことが可能である。これによつて、抵抗ブロック 53の抵抗値調節が可能である。

[0083] 一例を示すと、スィッチ付き抵抗素子 53 laの抵抗値が 10k Ω、 531bの抵抗値が 5 k Q、 531c— 531ηまでの抵抗値が各々 4kQであり、すべてのスィッチが ON状態の場合、全体の抵抗値を 15k Ω増やしたいときには、スィッチ付き抵抗素子 531aと 53 lbのスィッチを OFFすればよ!ヽ。

[0084] また、図 7におけるスィッチ付き容量 541a、 541b, 541c, · ··、 541ηは、各容量の一端に切断用のスィッチが接続されており、これを ON/OFFすることによって容量の切断'接続の切替えが可能である。スィッチが ON状態で容量接続、 OFF状態で容量切断となる。スィッチは個々に設定することが可能であり、また、容量はそれぞれ別々の値を持つことが可能である。これによつて、容量ブロック 54の容量調節が可能である。

[0085] 例えば、スィッチ付き容量 541aの容量が 15fF、 541bの容量が 20fF、 541c— 54 Inまでの容量が各々 40fFであり、すべてのスィッチが ON状態の場合、全体の容量を 35fF減らしたいときには、スィッチ付き容量 541aと 541bのスィッチを OFFすればよい。

[0086] 以上のように、本実施例 3の周波数センサは、抵抗ブロック 53内のスィッチ付き抵抗素子 531a、 531b, 531c, · ··、 531η,および容量ブロック 54内のスィッチ付き容量 541a、 541b, 541c, · ··、 541ηのスィッチを ON/OFF切替えすることによって、設計後に時定数を調節できる。従って、実施例 1と同様の効果に加え、周波数センサ、あるいはこれを内蔵する半導体装置の製造バラツキを抑えることが可能となる。 [0087] なお、図 5 (b)に示すように、実施例 2における抵抗素子および容量を抵抗ブロックおよび容量ブロックに置き換えるようにしてもょ、。

[0088] この場合、図番が 70番台に変わっているだけで、実施例 2と同様の構成を有し、実施例 2と同様の効果に加え、周波数センサ、およびこれを内蔵する半導体装置の製造バラツキを抑えることが可能となる。

実施例 4

[0089] 図 8および図 9は、本発明の実施例 4に係る周波数センサにおける抵抗ブロック 53

、容量ブロック 54の構成図である。

図において、この抵抗ブロック 53および容量ブロック 54は図 6および図 7のスィッチ付き抵抗素子およびスィッチ付き容量を、ヒューズ付き抵抗素子およびヒューズ付き容量に置き換えたものに相当する。

[0090] 図 8にお!/ヽて、抵抗ブロック 53ίま、抵抗素子 5321a, 5321b, 5321c, · · ·, 5321η の両端にヒューズ 5322a, 5322b, 5322c, · · ·, 5322η力 ^それぞれ接続されたヒューズ付き抵抗素子 532a, 532b, 532c, · · ·, 532ηと、ヒューズを持たなヽ抵抗素子

532とが互、に直列接続されて構成されて！、る。

[0091] また、図 9にお!/ヽて、容量ブロック 54ίま、容量 5421a, 5421b, 5421c, · · ·, 5421 nとヒューズ 5422a, 5422b, 5422c, · · ·, 5422ηとをそれぞれ直歹 lj接続することで構成されたヒューズ付き容量 542a, 542b, 542c, · · ·, 542ηを、 A1点と接地電位 G

NDとの間に互、に並列接続することで構成されて！、る。

[0092] 本実施例 4の周波数センサは、実施例 1, 2における抵抗素子および容量を、上述のような構成を有する抵抗ブロックおよび容量ブロックに置き換えたものに相当する。従って、その動作は実施例 1, 2と同様である。

[0093] 以下ではこの抵抗ブロックおよび容量ブロックの抵抗値および容量値の調整について説明する。

[0094] 図 8におけるヒューズ付き抵抗素子 532a、 532b, 532c,…ゝ 532ηは、各抵抗素子の両端にヒューズが接続されており、必要に応じてレーザカッターなどで切断することで抵抗接続が可能となる。ヒューズは個々に切断することが可能であり、また、抵抗素子はそれぞれ別々の抵抗値を持つことが可能である。これによつて、抵抗ブロック 53の抵抗調節が可能である。

[0095] 一例を示すと、ヒューズ付き抵抗素子 532aの抵抗値が 10k Ω、 532bの抵抗値が 5 k Q、 532c— 532ηまでの抵抗値が各々 4k Qであり、すべてのヒューズが接続状態の場合、全体の抵抗値を 15k Ω増やしたいときには、ヒューズ付き抵抗素子 532aと 5 32bのヒューズを切断すればよ!、。

[0096] また、図 9におけるヒューズ付き容量 542a、 542b, 542c,…ゝ 542ηは、各容量の一端にヒューズが接続されており、必要に応じてレーザカッターなどで切断することで容量の切断が可能となる。ヒューズは個々に切断することが可能であり、また、容量はそれぞれ別々の値を持つことが可能である。これによつて、容量ブロック 54の容量調節が可能である。

[0097] 例えば、ヒューズ付き容量 542aの容量が 15fF、 542bの容量が 20fF、 542c— 54 2nまでの容量が各々 40fFであり、すべてのヒューズが接続状態の場合、全体の容量を 35fF減らしたいときには、ヒューズ付き容量 542aと 542bのヒューズを切断すればよい。

[0098] 以上のように、本実施例 4の周波数センサは、実施例 1, 2の効果に加え、時定数を増やしたヽときにはヒューズ付き抵抗素子 532a、 532b, 532c,…ゝ 532ηのヒューズを切断し、時定数を減らしたいときにはヒューズ付き容量 542a、 542b, 542c, · · ·、 5 42ηのヒューズを切断することによって、設計後に時定数を調節でき、周波数センサあるいはこれを内蔵する半導体装置の製造バラツキを抑えることが可能となる。

実施例 5

[0099] 図 10および図 11は、本発明の実施例 5に係る周波数センサの抵抗ブロック 53および容量ブロック 54を示す図である。

同図において、実施例 3の周波数センサと同じ構成要素には同じ符号を付している。この抵抗ブロック 53および容量ブロック 54は図 6および図 7のスィッチ付き抵抗素子およびスィッチ付き容量におけるスィッチを、トランジスタによるスィッチに置き換えたものに相当する。

[0100] 図 10にお!/ヽて、抵抗ブロック 53ίま、抵抗素子 5331a, 5331b, 5331c, · · ·, 5331 nの両端に Nチャネル型 MOSトランジスタから構成されるスィッチ 5332a, 5332b, 5 332c, · · ·, 5332η力それぞれ接続されたスィッチ付き抵抗素子 533a, 533b, 533c , · · ·, 533ηと、スィッチを持たない抵抗素子 533とが互いに直列接続されて構成されてヽる。また、これらスィッチ 5332a, 5332b, 5332c, · · ·, 5332ϋは不揮発' |4メモジ 101aに記憶されたデータをデコーダ 102aによりデコードした結果をゲートに入力することにより、そのオン，オフが制御される。

[0101] また、図 11にお!/ヽて、容量ブロック 54ίま、容量 5431a, 5431b, 5431c, · · ·, 543 Inとスィッチ 5432a, 5432b, 5432c, · · ·, 5432ηとをそれぞれ直歹 lj接続することで構成されたスィッチ付き容量 543a, 543b, 543c, · · ·, 543ηを A 1点と接地電位 GN Dとの間に互いに並列接続することで構成されている。また、これらスィッチ 5432a, 5432b, 5432c, · · ·, 5432ηは不揮発性メモリ 101bに記憶されたデータをデコーダ 102bによりデコードした結果をゲートに入力することにより、そのオン，オフが制御される。

[0102] 本実施例 5の周波数センサは、実施例 1, 2における抵抗素子および容量を、上述のような構成を有する抵抗ブロックおよび容量ブロックに置き換えたものに相当する。従って、その動作は実施例 1, 2と同様である。

[0103] 以下ではこの抵抗ブロックおよび容量ブロックの抵抗値および容量値の調整について説明する。

[0104] まず、図 10におけるスィッチ付き抵抗素子 533a、 533b, 533c,…ゝ 533ηの各スイッチを切替えるためのトリミングデータを予め求めておく。この値は周波数センサあるいはこれが内蔵された半導体装置の製造後のバラツキを反映したものであり、これを不揮発性メモリ 101aに格納しておく。このトリミングデータは、半導体装置のスタートアップルーチン等において不揮発性メモリ 101aから読み出されデコーダ 102aに転送される。デコーダ 102a力らは、スィッチ切替信号 103a、 103b, 103c,…ゝ 103η が出力され、この信号が Highのときはスィッチが ON、 Lowのときはスィッチが OFFとなる。

[0105] これによつて、本発明の実施例 3と同様に抵抗値の調節が可能となる。また、図 11 における容量に関しても、同様の調節が可能となる。

[0106] 以上のように、本実施例 5の周波数センサは、実施例 1, 2の効果に加え、不揮発性メモリ 101aおよび 101bにそれぞれ格納された、抵抗ブロック 53内のスィッチ付き抵抗素子 533a、 533b, 533c,…ゝ 533η,および容量ブロック 54内のスィッチ付き容量 543a、 543b, 543c,…ゝ 543ηのスィッチを切替えるトリミングデータによって、設計後に時定数を調節でき、周波数センサあるいはこれを内蔵する半導体装置の製造バラツキを抑えることが可能となる。

[0107] なお、本発明の実施例 5において、 Νチャネル型 MOSトランジスタに代えて Ρチヤネル型 MOSトランジスタを用いてもよい。この場合は、デコーダからのスィッチ切替信号 103a, 103b, 103c,…ゝ 103ηおよび 104a、 104b, 104c,…ゝ 104nを、 Νチヤネル型 MOSトランジスタの場合の反転信号とすることで、同様の動作が可能である。

[0108] また、 Nチャネル型 MOSトランジスタに代えて、 Nチャネル型 MOSトランジスタと Pチャネル型 MOSトランジスタとを並列に接続した双方向トランスファゲートを用いてもよい。この場合は、 Nチャネル型 MOSトランジスタのゲートにはデコーダからのスィッチ切替信号を、 Pチャネル型 MOSトランジスタにはこのスィッチ切替信号の反転信号をそれぞれ入力することで、同様の動作が可能である。

実施例 6

[0109] 図 12 (a) ,図 12 (b)は、本発明の実施例 6に係る周波数センサを内蔵する半導体装置を示す図である。

図 12 (a)において、半導体装置 100は、半導体装置本体 100a、周波数センサ 10 Ofおよび結果判定回路 ΙΟΟχを有する。

[0110] 周波数センサ 100fは、 High側高周波数センサ 124、 Low側高周波数センサ 126、インバータ 122、 NANDゲート 128を有する。

[0111] クロック信号入力端子 121は ICカード等のセキュリティが要求される半導体装置 10 0にクロック信号 CLKを入力するためのものである。高周波数検知信号出力端子 12 9はこの周波数センサ 100eからの高周波数検知信号 OUT1を出力するためのものである。クロック入力信号 CLKは High側高周波数センサ 124およびインバータ 122 に入力される。インバータ 122はクロック信号 CLKを反転したクロック反転信号 123を Low側高周波数センサ 126に出力する。 High側高周波数センサ 124は High側高周波数検知信号 125を、 Low側高周波数センサ 126は Low側高周波数検知信号 127 をそれぞれ出力する。 NANDゲート 128は、 High側高周波数検知信号 125と Low側高周波数検知信号 127との NANDを高周波数検知信号 OUT1として出力する。

[0112] 以上のように構成された本実施例 6の周波数センサについて、以下、その動作を説明する。

[0113] High側高周波数センサ 124は、本発明の実施例 1の周波数センサ 100bと同様の構成となっており、クロック入力信号 CLKの High期間が許容範囲より短い高周波数の場合に High側高周波数検知信号 125から異常を示す Lowを出力する。

[0114] また、 Low側高周波数センサ 126の構成も本発明の実施例 1の周波数センサ 100b と同様の構成を有し、クロック反転信号 123が High期間、即ち、クロック信号 CLKの Low期間が許容範囲より短い高周波数の場合に、 Low側高周波数検知信号 127から異常を示す Lowを出力する。

[0115] High側高周波数検知信号 125、または Low側高周波数検知信号 127のいずれか力も異常を示す Lowが出力されると、 NANDゲート 128からは異常を示す Highが高周波数検知信号 OUT1として出力される。

[0116] 以上のように、本実施例 6の周波数センサは、クロック信号 CLKの High期間、 Low 期間の両方の高周波数異常検知が可能となる。

[0117] また、本実施例 6の半導体装置は、この高周波数異常検知信号が出力されると、結果判定回路 ΙΟΟχによりこれを判定して半導体装置本体のリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行うように構成しておくことにより、セキユリティの高、半導体装置を実現することが可能となる。

[0118] なお、図 12 (b)に示すように、 High側高周波数センサおよび Low側高周波数センサをそれぞれ本発明の実施例 2の周波数センサ 100cと同様の構成である High側低周波数センサ 144、 Low側低周波数センサ 146とすることで、クロック入力信号の High 期間、 Low期間の両方の低周波数異常検知が可能となる。

[0119] また、この図 12 (b)に示す半導体装置は、この低周波数異常検知信号が出力されると、結果判定回路 100yによりこれを判定して半導体装置本体のリセット，動作の停止，あるいは機密を要するデータの消去や破壊を行うように構成しておくことにより、セキュリティの高い半導体装置を実現することが可能となる。実施例 7

[0120] 図 13および図 14は、本発明の実施例 7に係る半導体装置を示す図である。

図 13において、半導体装置 100は、半導体装置 100a,高周波数センサ 138,セルフテスト回路 130およびコントローラ 200を有する。

[0121] 高周波数センサは実施例 1, 3, 5と同様の構成を有する。

セルフテスト回路 130は、高周波発生回路 130a、切り替え部としてのセレクタ 137

、および結果判定回路 139を有する。

[0122] 高周波発生回路 130aは、クロック信号入力端子 131から入力されるクロック信号 C

LKを遅延する遅延回路 132、遅延回路 132の出力信号を反転するインバータ 133

、インバータ 133の出力信号 C1とクロック信号 CLKとが入力される NANDゲート 134

、 NANDゲート 134の出力信号 XOUTを反転するインバータ 135とを有する。

[0123] セレクタ 137はセルフテストモード信号入力端子 136より入力されるセルフテストモード信号 TESTに応じて、クロック信号 CLKまたは高周波発生回路 130aの出力信号

OUTのいずれかを選択する。高周波数センサ 138はセレクタの出力信号 B1を入力とする。結果判定回路 139はその出力信号 RESULTを判定信号出力端子 1310および半導体装置本体 100aに出力する。

[0124] コントローラ 200は半導体装置本体 100aにより制御されるとともに、セルフテストモード信号 TESTを発生する。クロック信号 CLKは、半導体装置本体 100aおよびコントローラ 200にも供給される。

[0125] 半導体装置リーダ Zライタ 300は半導体装置 100にクロック信号を供給するとともに

、半導体装置 100との間でデータのやりとりを行う。

[0126] 以上のように構成された本実施例 7の周波数センサについて、以下、その動作を説明する。

[0127] セルフテストを実行するとき、コントローラ 200からセルフテストモード信号 TESTとして Highが出力される。このとき、信号 OUTがセレクタ 137から出力される。ここで、信号 OUTはクロック信号 CLKと、クロック信号 CLKを遅延処理させたのち反転した信号 C1との論理積 XOUTの反転信号となる。この出力信号 OUTは、高周波数センサ 1 38の許容周波数よりも高周波数、即ち Highの期間が短い。このため、出力信号 OUT が高周波数センサ 138へ入力されると、センサ自身が正常動作するときは、結果判定回路 139へ異常を示す信号を出力する。また、センサ自身が故障しているときは正常を示す信号を出力する。これによつて、結果判定回路 139からは正常または異常を示す判定信号 RESULTが出力される。

[0128] この時、コントローラ 200はセルフテストモード信号 TESTとして Highを出力した旨を半導体装置本体 100aに通知し、半導体装置本体 100aはこれを結果判定回路 139 の異常である旨の出力信号とともに半導体装置リーダ/ライタ 300に通知する。上述のように、テストモード状態における異常，正常はその逆を意味しているので、半導体装置リーダ Zライタ 300は、半導体装置 100がセルフテスト状態であり、かつ異常である旨が結果判定回路 139より通知されているとき、この半導体装置 100の高周波数センサ 138は正常である旨を、図示しない表示器等に文字表示を行うこと等で通知する。逆にセルフテスト状態において結果判定回路 139が正常である旨を出力する場合、半導体装置リーダ/ライタ 300は、高周波数センサ 138が故障している旨を、文字表示等で通知する。

[0129] また、セルフテストを実行しないときには、セルフテストモード信号 TESTとして Lowが出力される。セレクタ 137からクロック信号 CLKが出力され、これによつて、通常動作時に使用するクロック信号 CLKが高周波数センサ 138に入力され、それに応じた結果が結果判定回路 139から出力される。

[0130] この場合、実施例 1で述べたように、通常動作時に高周波数センサ 138より結果判定回路 139に異常を示す Lowが出力された場合、結果判定回路 139はこれを判定し、半導体装置本体 100aにそのリセット，動作の停止，あるいはデータの消去や破壊を行う制御信号を、その判定信号 RESULTとして出力する。

[0131] 以上のように、本実施例 7の周波数センサは、実施例 1, 3, 5の効果に加え、許可された周波数より高い周波数を生成する遅延回路 132によって、高周波数センサ自身が正常か故障かを自己診断することが可能となる。これによつて、信頼性の高い周波数センサあるいはこれを内蔵する半導体装置を提供することができる。

実施例 8

[0132] 図 15および図 16は、本発明の実施例 8に係る周波数センサを示す図である。この実施例 8における周波数センサは、実施例 7における高周波数センサ 138および高周波発生回路 130aに代えて、低周波数センサ 155および低周波発生回路 15 Oaを設けたものである。

[0133] 低周波数センサは実施例 2, 4, 6と同様の構成を有する。

分周回路 152は、低周波数センサ 155で検知されるようにクロック信号 151を分周する。

[0134] この実施例 8のブロック構成は実施例 7と同様である。

以上のように構成された本実施例 8の周波数センサについて、以下、その動作を説明する。

[0135] この実施例 8の動作も実施例 7の動作と同様である。即ち、セルフテストを実行するとき、コントローラ 200からセルフテストモード信号 TESTとして Highが出力される。このとき、分周回路 152によって分周されたクロック信号 CLKがセレクタ 154から出力される。この出力信号は、低周波数センサ 155へ入力され、センサ自身が正常動作するときは、結果判定回路 156へ異常を示す信号を出力する。また、センサ自身が故障しているときは正常を示す信号を出力する。これによつて、結果判定回路 156からは正常または異常を示す判定信号 RESULTが出力される。半導体装置本体 100aからのテストモードである旨の信号およびこの判定信号 RESULTにより、半導体装置リーダ Zライタ 300は周波数センサが正常か故障力を表示する。

[0136] また、セルフテストを実行しないときには、セルフテストモード信号 TESTとして Lowが出力され、セレクタ 154からクロック信号 CLKが出力される。これによつて、通常動作時には使用するクロック信号が低周波数センサ 155に入力され、それに応じた結果が結果判定回路 156から出力される。

[0137] この場合、実施例 2で述べたように、通常動作時に低周波数センサ 155より結果判定回路 156に異常を示す Lowが出力された場合、結果判定回路 156はこれを判定して、半導体装置本体 100aにそのリセット，動作の停止，あるいはデータの消去や破壊を行う制御信号を、その判定信号 RESULTとして出力する。

[0138] 以上のように、本実施例 8の周波数センサは、実施例 2, 4, 6の効果に加え、許可された周波数より低い周波数を生成する分周回路 152によって、低周波数センサ自身が正常か故障かを自己診断することが可能となる。これによつて、信頼性の高い周波数センサあるいはこれを内蔵する半導体装置を提供することができる。

[0139] なお、上記実施例 1ないし 3では、第 2導電型の第 3の MOSトランジスタおよびインバータにより A1点および A2点の電位の変化を加速するようにした力これら第 2導電型の第 3の MOSトランジスタおよびインバータを省略することも可能である。

[0140] また、上記実施例 3な、し 5では、抵抗ブロックはスィッチ付き抵抗素子を互いに直列接続し、容量ブロックはスィッチ付き容量を互いに並列接続したものを示した力これら以外の回路網により構成してもよい。

[0141] さらに、上記実施例 1ないし 8では、周波数センサと半導体装置本体とに入力クロック信号を直接供給するようにしたが、消費電力の増加が目立たない範囲であれば、

V、ずれか一方あるいは両方に、入力クロック信号を周波数遁倍あるいは分周したものを人力するようにしてもよ、。

[0142] また、上記実施例 1ないし 8では、半導体装置に周波数センサを内蔵するものとした力周波数センサは外付けとしてもよい。

[0143] さらに、上記実施例 1ないし 8では、半導体装置は ICカードや LSIであるとした力記憶あるいは書き込まれたデータに秘匿性が要求されるものであれば、これら以外の半導体装置であってもよい。

[0144] また、上記実施例 5では抵抗ブロックと容量ブロックとは専用の不揮発性メモリおよびデコーダによりそれぞれのスィッチ切替信号を発生するようにした力 S、これらは共通の不揮発性メモリおよびデコーダにより発生するようにしてもよい。

[0145] また、これら不揮発性メモリおよびデコーダは半導体装置本体内，周波数センサ内

,セルフテスト回路内のいずれに搭載してもよぐ半導体装置リーダ Zライタ等、半導体装置外に搭載してもよい。

[0146] さらに、上記実施例 7および 8では、セルフテスト回路内に高周波発生回路および低周波発生回路の一方のみを設けたものを示したが、これらを共に設けるようにしてちょい。

[0147] また、高周波数発生回路や低周波数発生回路は上記実施例 7および 8に示した構成以外の構成としてもよい。 [0148] また、上記実施例 7および 8では、コントローラ 200によりセルフテストモード信号 TESTを発生するようにした力半導体装置本体 100a等、コントローラ 200以外の装置によりこれを発生するようにしてもよ!、。

[0149] また、半導体装置と接続される外部装置の一例として半導体装置リーダ Zライタを示したが、これは ATM, 自動改札機等、他の装置であってもよい。

[0150] また、上記実施例 1ないし 8では、クロック信号 CLK,セルフテストモード信号 TEST, 高周波数検知信号 OUTl,低周波数検知信号 OUT2,判定信号 RESULTの入力あるいは出力は端子を介して行うようにしたが、端子の代わりにノードを介して行うようにしてもよい。

[0151] また、これらの端子やノードは半導体装置の ICチップの周縁に設けたものであってもよいし、半導体装置を保護するパッケージ力も突出するように設けたピンであってもよい。

[0152] さらに、周波数センサを半導体装置内に設けたものを示したが、半導体装置の外部に設けるようにしてもよい。

産業上の利用可能性

[0153] 以上のように、本発明に係る周波数センサおよび半導体装置は、 ICカードなどの機密を要するデータのセキュリティを高める用途に好適である。

Claims

請求の範囲

[1] 入力クロック信号が所定の状態のときに、容量に充電する充電部と、

前記入力クロック信号が前記所定の状態の反転状態のときに、抵抗を介して前記容量を放電する放電部とを備え、

前記容量の端子信号によって前記入力クロック信号の周波数を検出する、ことを特徴とする周波数センサ。

[2] 請求項 1に記載の周波数センサにおいて、

前記充電部と前記放電部とは互いに反対導電型の MOSトランジスタ力なる、ことを特徴とする周波数センサ。

[3] ゲートに入力クロック信号が入力されソースが第 1の電源電位に接続された第 1導電型の第 1の MOSトランジスタと、

ゲートに入力クロック信号が入力されソースが第 2の電源電位に接続された第 2導電型の第 2の MOSトランジスタと、

前記第 1および第 2の MOSトランジスタのドレイン間に接続された抵抗と、前記第 2の MOSトランジスタのドレインと前記第 2の電源電位との間に接続された容量とを備え、

前記容量と前記抵抗との接続ノードの端子信号によって前記入力クロック信号の周波数を検出する、

ことを特徴とする周波数センサ。

[4] 請求項 3に記載の周波数センサにおいて、

入力が前記容量と前記抵抗との接続ノードに接続されたインバータと、ゲートが前記インバータの出力に、ドレインが前記インバータの入力に、ソースが前記第 2の電源電位にそれぞれ接続された第 2導電型の第 3の MOSトランジスタとをさらに備え、

前記容量と前記抵抗との接続ノードの端子信号に代えて前記インバータの出力信号によって前記入力クロック信号の周波数を検出する、

ことを特徴とする周波数センサ。

[5] 請求項 1または 3に記載の周波数センサにおいて、前記抵抗に代えて、抵抗を有効にするか無効にするかを切り替えるスィッチを有するスィッチ付き抵抗を有する抵抗ブロックを設けた、

ことを特徴とする周波数センサ。

[6] 請求項 1または 3に記載の周波数センサにおいて、

前記容量に代えて、容量を有効にするか無効にするかを切り替えるスィッチを有するスィッチ付き容量を有する容量ブロックを設けた、

ことを特徴とする周波数センサ。

[7] 請求項 5に記載の周波数センサにおいて、

前記スィッチはヒューズから構成される、

ことを特徴とする周波数センサ。

[8] 請求項 6に記載の周波数センサにおいて、

前記スィッチはヒューズから構成される、

ことを特徴とする周波数センサ。

[9] 請求項 5に記載の周波数センサにおいて、

前記スィッチは、不揮発性メモリに格納されたデータによって ON/OFFが設定される、

ことを特徴とする周波数センサ。

[10] 請求項 6に記載の周波数センサにおいて、

ことを特徴とする周波数センサ。

[11] 請求項 1または 3に記載の周波数センサを 2つ備え、

一方の周波数センサには前記クロック信号が、他方の周波数センサには前記クロック信号の反転信号が、それぞれ入力される、

ことを特徴とする周波数センサ。

[12] 請求項 1または 3に記載の周波数センサにおいて、

当該周波数センサが正常動作する力否かを検査する自己診断部を備えた、ことを特徴とする周波数センサ。

[13] 請求項 12記載の周波数センサにおいて、

前記自己診断部は、

前記入力クロック信号から高周波を発生する高周波発生回路と、

前記周波数センサに入力する信号を、前記入力クロック信号と前記高周波発生回路から出力される高周波クロック信号との間で切り替える切り替え部と、

前記周波数センサの検知信号を検出して前記周波数センサが正常動作する力否かを判定する判定回路とを有する、

ことを特徴とする周波数センサ。

[14] 請求項 12に記載の周波数センサにおいて、

前記自己診断部は、

前記入力クロック信号から低周波を発生する低周波発生回路と、

前記周波数センサに入力する信号を、前記入力クロック信号と前記低周波発生回路から出力される低周波クロック信号との間で切り替える切り替え部と、

ことを特徴とする周波数センサ。

[15] 請求項 1または 3に記載の周波数センサと、

前記入力クロック信号が入力され、前記周波数センサの検知信号に応じて動作が制御される半導体装置本体とを備えた、

ことを特徴とする半導体装置。

[16] 請求項 15に記載の半導体装置において、

前記半導体装置本体は、前記検知信号によりリセットされる、

ことを特徴とする半導体装置。

[17] 請求項 15に記載の半導体装置において、

前記半導体装置本体は、前記検知信号により動作を停止する、

ことを特徴とする半導体装置。

[18] 請求項 15に記載の半導体装置において、

前記半導体装置本体は、前記検知信号により、記憶している機密を要するデータを消去あるいは破壊する、ことを特徴とする半導体装置。