JPH0991990A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0991990A JPH0991990A JP7250629A JP25062995A JPH0991990A JP H0991990 A JPH0991990 A JP H0991990A JP 7250629 A JP7250629 A JP 7250629A JP 25062995 A JP25062995 A JP 25062995A JP H0991990 A JPH0991990 A JP H0991990A
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Abstract
(57)【要約】
【課題】電源投入直後及び通常動作時の電源電流の増大
を防止すると共に、不良箇所によって電源投入直後に電
源電流が増大するような場合でも、冗長回路の置換使用
の有無が判別できるようにする。 【解決手段】特定のアドレス入力端子Ｔａｄに通常の動
作電圧範囲を越える電圧Ｖｈが印加されたとき活性化レ
ベルとなるテストモードエントリ信号ＴＥを出力するテ
ストモードエントリ回路３を設ける。ロールコール回路
２を、テストモードエントリ信号ＴＥが活性化レベルの
ときに活性化し置換信号ＥＸが活性化レベルであれば所
定の電源電流を流す回路とする。 【効果】任意のタイミングでロールコール回路を活性
化，非活性化の制御ができ課題を解することができる。
を防止すると共に、不良箇所によって電源投入直後に電
源電流が増大するような場合でも、冗長回路の置換使用
の有無が判別できるようにする。 【解決手段】特定のアドレス入力端子Ｔａｄに通常の動
作電圧範囲を越える電圧Ｖｈが印加されたとき活性化レ
ベルとなるテストモードエントリ信号ＴＥを出力するテ
ストモードエントリ回路３を設ける。ロールコール回路
２を、テストモードエントリ信号ＴＥが活性化レベルの
ときに活性化し置換信号ＥＸが活性化レベルであれば所
定の電源電流を流す回路とする。 【効果】任意のタイミングでロールコール回路を活性
化，非活性化の制御ができ課題を解することができる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路に関し、
特にメモリセルアレイに不良のメモリセルがあるとき置
換使用される冗長回路と、この冗長回路が置換使用され
る状態にあるか否かを示すロールコール回路とを含むメ
モリ回路に関する。
特にメモリセルアレイに不良のメモリセルがあるとき置
換使用される冗長回路と、この冗長回路が置換使用され
る状態にあるか否かを示すロールコール回路とを含むメ
モリ回路に関する。
【０００２】
【従来の技術】従来より、メモリ回路では、その大容量
化にともない冗長回路を備えるようになってきている。
冗長回路は、正規のメモリセルアレイのほかに予備のメ
モリセルを用意しておき、正規のメモリセルアレイ内に
不良のメモリセルがあった場合、その不良のメモリセル
と予備のメモリセルを回路的に切り換えて使用し、この
メモリ回路を救済するものである。この冗長回路を用い
ることによって、メモリ回路の歩留りが向上する。この
ような冗長回路を有するメモリ回路では、評価や解析の
際にメモリ回路の冗長回路の使用有無や不良のメモリセ
ルのアドレスの情報を知る必要がでてくる。これらの情
報を知るための手段としてロールコール回路がある。
化にともない冗長回路を備えるようになってきている。
冗長回路は、正規のメモリセルアレイのほかに予備のメ
モリセルを用意しておき、正規のメモリセルアレイ内に
不良のメモリセルがあった場合、その不良のメモリセル
と予備のメモリセルを回路的に切り換えて使用し、この
メモリ回路を救済するものである。この冗長回路を用い
ることによって、メモリ回路の歩留りが向上する。この
ような冗長回路を有するメモリ回路では、評価や解析の
際にメモリ回路の冗長回路の使用有無や不良のメモリセ
ルのアドレスの情報を知る必要がでてくる。これらの情
報を知るための手段としてロールコール回路がある。
【０００３】このようなロールコール回路を含む従来の
メモリ回路の代表的な一例（第１の例）を図３に示す。
メモリ回路の代表的な一例（第１の例）を図３に示す。
【０００４】このメモリ回路は、複数のメモリセルを配
列したメモリセルアレイと（図示省略）、予備用のメモ
リセルを含み上記メモリセルアレイ中に不良のメモリセ
ルが存在するときこの不良のメモリセルと上記予備用の
メモリセルとを置換してこの予備用のメモリセルを使用
する冗長回路と（図示省略）、ヒューズＦ１１を含みこ
の冗長回路の予備用のメモリセルが置換使用される状態
にあるときヒューズＦ１１を切断して活性化レベルの置
換信号ＥＸを出力するプログラム回路１と、ソースを接
地電位点と接続しゲートに置換信号ＥＸを受けてその活
性化レベルによオン状態となるＮチャネルＭＯＳ型のト
ランジスタＱ２１、及びソースを電源電圧Ｖｃｃ受電端
と接続しゲートを接地電位点と接続しドレインをトラン
ジスタＱ２１のドレインと接続し所定の抵抗値をもつ抵
抗素子としてのＰチャネルＭＯＳ型のトランジスタＱ２
２を備え置換信号ＥＸが活性化レベルのとき所定の電源
電流を流すロールコール回路２ｘとを有する構成となっ
ている。
列したメモリセルアレイと（図示省略）、予備用のメモ
リセルを含み上記メモリセルアレイ中に不良のメモリセ
ルが存在するときこの不良のメモリセルと上記予備用の
メモリセルとを置換してこの予備用のメモリセルを使用
する冗長回路と（図示省略）、ヒューズＦ１１を含みこ
の冗長回路の予備用のメモリセルが置換使用される状態
にあるときヒューズＦ１１を切断して活性化レベルの置
換信号ＥＸを出力するプログラム回路１と、ソースを接
地電位点と接続しゲートに置換信号ＥＸを受けてその活
性化レベルによオン状態となるＮチャネルＭＯＳ型のト
ランジスタＱ２１、及びソースを電源電圧Ｖｃｃ受電端
と接続しゲートを接地電位点と接続しドレインをトラン
ジスタＱ２１のドレインと接続し所定の抵抗値をもつ抵
抗素子としてのＰチャネルＭＯＳ型のトランジスタＱ２
２を備え置換信号ＥＸが活性化レベルのとき所定の電源
電流を流すロールコール回路２ｘとを有する構成となっ
ている。
【０００５】なお、プログラム回路１は、ヒューズＦ１
１が非切断状態のときは置換信号ＥＸが常に低レベルを
保ち、切断状態のときは常に高レベルを保つようにする
ために、インバータＩＶ４１、ＮチャネルＭＯＳ型のト
ランジスタＱ１１、抵抗Ｒ１１，Ｒ１２及びコンデンサ
Ｃ１１，Ｃ１２を含む構成となっている。
１が非切断状態のときは置換信号ＥＸが常に低レベルを
保ち、切断状態のときは常に高レベルを保つようにする
ために、インバータＩＶ４１、ＮチャネルＭＯＳ型のト
ランジスタＱ１１、抵抗Ｒ１１，Ｒ１２及びコンデンサ
Ｃ１１，Ｃ１２を含む構成となっている。
【０００６】次に、このメモリ回路の動作について説明
する。
する。
【０００７】まず、正規のメモリセルアレイ中に不良の
メモリセルが存在し、冗長回路（の予備用のメモリセ
ル）を置換使用する場合、ヒューズＦ１１をレーザ照射
等の方法で切断する。このヒューズＦ１１を切断するこ
とによりインバータＩＶ１１の出力は高レベル状態、す
なわち置換信号ＥＸは活性化レベルになる。トランジス
タＱ２１は、そのゲートがこの置換信号ＥＸにより高レ
ベルになっているため、オン状態となり、ロールコール
回路２ｘには電源電圧Ｖｃｃ受電端から接地電位点に向
って所定の貫通電流が流れることになる。したがって、
この場合、冗長回路を使用していない場合に比べ、この
貫通電流分だけ動作電源電流が大きくなり、この動作電
荷電流を調べることにより冗長回路の置換使用有無の情
報を得ることができる。
メモリセルが存在し、冗長回路（の予備用のメモリセ
ル）を置換使用する場合、ヒューズＦ１１をレーザ照射
等の方法で切断する。このヒューズＦ１１を切断するこ
とによりインバータＩＶ１１の出力は高レベル状態、す
なわち置換信号ＥＸは活性化レベルになる。トランジス
タＱ２１は、そのゲートがこの置換信号ＥＸにより高レ
ベルになっているため、オン状態となり、ロールコール
回路２ｘには電源電圧Ｖｃｃ受電端から接地電位点に向
って所定の貫通電流が流れることになる。したがって、
この場合、冗長回路を使用していない場合に比べ、この
貫通電流分だけ動作電源電流が大きくなり、この動作電
荷電流を調べることにより冗長回路の置換使用有無の情
報を得ることができる。
【０００８】この従来のメモリ回路では、冗長回路の置
換使用状態のとき、常にロールコール回路２ｘに電流が
流れるため、動作電源電流が増大すると言う欠点があ
る。そこで、例えば、特開平２−１４６１９７号公報及
び特開平３−５８３９８号公報記載の例では、この欠点
を解決するため、電源投入直後だけロールコール回路を
活性化し、その後の通常動作状態ではロールコール回路
に流れる貫通電流をカットする方法が採られている。
換使用状態のとき、常にロールコール回路２ｘに電流が
流れるため、動作電源電流が増大すると言う欠点があ
る。そこで、例えば、特開平２−１４６１９７号公報及
び特開平３−５８３９８号公報記載の例では、この欠点
を解決するため、電源投入直後だけロールコール回路を
活性化し、その後の通常動作状態ではロールコール回路
に流れる貫通電流をカットする方法が採られている。
【０００９】具体的には、特開平２−１４６１９７号公
報記載の例（第２の例）では、電源投入を検出する電源
イニシャライズ回路の出力信号によってロールコール回
路を活性化し、外部信号の変化を検出する検出回路の出
力信号によってロールコール回路を非活性化することに
より、電源投入直後の所定の期間だけ、ロールコール回
路に貫通電流が流れるようにしている。
報記載の例（第２の例）では、電源投入を検出する電源
イニシャライズ回路の出力信号によってロールコール回
路を活性化し、外部信号の変化を検出する検出回路の出
力信号によってロールコール回路を非活性化することに
より、電源投入直後の所定の期間だけ、ロールコール回
路に貫通電流が流れるようにしている。
【００１０】また、特開平３−５８３９８号公報記載の
例（第３の例）では、電源投入時にロールコール回路に
電流を流し、かつ通常動作時はロールコール回路に流れ
る電流をカットするようにライトネーブル信号によって
制御されるトランスファーゲートを設けている。
例（第３の例）では、電源投入時にロールコール回路に
電流を流し、かつ通常動作時はロールコール回路に流れ
る電流をカットするようにライトネーブル信号によって
制御されるトランスファーゲートを設けている。
【００１１】
【発明が解決しようとする課題】上述した従来のメモリ
回路は、第１の例では、冗長回路の置換使用状態のと
き、ロールコール回路に常に電源電流が流れるため、動
作電源電流が増大するという問題があり、第２及び第３
の例では、電源投入直後の所定期間だけロールコール回
路に電源電流が流れる構成となっているので、動作電源
電流を低減することができるが、電源投入直後には回路
素子や回路配線等の充電のために大電流が流れる上、ロ
ールコール回路にも電流が流れるため、電流投入直後に
過大な電流が流れるという問題点と、フリップフロップ
回路のようにその信号の保持レベルが変化する回路要素
を含み、その回路要素の出力端側等の周辺にリークなど
の不良箇所があって電源投入直後に、この不良箇所にリ
ーク電流などの異常電流が流れる状態となったときに
は、電源電流の増大分がロールコール回路によるものか
不良箇所によるものかの判別ができず、冗長回路の置換
使用の有無が判別できないという問題点がある。
回路は、第１の例では、冗長回路の置換使用状態のと
き、ロールコール回路に常に電源電流が流れるため、動
作電源電流が増大するという問題があり、第２及び第３
の例では、電源投入直後の所定期間だけロールコール回
路に電源電流が流れる構成となっているので、動作電源
電流を低減することができるが、電源投入直後には回路
素子や回路配線等の充電のために大電流が流れる上、ロ
ールコール回路にも電流が流れるため、電流投入直後に
過大な電流が流れるという問題点と、フリップフロップ
回路のようにその信号の保持レベルが変化する回路要素
を含み、その回路要素の出力端側等の周辺にリークなど
の不良箇所があって電源投入直後に、この不良箇所にリ
ーク電流などの異常電流が流れる状態となったときに
は、電源電流の増大分がロールコール回路によるものか
不良箇所によるものかの判別ができず、冗長回路の置換
使用の有無が判別できないという問題点がある。
【００１２】本発明の目的は、電源投入直後の電源電
流、及び通常の動作電源電流が増大するのを防止すると
共に、不良箇所によって電源投入直後に電源電流が増大
するような場合でも、冗長回路の置換使用の有無を判別
できるメモリ回路を提供することにある。
流、及び通常の動作電源電流が増大するのを防止すると
共に、不良箇所によって電源投入直後に電源電流が増大
するような場合でも、冗長回路の置換使用の有無を判別
できるメモリ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のメモリ回路は、
複数のメモリセルを配列したメモリセルアレイと、予備
用のメモリセルを含み前記メモリセルアレイ中に不良の
メモリセルが存在するときこの不良のメモリセルと前記
予備用のメモリセルとを置換してこの予備用のメモリセ
ルを使用する冗長回路と、この冗長回路の予備用のメモ
リセルが置換使用される状態にあるとき活性化レベルの
置換信号を出力するプログラム回路と、外部から与えら
れる特定の状態を検知して活性化レベルのテストモード
エントリ信号を出力するテストモードエントリ回路と、
前記テストモードエントリ信号が活性化レベルのとき活
性化して前記置換信号が活性化レベルであれば所定の電
源電流を流すロールコール回路とを有している。
複数のメモリセルを配列したメモリセルアレイと、予備
用のメモリセルを含み前記メモリセルアレイ中に不良の
メモリセルが存在するときこの不良のメモリセルと前記
予備用のメモリセルとを置換してこの予備用のメモリセ
ルを使用する冗長回路と、この冗長回路の予備用のメモ
リセルが置換使用される状態にあるとき活性化レベルの
置換信号を出力するプログラム回路と、外部から与えら
れる特定の状態を検知して活性化レベルのテストモード
エントリ信号を出力するテストモードエントリ回路と、
前記テストモードエントリ信号が活性化レベルのとき活
性化して前記置換信号が活性化レベルであれば所定の電
源電流を流すロールコール回路とを有している。
【００１４】また、テストモードエントリ回路を、特定
の信号端子に、通常の動作電圧の範囲を越える電圧が印
加された状態を検知して活性化レベルのテストモードエ
ントリ信号を出力する回路とし、ロールコール回路を、
電源電圧受電端と接地電位点との間に直列接続され、ゲ
ートに置換信号を受けてその活性化レベルによりオン状
態となる第１のトランジスタと、ゲートにテストモード
エントリ信号を受けその活性化レベルによりオン状態と
なる第２のトランジスタと、所定の抵抗値をもつ抵抗素
子とを備えた回路として構成される。
の信号端子に、通常の動作電圧の範囲を越える電圧が印
加された状態を検知して活性化レベルのテストモードエ
ントリ信号を出力する回路とし、ロールコール回路を、
電源電圧受電端と接地電位点との間に直列接続され、ゲ
ートに置換信号を受けてその活性化レベルによりオン状
態となる第１のトランジスタと、ゲートにテストモード
エントリ信号を受けその活性化レベルによりオン状態と
なる第２のトランジスタと、所定の抵抗値をもつ抵抗素
子とを備えた回路として構成される。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１６】図１は本発明の一実施の形態を示す回路図
である。
である。
【００１７】この実施の形態において、プログラム回路
１は、図３に示された従来の第１の例と同様の構成とな
っており、メモリセルアレイに不良のメモリセルが存在
して冗長回路が置換使用される状態のとき、ヒューズＦ
１１を切断して活性化レベルの置換信号ＥＸを出力す
る。
１は、図３に示された従来の第１の例と同様の構成とな
っており、メモリセルアレイに不良のメモリセルが存在
して冗長回路が置換使用される状態のとき、ヒューズＦ
１１を切断して活性化レベルの置換信号ＥＸを出力す
る。
【００１８】テストモードエントリ回路３は、メモリセ
ルアレイのアドレスを指定するアドレス信号を入力する
ための複数アドレス入力端子Ｔａｄのうちの特定のアド
レス入力端子に、通常の動作電圧の範囲（例えば０〜５
Ｖ）を越える電圧Ｖｈ（例えば６〜９Ｖ）を与えたとき
のみ、この電圧Ｖｈを検知して活性化レベルのテストモ
ードエントリ信号ＴＥを出力する。
ルアレイのアドレスを指定するアドレス信号を入力する
ための複数アドレス入力端子Ｔａｄのうちの特定のアド
レス入力端子に、通常の動作電圧の範囲（例えば０〜５
Ｖ）を越える電圧Ｖｈ（例えば６〜９Ｖ）を与えたとき
のみ、この電圧Ｖｈを検知して活性化レベルのテストモ
ードエントリ信号ＴＥを出力する。
【００１９】ロールコール回路２は、電源電圧Ｖｃｃ受
電端と接地電位点との間に直列接続され、ソースを接地
電位点と接続しゲートに置換信号ＥＸを受けてその活性
化レベルによりオン状態となるＮチャネルＭＯＳ型のト
ランジスタＱ２１と、ソースをトランジスタＱ２１のド
レインと接続しゲートにテストモードエントリ信号ＴＥ
を受けてその活性化レベルによりオン状態となるＮチャ
ネルＭＯＳ型のトランジスタＱ２２と、ソースを電源電
圧Ｖｃｃ受電端と接続しゲートを接地電位点と接続しド
レインをトランジスタＱ２２のドレインと接続して所定
のオン抵抗をもつ抵抗素子としてのＰチャネルＭＯＳ型
のトランジスタＱ２３とを備え、テストモードエントリ
信号ＴＥが活性化レベルのとき活性化し、このとき置換
信号ＥＸが活性化レベルであれば所定の電源電流を流
す。
電端と接地電位点との間に直列接続され、ソースを接地
電位点と接続しゲートに置換信号ＥＸを受けてその活性
化レベルによりオン状態となるＮチャネルＭＯＳ型のト
ランジスタＱ２１と、ソースをトランジスタＱ２１のド
レインと接続しゲートにテストモードエントリ信号ＴＥ
を受けてその活性化レベルによりオン状態となるＮチャ
ネルＭＯＳ型のトランジスタＱ２２と、ソースを電源電
圧Ｖｃｃ受電端と接続しゲートを接地電位点と接続しド
レインをトランジスタＱ２２のドレインと接続して所定
のオン抵抗をもつ抵抗素子としてのＰチャネルＭＯＳ型
のトランジスタＱ２３とを備え、テストモードエントリ
信号ＴＥが活性化レベルのとき活性化し、このとき置換
信号ＥＸが活性化レベルであれば所定の電源電流を流
す。
【００２０】図２はテストモードエントリ回路３の具体
例を示す回路図である。
例を示す回路図である。
【００２１】このテストモードエントリ回路３は、それ
ぞれゲート及びドレインを接続して互いに直列接続しそ
の直列回路の一端のゲート及びドレインを特定のアドレ
ス入力端子Ｔａｄと接続して所定のしきい値電圧をもつ
ＮチャネルＭＯＳ型のトランジスタＱ３１〜Ｑ３５と、
一端をトランジスタＱ３１〜Ｑ３５の直列回路の他端の
ソースと接続し他端を接地電位点と接続する抵抗Ｒ３１
と、一端を電源電圧Ｖｃｃ受電端と接続する抵抗Ｒ３２
と、ソースを接地電位点と接続しゲートを抵抗Ｒ３１の
一端と接続しドレインを抵抗Ｒ３２の他端と接続するＮ
チャネルＭＯＳ型のトランジスタＱ３６と、入力端をこ
のトランジスタＱ３６のドレインと接続し出力端からテ
ストモードエントリ信号ＴＥを出力するインバータＩＶ
３１とを備えた構成となっている。
ぞれゲート及びドレインを接続して互いに直列接続しそ
の直列回路の一端のゲート及びドレインを特定のアドレ
ス入力端子Ｔａｄと接続して所定のしきい値電圧をもつ
ＮチャネルＭＯＳ型のトランジスタＱ３１〜Ｑ３５と、
一端をトランジスタＱ３１〜Ｑ３５の直列回路の他端の
ソースと接続し他端を接地電位点と接続する抵抗Ｒ３１
と、一端を電源電圧Ｖｃｃ受電端と接続する抵抗Ｒ３２
と、ソースを接地電位点と接続しゲートを抵抗Ｒ３１の
一端と接続しドレインを抵抗Ｒ３２の他端と接続するＮ
チャネルＭＯＳ型のトランジスタＱ３６と、入力端をこ
のトランジスタＱ３６のドレインと接続し出力端からテ
ストモードエントリ信号ＴＥを出力するインバータＩＶ
３１とを備えた構成となっている。
【００２２】このテストモードエントリ回路３において
は、特定のアドレス入力端子Ｔａｄに印加される電圧
が、トランジスタＱ３１〜Ｑ３５のしきい値電圧の和以
上になったときにこれらトランジスタＱ３１〜Ｑ３５は
オンするようになっており、和未満ではこれらトランジ
スタＱ３１〜Ｑ３５のうちの少なくとも１つはオンしな
い。
は、特定のアドレス入力端子Ｔａｄに印加される電圧
が、トランジスタＱ３１〜Ｑ３５のしきい値電圧の和以
上になったときにこれらトランジスタＱ３１〜Ｑ３５は
オンするようになっており、和未満ではこれらトランジ
スタＱ３１〜Ｑ３５のうちの少なくとも１つはオンしな
い。
【００２３】具体的には、メモリ回路の通常動作時のよ
うに特定のアドレス入力端子Ｔａｄにかかる電圧が５Ｖ
±１０％である場合は、トランジスタＱ３１〜Ｑ３５の
うちの少なくとも１つはオンしないようにする。このと
き、トランジスタＱ３６のゲート入力は低レベルとなる
ので、テストモードエントリ信号ＴＥは低レベルとな
る。また、特定のアドレス入力端子Ｔａｄに、通常使用
しない高い電圧Ｖｈ（６〜９Ｖ）を与えた場合には、ト
ランジスタＱ３１〜Ｑ３５全てがオンし、かつトランジ
スタＱ３６がオンするように、トランジスタＱ３１〜Ｑ
３６のしきい値電圧及び抵抗Ｒ３１の抵抗値を調整して
いる。このとき、テストモードエントリ信号ＴＥは高レ
ベルになる。
うに特定のアドレス入力端子Ｔａｄにかかる電圧が５Ｖ
±１０％である場合は、トランジスタＱ３１〜Ｑ３５の
うちの少なくとも１つはオンしないようにする。このと
き、トランジスタＱ３６のゲート入力は低レベルとなる
ので、テストモードエントリ信号ＴＥは低レベルとな
る。また、特定のアドレス入力端子Ｔａｄに、通常使用
しない高い電圧Ｖｈ（６〜９Ｖ）を与えた場合には、ト
ランジスタＱ３１〜Ｑ３５全てがオンし、かつトランジ
スタＱ３６がオンするように、トランジスタＱ３１〜Ｑ
３６のしきい値電圧及び抵抗Ｒ３１の抵抗値を調整して
いる。このとき、テストモードエントリ信号ＴＥは高レ
ベルになる。
【００２４】この実施の形態では、冗長回路の置換使用
の有無や、不良のメモリセルのアドレスの情報を知りた
いときだけ、特定のアドレス入力端子Ｔａｄに通常使用
しない高い電圧Ｖｈを与え、テストモードエントリ信号
ＴＥを高レベルの活性化レベルにしてロールコール回路
２を活性化させることができる。
の有無や、不良のメモリセルのアドレスの情報を知りた
いときだけ、特定のアドレス入力端子Ｔａｄに通常使用
しない高い電圧Ｖｈを与え、テストモードエントリ信号
ＴＥを高レベルの活性化レベルにしてロールコール回路
２を活性化させることができる。
【００２５】従って、電源投入直後や通常動作時におい
て、ロールコール回路を非活性状態としてこれに電源電
流を流さないようにすることができ、電源投入直後及び
通常動作時に電源電流が増大するのを防止することがで
きる。また、フリップフロップ回路のように信号の保持
レベルの変化する回路要素を含み、出力端側等の周辺に
リークなどの不良箇所があって電源投入直後に、この不
良箇所によって電源電流が増大するような場合でも、任
意のタイミングで、またこれら回路要素の保持レベルを
変えてロールコール回路２を活性化，非活性化の制御が
できるので、冗長回路の置換使用の有無等を知ることが
できる。
て、ロールコール回路を非活性状態としてこれに電源電
流を流さないようにすることができ、電源投入直後及び
通常動作時に電源電流が増大するのを防止することがで
きる。また、フリップフロップ回路のように信号の保持
レベルの変化する回路要素を含み、出力端側等の周辺に
リークなどの不良箇所があって電源投入直後に、この不
良箇所によって電源電流が増大するような場合でも、任
意のタイミングで、またこれら回路要素の保持レベルを
変えてロールコール回路２を活性化，非活性化の制御が
できるので、冗長回路の置換使用の有無等を知ることが
できる。
【００２６】この実施形態では、テストモードエントリ
回路３として図２に示すような一例を挙げたが、本発明
に使用できるテストモードエントリ回路としては多種有
り、特に図２に限定するものではない。例えば、電源Ｖ
ｃｃに通常使用しない高い電圧を与えることで、テスト
モードエントリ信号ＴＥが高レベルになるような回路構
成もとることができる。また、ここでいう特定のアドレ
ス入力端子とは、冗長回路への置換使用に関して論理的
に関与しないアドレス入力端子をいう。従って、アドレ
ス入力端子以外でも、同様に冗長回路に論理的に関与し
ない入力端子であれば、他の入力端子をテストモードエ
ントリ回路の入力信号用としてもよい。また、テストモ
ードエントリ信号として低レベルが活性化レベルの信号
を用いるようにすれば、ＮチャネルＭＯＳ型のトランジ
スタＱ２２に代えてＰチャネルＭＯＳ型のトランジスタ
を用いる構成とることもできる。
回路３として図２に示すような一例を挙げたが、本発明
に使用できるテストモードエントリ回路としては多種有
り、特に図２に限定するものではない。例えば、電源Ｖ
ｃｃに通常使用しない高い電圧を与えることで、テスト
モードエントリ信号ＴＥが高レベルになるような回路構
成もとることができる。また、ここでいう特定のアドレ
ス入力端子とは、冗長回路への置換使用に関して論理的
に関与しないアドレス入力端子をいう。従って、アドレ
ス入力端子以外でも、同様に冗長回路に論理的に関与し
ない入力端子であれば、他の入力端子をテストモードエ
ントリ回路の入力信号用としてもよい。また、テストモ
ードエントリ信号として低レベルが活性化レベルの信号
を用いるようにすれば、ＮチャネルＭＯＳ型のトランジ
スタＱ２２に代えてＰチャネルＭＯＳ型のトランジスタ
を用いる構成とることもできる。
【００２７】
【発明の効果】以上説明したように本発明は、外部から
与えられる特定の状態を検知して活性化レベルとなるテ
ストモードエントリ信号を生成し、ロールコール回路
を、このテストモードエントリ信号が活性化レベルのと
きに活性化し、このとき置換信号が活性化レベルであれ
ば所定の電源電流を流す回路とすることにより、冗長回
路の置換使用の有無を知ろうとするときのみロールコー
ル回路を活性化し、電源投入直後や通常動作時にはロー
ルコール回路を非活性状態としてこれに電源電流が流れ
ないようにすることができるので、電源投入直後及び通
常動作時に電源電流が増大するのを防止することがで
き、また、フリップフロップ回路のような信号の保持レ
ベルの変化する回路要素を含みその周辺に不良箇所があ
って電源投入直後にこの不良箇所による電源電流の増大
がある場合でも、任意のタイミングで、しかもこれら回
路要素の信号の保持レベルを変えてロールコール回路の
活性化，非活性化を制御することができるので、冗長回
路の置換使用の有無を判別することができる効果があ
る。
与えられる特定の状態を検知して活性化レベルとなるテ
ストモードエントリ信号を生成し、ロールコール回路
を、このテストモードエントリ信号が活性化レベルのと
きに活性化し、このとき置換信号が活性化レベルであれ
ば所定の電源電流を流す回路とすることにより、冗長回
路の置換使用の有無を知ろうとするときのみロールコー
ル回路を活性化し、電源投入直後や通常動作時にはロー
ルコール回路を非活性状態としてこれに電源電流が流れ
ないようにすることができるので、電源投入直後及び通
常動作時に電源電流が増大するのを防止することがで
き、また、フリップフロップ回路のような信号の保持レ
ベルの変化する回路要素を含みその周辺に不良箇所があ
って電源投入直後にこの不良箇所による電源電流の増大
がある場合でも、任意のタイミングで、しかもこれら回
路要素の信号の保持レベルを変えてロールコール回路の
活性化，非活性化を制御することができるので、冗長回
路の置換使用の有無を判別することができる効果があ
る。
【図１】本発明の一実施の形態を示す回路図である。
【図２】図１に示された実施の形態のテストモードエン
トリ回路部分の具体例を示す回路図である。
トリ回路部分の具体例を示す回路図である。
【図３】従来のメモリ回路の一例を示す回路図である。
１ プログラム回路 ２，２ｘ ロールコール回路 ３ テストモードエントリ回路 Ｆ１１ ヒューズ ＩＶ１１，ＩＶ３１ インバータ Ｑ１１，Ｑ２１〜Ｑ２３，Ｑ３１〜Ｑ３６ トランジ
スタ Ｒ１１，Ｒ１２，Ｒ３１，Ｒ３２ 抵抗 Ｔａｄ アドレス入力端子
スタ Ｒ１１，Ｒ１２，Ｒ３１，Ｒ３２ 抵抗 Ｔａｄ アドレス入力端子
Claims (3)
- 【請求項１】 複数のメモリセルを配列したメモリセル
アレイと、予備用のメモリセルを含み前記メモリセルア
レイ中に不良のメモリセルが存在するときこの不良のメ
モリセルと前記予備用のメモリセルとを置換してこの予
備用のメモリセルを使用する冗長回路と、この冗長回路
の予備用のメモリセルが置換使用される状態にあるとき
活性化レベルの置換信号を出力するプログラム回路と、
外部から与えられる特定の状態を検知して活性化レベル
のテストモードエントリ信号を出力するテストモードエ
ントリ回路と、前記テストモードエントリ信号が活性化
レベルのとき活性化して前記置換信号が活性化レベルで
あれば所定の電源電流を流すロールコール回路とを有す
ることを特徴とするメモリ回路。 - 【請求項２】 テストモードエントリ回路を、特定の信
号端子に、通常の動作電圧の範囲を越える電圧が印加さ
れた状態を検知して活性化レベルのテストモードエント
リ信号を出力する回路とした請求項１記載のメモリ回
路。 - 【請求項３】 ロールコール回路を、電源電圧受電端と
接地電位点との間に直列接続され、ゲートに置換信号を
受けてその活性化レベルによりオン状態となる第１のト
ランジスタと、ゲートにテストモードエントリ信号を受
けその活性化レベルによりオン状態となる第２のトラン
ジスタと、所定の抵抗値をもつ抵抗素子とを備えた回路
とした請求項１記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250629A JPH0991990A (ja) | 1995-09-28 | 1995-09-28 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250629A JPH0991990A (ja) | 1995-09-28 | 1995-09-28 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991990A true JPH0991990A (ja) | 1997-04-04 |
Family
ID=17210704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250629A Pending JPH0991990A (ja) | 1995-09-28 | 1995-09-28 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991990A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
| JPH0581893A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1995
- 1995-09-28 JP JP7250629A patent/JPH0991990A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
| JPH0581893A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980303 |