WO2003061012A1 - Procede de production de plaquette soi et plaquette soi - Google Patents

Procede de production de plaquette soi et plaquette soi Download PDF

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WO2003061012A1
WO2003061012A1 PCT/JP2003/000034 JP0300034W WO03061012A1 WO 2003061012 A1 WO2003061012 A1 WO 2003061012A1 JP 0300034 W JP0300034 W JP 0300034W WO 03061012 A1 WO03061012 A1 WO 03061012A1
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soi
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insulating film
silicon
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Masatake Nakano
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Shin-Etsu Handotai Co.,Ltd.
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Definitions

  • the present invention relates to an SOI (Si1iconOnInsu1ater) wafer suitable for manufacturing a semiconductor device.
  • the SOI wafer is, for example, a first silicon wafer having at least one flattened and mirrored main surface (hereinafter referred to as “bond wafer j: a wafer on which an SOI layer is formed”). And a second silicon wafer (hereinafter referred to as a “base wafer”: a wafer serving as a support substrate) and / or an insulating film such as an oxide film (Bo layer: buried acid). (Which becomes an insulating film), and the main surfaces of the two wafers are bonded to each other through the insulating film and joined, and the heat treatment is further applied to strengthen the joining. After that, the main surface opposite to the bonded main surface of the bond quencher is ground and polished to reduce the thickness to a predetermined thickness, and the SOI is formed on the insulating film. It is manufactured by forming a layer (element formation layer).
  • Such a manufacturing method is often used mainly for manufacturing an SOI wafer having an SOI layer having a thickness of about 0.5 ⁇ or more.
  • the thickness of the insulating film and the SOI layer has been reduced, and an SOI layer having a thickness of about 0.4 ⁇ m or less and an SOI wafer having the insulating film have also been manufactured.
  • the ion implantation delamination method disclosed in Japanese Patent Application Laid-Open No. Hei 5-212111 (Also referred to as “registered trademark”) for manufacturing SOI wafers.
  • the ion implantation delamination method for example, a bond substrate consisting of a silicon single crystal force forming an SOI layer and a base wafer consisting of a silicon single crystal force serving as a support substrate are used.
  • An insulating film is formed on at least one side of ⁇ , and a gas bubble is formed from the main surface of the bonder to form a microbubble layer in the bonder. I do.
  • the main surface of the ion-implanted side is bonded to the main surface of the base wafer via the insulating film, and then separated by a heat treatment at the microbubble layer as a boundary.
  • the SOI wafer is manufactured by slightly polishing the peeled surface that will become the SOI layer.
  • the bond wafers used in the two manufacturing methods described above have a large-diameter substrate that can be manufactured at low cost using the chiral scan method (hereinafter referred to as the “cz method”).
  • a wafer obtained from a silicon single crystal hereinafter
  • COZ (Crysta 1 Originated Particulate 1e) is present on the surface and inside of the CZ antenna, and there is a defect
  • COP is one of the crystal defects introduced during crystal growth.
  • COP is a hollow defect having a regular octahedral structure (single type) as shown in FIG.
  • This COP 10 is formed with a size of 60 to 13 O nm on the surface of silicon oxide after mirror polishing.
  • the particles are washed with a mixture of ammonia and hydrogen peroxide and then measured with a particle counter, the particles are detected as luminescent spots together with the original particles.
  • COPs with two connected structures twin type
  • COPs with three connected structures triplet type
  • SOI wafers are manufactured using CZ wafers with COPs as bond wafers, for example, the time-dependent dielectric breakdown characteristics of oxide films, which is an important electrical property of devices (Time Dependent D) ie
  • T ZDB T ZDB
  • P may be a hole through the SOI layer.
  • the base wafer and the SOI layer are separated by the etchant or atmospheric gas that has penetrated from the hole force.
  • the insulating film is etched or a step is generated in a wiring process to cause disconnection, thereby lowering the yield in the device process.
  • Japanese Patent Application Laid-Open No. 11-145,336 describes a method for reducing or eliminating COP near the surface as a bond. Methods are disclosed that use hydrogen annealing, gettering, or epitaxy. If an SOI layer is manufactured using such a bond with reduced or eliminated C ⁇ P, it can be assumed that COP does not exist in the SOI layer.
  • the cost of the base wafer may be reduced to the extent that a high quality and high cost bond wafer as described above is required.
  • the base wafer used for SOI wafers is originally necessary to support the SOI layer via the insulating film, and the device is not formed on the surface. For this reason, wafers having COP on the surface have been used, and as disclosed in Japanese Patent Application Laid-Open No. H11-47686, the resistance and other properties are not based on product standards. In some cases, a detached silicon blade is used as a base wafer.
  • the COP is hardly detected in the inspection of the completed SOI layer.
  • the aim is to provide high quality SOI wafers.
  • the present inventor observed a cross section including a COP detected at the time of detecting the SOI layer with a tunneling electron microscope (TEM), as shown in FIG.
  • TEM tunneling electron microscope
  • Fig. 5 shows a TEM image of another COP.
  • the COP exists not on the SOI layer but on the surface of the base wafer, and in the region where the COP exists, the insulating film and the base wafer do not bond with each other, resulting in microvoids. It turned out that it was. Since this micro void has a thickness of about 100 to 200 nm (0.1 to 0.2 ⁇ m), the thickness of the base wafer and the insulating film is small. The gap between them is not filled even by the flow of the insulating film, and the micro void is formed. It is considered that this occurred because of the residual.
  • At least a bond wafer made of a silicon single crystal forming an S SI layer and a silicon formed as a support substrate are formed.
  • the base wafer may be an epitaxy-nozzle-anode, an FZ-wafer, a nitrogen-doped-a-wafer, a hydrogen-anneal-wafer, A silicon wafer selected from the group consisting of a high-gettering wafer, a nitrogen doping wafer, and a whole-area N-area silicon.
  • a method for manufacturing an SII I wafer characterized by using one chip.
  • a bond antenna made of a silicon single crystal forming an SOI layer and a silicon single crystal serving as a support substrate are formed.
  • An insulating film on at least one of the base wafers A step of forming a microbubble layer in the bond wafer by injecting gas ions from the principal surface of the bond chamber, and a step of forming the microbubble layer in the bond chamber.
  • Base Wehno includes epitaxy, FZ, nitrogen, nitrogen, hydrogen, hydrogen, and getter ring.
  • SOI characterized by using a silicon wafer selected from the group consisting of a nozzle, a nitrogen-doped anneal, and a silicon wafer of the entire N region. Provided is a method for manufacturing an ewa.
  • the silicon wafer having a reduced COP as described above is used as the base wafer. It is possible to produce SOI wafers that have no or significantly reduced COP on the surface of the base wafer. In particular, even when the SOI layer is formed very thinly by the ion implantation delamination method, even if the manufacturing and subsequent inspections are caused by the base wafer.
  • an epitaxial wafer an FZ chip, a nitrogen-doped chip, a hydrogen-doped chip, an hydrogen getter, a hydrogen getter, and the like. It is preferable to use one kind of silicon wafer selected from the group consisting of a wafer, a nitrogen-doped annealing wafer, and a wafer consisting of the entire N region. .
  • the thickness of the SOI layer to be formed may be 0.3 ⁇ or less, and the thickness of the insulating film to be formed may be 0.4 / xm or less.
  • the COP present on the surface of the base wafer when the thickness of the SOI layer or the insulating film is small is also detected as the COP of the SOI layer.
  • the use of silicon wafers where COP is not present on the surface or inside or is significantly reduced, for example, by 0.3% by ion implantation exfoliation. Even if an SOI layer with a thickness of less than 0.4 m or an insulating film with a thickness of less than 0.4 m is formed, the inspection of the completed SOI layer will be affected by the COP on the surface of the base wafer. There is nothing to do. Therefore, the present invention is particularly useful when such an SOI layer or an insulating film is thin.
  • an SOI wafer characterized by being manufactured by the above method.
  • the SOI wafer manufactured by the manufacturing method of the present invention has no or significantly reduced COP on the surface of the base wafer. Even if the SOI layer and the insulating film are formed thinly, COP on the surface of the base wafer is not detected at the time of inspection, and there is no possibility of detecting COP at the interface between the base wafer and insulating film. The occurrence of cloud is also suppressed, and it becomes a high-quality SOI semiconductor that satisfies the recent demand for thinner films.
  • an SOI wafer is manufactured using a silicon wafer with no or reduced COP as a base wafer.
  • the COP due to the base wafer is not detected at the time of SOI wafer inspection, and the inspection yield is improved.
  • FIGS. 1 (a) to 1 (h) show an example of a manufacturing process of SOI wafers 1 to 2 by an ion implantation separation method.
  • FIG. 2 is a schematic diagram of the COP structure.
  • Figure 3 is a schematic diagram showing a twin-type COP (cavity).
  • FIG. 4 is a cross-sectional view of the vicinity of C O P observed by TEM.
  • FIG. 5 is a cross-sectional view near another COP observed by TEM. BEST MODE FOR CARRYING OUT THE INVENTION
  • the present invention relates to a method for manufacturing a SOI wafer as a base wafer.
  • the SOI layer can be detected as being present in the SOI layer during the inspection of the SOI layer.
  • the SOI layer provides a high-quality SOI nanometer with the generation of microvoids at the interface between the base wedge and the insulating film is suppressed.
  • the SOI layer is formed according to a normal process sequence. Can be manufactured. Therefore, for example, a method of manufacturing an SOI wafer by an ion implantation delamination method can be applied.
  • 1 (a) to 1 (h) are schematic views showing an example of a method of manufacturing an SOI wafer by an ion implantation delamination method in the order of steps.
  • a bond wafer 1 and a base wafer 2 having at least one principal surface flattened and mirror-finished are prepared.
  • the base wafer 2 an epitaxy nozzle, an FZ wafer, a nitrogen dope wafer, a hydrogen wafer, and an intrinsic getter.
  • the FZ wafer is manufactured by the FZ method (F1 oating Z onemelting method). This is the obtained single crystal rod force, the obtained ⁇ Eno ⁇ , and the ⁇ ⁇ ⁇ Eha without COP.
  • the epitaxial wafer is a wafer in which an epitaxial layer is formed on a silicon single crystal substrate, and there is no COP in the epitaxial layer. He said that if this was used as a base-snow, it would be detected as a COP in the SSOI layer of the base-enode. JP03 / 00034
  • Nitrogen-doped ano is an enoa in which nitrogen is doped during crystal growth by the cZ method. By doping with nitrogen, the growth of COP is suppressed, and its size is about 100 nm or less.
  • the COP on the surface of the base wafer can be detected as the COP of the soI layer during the SOI wafer inspection. The power and the power are reduced, and the power and the occurrence of the microphone mouth void can be suppressed.
  • the nitrogen-doped anneal refers to an anolyte obtained by annealing a nitrogen-doped wafer in an atmosphere of hydrogen, an inert gas, or a mixed gas thereof. is there.
  • nitrogen-doped aerosols have a COP size of about 100 nm or less, and this aerosol can be further filled with hydrogen, an inert gas, or an inert gas.
  • COP on the surface of the wafer can be eliminated.
  • the COP force on the surface of the base wafer at the time of SOI / electron inspection is not detected as COP of the soI layer. As a result, the microphone mouth void does not occur.
  • Hydrogen anneal is hydrogen and inert gas or anneal in a mixed atmosphere of these zeolites. Although not as much as nitrogen-doped, even with hydrogen anneal alone c
  • Intrinsic gettering layer means that the surface layer of the silicon layer becomes a so-called DZ layer, which is a defect-free layer, and is distributed inside the parc. Gettering is based on the microdefects created. In this case as well, since the C CP on the surface is reduced, it is used as a base wafer, so that the COP on the base wafer surface can be used at the time of inspection. To prevent the detection of And can be.
  • the temperature of the entire N region is controlled by controlling the V / G (V: pulling speed, G : temperature gradient in the crystal-liquid interface axial direction) during crystal pulling by the CZ method.
  • V pulling speed
  • G temperature gradient in the crystal-liquid interface axial direction
  • Grown-in is a crystal obtained from a crystal grown in a defect-free N region. The use of such an antenna for the base Wehno can prevent the detection of COP on the surface of the wafer and the generation of microvoids during inspection, as described above. You.
  • the N region silicon single crystals such as recesses and holes generated by the lack of silicon atoms (Vacancy).
  • V region which contains many silicon atoms
  • I region which contains many dislocations and extra silicon atom lump due to the presence of extra silicon atoms.
  • the neutral region between the V region and the I region with no (small) lack or lack of atoms is the N region.
  • the method disclosed in Japanese Patent Application Laid-Open No. 2000-178980 may be applied. That is, in the pulling furnace, the structure inside the furnace is adjusted by a heat insulator etc. around the solid-liquid interface of the crystal, and the V / G value becomes the N region over the entire surface in the radial direction. With such a value, a silicon single crystal is pulled up, and from this, it is possible to obtain an enoate in the entire N region.
  • the silicon wafer whose COP does not exist or is significantly reduced on the surface as described above is used as the base wafer, but the bond wafer is also used for the bond wafer. It is desirable to be selected from such silicon and black.
  • an epitaxial wafer, an FZ wafer, a nitrogen-doped hydrogen wafer, a nitrogen-doped getter wafer, a nitrogen-doped annealing wafer, or the entire N region By using the wafer, it is possible to obtain a force where no COP exists in the vicinity of the surface of the SOI layer and the base wafer, or an SOI wafer which has a very small amount of COP even if it exists. Very low quality SOI wafers with even less detection at the interface between the base wafer and the SOI layer are more effectively suppressed. Can be manufactured.
  • the insulating film 3 is formed on at least one of these wafers. .
  • an oxide film is formed on the bond / aerator 1 side.
  • the thickness of the insulating film 3 to be formed is not particularly limited, but in the present invention, a very thin insulating film having a thickness of 0.4 / m or less may be formed. In other words, if the thickness of the insulating film and the SOI layer of the manufactured SOI wafer is small, the COP present on the surface of the base wafer may be detected as the COP of the SOI layer. However, in the present invention, since a silicon wafer in which COP does not exist near the surface or is significantly reduced is used as the base wafer, the thickness of the insulating film to be formed is reduced to 0. Even if it is less than 4 / xm (and even less than 0.3 ⁇ ), almost all COP power S of the base ANO is detected in the inspection of the completed SOI layer. There is no SOI ⁇ ⁇ power.
  • hydrogen ions of about 10 16 to 10 17 atoms / cm are applied from the polished main surface side of the bond wafer. Inject at a dose of 2 . As a result, a microbubble layer 4 is formed inside the bonder.
  • the microbubble layer 4 may be formed at a depth corresponding to the thickness of the target SOI layer. .
  • a silicon wafer whose COP does not exist on the surface and which is significantly reduced is used as the base wafer.
  • the thickness of the SOI layer formed by the present invention is an extremely thin thickness of 0.3 ⁇ or less, or 0.3 ⁇ or less, which is required in recent years.
  • the microbubble layer 4 may be formed on the surface.
  • the microbubble layer 4 formed on the bonder is peeled off at the boundary.
  • the bond wafer is reduced to a minute size as shown in Fig. 1 (e). It can be cleaved at the bubble layer 4. Note that the bonded wafer 5 after the cleavage is polished again so that a new bonded wafer or a base wafer can be reused.
  • the bonded substrate 6 (SOI wafer) having the SOI structure formed by the SOI layer 7 and the insulating film 3 is subjected to the bonding heat treatment for strengthening the bonding as shown in FIG. 1 (f). Can be added. Then, as shown in FIGS. 1 (g) and 1 (h), the cleavage surface (peeled surface) 8 is finely polished to complete the SOI (anolyte).
  • the base wafers the epitaxial wafers, the FZ wafers, the nitrogen dopants, the hydrogen wafers, and the hydrogen generators.
  • Dotted anode, nitrogen-doped anion Selected from the group consisting of Ru-Eno and all-N wafers selected from the group consisting of Ru-Eno and all-N wafers
  • One type of silicon is used.
  • an insulating film such as an oxide film is formed on at least one of the bond wafer and the base wafer, and the bond wafer and the base wafer are interposed via the insulating film. Paste the main surfaces together. Next, after heat treatment is applied to increase the bonding strength, the bonded substrate is bonded to the base wafer by grinding and polishing the main surface opposite to the bonded main surface.
  • the SOI layer is formed on the insulating film by reducing the thickness to a predetermined thickness.
  • the COP does not exist on the surface or the like or is significantly reduced as in the case of the base wafer. It is preferable to use a silicon wafer, and the thicknesses of the insulating film and the SOI layer are the same as those in the ion implantation delamination method.
  • the single-crystal rod is grown at a single-crystal pulling rate of 1.8 mmZmin, and the single-crystal rod is grown. Silicon, etching, polishing, etc.
  • the wafer was fabricated into a wafer having a crystal orientation of ⁇ 100>, a conductivity type of P-type, a resistivity of ⁇ -cm, and a diameter of 200 mm.
  • Annea 1 1 er Rapid heating / cooling device: AHS SHS
  • an SOI wafer having an SOI layer thickness of SIOOO nm is manufactured by the steps shown in FIGS. 1 (a) to 1 (h). did.
  • the main manufacturing conditions are as follows.
  • Oxide film formation conditions 100 nm on the surface of Bon Dueha
  • Hydrogen ion implantation conditions implantation energy 25 keV
  • Implantation dose 8 X 10 16 atoms / cm 2 Stripping heat treatment condition: N 2 gas atmosphere, 500 ° C, 30 minutes
  • Bonding heat treatment conditions 115 ° C, 2 hours in N 2 gas atmosphere
  • the number of COPs observed on the wafer was 9 wafers.
  • the cross section of the COP existing portion was observed by TEM, four of them were generated in the base Wehno II, and there was no microphone mouth void in that portion.
  • a silicon single crystal rod was grown in the same manner as in Example 1 except that nitrogen was doped at 1 XI 0 14 atoms / cm 3 , and the single crystal rod was sliced, etched, polished, etc. processed into sheet re co down ⁇ E one Ha Te, making crystal orientation ⁇ 1 0 0>, conductivity type in P-type, the resistivity force 1 0 Omega ⁇ cm, the Ueha straight ⁇ is 2 0 0 m m did.
  • the silicon wafer was manufactured according to the same process and the same manufacturing conditions as those of Example 1 by using such an air as a bond air and a base air. Then, in the same manner as in Example 1, COP was observed using a technical counter.
  • Example 2 The same crystal rod as in Example 2 was sliced, etched, polished, etc., and processed into silicon (Eno).
  • the crystal orientation was ⁇ 100>
  • the conductivity type was P-type
  • the resistance was A ⁇ eno having a ratio of 10 ⁇ • cm and a diameter of 200 mm was obtained.
  • Such a silicon nano-tube was heat-treated at 1200 ° C. for 1 hour in an argon atmosphere.
  • the bonding surface was polished to a polishing allowance of 10 nm, and the haze generated by the heat treatment of the "ano" surface. was removed.
  • SOI Electro Ion
  • the number of COPs observed on the wafer was 1 piece / wafer.
  • the microphone mouth void on the base Wehno had no power.
  • VZG is controlled to 0.18 mm 2 / K ⁇ min to grow a silicon single crystal rod, and this single crystal rod is sliced, etched, polished, etc.
  • a conductivity type of P a resistivity of 100 ⁇ ⁇ cm, and a diameter of 200 mm. did.
  • an SOI wafer is manufactured by the same process and manufacturing conditions as in Example 1. Built. Then, as in Example 1, the COP was observed at the notice counter.
  • the number of COPs observed on the wafer was 4 pieces / wafer. Further, when the location of the COP on the antenna was observed by TEM, the number of COPs generated on the base wafer was 1 piece / a wafer. Micro-bodies have become non-existent forces.
  • a silicon single crystal was grown under the same conditions as in Example 1 to produce a silicon transistor.
  • This wafer was used as a bond and a base wafer, and the SOI wafer was manufactured in the same process except that the base wafer was not subjected to a heat treatment using an RTA apparatus.
  • This SOI wafer was observed with a partial counter in the same manner as in Example 1. As a result, the number of COPs on the wafer was 47. Also, when the location of the COP in the aerosol was observed by TEM, the number of COPs generated on the base wafer was 40 in the aerospace, and the location of the twin type COP was Microvoids were observed.
  • the inspection yield was improved by 10% or more.

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Description

明 細 書
S O I ゥエーハの製造方法及び S O I ゥエーハ
技術分野
本発明は、 半導体デバイ ス の作製に好適な S O I ( S i 1 i c o n O n I n s u 1 a t e r ) ゥエーハに関する。
背景技術
S O I ゥエーハは、 例えば、 少な く と も 片面が平坦化及ぴ鏡面化 された主面 を持つ第 1 のシ リ コ ンゥ エーハ （以下 「ボン ド ゥエーハ j と 呼ぶ ： S O I 層が形成 される ゥエーハ） と 第 2 の シ リ コ ン ゥェ ーハ （以下 「ベース ウェーハ」 と 呼ぶ ： 支持基板 と な る ゥエーハ） の う ち少な く と も一方に酸化膜等の絶縁膜 （ B o 層 ： 埋め込み酸 化膜 （絶縁膜） と な る ） を形成 し、 該絶縁膜を介 して 2 枚の ゥェ一 ハの主面同士を貼 り 合わせて接合し、 さ ら に熱処理を加えて接合 を 強固に した後、 ボン ド クエーハの貼 り 合わせた主面 と は反対側の主 面を研削及ぴ研磨する こ と によ り 所定の厚 さ と な る ま で薄膜化 して 絶縁膜上に S O I 層 （素子形成層） を形成する こ と で製造される。
こ の よ う な製造方法は、 主に、 0 . 5 μ ιη程度以上の厚 さ の S O I 層 を有する S O I ゥエーハを製造する場合に用 い られる こ と が多 い
一方、 絶縁膜 と S O I 層 は薄膜化が進んでお り 、 0 . 4 μ m程度 以下の S O I 層お よ び絶縁膜を持つ S O I ゥ エーハも製造 されてい る。 こ の場合、 上記方法で製造する のは困難であ るので、 例えば、 特開平 5 — 2 1 1 1 2 8 号で開示 さ れたイ オ ン注入剥離法 （「 ス マ ー ト カ ッ ト 法」 （登録商標） と も 呼ばれて い る ） に よ る S O I ゥェ ーハ の製造方法を用いる こ と ができ る。 イ オ ン注入剥離法では、 例え ば、 S O I 層 を形成する シ リ コ ン単 結晶力 ら な る ボ ン ド ゥエ一ノヽ と 支持基板 と な る シ リ コ ン単結晶力 ら なるベース ウェーノヽの う ち少な く と も一方に絶縁膜を形成 し、 ボ ン ドゥエ一ハのー主面か らガスイ オンを注入す る こ と に よ り ボ ン ド ウ エーハ中 に微小気泡層 を形成する。 次いで、 イ オ ン注入 した側の主 面を前記絶縁膜を介 してベー ス ゥエ ーハの主面 と 貼 り 合わせた後、 熱処理に よ り 微小気泡層を境界 と して剥離し、 さ ら に S O I 層 と な る方の剥離面を微量研磨する こ と で S O I ゥエーハが製造される。 上述 した 2 つの製造方法で使用 さ れる ボン ド ゥエーハには、 大 口 径の基板が安価に製造でき る チ ヨ ク ラルス キ ー法 （以下 「 c z法」 と 呼ぶ） に よ り 成長 されたシ リ コ ン単結晶か ら得た ゥエ ーハ （以下
「 c z ゥエ ー ノヽ 」 と 呼ぶ場合があ る ） を用い る のが一般的であ る。 し力 し、 C Z ゥエ ー ノヽ の表面や内部には C O P ( C r y s t a 1 O r i g i n a t e d P a r t i c 1 e ) と 呼ほ、れる欠 |¾S力 S存 在し、 これがデバイ ス工程で問題 と な る場合があ る。
C O P は結晶成長時に導入 される結晶欠陥の一つであ り 、 典型的 には、 図 2 に示 される よ う な正八面体構造 （ シ ン グル型） の空洞型 欠陥であっ て、 一般的には 6 0〜 1 3 O n mの大き さ で形成 される こ の C O P 1 0 は、 鏡面研磨後の シ リ コ ン ゥエ ーノヽの表面を直接
、 あ る いはア ンモ ニ ア と過酸化水素の混合液で洗浄した後、 パーテ ィ ク ルカ ウ ンタ ーで測定する と 、 本来のパーティ クル と と も に輝点 と して検出 される。
なお、 図 3 に示 される よ う に 2 個連結 した構造 （ツイ ン型） の C O P 1 1 あ る いは 3 個連結 した構造 （ ト リ プ レ ッ ト型） の C O P も 存在 し、 これ ら の C O P は、 シ ン グ ル型の C O P が成長単結晶の冷 却過程において成長 して 1 0 0〜 3 0 0 n mの大き さ のオーダーで 形成される こ と が判明 している。 C O P が存在する C Z ゥ ハをボン ド ゥ エーハに用いて S O I ゥ ハを製造す る と 、 例 えばデバイ ス の重要な電気特性であ る 酸 化膜の経時絶縁破壊特性 （ T i m e D e p e n d e n t D i e
1 e c t r i c B r e a k d o w n : T D D B ) や酸化膜耐圧 （ T i m e Z e r o D i e l e c t r i c B r e a K d o w n
： T Z D B ) に悪影響を及ぼす。
さ ら に、 ボ ン ド ゥエ一ノヽの貼 り 合わせる表面に存在 していた C O
P は、 S O I 層 を貫通する 穴 と な る こ と があ る。 こ の よ う な場合、 例えば、 デバイ ス工程のエ ッチ ングや熱処理において、 こ の穴力 ら 侵入 したエ ツ チ ャ ン ト や雰囲気ガス に よ り べ一ス ウェーハ と S O I 層を分離 している絶縁膜がエ ッ チング された り 、 配線工程で段差が 生じて断線の原因 と な り 、 デバイ ス工程の歩留ま り を低下 させる と い う 問題力 Sあっ た。
こ の よ う な問題を解決す るため、 特開平 1 1 一 1 4 5 4 3 6 号に は、 ボ ン ド ゥエー ノヽ と して、 表面付近の C O P を低減あ る いは消滅 させた、 水素ァニールゥ イ ン ト リ ン'シ ッ ク ゲ ッ タ リ ング ゥ ま たはェ ピタ キシ ャルゥ ハ を用 いる と い う 手法が開示 されてい る。 こ の よ う な C ◦ P を低減あ る いは消滅 させたボ ン ド ウ ハを用いて S O I ゥ ハを製造すれば、 S O I 層 に C O P は 存在しないも の と する こ と ができ る。
こ の場合、 上記の よ う な 高品質で コ ス ト の高いボン ド ゥエーハが 必要 と な る分、 ベース ウェーハの コ ス ト を低 く 抑 える場合があ る 。
S O I ゥ ハに使用 されるべ一ス ウェーハは、 本来、 絶縁膜を介 した S O I 層 を支持する ために必要な も の で あ り 、 その表面に素子 形成が行われる わけではない。 その ため 、 表面に C O P が存在す る ゥエーハが使用 された り 、 さ ら には特開平 1 1 — 4 0 7 8 6 号に開 示 されてい る よ う に、 抵抗値な どが製品規格か ら外れたダ ミ ー グ レ ー ドの シ リ コ ン ゥエーハをベース ウェー ヽ と して使用する場合も あ 4
る。 ダ ミ ーグ レー ドのシ リ コ ン ゥエーノ、は、 正規の ゥエーノヽの半額 程度で市販 されてい るため、 コ ス ト ダウ ン効果が大き い。
と こ ろが、 ボン ド ゥエ一 ノヽ と して前記 した よ う な C O P を低減 し た シ リ コ ンゥエ ー ノヽを使用 した場合で も 、 近年要望 される薄い s 〇 I 層 と 絶縁膜を形成 した S O I ゥエ ーハ と す る と 、 S O I ゥエ ー ノヽ 完成後、 その S O I 層 を検査す る と 、 かな り の数の C O P が検出 さ れる場合があ り 、 ま た期待 したほ ど高品質の も のが得 られない と い う 現象が生 じた。 発明の開示
そ こ で、 本発明 では、 た と え S O I ゥエ ーハの絶縁膜や S O I 層 を薄 く 形成 した場合でも 、 完成後の S O I 層 の検査で C O P がほ と ん ど検出 されない と と も に、 高品質の S O I ゥエ ーハを提供する こ と を 目 的 と する。
上記 目 的を達成す る ため、 本発明者は、 S O I 層 を検查する際に 検出 された C O P を含む断面を ト ンネル型電子顕微鏡 （ T E M ) で 観察 した と こ ろ、 図 4 に見 られ る よ う に、 C O P は S O I 層ではな く 、 支持基板であ るべ一ス ウェーハの表面に存在 している こ と がわ かっ た。 すなわち、 S O I 層 と 絶縁膜が薄膜化 さ れたため、 ベース ゥエ ーハに存在す る C O P を S O I 層に存在する C O P と して検出 していた こ と が判明 した。
さ ら に図 5 は、 T E Mにて他の C O P を観察 した も のであ る。 こ こ でも C O P は S O I 層ではな く 、 ベース ウェーノヽの表面に存在 し てお り 、 しかも C O P の存在す る領域では絶縁膜 と ベ ース ウェーハ が結合せず、 マイ ク ロ ボイ ド と なっ てい る こ と が判明 した。 こ のマ イ ク ロ ボイ ドは、 絶縁膜力 S l 0 0 〜 2 0 0 n m ( 0 . 1 〜 0 . 2 μ m ) 程度の厚 さ になっ たた め、 ベース ウ ェーハ と 絶縁膜の間に存在 する間隙が絶縁膜の流動に よ っ て も埋ま らず、 マイ ク ロ ボイ ド と し て残留 したため発生 した と 考え られる。
そ こ で本発明では、 前記 目 的 を達成す るた め、 少な く と も 、 S 〇 I 層 を形成する シ リ コ ン単結晶か ら な る ボン ド ゥエーハ と 支持基板 と な る シ リ コ ン単結晶力 ら な る ベー ス ウェーノ、の う ち少な く と も一 方に絶縁膜を形成する 工程 と 、 該絶縁膜を介 してボン ド ゥエーハ と ベース ウェーハの主面同士 を貼 り 合わせる工程と 、 ベース ウェーハ と 貼 り 合わ されたボン ド ゥエーハを薄膜化す る工程 と を有する s o
I ゥエーハ の製造方法において、 前記べ一ス ウェーハ と して、 ェ ピ タ キシ ヤ ノレゥエ ー ノヽ 、 F Z ゥェー ハ 、 窒素 ド一プ ゥェ一ノヽ 、 水素ァ ニールゥエ ーハ 、 イ ン ト リ ン シ ッ ク ゲ ッ タ リ ング ゥエ ー ハ 、 窒素 ド 一プア ニ ールゥエ ー ハ 、 及ぴ全面 N領域の ゥエ ー ノ、か ら成る群か ら 選択 された 1 種の シ リ コ ン ゥェ一ノヽ を用いる こ と を特徴 と する S 〇 I ゥエーハの製造方法が提供される。
こ の よ う に、 ベース ウェーハに絶縁膜を介 して貼 り 合わせたボ ン ドゥエ一ノヽを薄膜化 して S O I ゥエーハを製造す る際、 ベース ゥェ ー ハ と して、 ェ ピタ キ シ ャ ノレゥ ェ一ノヽ 、 F Z ゥエ ー ノヽ 、 窒素 ドープ ゥェ一ノヽ 、 水素ァ ニ 一 ノレゥ エ ー ノヽ 、 イ ン ト リ ンシ ッ ク ゲ ッ タ リ ング ゥエーハ、 窒素 ドープアニール ゥェ—ノヽ 、 あ る いは全面 N領域の ゥ エーノヽを用いる こ と に よ り 、 ベース ウェーノヽの表面付近にほ と ん ど C O P が存在しない も の と な る 。 従って、 た と え絶縁膜 と S O I 層 が薄 く て も 、 完成後の検査においてべ ス ウェーハに起因する C O P が多数検出 される と い う こ と は無 く 、 S O I 層 の C O P を正確に 反映 した測定を行 う こ と ができ る。 また、 ベース ウェーハ と 絶縁膜 の界面におけるマイ ク ロ ボイ ドの発生が抑制 された高品質の S O I ゥエ ーハを製造する こ と ができ る。
ま た、 本発明 に よれば、 少な く と も、 S O I 層 を形成する シ リ コ ン単結晶か ら な る ボ ン ド ゥエー ノ、 と 支持基板 と な る シ リ コ ン単結晶 か ら な るベース ウェーハの う ち少な く と も一方に絶縁膜を形成す る 工程と 、 ボ ン ド ゥエ一ハのー主面か らガスイ オンを注入する こ と に よ り ボ ン ド ゥエー ハ中 に微小気泡層 を形成す る工程と 、 該イ オン注 入 した側の主面を前記絶縁膜を介 してベース ゥエーハの主面 と 貼 り 合わせる工程 と 、 前記微小気泡層 を境界 と して剥離する工程 と を有 する S O I ゥエ ーハの製造方法において、 前記べ一ス ウェーノヽ と し て、 ェ ピタ キシ ャルゥエ ー ノ、 、 F Z ゥエ ー ハ 、 窒素 ド ープゥエ ー ノヽ 、 水素ァ ニールゥエ ー ノヽ 、 イ ン ト リ ンシ ッ ク ゲ ッ タ リ ング ゥエ ー ノヽ 、 窒素 ドープアニールゥエーノヽ 、 及び全面 N領域の ゥエ ーハカゝ ら成 る群力、 ら選択 された 1 種の シ リ コ ン ゥエ ーハを用 い る こ と を特徴 と する S O I ゥエーハの製造方法が提供される。
すなわち、 イ オン注入剥離法に よ り S O I ゥエ ーハを製造する 際 に も 、 ベース ウェーハ と して、 上記の よ う な C O P の低減 されたシ リ コ ン ゥエーハを用いる こ と に よ り 、 ベース ウェーノヽの表面に C O P が存在 しないか、 著 し く 減少 している S O I ゥエ ーハを製造す る こ と ができ る。 特に、 イ オン注入剥離法によ り S O I 層 を非常に薄 く 形成 した場合でも 、 製造.後の検查においてベー ス ゥエ ーハ起因 の
C O P が検出 されないか、 ほ と ん ど検出 されず、 ま た、 ベ ー ス ゥェ ーハ と 絶縁膜の界面においてマイ ク 口 ボイ ドの発生が抑制 された高 品質の S O I ゥエーノヽを製造する こ と ができ る。
ま た、 ボ ン ド ゥエー ハ と して も 、 ェ ピタ キシャルゥエ ーハ、 F Z ゥエ ー ノヽ 、 窒素 ドープゥエ ー ノヽ 、 水素ァ ニ ー ノレゥ ェーノヽ 、 イ ン ト リ ンシ ッ ク ゲ ッ タ リ ンダ ウエ ーハ、 窒素 ドープアニールゥエ ーハ、 及 ぴ全面 N領域の ゥエ ーハか ら成 る群か ら選択 された 1 種のシ リ コ ン ゥエ ー ノヽを用いる こ と が好ま しい。
ポン ド ゥエ ーハ と して、 こ の よ う な シ リ コ ンゥ エ ー ノヽを用 いて S
O I ゥエーノ、を製造すれば、 ベース ウェーハの表面だけでな く 、 形 成 された S O I 層中 に も C O P がほ と ん ど無いの で、 完成後の s o I 層の検査で C O P が検出 され る こ と が一層少な く な り 、 ま た、 マ 0300034
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イ ク ロ ボイ ドの発生も よ り 効果的に抑制 された極めて高品質の S O I ゥエ ー ノヽ を製造する こ と ができ る。
本発明では、 形成する S O I 層の厚 さ を 0 . 3 μ ιη以下 と して も よ く 、 ま た、 形成する絶縁膜の厚 さ を 0 . 4 /x m以下 と して も 良い o
上記の よ う に、 S O I 層や絶縁膜の厚 さ が薄い とべ一ス ウェーハ の表面上に存在する C O P も S O I 層の C O P と して検出 して しま う が、 本発明では、 ベース ウェーノヽ と して表面や内部に C O P が存 在しないか、 も し く は著し く 減少 してい る シ リ コ ンゥエ ーハを用 い る の で、 例えば、 イ オン注入剥離法に よ り 0 . 3 m以下の厚 さ の S O I 層 を形成 した り 、 0 . 4 m以下の厚 さの絶縁膜を形成 して も、 完成後の S O I 層の検査でベ ース ウェーハの表面の C O P に影 響され る こ と が無い。 従っ て、 本発明は、 特にこ の よ う な S O I 層 や絶縁膜が薄い と き に有用 であ る。
さ ら に本発明 に よれば、 前記方法に よ り 製造された こ と を特徴 と する S O I ゥエ ーハも提供 される。
こ の よ う に本発明の製造方法に よ り 製造さ れた S O I ゥエ ーハは 、 ベース ウェーノヽの表面に C O P が存在 しな いか、 も し く は著 し く 減少 している ので、 S O I 層や絶縁膜が薄 く 形成 されていて も 、 検 査時においてベース ウェーハの表面の C O P を検出 して しま う こ と が無 く 、 ま た、 ベース ウェーハ と 絶縁膜の界面におけ るマイ ク ロ ボ ィ ドの発生も抑制 されてお り 、 近年の薄膜化要求を満足す る 高品質 の S O I ゥエ ー ノヽ と な る。
そ して、 こ の よ う な S O I ゥエ ーハであれば、 デバイ ス工程で素 子が形成 される S O I 層の 良否を正確に検査する こ と ができ 、 従来 、 ベース ウェーノヽ表面の C O P を S O I 層の C O P と して検出 し、 不良品 と して扱っ て しま う よ う な こ と が無 く な り 、 結果的にデバィ ス工程におけ る歩留 り の向上ゃ コ ス ト の低減につなげる こ と ができ る
以上説明 した よ う に、 本発明 では、 S 〇 I ゥエーハを製造す る 際 、 ベース ウェーハ と して、 C O P が無い力 あ るいは低減 したシ リ コ ンゥエーノヽ を用いて S O I ゥエーハ を製造す る。 これに よ り 例 え S O I 層や絶縁膜層が薄い場合であっ て も 、 S O I ゥエーハ検查時に ベース ウェーハ起因 の C O P を検出する こ と がな く な り 、 検査歩留 り が向上 し、 ま た、 マイ ク ロ ボイ ドの発生が抑制 された高品質の s
O I ゥエーノヽを得る こ と ができ る。
そ して、 こ の よ う な S O I ゥ エーノヽであれば、 素子が形成 され る S O I 層 の 良否をデバイ ス作製前に正確に検查する こ と ができ る の で、 結果的にデバイ ス歩留 り の 向上や製造コ ス ト の低減につな げ る こ と 力 Sでき る。 図面の簡単な説明
図 1 ( a ) 〜 （ h ) は、 イ オン注入分離法に よ る S O I ゥェ ■ ~ ノヽ の製造工程の一例を示 した も のであ る。
図 2 は、 C O P構造の模式図であ る。
図 3 は、 ツイ ン型 C O P (空洞） を示 した模式図であ る。
図 4 は、 T E M観察 した C O P 付近の断面観察図であ る。
図 5 は、 T E M観察した別の C O P付近の断面観察図であ る 発明を実施するための最良の形態
以下、 本発明の実施の形態について具体的に説明する が、 本発明 はこれ ら に限定 される も の ではない。
本発明 は、 S O I ゥエーハを製造する 際、 ベース ウェーハ と して
C O Pが存在 しないか、 あ る いは低減された ゥエーノヽを用いて s o
I ゥエーハを製造する こ と に よ り 、 S O I ゥエーノヽの検査時に、 S O I 層 に存在する も の と して検出 さ れて しま う べ一ス ウェーハの C O P を排除する と 同時に、 ベ ース ウ ェーノ、 と 絶縁膜の界面に存在す るマ イ ク ロ ボイ ドの発生が抑止 された高 品質の S O I ゥエ ー ノヽを提 供する も のであ る。
本発明では、 上記のベース ウェーハ表面上に C O P が無いか、 あ るいは低減 されたべ一ス ウェーノヽを用い る こ と の ほかは、 基本的 に は、 通常の工程順に従っ て S O I ゥ エーノヽを製造する こ と ができ る 。 従っ て、 例 えば、 イ オン注入剥離法に よ る S O I ゥエーハ の製造 方法を適用する こ と ができ る。
図 1 ( a ) ない し （ h ) は、 イ オン注入剥離法に よ る S O I ゥ ェ ーハの製造方法の一例を工程順に示 した概略図であ る。
こ の製造方法においては、 まず、 図 1 ( a ) の よ う に、 少な く と も一主面が平坦化及び鏡面化さ れたボン ド ゥ エーハ 1 と ベース ゥ ェ ー ハ 2 を準備する。 こ の と き 、 本発明では、 ベース ウェーノヽ 2 と し て、 ェ ピタ キ シャノレ ゥエーノヽ 、 F Z ゥエーハ、 窒素 ド一プ ゥエーハ 、 水素ァ ニール ゥエ ー ハ 、 イ ン ト リ ンシ ッ ク ゲ ッ タ リ ング ゥエ ー ノヽ 、 窒素 ドープアニールゥエ ーハ 、 及び全面 N領域の ゥエ ーハカ、 ら成 る群力、 ら選択 された 1 種の シ リ コ ン ゥエ ーハ を用 いる。 これ ら の シ リ コ ン ゥエ ー ノヽは、 いずれも表面上に C O P が存在しないか、 低減 された ゥエ ー ノヽ と な っ ている。
こ こ で、 本発明で使用 される 上記シ リ コ ン ゥエ ーハのい く つかを 説明する と 、 F Z ゥエ ー ノヽ と は、 F Z法 （ F 1 o a t i n g Z o n e m e l t i n g m e t h o d ) に よ り 製造さ れた 単結晶棒 力、ら得 られた ゥエ ー ノヽの こ と であ り 、 C O P が存在しない ゥエ ーハ であ る。
ェ ピタ キシ ャル ゥエ ーハは、 シ リ コ ン単結晶基板上にェ ピタ キ シ ャル層 を形成 させた ゥエ ーハであ り 、 ェ ピタ キシャル層 には C O P は存在 しないため、 これをべ一ス ウ ェーノヽ と して用いれば、 ベース ゥエ ー ノヽの C O P 力 S S O I 層の C O P と して検出 される と 言っ た よ JP03/00034
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う なこ と は無 く な る。
窒素 ドー プ ゥエ ー ノ、 と は、 c Z 法に よ る結晶成長時に窒素を ドー プした ゥ エ ー ノヽの こ と であ る。 窒素 を ドープする こ と に よ り C O P の成長が抑制 され、 その大き さ は約 1 0 0 n m以下 と な る。 こ の よ う な ゥエ ー ノヽをベース ウェーハに使用す る こ と で、 S O I 層が薄 く ても 、 S O I ゥエーハ検査時にベース ウェーハ表面の C O P が s o I 層の C O P と して検出 される こ と 力 sほ と ん どな く な り 、 力 つ、 マ イ ク 口 ボイ ドの発生 も抑制する こ と 力、でき る。
また、 窒素 ドープアニールゥエーノ、 と は、 窒素 ドープ した ゥ エ ー ハを、 水素、 不活性ガス、 も し く はそれ ら の混合ガス雰囲気等でァ ニールした ゥエ ー ノヽ の こ と であ る。 窒素 ドープし た ゥエ ー ノヽは前記 した よ う に C O P サイ ズが約 1 0 0 n m以下 と な っ てお り 、 こ の ゥ エーハを さ ら に水素、 不活性ガス、 も し く はそれ ら の混合ガス雰囲 気でァニールする こ と によ り 、 ゥエーハ表面の C O P を消滅 さ せる こ と ができ る。 こ の よ う な ゥエーハ をべ一ス ウェーハに使用する こ と で、 S O I ゥエ ー ノヽ検査時にベース ウ ェーノヽ表面の C O P 力 s o I 層の C O P と して検出 される よ う な こ と はな く な り 、 従っ て、 マ イ ク 口 ボイ ドも発生 しな く な る。
水素ァニールゥエーノヽは、 C Z ゥ エーハに水素、 不活性ガス も し く はこれ ら の混合雰囲気でァニ一ル した ゥエー八の こ と であ る。 窒 素 ドープ ゥエ ー ノヽほ どではないが、 水素ァニールのみに よ っ て も c
O P を低減する こ と ができ る。
イ ン ト リ ンシ ッ ク ゲ ッ タ リ ングゥ エ ー ノヽ と は、 シ リ コ ン ゥエ ー ノヽ の表層部は、 いわゆ る D Z層 と な り 無欠陥層 であ り 、 パルク 内部に 分布 した微小欠陥を拠点 と して ゲ ッ タ リ ング を行 う ゥエーハの こ と であ る。 こ の場合も表面の C 〇 P が低減 した ゥエ ー ノヽであ る ため、 これをべ一ス ウェーハに使用す る こ と で、 やは り 検査時にお け るべ 一ス ウェーハ表面の C O P の検出やマイ ク ロ ボイ ドの発生を防 ぐ こ と ができ る。
さ ら に、 全面 N領域の ゥ ハ と は、 C Z 法に よ り 結晶引上げ'時 の V / G ( V ： 引上げ速度、 G : 結晶固液界面軸方向温度勾配） を 制御 して結晶全体の C O P な どの グ ロ ー ンイ ン （ G r o w n - i n ) 欠陥が無い N領域で育成 した結晶か ら得 られた ゥ ハの こ と で ある。 こ の よ う な ゥエーノヽをベース ウェーノヽに使用する こ と で、 前 記と 同様、 検査時におけ る ス ウ ェーハ表面上の C O P の検出や マイ ク ロ ボイ ドの発生を防 ぐこ と ができ る。
なお、 N領域について説明する と 、 シ リ コ ン単結晶において、 ベ ィ キ ヤ ン シ ー （ V a c a n c y )、 つま り シ リ コ ン原子の不足力 ら 発生する 凹部、 穴の よ う な もの が多い V領域 と 呼ばれる領域 と 、 シ リ コ ン原子が余分に存在する こ と に よ り 発生する転位や余分な シ リ コ ン原子の塊が多い I 領域 と 呼ばれ る領域があ り 、 そ して V領域 と I 領域の 間にあ る 、 原子の不足や余分が無い （少ない） ニ ュー ト ラ ルな領域が N領域と な る。
そ して全面 N領域の ゥ ハを製造す る には、 例えば、 特開 2 0 0 0 — 1 7 8 0 9 9 号に開示 されている 方法を適用すれば良い。 す なわち、 引 き 上げ炉内で結晶の固液界面の周 り に設けた断熱材等に よ り 炉内構造を調節 して V / G値を径方向の全面で N領域 と な る よ う な値に してシ リ コ ン単結晶を引 き 上げ、 これか ら全面 N領域の ゥ エーノヽを得る こ と ができ る。
本発明 では、 ベース ウェーハ と して上記の よ う な表面上に C O P が存在 しないか著 し く 低減 されたシ リ コ ンゥ ノヽを用い る が、 ボ ン ド ゥエー ハに関 して も上記の よ う なシ リ コ ンゥ ハカ ら選択 さ れるのが望ま しい。
すなわち、 ボン ドゥエ と して、 ェピタキシャルゥェ一ハ、 F Z ゥェ 窒素 ドープゥ 水素ァ ゥ イン ト リ ンシッ クゲ ッタ リ ンダウエーハ、 窒素 ドープアニールゥエーハ、 又は全面 N領域のゥ エ ーハを用いれば、 S O I 層及ぴベースウェーハの表面付近に C O Pが存 在しない力 、 あるいは存在しても極めて少ない S O I ゥエ ーハが得られ、 完成後の S O I 層の検査で C O Pが検出されるこ とがよ り一層少なく な り 、 また、 ベースウェーハと S O I 層の界面においてもマイクロボイ ドの発 生が、 よ り効果的に抑制された非常に高品質の S O I ゥエ ーハを製造する こ とができ る。
そ して、 上記の よ う なボン ド ゥエー ノヽ 1 と べ一ス ウェーノヽ 2 を用 意した後、 これ ら の ゥエ ー ハの う ち少な く と も一方に絶縁膜 3 を形 成する。 図 1 ( b ) では、 ボン ド ゥ エーハ 1 の方に酸化膜を形成 し ている。
形成 させる絶縁膜 3 の厚 さ は特に限定 されないが、 本発明では、 厚さ が 0 . 4 / m以下の非常に薄い絶緣膜を形成 して も 良い。 すな わち、 製造された S O I ゥエ ーハの絶縁膜や S O I 層の厚 さ が薄い と 、 ベース ウェーノヽの表面上に存在する C O P も S O I 層 の C O P と して検出 して しま う が、 本発明では、 ベース ウ ェーハ と して表面 付近に C O P が存在 しないか、 著 し く 減少 してい る シ リ コ ン ゥエ ー ハを用い る の で 、 形成する絶縁膜の厚 さ を 0 . 4 /x m以下 （ さ ら に は 0 . Ι μ ιη以下） と して も、 完成後の S O I 層 の検査でベ 一ス ゥ エーノヽの C O P 力 Sほ と ん ど検出 される こ と の ない S O I ゥ エーノヽ と する こ と 力 Sでき る。
絶縁膜形成後、 図 1 ( c ) の よ う に、 ボン ド ゥ エーハの研磨 さ れ た主面側か ら 、 例えば水素イ オ ンを約 1 0 1 6 ない し 1 0 1 7 a t o m s / c m 2 の ドーズ量で注入する。 こ れに よ り ボ ン ド ゥ エ一ハ内 部に微小気泡層 4 を形成する。
微小気泡層 4 の深 さ は形成す る S O I 層の厚 き に反映さ れる の で 、 目 標 と す る S O I 層の厚 さ に応 じた深 さ に微小気泡層 4 を形成す れば良い。 なお、 本発明では、 ベース ウェーハ と して表面上に C O P が存在 しないか荖 し く 低減された シ リ コ ン ゥエ ーハを用 いてい る P T/JP03/00034
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の で、 S O I 層 を非常に薄 く 形成して も 、 完成後 の S O I 層の検査 で C O P 力《ほ と ん ど検出 される こ と のない S O I ゥエ ー ノヽ と する こ と ができ る。 従っ て、 本発明で形成 させる S O I 層の厚 さ は、 近年 要求 されてい る 0 . 3 μ πι以下、 あ る いは 0 . Ι μ ΐ 以下 と いっ た 極薄の厚 さ と な る よ う に微小気泡層 4 を形成 して も 良い。
次に、 図 1 ( d ) の よ う に、 ボン ド ゥ エーハのイ オン注入 した側 の面 と ベース ウ ェーハの研磨 された主面同士 を、 絶縁膜 （酸化膜） 3 を介 して貼 り 合わせ、 接合する。
貼 り 合わせを行っ た後、 ボン ド ゥ エ一ノヽに形成 されている微小気 泡層 4 を境界 と して剥離 さ せる。 こ の場合、 例えば、 貼 り 合わ さ れ たゥエーノヽに 4 0 0 °Cない し 5 0 0 °Cの熱処理を加え る こ と で 、 図 1 ( e ) の よ う にボン ド ゥエーハを微小気泡層 4 で劈開する こ と が でき る。 なお、 劈開後のボ ン ド ゥエーハ側 5 は再研磨 され、 新たな ボン ド ゥエーハ も し く はべ一ス ウェーハ と して再利用する こ と が で き る 。
一方、 S O I 層 7 と 絶縁膜 3 に よ り S O I 構造 と なっ た貼 り 合わ せ基板 6 ( S O I ゥエ ーハ） は、 図 1 ( f ) の よ う に、 結合強化の ための結合熱処理が加 え られる。 そ して、 図 1 ( g ) 、 ( h ) の よ う に、 劈開面 （剥離面） 8 に対して微小量研磨を行 う こ と に よ り 、 S O I ゥエ ー ノヽは完成する。
以上の説明では、 イ オン注入剥離法に よ り S O I ゥエ ーハを製造 する方法について説明 したが、 本発明は、 ボ ン ド ゥエーハ と ベース ゥエ ーハを貼 り 合わせた後、 研削及び研磨に よ り ボン ド ゥエーハ を 所定め厚 さ と な る ま で薄膜化して S O I ゥエ ーハ を製造する場合に も適用でき る。
すなわち、 こ の場合も 、 ベース ウェーノヽ と して、 ェ ピタ キシ ャ ル ゥェ一ノヽ 、 F Z ゥエーハ 、 窒素 ドー プ ゥ エーノヽ 、 水素ァニーノレ ゥ ェ ー ハ 、 イ ン ト リ ン シ ッ ク ゲ ッ タ リ ンダ ウ エ ー ノヽ 、 窒素 ドープアニ ー ルゥエ ー ノヽ 、 及ぴ全面 N領域の ゥェー ハか ら 成る群か ら選択 された
1 種のシ リ コ ン ゥエ ー ノヽを用いる。
そ して、 ボ ン ド ゥエーハ と ベース ゥエ ー ノヽの う ち少な く と も一方 に酸化膜等の絶縁膜を形成 し、 該絶縁膜を介 してボン ド ゥエー ノ、 と ベース ウェーノ、の主面同士 を貼 り 合わせ る。 次に熱処理を加 えて結 合力 を高めた後、 ベース ゥ エ ハ と 貼 り 合わ されたボン ド ゥエー ハ を、 貼 り 合わせた主面 と は反対側の主面 を研削及び研磨する こ と に よ り 所定の厚 さ と な る ま で薄膜化 し て絶縁膜上に S O I 層 を形成す る。
なお、 こ の方法に よ り S O I ゥェーハ を製造す る場合も 、 ポ ン ド ゥエーノヽ と しては、 ベース ウェーノヽ と 同様、 表面等に C O P が存在 しないか、 著 し く 減少 している シ リ コ ン ゥエ ーハ を使用する こ と が 好ま し く 、 絶縁膜 と S O I 層の厚さ に関 して も、 前記イ オ ン注入剥 離法の場合 と 同様である。
以下、 実施例及び比較例 を示 して本発明 を よ り 具体的に説明す る が、 本発明 はこれ ら に限定 される も のではない。
(実施例 1 )
シ リ コ ン融液に磁場を印加 したいわゆ る M C Z 法を用い、 単結晶 引上げ速度を 1 . 8 m m.Z m i n と して シ リ コ ン単結晶棒を成長 し の単結晶棒をス ラ イ ス、 エ ッチ ング、 研磨等 してシ リ コ ン ゥ ェ
' ~ ノヽに加工 し、 結晶方位が < 1 0 0 >、 導電型が P型で、 抵抗率が Ω - c m、 直径が 2 0 0 m mの ゥエ ーハを作製した。
の シ リ コ ン ゥエ ー ノヽに R T A装置 （ R a p i d T h e r m a
1 A n n e a 1 1 e r ： 急速加熱冷却装置 ： A S T社製 S H S —
2 8 0 0 ) を用いて、 1 0 0 %水素雰囲気下において、 1 2 0 0 °C 0 秒の熱処理をカ卩えた。 こ の ゥエーノヽをボン ド ゥエー ハ及びべ ―ス ゥエーハの双方に使用する ため、 結合面を研磨代 1 O n m の研 JP03/00034
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磨を施 し、 ゥエーハ表面の熱処理に よ り 生 じたヘイ ズ等を除去 した
こ の よ う なボ ン ド ゥエー ノヽ と べ一 ス ウ ェーハを用いて、 図 1 ( a ) 〜 （ h ) に示す工程に よ り S O I 層の厚 さ 力 S i O O n mの S O I ゥエーハを製造 した。 主な製造条件は以下の通 り であ る。
酸化膜形成条件 ： ボン ドゥエーハの表面に 1 0 0 n m
水素イ オン注入条件 ： 注入エネルギー 2 5 k e V 、
注入線量 8 X 1 0 1 6 a t o m s / c m 2 剥離熱処理条件 ： N 2 ガス雰囲気下、 5 0 0 °C、 3 0 分
結合熱処理条件 ： N 2 ガス雰囲気下、 1 1 5 0 °C、 2 時間
こ の よ う に して製造された S O I ゥエーハ上の C 〇 P をパーテ ィ クルカ ウ ンタ 一 にて観察 した。
その結果、 ゥエ ー ハ上で観察 された C O P 数は 9 個 ウエ ー ノヽで あっ た。 ま た、 こ の C O P 存在個所の断面を T E Mにて観察 した と こ ろ、 4 個がベース ウェーノヽに発生 してお り 、 その部分にマイ ク 口 ボイ ドは存在 しなかっ た。
(実施例 2 )
窒素を 1 X I 0 1 4 a t o m s / c m 3 ドープす る 以外は実施例 1 と 同様の シ リ コ ン単結晶棒を成長し、 こ の単結晶棒をス ラ イ ス 、 ェ ツチング、 研磨等 してシ リ コ ン ゥェ一ハに加工 し、 結晶方位が < 1 0 0 >、 導電型が P型で、 抵抗率力 1 0 Ω · c m , 直铎が 2 0 0 m mの ゥエーハを作製 した。
こ の よ う な ゥエ ー ノ、をボ ン ド ゥエー ノ、 と ベー ス ゥエ ー ノヽ と して用 い、 実施例 1 と 同一の工程、 製造条件に よ り S O I ゥエーハを製造 した。 そ して、 実施例 1 と 同 じ く C O P をノ ーテ ィ ク ルカ ウ ンタ ー に.て観察 した。
その結果、 ゥエーハ上で観察 された C O P 数は 7 個 / ゥエーハで あっ た。 ま た、 こ の ゥエーハ上の C O P 存在個所を T E Mにて観察 した と こ ろ、 ベース ウェーノヽ上に発生 した C O P は 4 個 /ゥエ ーハ であっ た。 し力 し、 マイ ク ロ ボイ ドは存在 しなかっ た。 (実施例 3 )
実施例 2 と 同 じ結晶棒を ス ラ イ ス 、 エ ッチ ング、 研磨等 して シ リ コ ン ゥエーノヽに加工 し、 結晶方位が < 1 0 0 >、 導電型が P 型で、 抵抗率が 1 0 Ω • c m、 直径が 2 0 0 m mの ゥエ ー ノ、を得た。
こ の よ う な シ リ コ ンゥエ ー ノヽにアルゴン雰囲気中で 1 2 0 0 °C 、 1 時間の熱処理をカ卩えた。 こ の ゥエーノヽ をボ ン ド ゥエーハ、 ベー ス ゥエ ーハ双方に使用する た め、 結合面を研磨代 1 0 n mの研磨を施 し、 ゥエーノヽ表面の熱処理によ り 生 じたヘイ ズを除去 した。
こ のボン ド ウエーハ と ベース ウェーハ を用 いて、 実施例 1 と 同一 の工程、 製造条件に よ り S O I ゥエ ー ノヽ を製造した。 そ して、 実施 例 1 と 同 じ く C O P を ノ、。 一ティ クルカ ウ ンタ 一にて観察 した。
その結果、 ゥエ ーハ上で観察 された C O P 数は 1 個 / ゥエ ーハで あっ た。 ま た、 こ の ゥエ ー ハ上の C O P 存在個所を T E Mにて観察 した と こ ろ、 ベ—ス ウェーノヽ上のマイ ク 口 ボイ ドは存在 しな力、つ た
(実施例 4 )
V Z G を 0 . 1 8 m m 2 / K · m i n に制御 してシ リ コ ン単結晶 棒を成長 し、 こ の単結晶棒をス ラ イ ス 、 エ ッ チング、 研磨等 して全 面 N領域のシ リ コ ン ゥエ ーハに加工 し、 結晶方位が < 1 0 0 >、 導 電型が P型で、 抵抗率が 1 0 Ω · c m、 直径が 2 0 0 m mの ゥエー ハを作製した。
こ の よ う な ゥエ ー ノヽをボ ン ド ゥエー ノヽ と べ一ス ウェーノヽ と して使 用 し、 実施例 1 と 同一の工程、 製造条件に よ り S O I ゥエ ーハを製 造した。 そ して、 実施例 1 と 同 じ く C O P をノ ーテ ィ クルカ ウ ンタ 一にて観察 した。
その結果、 ゥエ ーハ上で観察 された C O P の数は 4 個 / ゥエ ーハ であっ た。 ま た、 こ の ゥエ ー ノヽ上の C O P存在個所を T E Mにて観 察 した と こ ろ、 ベース ウェーハ上に発生 した C O P は 1 個 / ゥエー ハであっ た。 し力 し、 マイ ク ロ ボイ ドは存在 しな力、つ た。
(比較例）
実施例 1 と 同 じ条件でシ リ コ ン単結晶 を成長 さ せ、 シ リ コ ン ゥ ェ 一ノヽを作製 した。 こ の ゥエ ーハをボン ド及ぴベース ウェーハ と し、 ベース ウェーノヽには R T A装置によ る熱処理を行わないこ と 以外は 同一の工程で S O I ゥエーノヽを製造した。
こ の S O I ゥエ ーハを実施例 1 と 同様にパーテ ィ ク ルカ ウ ンタ 一 で観察 した。 その結果、 ゥエ ーハ上の C O P 数は 4 7 個であっ た。 ま た、 ゥエ ー ノヽの C O P存在個所を T E Mに て観察 した と こ ろ、 ベ 一ス ウェーハに発生 した C O P は 4 0 個 ゥエーノヽであ り 、 ツイ ン タ イ プの C O P 存在個所において、 マイ ク ロ ボイ ドが観察 された。
(検査歩留 り 試験）
本発明 の方法に よ り 5 0 枚の S O I ゥエ ー ノヽを製造 して検査を行 つ た と こ ろ、 検査歩留 り が 1 0 %以上向上 した。
ま た、 超音波探傷計では検出でき ないマイ ク ロ ボイ ドを消滅 さ せ る こ と ができ る こ と も ゎカゝつ た。 なお、 本発明 は、 上記実施形態に限定 される も の ではない。 上記 実施形態は単な る例示であ り 、 本発明の特許請求の範囲に記載 さ れ た技術的思想 と 実質的に同一な構成を有 し、 同様な作用効果を奏す る も のは、 いかな る も のであっ て も 本発明の技術的範囲に包含 され CO
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Claims

請 求 の 範 囲
1 . 少な く と も 、 S O I 層 を形成する シ リ コ ン単結晶力 ら な る ボ ン ド ゥエーハ と 支持基板 と な る シ リ コ ン単結晶か ら な るベース ゥ ェ ーハの う ち少な く と も一方に絶縁膜を形成す る工程と 、 該絶縁膜を 介 してボン ド ゥエー ノ、 と ベース ゥエーハの主面同士を貼 り 合わせる 工程 と 、 ベース ウェーハ と 貼 り 合わ されたボ ン ド ゥエーハを薄膜化 する 工程と を有する S O I ゥエ ーハ の製造方法において、 前記べ一 ス ウェーノヽ と して、 ェ ピタ キシヤ ノレゥエ ー ノヽ 、 F Z ゥェー ハ 、 窒素 ドープゥエ ー ハ 、 水素ァ ニ ールゥエ ーノヽ 、 イ ン ト リ ン シ ッ ク ゲ ッ タ リ ンダ ウエ ー ノ、 、 窒素 ドープアニールゥ エ ーハ、 及び全面 N領域の ゥエ ーノヽカ ら成る群力 ら選択された 1 種のシ リ コ ンゥエ ーハを用 い る こ と を特徴と する S O I ゥエーハの製造方法。
2 . 少な く と も 、 S O I 層を形成する シ リ コ ン単結晶力 ら な る ボ ン ド ゥエーハ と 支持基板と な る シ リ コ ン単結晶力 ら な るベー ス ゥ ェ ー ハの う ち少な く と も 一方に絶縁膜を形成す る工程と 、 ボ ン ド ゥ エ 一ハのー主面か らガスイ オ ンを注入する こ と に よ り ボン ド ゥエー ハ 中に微小気泡層 を形成する 工程 と 、 該ィ オン注入 した側の主面を前 記絶縁膜を介 してべ一ス ウ ェーハの主面 と 貼 り 合わせる 工程と 、 前 記微小気泡層 を境界 と して剥離する工程 と を有す る S O I ゥエ ーハ の製造方法において、 前記べ一ス ウェーノヽ と して、 ェ ピタ キシ ャ ル ゥエ ー ノヽ 、 F Z ゥエ ー ハ 、 窒素 ドープゥ エ ー ノ、 、 水素ァニールゥェ ー ハ 、 イ ン ト リ ン シ ッ ク ゲ ッ タ リ ンダウ エ ー ノヽ 、 窒素 ド ープア ニ ー ルゥエ ーハ 、 及ぴ全面 N領域の ゥエ ーハか ら 成る群か ら選択された 1 種の シ リ コ ン ゥエーハを用い る こ と を特徴 と する S O I ゥエーハ の製造方法。
3 . 前記ボン ド ゥエ一ハ と して、 ェ ピ タ キ シャ ル ゥエ ー ノヽ 、 F Z ゥエーノヽ 、 窒素 ドープゥエ ーハ、 7 素ァ ニー ルゥ エーハ、 イ ン ト リ ンシ ッ ク ゲ ッ タ リ ング ゥエーノヽ 、 窒素 ドープアニールゥエーハ、 及 ぴ全面 N領域の ゥエーハか ら成 る群か ら選択 された 1 種の シ リ コ ン ゥエーハを用いる こ と を特徴 と する請求項 1 ま た は請求項 2 に記載 の S O I ゥエーノヽの製造方法。
4 . 前記形成する S O I 層の厚さ を、 0 . 3 μ πι以下 と する こ と を特徴 と する請求項 1 ない し請求項 3 のいずれか一項に記載の S Ο I ゥエーハの製造方法。
5 . 前記形成する絶縁膜の厚 さ を、 0 . 以下 と する こ と を 特徴 と する請求項 1 ない し請求項 4 のいずれか一項に記載の S O I ゥエーハの製造方法。
6 . 請求項 1 ない し請求項 5 のいずれか一項に記載の方法に よ り 製造された こ と を特徴とする S O I ゥエーハ。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Ｓｏｉウェーハ及びその製造方法
JP4151474B2 (ja) * 2003-05-13 2008-09-17 信越半導体株式会社 単結晶の製造方法及び単結晶
ATE420461T1 (de) 2004-11-09 2009-01-15 Soitec Silicon On Insulator Verfahren zum herstellen von zusammengesetzten wafern
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
EP1818976A1 (fr) * 2006-02-14 2007-08-15 S.O.I.Tec Silicon on Insulator Technologies Procédé de transfert d'une couche mince formée dans un substrat présentant des amas de lacunes
US8485970B2 (en) 2008-09-30 2013-07-16 Ethicon Endo-Surgery, Inc. Surgical access device
JP2010045272A (ja) * 2008-08-18 2010-02-25 Sumco Corp 貼合せｓｏｉウェーハの製造方法及び該方法により得られた貼合せｓｏｉウェーハ
JP5263509B2 (ja) * 2008-09-19 2013-08-14 信越半導体株式会社 貼り合わせウェーハの製造方法
JP5544986B2 (ja) * 2010-04-01 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
JP5565079B2 (ja) * 2010-05-10 2014-08-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2013048218A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US10361097B2 (en) 2012-12-31 2019-07-23 Globalwafers Co., Ltd. Apparatus for stressing semiconductor substrates
JP6652959B2 (ja) * 2014-07-31 2020-02-26 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 窒素ドープされた空孔優勢であるシリコンインゴット、およびそれから形成された半径方向に均一に分布した酸素析出の密度およびサイズを有する熱処理されたウエハ
JP2018164006A (ja) * 2017-03-27 2018-10-18 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
SG11202011553SA (en) 2018-06-08 2020-12-30 Globalwafers Co Ltd Method for transfer of a thin layer of silicon
JP2020167358A (ja) * 2019-03-29 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Ｓｏｉ基板およびその製造方法
EP0843344A1 (en) * 1996-11-15 1998-05-20 Canon Kabushiki Kaisha Process for transferring a semiconductor layer using silicon on insulator (SOI) technology
JPH11297583A (ja) * 1998-04-09 1999-10-29 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
EP0969505A2 (en) * 1998-06-02 2000-01-05 Shin-Etsu Handotai Company Limited SOI substrate
EP1052687A1 (en) * 1998-02-02 2000-11-15 Nippon Steel Corporation Soi substrate and method for manufacturing the same
EP1137069A1 (en) * 1999-08-27 2001-09-26 Shin-Etsu Handotai Co., Ltd Fabrication method for pasted soi wafer and pasted soi wafer
JP2002110684A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体基板及びその製造方法
JP2002176155A (ja) * 2000-12-08 2002-06-21 Toshiba Ceramics Co Ltd 貼り合わせｓｏｉウエハの製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0837286A (ja) * 1994-07-21 1996-02-06 Toshiba Microelectron Corp 半導体基板および半導体基板の製造方法
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1140786A (ja) 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
JP2998724B2 (ja) 1997-11-10 2000-01-11 日本電気株式会社 張り合わせｓｏｉ基板の製造方法
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP3618254B2 (ja) 1998-06-02 2005-02-09 信越半導体株式会社 Ｓｏｉ基板の製造方法
TW444266B (en) * 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same
JP3601328B2 (ja) 1998-12-14 2004-12-15 信越半導体株式会社 シリコン単結晶の製造方法およびこの方法で製造されたシリコン単結晶とシリコンウエーハ
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
US6468923B1 (en) * 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
US6544862B1 (en) * 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
JP2002353423A (ja) * 2001-05-25 2002-12-06 Canon Inc 板部材の分離装置及び処理方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Ｓｏｉ基板およびその製造方法
EP0843344A1 (en) * 1996-11-15 1998-05-20 Canon Kabushiki Kaisha Process for transferring a semiconductor layer using silicon on insulator (SOI) technology
EP1052687A1 (en) * 1998-02-02 2000-11-15 Nippon Steel Corporation Soi substrate and method for manufacturing the same
JPH11297583A (ja) * 1998-04-09 1999-10-29 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
EP0969505A2 (en) * 1998-06-02 2000-01-05 Shin-Etsu Handotai Company Limited SOI substrate
EP1137069A1 (en) * 1999-08-27 2001-09-26 Shin-Etsu Handotai Co., Ltd Fabrication method for pasted soi wafer and pasted soi wafer
JP2002110684A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体基板及びその製造方法
JP2002176155A (ja) * 2000-12-08 2002-06-21 Toshiba Ceramics Co Ltd 貼り合わせｓｏｉウエハの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1471578A4 *

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