WO2003034394A1

WO2003034394A1 - Appareil d'affichage

Info

Publication number: WO2003034394A1
Application number: PCT/JP2002/010756
Authority: WO
Inventors: Junichi Yamashita; Katsuhide Uchino
Original assignee: Sony Corporation
Priority date: 2001-10-17
Filing date: 2002-10-16
Publication date: 2003-04-24
Also published as: KR20040047734A; CN1273951C; JP2003122319A; CN1486482A; JP3968499B2; KR100887039B1; US20040041769A1

Description

技術分野

本発明は L C Dによって代表されるァクティブマトリクス型の表示装明

置に関する。より詳しくは、マトリクス状の画素アレイを駆動する垂直駆動回路の構成に関する。田

書背景技術

図 8は、ァクティブマトリクス型表示装置の一般的な構成を示す斜視図である。図示する様に、従来の表示装置は、一対の基板 1 , 2と両者の間に保持された液晶 3とを備えたパネル構造を有する。下側の基板 1 には画素アレイ部 4と駆動回路部とが集積形成されている。駆動回路部は垂直駆動回路 5と水平駆動回路 6とに分かれている。又、基板の周辺部上端には外部接続用の端子 7が形成されている。各端子 7は配線 8を介して垂直駆動回路 5及び水平駆動回路 6に接続している。画素アレイ部 4にはゲート線 Gと信号線 Sが形成されている。両者の交差部には画素電極 9とこれを駆動する薄膜卜ランジス夕 1 0が形成されている。画素電極 9と薄膜トランジスタ 1 0の組み合わせで画素 Pを構成する。薄膜トランジスタ 1 0のゲート電極は対応するゲート線 Gに接続され、ドレイン領域は対応する画素電極 9に接続され、ソース領域は対応する信号線 Sに接続している。ゲート線 Gは垂直駆動回路 5に接続する一方、信号線 Sは水平駆動回路 6に接続している。垂直駆動回路 5は、ゲート線 Gを介して各画素 Pを順次選択する。水平駆動回路 6は、選択された画素 Pに対し信号線 Sを介して画像信号を書き込む。 L C Dの高精細化が進むに連れて、画素のサイズの縮小化も進んでいる。画素の縮小化に伴い、垂直駆動回路も縮小化する必要がある。一般に、垂直駆動回路はシフトレジスタの多段接続からなり、各段が各ゲート線に対応している。シフトレジス夕の各段から順次出力されるシフトパルスで、対応する各ゲート線に接続された画素行を線順次で選択する様になつている。しかしながら、画素の縮小化が進むと、ゲート線の配列間隔が狭くなる為、シフトレジス夕の一段分がゲート線一本分のスぺースに対応できなくなる。

そこで、二本のゲ一ト線に対して一段のシフトレジスタを設けた垂直駆動回路が開発されており、デコード型垂直駆動回路と呼ばれている。このデコード型垂直駆動回路は、一段のシフトレジスタから出力されたシフトパルスにより、外部から供給されるクロックパルスを抜き取って、二本のゲートライン分のドライブパルスを作成している。いわゆるクロックドライブ方式でシフトパルスからドライブパルスを作る為、論理素子を含んだゲート回路が用いられている。単純な垂直駆動回路と異なり、デコード型の垂直駆動回路ではこのゲート回路の部分が複雑であり、ゲ ―ト線一本当りの論理素子の数が多くなる為、 L C Dパネル上でも大きな占有面積を占める様になつている。この為、本来表示画面を構成すベき画素アレイ部の占有面積が圧迫を受けるとともに、 L C Dパネルの表面積の増大化を招き、解決すべき課題となっている。発明の開示

本発明によれば、外部から供給されるクロックパルスをあらかじめ一括で整形処理した上で、垂直駆動回路に供給している。これにより、垂直駆動回路に必要な論理素子の個数を削減でき、垂直駆動回路の縮小化を実現できる。具体的には、垂直駆動回路とは別の部分で V C Kと E N Bとの N A N Dを取り、この N A N D回路で得られた v c kパルスを垂直駆動回路内部で用いることで、垂直駆動回路内の N A N D素子の数を半減することができる。これにより、垂直駆動回路の占有面積を約 1 3 %縮小化することが可能となり、 L C Dパネルの狭額縁化を達成できる。図面の簡単な説明

図 1は本発明に係る表示装置の構成を示す回路図である。

図 2は図 1に示した表示装置の動作説明に供する夕イミングチヤ一トである。

図 3は本発明に係る表示装置の画素配列の一例を示す模式図である。図 4 A、図 4 B、図 4 Cは図 3に示した表示装置の動作説明に供する模式図である。

図 5は表示装置の参考例を示す回路図である。

図 6は図 5に示した参考表示装置の動作説明に供するタイミングチャ一トである。

図 7 Aは図 1に示した表示装置の全体構成を示す模式図、図 7 Bは図 5に示した表示装置の全体構成を示す模式図である。

図 8は従来の表示装置の一例を示す模式的な斜視図である。発明を実施するための最良の形態

以下図面を参照して本発明の実施の形態を詳細に説明する。図 1は本発明に係る表示装置の具体的な構成を示す回路図である。図示する様に、本表示装置は基本的に：画素アレイ部 4と垂直駆動回路 5と水平駆動回路 6とで構成されており、何れも同一基板上に薄膜トランジスタなどで ' 集積形成されている。画素アレイ部 4は、複数のゲート線 G、複数の信号線 S及び各ゲート線 Gと各信号線 Sの交差部分に行列配置した画素 P とで構成されている。本例の場合、画素 Pは画素電極 9と薄膜トランジス夕 1 0とで構成されている。尚、図示しないが画素電極 9に対面配置して対向電極が形成されており、両電極の間には電気光学物質として例えば液晶が保持されている。薄膜トランジスタ 1 0のゲート電極は対応するゲ一ト線 Gに接続され、ソース電極は対応する信号線 Sに接続され、ドレイン電極は対応する画素電極 9に接続されている。垂直駆動回路 5 は各ゲ一卜線 Gを介して各画素 Pを順次選択する。図 1では理解を容易にする為、 '垂直駆動回路 5によるゲ一ト線 Gの線順次選択は画面の下から上に向って行なわれている。具体的には、一番目のゲート線 G 1に対応した画素 Pの行を選択し、次に二番目のゲート線 G 2に対応した画素 Pの行を選択し、以下順に行単位で画素 Pを選択していく。水平駆動回路 6は行単位で順次選択された画素 Pに対し各信号線 Sを介して画像信号を書き込む。これにより、画面を構成する画素アレイ部 4に所望の画像を表示することができる。

特徴事項として、垂直駆動回路 5はシフトレジスタ S Z Rとゲート回路部 5 gに加え、整形手段 5 zを有している。シフトレジス夕 S / Rは少なくとも二本のゲ一ト線に対して一段が対応し、各段毎に順次シフトパルスを出力する。図示の例では、シフトレジス夕 S / Rの一段分は三個のィンバ一夕で構成されており、そのうちの一個は外部から供給されるクロックパルス 2 V C Kでクロックドライブされ、他の一個は同じく外部から入力されるクロックパルス 2 V C K Xでクロックドライブされている。尚、 2 V C K Xは 2 V C Kに対して極性が反転しており、これを表わす為符号 Xを用いている。これは、他のクロックパルスについても同様である。多段接続されたシフトレジスタ S / Rはクロックパルス 2 V C K , 2 V C K Xに応じて動作し、同じく外部から入力されたスタ ―トパルス 2 V S Tを順次転送することで、シフトレジス夕の各段から順次シフトパルス A, B · · · を出力 L?Tいる。図示の例では、最初の二本のゲート線 G 1 , G 2に対応して、一段目のシフトレジスタ S/R が設けてあり、二本のゲート線 G l， G 2に対して一個のシフトパルス Aを出力している。次の二本のゲート線 G 3， G 4に対して二段目のシフトレジス夕 Sノ Rが対応しており、同じくシフトパルス Bを出力している。

ゲート回路部 5 gは、外部から供給されるクロックパルス VCK， V C KXを前述したシフトパルス A, B - · · に応じて抜き取ってドライブパルス A 1， A 2 , B l , B 2を生成し、各ゲート線 G l， G 2 , G 3 , G 4 · · · に出力して画素 Pの線順次選択を行なう。この目的で、ゲート回路部 5 gは、各ゲート線 Gに対応して、 N AND素子とインバ一夕とバッファの直列接続を有している。例えば一番目のゲート線 G 1 に着目すると、ゲ一ト回路部 5 gはシフ卜パルス Aに応じてク口ックパルス VCKを抜き取り、ドライブパルス A 1 としてゲ一ト線 G 1側に出力する。同様に、ゲート線 G 2に着目すると、ゲート回路部 5 gは同じくシフトパルス Aに応じて、外部から供給されるク口ックパルス V C K Xを抜き取り、ドライブパルス A 2としてゲ一ト線 G 2側に出力する。整形手段 5 zは、水平ブランク期間に同期して外部から供給される水平ブランクパルス E N Bであらかじめクロックパルス VCK, V C KX を整形し、且つ整形されたクロックパルス V c k， v c k xをゲート回路部 5 gの各段に供給している。すなわち、ゲート回路部 5 gの各ゲート線 Gに対応した各段には、外部から直接入力されたクロック信号 VC K, VCKXではなく、これを整形手段 5 zにより整形した後のクロックパルス v c k, v c k xを供給している。この様に、あらかじめ V C K, VCKXを一括で整形した後、ゲート回路部 5 gの各段に入力している為、ゲート回路部 5 g側で整形処理を行なう必要がなく、その分論理素子の個数を削減できる。尚、整形手段 5 zは、シフ卜レジスタ S / R及びゲ一卜回路部 5 gから分かれた別の領域に形成されている。

図 2のタイミングチャートを参照して、図 1に示した表示装置の動作を説明する。前述した様に、垂直駆動回路には、外部からスタートパルス 2 V S T, クロックパルス 2 V C K, 2 V C KX, V C K, V C KX, ENBが供給される。これらのパルスのうち、 2 V S T, 2 V C K, 2 VCKXは、垂直駆動回路のシフトレジス夕の動作に用いられ、シフトパルス A, B - · ' を作成する為のものである。 VCK, VCKXはドライブパルス A 1 , A 2 , Β 1 , Β 2 · · . の作成に用いられる。 EN Bはマトリクス配置された画素を行単位で時間的に分ける水平ブランク期間を規定している。

整形手段 5 zは、二個の NAN D素子と二個のィンバ一夕からなり、 V C K, VCKXの各々と ENBとの間で NANDを取り、 v c k, v c k を生成している。一方、シフトレジスタ S /Rは 2 VCK, 2 V CKXに応じて 2 V S Tを順次転送することで、シフトパルス Α， Β · • ' を生成している。ゲート回路部 5 gは、整形手段 5 zから供給される整形済みのクロックパルス V c k, v c k xを、シフトパルス A， B • · ·で抜き取ることにより、水平ブランク期間で互いに隔てられたドライブパルス A 1 , A 2 , Β 1， Β 2 · · ' を出力している。尚、本実施形態では、各ゲート線 Gに出力されるドライブパルスは時間的に前後して二個のパルス成分を含んでいる。従って、一本のゲート線は一水平期間隔てて二回選択される構成となっている。従って、対応する画素行には、画像信号が二回書き込まれることになる。最初に書き込まれた画像信号は二回目の画像信号で直ぐに書き換えられるので、画品位に影響を及ぼすことはほとんどない。この様な二回書込み方式は、特にドットライン反転駆動方式に適しており、画品位の改善に寄与できる。前述した様に、垂直駆動回路はゲ一ト線を/ rして各画素を行単位で順次選択する。水平駆動回路は、選択された画素の行に対し信号線を介して点順次で画像信号を書き込む。液晶を駆動する際には、画像信号の極性を反転して各画素に書き込む必要があり、その方式の一つとして上述したドットライン反転駆動が行なわれている。図 3は、ドットライン反転駆動に適した画素配列の一例を示している。図示する様に、各画素 P は行列状に配されている。図では、縦の画素列を X I， X 2 , · · · で示し、横の画素行を Y l， Υ 2 , · · 'で示している。個々の画素 Ρを特定する場合には、例えば（Χ 1， Υ 1 ) で表わす。この画素は第 1列 X 1の第 1行 Υ 1に位置するものを表わしている。ドットライン反転駆動では、同一のゲート線 Gに接続された画素 Ρは、隣り合う行の間で、列毎に交互に分配されている。例えば、ゲート線 G 1に着目すると、画素（X l， Υ 1 ) は、行 Y 1に属し、次の画素（Χ 2 , Υ 2 ) は行 Υ 2 に属し、続く画素（Χ 3， Υ 1 ) は行 Y 1に属し、更に画素（Χ 4， Υ 2 ) は行 Υ 2に属している。

続いて図 4 Αから図 4 Cを参照して、図 3に示した画素配列のドットライン反転駆動を説明する。図 4 Aに示す様に、最初のゲート線 G 1が選択されると、これに接続された画素 Pに画像信号が書き込まれる。前述した様に、選択された画素は画素行 Y 1と Y 2で交互に振り分けられる。そして、画素行 Y 1に振り分けられた画素 Pには、一方の極性（H ) の画像信号が書き込まれ、次の画素行 Y 2に振り分けられた画素 Pには反対極性（L ) の画像信号が書き込まれる。見方を変えると、奇数列（X 1 , X 3 , · · · ) と偶数列（X 2， X 4 , · · · ) とで、画像信号の極性が反転している。

ゲート線 G 1の選択が終ると、図 4 Bに示す様に次のゲート線 G 2の選択に移る。この時も同様に、画素は行 Y 2と Y 3とで交互に振り分けられている。尚、先に画像信号が書き込まれた画素は、ハツチングを付して区別をしている。今度も画像信号は各列間で交互に反転して対応する画素に書き込まれる。この際、図 4 Aと図 4 Bでは極性が反転している。従って、同一の行に属する画素には全て同一極性の画像信号が書き込まれることになる。例えば、画素行 Y 2に着目すると、図 4 Aに示した先の書き込みと図 4 Bに示した今回の書き込みとで、全て Lレベルの画像信号が書き込まれる。

続いてゲート線 G 3が選択されると、図 4 Cに示す様に画素行 Y 3 , Y 4に振り分けられた画素に画像信号が書き込まれる。この時は図 4 B と極性が反転しており、図 4 Aと同様になる。この結果、画素行 Y 3に属する画素には、全て Hレベルの画像信号が書き込まれる。以上の様に、ドットライン反転駆動では、水平駆動回路側は互いに隣り合う信号線に対して極性が反転する画像信号を供給し、且つゲート線 G側の順次選択に応じて画像信号の極性を反転させている。これにより、行毎に交互に極性が反転する画像信号を書き込むことができる。

上述したドットライン反転駆動の場合、ある画素列に着目すると、先の画素に対して Hレベルが書き込まれ、次の画素に Lレベルが書き込まれる。この際、先回のフレームで書き込まれた Hレベルから今回の Lレベルに大きく電位が変動する。隣り合う画素にはある程度容量結合があるのでクロストークが生じ、この大きな電位変動により先の画素に書き込まれた Hレベルが若干変動する。この様なクロストークを防止する為に、図 2に示した二度選択方式が好適である。すなわち、最初の選択で画像信号を書き込むと、上述したクロスト一クによりレベルが多少変動するが、直後に二度目の本書込みを行なう為、クロストークは直ちに補償されることになる。図 5は、表示装置の参考例を表わしており、図 1に示した本発明に係る表示装置と対応する部分には対応する参照番号を付してある。図 5の参考例は、垂直駆動回路 5の構成が図 1と異なっており、何ら整形手段を設けていない。この関係で図 1に示した一段のゲート回路構成と異なり、この参考例はゲート回路部が一段目のゲート回路部 5 g 1と二段目のゲート回路部 5 g 2の二段構成となっている。これにより、図 1の構成と比べ、 NAND素子の個数が二倍になっている。一段目のゲート回路部 5 g lは VCK， V CKXをシフトパルス A, Β · · ·で抜き取り、ドライブパルス A 1 , A 2 , Β 1 , Β 2 · · · を生成している。二段目のゲ一ト回路部 5 g 2はドライブパルス A 1， A 2 , B l， Β 2 - · · を E N Bで処理し、処理後のパルス A 1， , A 2 ' , B 1 ' , Β 2 ' · • · をバッファを通じて各ゲート線 Gに出力している。

図 6のタイミングチヤ一トを参照して、図 5に示した参考表示装置の動作を説明する。外部から垂直駆動回路に供給されるパルスは、 2 V S Τ， 2 V C Κ, 2 V C ΚΧ, V C Κ, VCKX, ENBで、図 1に示した本発明の表示装置と同様である。垂直駆動回路のシフ卜レジス夕は 2 V S Tを 2 V CK, 2 V C KXで順次転送し、シフトパルス A , B · · • を出力する。更に垂直駆動回路の一段目のゲート回路部 5 g 1は、シフトパルス A, Β · · ' に応じて VCK， VCKXを抜き取り、ドライブパルス A 1， A 2 , Β 1， Β 2 · · · を生成する。この処理に、各ゲ一ト線毎一個の NAND素子が必要である。更に、垂直駆動回路の二段目のゲート回路部 5 g 2は、ドライブパルス A 1 , A 2 , B 1 , Β 2 · • ' を Ε Ν Βで整形して、最終的なドライブパルス A 1，， A 2 ' , Β 1，， Β 2 ' · · ' を出力し、各ゲート線に供給している。この整形処理にニ個目の NAND素子が各ゲート線毎に必要となる。この整形処理により、各ゲート線に供給されるドライブパルスは、水平ブランク期間で時間的に隔てられる様になる。以上の様に、クロックドライブ方式で最終的なドライブパルスを生成するまで、一本のゲート線に付き、二個の N A N D素子が必要となる。

図 7 Aは、図 1に示した本発明の表示装置の全体構成を示している。図示する様に、基板 1の上に画素アレイ部 4、垂直駆動回路 5、水平駆動回路 6、外部接続用の端子 7、レベルシフト回路（L/S) 2 0、プリチャージ回路 3 0などが集積形成されている。画素アレイ部 4は左右両側から垂直駆動回路 5で駆動される様になつている。外部接続用の端子 7にはクロックパルス V C K, V C ΚΧ, ENBなど必要なパルス信号が供給される。端子 7に供給されたパルスはレベルシフト回路 2 0で電圧レベルを内部的に調整した後、バッファを介して垂直駆動回路 5や水平駆動回路 6に供給される。本実施形態では、垂直駆動回路 5に付随する整形手段 5 zは、レベルシフト回路 2 0が形成される領域の一部に配置してある。垂直駆動回路 5は線順次で画素ァレイ部 4を走査するとともに、これに同期して水平駆動回路 6が画像信号を画素アレイ部 4に書き込む。その際、プリチャージ回路 3 0は垂直駆動回路 5による画像信号の書き込みに先行して、画素アレイ部 4をプリチャージして、クロストークなどを抑制し画品位を改善している。

本表示装置はレベルシフト回路 2 0の領域に配置した整形手段 5 zで. あらかじめ ENBと VCK， V C KXとの NANDを取り、整形した v c kパルスを生成し、これを垂直駆動回路 5側に供給している。垂直駆動回路 5は V c kパルスとシフトパルスとの NANDを取ることで、水平ブランク期間を有したゲート線ドライブパルスを得ている。本方式では VCK， VCKXと ENBとをあらかじめ NAND処理した v c kパルスを用いることで、垂直駆動回路 5内部の NAND素子の個数を参考例に比べ二つから一つに減少させている。つまり、本方式によって垂直駆動回路 5のレイァゥトの縮小化が達成でき、 L C Dパネルの狭額緣化を実現できる。又、 VCK, VCKXと ENBとの NANDを取る整形手段 5 zは、垂直駆動回路 5の領域とは別にレベルシフト回路 20の領域に配置する為、レイアウト上のスペースの問題は生じない。

図 7 Bは図 5に示した参考表示装置の全体構成を示すブロック図である。理解を容易にする為、図 7 Aに示した本発明の表示装置と対応する部分には対応する参照番号を付してある。前述した様に、この参考表示装置においては、シフトレジス夕の一段によって生成されたシフトパルスと、 VCK, VCKXとの NANDを取ることで、各信号線に対応したドライブパルスを生成している。更に、各ドライブパルスを水平ブランク期間で隔てる為、ゲートパルスと ENBとの NANDを取っている。この様に、参考例ではシフトパルスに対して二段階で NANDを取ることで、最終的なドライブパルスを生成しており、垂直駆動回路 5に、ゲ一ト線一本当り NAND素子を二つレイァゥトしている。 L C Dパネルのコストを下げる為、パネルの額縁サイズを縮小化し、パネル理収を上げることが必須となっている。この点、参考表示装置の垂直駆動回路は、一本のゲート線当り NAND素子を二つ必要としている。一つの NAN D素子のレイァゥト幅は 20 0 /m程度であり、垂直駆動回路 5の全体的なレイアウト幅 1 5 00 zmに対して 1 3 %の割合を占めている。従つて、 NAND素子は最もレイアウト幅を取る部分の一つであり、参考例ではこれを一本のゲート線当り二個使っている為、画素アレイ部 4を囲む周辺の額縁部分の幅が太くなつてしまい、コスト的に不利である。産業上の利用可能性

以上のように本発明にかかる表示装置は、パネルの外部から供給されるクロックパルスを、パネルの内部に設けた整形手段で一括整形した後、垂直駆動回路のゲート回路部に供給している為、ゲート回路部の各段でクロックパルスの整形を行なう必要がなくなり、その分ゲート回路部の各段を構成する論理素子の個数を削減可能であることにより、シフトレジス夕やゲ一ト回路部を含めた垂直駆動回路全体の占有面積を縮小化できる。

Claims

請求の範囲

1 - 複数のゲ一ト線、複数の信号線及び各ゲート線と各信号線の交差部分に行列配置した画素で構成された画素アレイ部と、該ゲ一ト線を介して各画素を順次選択する垂直駆動回路と、選択された画素に対し該信号線を介して画像信号を書き込む水平駆動回路とを同一基板上に配した表示装置において、

前記垂直駆動回路は、少なくとも二本のゲート線に対して一段が対応し各段毎に順次シフ卜パルスを出力するシフトレジス夕と、外部から供給されるクロックパルスを該シフトパルスに応じて抜き取ってドライブパルスを生成し各ゲート線に出力して画素の順次選択を行なうゲート回路部と、水平ブランク期間に同期して外部から供給される水平ブランクパルスであらかじめ該ク口ックパルスを整形し且つ整形されたクロックパルスを該ゲート回路部に供給する整形手段とを有することを特徴とする表示装置。

2 . 前記整形手段は、該シフトレジスタ及びゲート回路部から分かれた別の領域に形成されていることを特徴とする請求項 1記載の表示装置。

3 . 前記画素アレイ部は、隣り合う画素列の間で少なくとも 2行を単位として該ゲート線が配されており、

前記水平駆動回路は同一のゲート線に接続し且つ隣り合う画素に対して各信号線を通し互いに反対極性の画像信号を順次書き込むことを特徴とする請求項 1記載の表示装置。