JPH09152574A - 表示装置 - Google Patents

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JPH09152574A
JPH09152574A JP7336054A JP33605495A JPH09152574A JP H09152574 A JPH09152574 A JP H09152574A JP 7336054 A JP7336054 A JP 7336054A JP 33605495 A JP33605495 A JP 33605495A JP H09152574 A JPH09152574 A JP H09152574A
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Abstract

(57)【要約】 【目的】 画素がマトリクス状に配置された単純マトリ
クスもしくはアクティブマトリクス型の表示装置におい
て、画素の高密度化やインターレース表示やライン反転
・ドット反転表示（液晶表示装置の場合）に適した回路
配置方式を提供する。 【構成】 行および／または列の周辺駆動回路を２つ以
上に分割し、それらを並列に配置することにより、実質
的な行／列あたりの周辺駆動回路の専有幅を減少させる
ことにより、高密度な画素に対応できるようにする。さ
らに、かく配置することのより、インターレース表示や
ライン反転・ドット反転表示を簡便におこなうことがで
きる。さらに、回路を並列化することにより、回路の駆
動周波数を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表示装置、特に、その
駆動回路に関する。本発明は、単純マトリクスもしくは
アクティブマトリクス型の駆動方式に利用される。ま
た、本発明は、液晶やエレクトロ・ルミネッサンス現象
等の電気信号によって、光透過率や光反射率、屈折率、
発光量等が変動する物理現象を用いて表示をおこなう表
示装置に利用される。本発明は陰極線管（ＣＲＴ）以外
の方式のフラットパネル型表示装置に利用される。
【０００２】
【従来の技術】複数の画素をマトリクス状に配置したマ
トリクス型表示装置は、大容量の表示方法として、特に
フラットパネル表示装置に採用されている。このような
表示装置においては、マトリクスに構成される画素を単
に行と列の間の重なりのみで表現する単純マトリクス型
と、各画素にトランジスタやダイオードのような能動素
子を設けたアクティブマトリクス型という２つの方式が
知られている。以下の記述においては、列信号線とは、
映像信号を有する信号が伝播する信号線を、また、行信
号線とは、映像信号を有しない信号が伝播する信号線を
意味するものと定義する。
【０００３】いずれの方法も、マトリクスの行信号線と
列信号線に信号を供給するために、アドレス回路を有す
る周辺駆動回路を、マトリクスの周辺に配置した構造と
なっている。これらは、それぞれ、行駆動回路、列駆動
回路と称される。アクティブマトリクス型表示装置にお
いて、このようなアドレス回路として、シフトレジスタ
を用いた方式は、例えば、特開昭５７−４１０７８公報
に開示されており、また、アドレス回路として、ＡＮＤ
ゲートやＮＡＮＤゲートを用いたデコーダ回路を用いた
方式は、例えば、特開昭６２−２６５６９６公報に開示
されている。
【０００４】従来、このような周辺駆動回路は公知の半
導体集積回路上に形成され、ＴＡＢ法等のボンディング
法により、ガラス基板上のマトリクスと接続される方式
が採用されていたが、マトリクスの大容量化やマトリク
ス面積の縮小化にともない、行信号線や列信号線の間隔
が縮小すると、周辺駆動回路をも、マトリクスと同じ基
板上に形成すること（モノリシック化）が求められるよ
うになった。例えば、ＴＡＢ法は機械的な圧着方式であ
るので、配線を１００μｍ以下の間隔で接続することは
困難であった。これに対し、マトリクスと同じ基板上に
周辺駆動回路を形成する方式では、フォトリソグラフィ
ー法が採用できるので、理想的にはデザインルールと同
程度まで配線間隔を縮小できることが可能である。
【０００５】
【発明が解決しようとする課題】しかし、近年、画素面
積が小さくなるにつれ、回路配置上の問題点が指摘され
るようになった。すなわち、モノリシックに周辺駆動回
路を形成したとしても、各信号線に信号を供給する回路
の幅は、信号線の間隔以下におさめる必要があった。例
えば、周辺回路のシフトレジスタの各段は、１０個程度
のトランジスタにより構成されているので、これらが、
各信号線の幅に収まるように回路配置する必要があっ
た。例えば、５μｍのデザインルールで回路を設計する
場合には、信号線の幅は３０μｍが限度であった。その
ため、画素の面積も３０μｍ×３０μｍ以上となった。
【０００６】また、行信号線の駆動に関しては、従来の
方式では、マトリクスの上から下（または下から上）に
順次駆動する方式が採用されていたため、通常の映像表
示のように１行おきに走査する、いわゆるインターレー
ス表示ができず、高速の運動をする映像を表示する点で
不利であった。また、通常のビデオ信号（インターレー
ス方式）を非インターレース方式に変換する必要があっ
た。また、液晶を用いた表示装置においては、隣接する
画素の蓄積電荷により、当該画素の蓄積電荷（すなわち
映像情報）に対する干渉を抑制する意味で、ライン反転
表示やドット反転表示が採用されているが、そのために
は、映像情報を変換する作業が必要とされていた。
【０００７】また、マトリクスが大容量化するにしたが
い、動作速度も高速化した。例えば、ＶＧＡ規格（６４
０×４８０ドット）の場合には、９ＭＨｚの速度である
が、ＥＷＳ規格では、３０ＭＨｚ以上となる。モノリシ
ックに形成される周辺駆動回路は多結晶シリコンのよう
に、単結晶シリコンより劣る半導体材料を用いて形成さ
れるため、動作速度が高速化することは好ましいことで
はなかった。本発明は上記問題点の少なくとも１つを解
決することを課題とする。
【０００８】
【課題を解決するための手段】上述の問題点を解決する
ために、本発明の第１は、マトリクスを構成する行に信
号を供給する行駆動回路が少なくとも２か所に設けら
れ、かつ、該行駆動回路は、並列に配置されており、該
行駆動回路のうちの第１の行駆動回路より信号を供給さ
れる任意の一つの行信号線に隣接する行信号線は、前記
第１の行駆動回路ではない、行駆動回路より信号が供給
される構成を有する。
【０００９】また、本発明の第２は、マトリクスを構成
する列に信号を供給する列駆動回路が少なくとも２か所
に設けられ、かつ、該列駆動回路は、並列に配置されて
おり、該列駆動回路のうちの第１の列駆動回路より信号
を供給される任意の一つの列信号線に隣接する列信号線
は、前記第１の列駆動回路ではない、列駆動回路より信
号が供給される構成を有する。
【００１０】本発明の第１においては、行駆動回路はマ
トリクスを挟んだ両端、すなわち、その１つはマトリク
スの左に、他の１つはマトリクスの右に設けられるとい
う構成をとってもよいし、いずれもが、マトリクスの左
もしくは右のいずれか一方に設けられるという構成をと
ってもよい。本発明の第２においても、列駆動回路はマ
トリクスを挟んだ両端、すなわち、その１つはマトリク
スの上に、他の１つはマトリクスの下に設けられるとい
う構成をとってもよいし、いずれもが、マトリクスの上
もしくは下のいずれか一方に設けられるという構成をと
ってもよい。
【００１１】さらに、本発明の行駆動回路もしくは列駆
動回路は、いずれもがシフトレジスタ回路をアドレス回
路として用いてもよいし、デコーダ回路をアドレス回路
として用いてもよいし、いずれか一方のみがシフトレジ
スタ回路をアドレス回路として、あるいは、デコーダ回
路をアドレス回路として用いてもよい。本発明の第１も
しくは第２において、アドレス回路としてシフトレジス
タを用いた駆動回路を２か所以上に分離して設ける場
合、第１の駆動回路の最終段より出力された選択信号
が、第２の駆動回路の初段に入力される構成を有せしめ
てもよい。
【００１２】本発明の第１もしくは第２において、アド
レス回路としてデコーダ回路を用いた駆動回路を２か所
以上に分離して設ける場合、これらのデコーダ回路は同
じカウンター回路により制御される構成を有せしめても
よい。また、本発明の第２において、複数の列信号線を
異なる列駆動回路を用いて同時に駆動する構成を有せし
めてもよい。
【００１３】
【作用】本発明の第１および／または第２によって、１
つの信号線あたり（１段あたりの）の駆動回路の専有幅
（実質的な専有幅）を縮小することができる。例えば、
列駆動回路について、駆動回路を２か所に設けると、各
駆動回路から延びる列信号線の数は、それまでの半分と
することができる。すなわち、信号線の幅が変わらない
ものとすれば、それまでの２倍の列信号線を配置するこ
とができる。すなわち、同じ面積で２倍の画素を配置す
ることができる。
【００１４】より具体的に述べると、これまで、列駆動
回路の全体の幅（長さ）が１９．２ｍｍで、列信号線が
６４０本あったとすると、１つの列信号線あたりの間隔
は３０μｍであり、これが、１段あたり許容される専有
幅である。ところが、本発明の第２により、２か所に列
駆動回路を設けると、専有幅をそのままに、さらに、６
４０本の列信号線を追加することができる。合計、１２
８０本の列信号線が設けられるので、１つの列信号線あ
たりの専有幅は１５μｍと計算される。もちろん、１つ
の列駆動回路から延びる各信号線の間隔は３０μｍのま
まであるので、１５μｍという数字は実質的な専有幅と
いう意味しかない。しかし、いずれにせよ、マトリクス
の規模を大きくすることができる。
【００１５】また、列駆動回路の全体の幅を半分とする
と、１つの列駆動回路より３２０本の列信号線しか接続
できないが、列駆動回路は２つあるので、列信号線の数
自体は変わらず、結果的に画素の微細化、集積化とな
る。列駆動回路を３つ、４つとすれば、マトリクスの規
模は３倍、４倍と拡大あるいは集積化できる。以上の議
論は行信号線、行駆動回路についても同様である。
【００１６】さらに、本発明を利用すれば、１行おきに
走査（インターレース走査）することも可能である。そ
のためには、アドレス回路としてシフトレジスタを用い
た駆動回路を用いる場合には、第１の駆動回路の最終段
より出力された選択信号が、第２の駆動回路の初段に入
力されるようにすればよいし、アドレス回路としてデコ
ーダ回路を用いた駆動回路を用いる場合には、デコーダ
回路は同じカウンター回路により制御されるようにすれ
ばよい。
【００１７】同様に２行おき、３行おきという走査も、
列駆動回路を３個、４個と設け、これらを連携して駆動
させることによって可能である。逆に、複数の列駆動回
路を実質的に同時（すなわち、回路の配線長の差等に基
づく非意図的な信号の遅延以外には、信号の遅延がない
こと）に駆動することにより、複数の列信号線に同時に
映像信号を供給することができ、よって、列駆動回路の
動作周波数を低減させることが可能である。例えば、Ｖ
ＧＡ規格において、列駆動回路を４つ設け、これらを同
時に駆動すると、１つの列駆動回路に接続する列信号線
の数は１６０本であり、１つの列駆動回路の動作周波数
は、１／４の２．３ＭＨｚである。
【００１８】さらに、本発明の第２において、隣接する
列信号線が、当該信号線とは別の列駆動回路によって駆
動される構成とすることにより同じ画面において、第１
の列駆動回路からは正の映像信号を、第２の列駆動回路
からは負の映像信号を、それぞれ供給することにより、
隣接する列の間で、映像信号の極性の異なるライン反転
が可能である。ドット反転も同様に可能である。以下に
実施例を示し、より詳細に本発明を記述する。
【００１９】
【実施例】
〔実施例１〕 図１に本発明の１実施例を示す。図１
（Ａ）は本実施例のブロック図を示す。本実施例は、簡
略化のため、６行１４列のマトリクス（１０６）とした
が、より大規模なマトリクスでも同様である。該マトリ
クスを駆動するために、第１の列駆動回路（１０１）と
第２の列駆動回路（１０４）が設けられる。本実施例で
は、第１の列駆動回路をマトリクスの上に、第２の列駆
動回路をマトリクスの下に形成した。各列駆動回路は、
各信号線に対応した出力回路（１０３）、（１０５）を
経て、列信号線（１１２）、（１１３）に接続される構
成となっている。また、行信号線（１１４）は行駆動回
路（１０２）によって、信号が供給される。
【００２０】列駆動回路（１０１）、（１０４）には、
ビデオ信号がビデオ信号線（１０７）と（１０９）によ
って、それぞれ供給され、また、行駆動回路（１０２）
にはクロック信号がクロック信号線（１０８）によって
供給される。図示されていないが、同様なクロック信号
は、列駆動回路（１０１）と（１０４）にも供給され
る。また、出力回路（１０３）、（１０５）は行信号線
のクロック信号と同期したラッチパルス信号によって駆
動される。ラッチパルスはラッチ信号線（１１０）、
（１１１）によって、出力回路に供給される。（図１
（Ａ））
【００２１】１つの行とその周辺の列に着目した図面を
図１（Ｂ）もしくは図１（Ｃ）に示す。図１（Ｂ）は単
純マトリクス方式の場合であり、行信号線（１１４）と
列信号線（１１２）、（１１３）の交差により、画素
（１１５）、（１１６）が形成される。ここで、列信号
線（１１２）は第１の列駆動回路（１０１）によって、
信号が供給されるものの、隣接する列信号線（１１３）
には、第２の列駆動回路（１０４）によって信号が供給
される。（図１（Ｂ））図１（Ｃ）は能動素子としてト
ランジスタを用いたアクティブマトリクス方式のもの
で、列信号線と列駆動回路の関係は、図１（Ｂ）と全く
同じである。ただし、画素（１１５）、（１１６）はト
ランジスタと静電容量の複合した回路によって構成され
る。（図１（Ｃ））
【００２２】各行各列を拡大したのを図７に示す。図７
は以下の実施例においても同様に使用される。図７
（Ａ）は行駆動回路・列駆動回路ともアドレス回路とし
てシフトレジスタを用いたものである。列駆動回路のシ
フトレジスタは（７０１）で示される。シフトレジスタ
にはクロックパルス（７０３）が送られ、これによっ
て、順次シフトする信号が出力される。列駆動回路は、
このようなシフトレジスタとアナログスイッチ（７０
５）、アナログメモリ（７０６）によって構成される。
ビデオ信号線（７１３）より供給されたビデオ信号はア
ナログスイッチ（７０５）によってサンプリングされ、
アナログスイッチ（７０６）によって、ホールドされ
る。
【００２３】その後、ラッチ信号線（７１４）によって
スイッチ（７０７）が開閉し、アナログバッファー（７
０８）によって増幅されたビデオ信号が、マトリクス
（７０９）上の列信号線（７１１）に供給される。図７
の例では、マトリクスは能動素子としてトランジスタを
用いたアクティブマトリクス方式である。また、列駆動
回路のシフトレジスタは（７０２）で示される。シフト
レジスタにはクロックパルス（７０４）が送られ、これ
によって、順次シフトする信号が出力される。クロック
パルス（７０４）は、前述の区ロックパルス（７０３）
とは異なるものが用いられる。これは、行駆動回路の動
作周波数が、列駆動回路のものに比較して小さいためで
ある。行駆動回路はこのようなシフトレジスタによって
構成される。
【００２４】シフトレジスタ（７０２）より出力された
選択信号は、そのままマトリクス（７０９）上の行信号
線（７１０）に供給される。行信号線（７１０）は、す
なわち画素（７１２）のトランジスタのゲートに接続し
ているので、選択信号によって選択された時点で、列信
号線に供給されていた映像信号が画素（７１２）に取り
込まれる。（図７（Ａ）） アドレス回路として、特開昭６２−２６５６９６に開示
されるようなデコーダ回路を用いる場合には、図７
（Ｂ）で示される回路を、図７（Ａ）のシフトレジスタ
に置き換えればよい。また、列駆動回路のみを、あるい
は行駆動回路のみをデコーダ回路とすることも可能であ
る。（図７（Ｂ））
【００２５】以上では、アナログスイッチ、アナログメ
モリーによるアナログ方式を示したが、公知のデジタル
方式でも同様にできる。本実施例では、列駆動回路（１
０１）と（１０４）に接続する列信号線の数は、それぞ
れ７本であリ、全部で１４本である。このように列駆動
回路を２つとすることにより、画素密度を２倍とするこ
とができた。
【００２６】〔実施例２〕 図２に本発明の１実施例を
示す。図２（Ａ）は本実施例のブロック図を示す。本実
施例は、簡略化のため、６行１４列のマトリクス（２０
６）とした。該マトリクスを駆動するために、第１の列
駆動回路（２０１）と第２の列駆動回路（２０２）が設
けられる。本実施例では、いずれの列駆動回路もマトリ
クスの上に形成した。各列駆動回路は、各信号線に対応
した出力回路（２０３）、（２０４）を経て、列信号線
（２１３）、（２１４）に接続される構成となってい
る。また、行信号線（２１２）は行駆動回路（２０５）
によって信号が供給される。
【００２７】列駆動回路（２０１）、（２０２）には、
ビデオ信号がビデオ信号線（２０７）と（２０８）によ
って、それぞれ供給され、また、行駆動回路（２０５）
にはクロック信号がクロック信号線（２０９）によって
供給される。図示されていないが、同様なクロック信号
は、列駆動回路（２０１）と（２０２）にも供給され
る。また、出力回路（２０３）、（２０５）は行信号線
のクロック信号と同期したラッチパルス信号によって駆
動される。ラッチパルスはラッチ信号線（２１０）、
（２１１）によって、出力回路に供給される。（図２
（Ａ））
【００２８】１つの行とその周辺の列に着目した図面を
図２（Ｂ）もしくは図２（Ｃ）に示す。図２（Ｂ）は単
純マトリクス方式の場合であり、行信号線（２１２）と
列信号線（２１３）、（２１４）の交差により、画素
（２１５）、（２１６）が形成される。ここで、列信号
線（２１４）は第１の列駆動回路（２０１）によって、
信号が供給されるものの、隣接する列信号線（２１３）
には、第２の列駆動回路（２０２）によって信号が供給
される。（図２（Ｂ）） 図２（Ｃ）は能動素子としてトランジスタを用いたアク
ティブマトリクス方式のもので、列信号線と列駆動回路
の関係は、図２（Ｂ）と全く同じである。ただし、画素
（２１５）、（２１６）はトランジスタと静電容量の複
合した回路によって構成される。（図２（Ｃ））
【００２９】〔実施例３〕 図３に本発明の１実施例を
示す。図３（Ａ）は本実施例のブロック図を示す。本実
施例は、簡略化のため、１１行７列のマトリクス（３０
５）とした。該マトリクスを駆動するために、第１の行
駆動回路（３０３）と第２の行駆動回路（３０４）が設
けられる。本実施例では、第１の行駆動回路（３０３）
はマトリクスの左に、第２の行駆動回路（３０４）はマ
トリクスの右に形成された。各行駆動回路から、行信号
線（３１１）、（３１２）に信号が供給される。また、
列信号線（３１０）には、列駆動回路（３０１）より、
各信号線に対応した出力回路（３０２）を経て、映像信
号が供給される。
【００３０】列駆動回路（３０１）には、ビデオ信号が
ビデオ信号線（３０６）によって供給され、また、行駆
動回路（３０３）、（３０４）にはクロック信号がクロ
ック信号線（３０７）、（３０８）によって供給され
る。クロック信号線（３０７）と（３０８）に供給され
るクロック信号のタイミングによって、マトリクスを順
次走査したり、１行おきに走査したりできる。図示され
ていないが、同様なクロック信号は、列駆動回路（３０
１）にも供給される。また、出力回路（３０２）もラッ
チパルス信号によって駆動される。ラッチパルスはラッ
チ信号線（３０９）によって、出力回路に供給される。
（図３（Ａ））
【００３１】１つの列とその周辺の行に着目した図面を
図３（Ｂ）もしくは図３（Ｃ）に示す。図３（Ｂ）は単
純マトリクス方式の場合であり、列信号線（３１０）と
行信号線（３１１）、（３１２）の交差により、画素
（３１３）、（３１４）が形成される。ここで、行信号
線（３１２）は第１の列駆動回路（３０３）によって信
号が供給されるものの、隣接する行信号線（３１１）に
は、第２の列駆動回路（３０４）によって信号が供給さ
れる。（図３（Ｂ）） 図３（Ｃ）は能動素子としてトランジスタを用いたアク
ティブマトリクス方式のもので、行信号線と行駆動回路
の関係は、図３（Ｂ）と全く同じである。ただし、画素
（３１３）、（３１４）はトランジスタと静電容量の複
合した回路によって構成される。（図３（Ｃ））
【００３２】〔実施例４〕 図４に本発明の１実施例を
示す。図４（Ａ）は本実施例のブロック図を示す。本実
施例は、簡略化のため、１１行７列のマトリクス（４０
５）とした。該マトリクスを駆動するために、第１の行
駆動回路（４０３）と第２の行駆動回路（４０４）が設
けられる。本実施例では、いずれの行駆動回路もマトリ
クスの左に形成された。各行駆動回路から、行信号線
（４１１）、（４１２）に信号が供給される。また、列
信号線（４１０）には、列駆動回路（４０１）より、各
信号線に対応した出力回路（４０２）を経て、映像信号
が供給される。
【００３３】列駆動回路（４０１）には、ビデオ信号が
ビデオ信号線（４０６）によって供給され、また、行駆
動回路（４０３）、（４０４）にはクロック信号がクロ
ック信号線（４０７）、（４０８）によって供給され
る。クロック信号線（４０７）と（４０８）に供給され
るクロック信号のタイミングによって、マトリクスを順
次走査したり、１行おきに走査したりできる。図示され
ていないが、同様なクロック信号は、列駆動回路（４０
１）にも供給される。また、出力回路（４０２）もラッ
チパルス信号によって駆動される。ラッチパルスはラッ
チ信号線（４０９）によって、出力回路に供給される。
（図４（Ａ））
【００３４】１つの列とその周辺の行に着目した図面を
図４（Ｂ）もしくは図４（Ｃ）に示す。図４（Ｂ）は単
純マトリクス方式の場合であり、列信号線（４１０）と
行信号線（４１１）、（４１２）の交差により、画素
（４１３）、（４１４）が形成される。ここで、行信号
線（４１１）は第１の列駆動回路（４０３）によって信
号が供給されるものの、隣接する行信号線（４１２）に
は、第２の列駆動回路（４０４）によって信号が供給さ
れる。（図４（Ｂ）） 図４（Ｃ）は能動素子としてトランジスタを用いたアク
ティブマトリクス方式のもので、行信号線と行駆動回路
の関係は、図４（Ｂ）と全く同じである。ただし、画素
（４１３）、（４１４）はトランジスタと静電容量の複
合した回路によって構成される。（図４（Ｃ））
【００３５】〔実施例５〕 図５（Ａ）に本発明の１実
施例のブロック図を示す。本実施例は、簡略化のため、
８行１４列のマトリクス（５０５）とした。該マトリク
スを駆動するために、第１の行駆動回路（５０２）と第
２の行駆動回路（５０３）が設けられる。本実施例で
は、第１の行駆動回路（５０２）はマトリクスの左に、
第２の行駆動回路（５０３）はマトリクスの右に形成さ
れた。各行駆動回路からは行信号線に信号が供給され
る。また、列信号線には、第１の列駆動回路（５０１）
と第２の列駆動回路（５０４）より、各信号線に対応し
た出力回路を経て、映像信号が供給される。本実施例で
は、第１の列駆動回路（５０１）はマトリクスの上に、
第２の列駆動回路（５０４）はマトリクスの下に形成し
た。このように、行駆動回路と列駆動回路をそれぞれ２
か所に分散することにより、画素密度を４倍に増大せし
めることができた。（図５（Ａ））
【００３６】〔実施例６〕 図５（Ｂ）に本発明の１実
施例のブロック図を示す。本実施例は、簡略化のため、
８行１４列のマトリクス（５１０）とした。該マトリク
スを駆動するために、第１の行駆動回路（５０８）と第
２の行駆動回路（５０９）が設けられる。本実施例で
は、第１の行駆動回路（５０８）はマトリクスの左に、
第２の行駆動回路（５０９）はマトリクスの右に形成さ
れた。各行駆動回路からは行信号線に信号が供給され
る。また、列信号線には、第１の列駆動回路（５０６）
と第２の列駆動回路（５０７）より、各信号線に対応し
た出力回路を経て、映像信号が供給される。本実施例で
は、いずれの列駆動回路ともマトリクスの上に形成し
た。（図５（Ｂ））
【００３７】〔実施例７〕 図６（Ａ）に本発明の１実
施例のブロック図を示す。本実施例は、簡略化のため、
８行１４列のマトリクス（６０５）とした。該マトリク
スを駆動するために、第１の行駆動回路（６０２）と第
２の行駆動回路（６０３）が設けられる。本実施例で
は、いずれの行駆動回路ともマトリクスの左に形成され
た。各行駆動回路からは行信号線に信号が供給される。
また、列信号線には、第１の列駆動回路（６０１）と第
２の列駆動回路（６０４）より、各信号線に対応した出
力回路を経て、映像信号が供給される。本実施例では、
第１の列駆動回路（６０１）はマトリクスの上に、第２
の列駆動回路（６０４）はマトリクスの下に形成した。
（図６（Ａ））
【００３８】〔実施例８〕 図６（Ｂ）に本発明の１実
施例のブロック図を示す。本実施例は、簡略化のため、
８行１４列のマトリクス（６１０）とした。該マトリク
スを駆動するために、第１の行駆動回路（６０８）と第
２の行駆動回路（６０９）が設けられる。本実施例で
は、いずれの行駆動回路ともマトリクスの左に形成され
た。各行駆動回路からは行信号線に信号が供給される。
また、列信号線には、第１の列駆動回路（６０６）と第
２の列駆動回路（６０７）より、各信号線に対応した出
力回路を経て、映像信号が供給される。本実施例では、
いずれの列駆動回路ともマトリクスの上に形成した。
（図６（Ｂ））
【００３９】〔実施例９〕 図８（Ａ）に本発明の１実
施例のブロック図を示す。本実施例は、簡略化のため、
１１行２７列のマトリクス（８０６）とした。該マトリ
クスを駆動するために、第１の行駆動回路（８０４）と
第２の行駆動回路（８０５）が設けられる。本実施例で
は、第１の行駆動回路（８０４）はマトリクスの左に、
第２の行駆動回路（８０５）はマトリクスの右に形成さ
れた。各行駆動回路からは行信号線に信号が供給され
る。また、列信号線には、第１の列駆動回路（８０
１）、第２の列駆動回路（８０２）、第３の列駆動回路
（８０３）より、各信号線に対応した出力回路（図示せ
ず）を経て、映像信号が供給される。本実施例では、い
ずれの列駆動回路ともマトリクスの上に形成した。この
ような回路において、第１乃至第３の列駆動回路を実質
的に同時に（同じタイミングで）駆動し、かつ、各列駆
動回路に別々の映像信号を供給すると、列駆動回路の動
作周波数を通常の１／３とすることができる。（図８
（Ａ））
【００４０】〔実施例１０〕 図８（Ｂ）に本発明の１
実施例のブロック図を示す。本実施例は、簡略化のた
め、１１行２７列のマトリクス（８１３）とした。該マ
トリクスを駆動するために、第１の行駆動回路（８０
９）と第２の行駆動回路（８１０）が設けられる。本実
施例では、第１の行駆動回路（８０９）はマトリクスの
左に、第２の行駆動回路（８１０）はマトリクスの右に
形成された。各行駆動回路からは行信号線に信号が供給
される。
【００４１】また、列信号線には、第１の列駆動回路
（８０７）、第２の列駆動回路（８０８）、第３の列駆
動回路（８１１）、第４の列駆動回路（８１２）より、
各信号線に対応した出力回路（図示せず）を経て、映像
信号が供給される。本実施例では、第１および第２の列
駆動回路（８０７）、（８０９）は、マトリクスの上
に、第３および第４の列駆動回路（８１１）、（８１
２）はマトリクスの下に形成した。このような回路にお
いて、第１乃至第４の列駆動回路を同じタイミングで駆
動し、かつ、各列駆動回路に別々の映像信号を供給する
と、列駆動回路の動作周波数を通常の１／４とすること
ができる。（図８（Ｂ））
【００４２】〔実施例１１〕 図９乃至図１２を用い
て、本発明を用いたライン反転の方法について説明す
る。例えば、図９（Ａ）には、ある行の映像信号を示
す。このような比較的単調な映像信号をライン反転する
には、従来の方式においては、順次シフトする信号を供
給する構造であるから、図９（Ｂ）に示されるような信
号に変換して、ａ〜ｚ列に各信号を順次分配する必要が
あった。しかしながら、本発明を利用すれば、上記のよ
うな煩わしさは省略できる。
【００４３】本実施例においては、まず、もとの映像信
号を半分に圧縮し（すなわち、映像信号を行の半分のも
のとし）、さらに、同じ映像信号で極性の逆のものを追
加する。（図９（Ｃ） そして、これを特定のポイントでサンプリングすると、
図９（Ｄ）のようになる。このようにして得られた信号
を、例えば、図１０（Ａ）で示される構成を有するシフ
トレジスタによって分配する。図面を簡略化する目的か
ら、図１０（Ａ）においては、１６列（ａ〜ｐ列）まで
しか図示していないが、２６列（ａ〜ｚ列）でも同様に
できる。注目すべきは、第１のシフトレジスタ（ＳＲ
１）の最終段（ｏ列）の選択信号は第２のシフトレジス
タ（ＳＲ２）の初段（ｂ列）に入力されるようになって
いることである。（図１０（Ａ））
【００４４】そして、全体の列を通してみると、ａ、
ｂ、ｃ、ｄ、ｅ、．．．と列が並んでいるが、各シフト
レジスタからは、交互に列が接続されている。したがっ
て、このような回路で図９（Ｄ）の信号を順次分配し
て、ある行の各列について信号を並べると、図９（Ｅ）
のようになる。これは、従来のライン反転の信号と同じ
である。すなわち、本実施例で明らかになったように、
本発明を用いれば、ライン反転動作を簡便におこなえ
る。
【００４５】以上は、シフトレジスタをアドレス回路と
して用いた場合であったが、デコーダ回路をアドレス回
路として用いた場合にも同様にできる。この場合のデコ
ーダー回路としては図１０（Ｂ）に示されるようなもの
を用いればよい。図面を簡略化する目的から、図１０
（Ｂ）においては、カウンターの桁数は４つ（２0 〜２
3 、４ビットすなわち、１６行分）しか表示していない
が、２６列の表示をするには、さらに１ビット追加すれ
ばよいだけで、基本的な概念は同じである。（図１０
（Ｂ））
【００４６】そして、各ビット線に図１１で示されるよ
うな信号を供給すると、まず、第１のデコーダ（ＤＣ
１）のａ、ｃ、ｅ、ｇ、ｉ、ｋ、ｍ、ｏというように、
順次各列に信号を出力した後、第２のデコーダ（ＤＣ
２）に移り、ｂ、ｄ、ｆ、ｈ、ｊ、ｌ、ｎ、ｐというよ
うに、順次各列に信号を出力する。すなわち、図１０
（Ａ）の２つのシフトレジスタ、ＳＲ１とＳＲ２でおこ
なったのと同じ動作がおこなわれる。
【００４７】以上の動作においては、２つのデコーダ、
ＤＣ１とＤＣ２は分離しているものの、１つのカウンタ
ー回路（Ｃｏｕｎｔｅｒ）によって駆動される異なる回
路であり、このような回路に１つのビデオ信号をビデオ
コントローラ（ＶｉｄｅｏＣＴＲ）より供給することに
よって、マトリクス（Ｍａｔｒｉｘ）において、ライン
反転をおこなうという特徴を有する。このような特徴
は、図１２にまとめられる。（図１２）
【００４８】
【発明の効果】本発明の効果は、作用の項でまとめられ
ている。すなわち、 （１）画素の大規模化、集積化の効果がある。 （２）インターレース方式の表示ができる。 （３）ライン反転が容易である。 （４）列駆動回路の動作周波数を低減できる。 である。このような効果を有する本発明は特許されるに
ふさわしい価値を有するものと信じる。
【図面の簡単な説明】
【図１】 実施例１の回路ブロック図等
【図２】 実施例２の回路ブロック図等
【図３】 実施例３の回路ブロック図等
【図４】 実施例４の回路ブロック図等
【図５】 実施例５および実施例６の回路ブロック図
【図６】 実施例７および実施例８の回路ブロック図
【図７】 実施例１他のアクティブマトリクス方式の回
路図等
【図８】 実施例９および実施例１０の回路ブロック図
【図９】 実施例１１のライン反転の信号を得る方法を
説明する図
【図１０】実施例１１のアドレス回路の例
【図１１】実施例１１のアドレス回路としてデコーダ回
路を用いた場合の信号
【図１２】実施例１１のアドレス回路としてデコーダ回
路を用いた場合の回路ブロック図
【符号の説明】
１０１ 第１の列駆動回路 １０２ 行駆動回路 １０３ 出力回路 １０４ 第２の列駆動回路 １０５ 出力回路 １０６ マトリクス １０７ 映像信号線 １０８ クロック信号線 １０９ 映像信号線 １１０ ラッチ信号線 １１１ ラッチ信号線 １１２ 列信号線 １１３ 列信号線 １１４ 行信号線 １１５ 画素 １１６ 画素

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数の画素がマトリクス状に配置された
    表示装置において、 該マトリクスを構成する行に信号を供給する行駆動回路
    が、該マトリクスと同じ基板上の少なくとも２か所に設
    けられ、 かつ、該行駆動回路は、並列に配置されており、 該行駆動回路のうちの第１の行駆動回路より信号を供給
    される任意の一つの行信号線に隣接する行信号線は、前
    記第１の行駆動回路ではない、行駆動回路より信号が供
    給されることを特徴とする表示装置。
  2. 【請求項２】 請求項１において、行駆動回路の１つは
    マトリクスの左に、他の１つはマトリクスの右に設けら
    れていることを特徴とする表示装置。
  3. 【請求項３】 請求項１において、行駆動回路のいずれ
    もが、マトリクスの左もしくは右のいずれか一方に設け
    られていることを特徴とする表示装置。
  4. 【請求項４】 複数の画素がマトリクス状に配置された
    表示装置において、 該マトリクスを構成する列に信号を供給する列駆動回路
    が、該マトリクスと同じ基板上の少なくとも２か所に設
    けられ、 かつ、該列駆動回路は、並列に配置されており、 該列駆動回路のうちの第１の列駆動回路より信号を供給
    される任意の一つの列信号線に隣接する列信号線は、前
    記第１の列駆動回路ではない、列駆動回路より信号が供
    給されることを特徴とする表示装置。
  5. 【請求項５】 請求項１において、列駆動回路の１つは
    マトリクスの上に、他の１つはマトリクスの下に設けら
    れていることを特徴とする表示装置。
  6. 【請求項６】 請求項１において、列駆動回路のいずれ
    もが、マトリクスの上もしくは下のいずれか一方に設け
    られていることを特徴とする表示装置。
  7. 【請求項７】 行駆動回路もしくは列駆動回路の少なく
    とも一方が、シフトレジスタ回路をアドレス回路として
    用いる方式により構成されていることを特徴とする請求
    項１もしくは請求項４の表示装置。
  8. 【請求項８】 行駆動回路もしくは列駆動回路の少なく
    とも一方が、デコーダ回路をアドレス回路として用いる
    方式により構成されていることを特徴とする請求項１も
    しくは請求項４の表示装置。
  9. 【請求項９】 第１の行駆動回路もしくは列駆動回路の
    最終段より出力された選択信号が、第２の行駆動回路の
    初段に入力される構成を有する請求項７の表示装置。
  10. 【請求項１０】 少なくとも２つの行駆動回路もしくは
    列駆動回路が同じカウンター回路により制御される構成
    を有する請求項８の表示装置。
  11. 【請求項１１】 任意の列信号線に隣接する少なくとも
    １つの列信号線には、当該信号線に信号が供給されるの
    と実質的に同時に信号が供給される構成を有する請求項
    ４の表示装置。
  12. 【請求項１２】 マトリクスが単純マトリクスであるこ
    とを特徴とする請求項１もしくは請求項４の表示装置。
  13. 【請求項１３】 マトリクスがアクティブマトリクスで
    あることを特徴とする請求項１もしくは請求項４の表示
    装置。
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