JP4551519B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、表示装置に係り、特に、外部回路との接続数が低減できる表示装置に関する。
【0002】
【従来の技術】
表示装置、たとえば多結晶シリコンTFTを用いた液晶表示装置では、駆動回路としての信号線駆動用回路の一部及びゲート線駆動用回路をアレイ基板上に一体的に形成することができる。この場合、基板外部にも信号線駆動回路の一部、例えばディジタル・アナログ変換回路(DAC)が設けられるが、アモルファスシリコンTFTを用いた液晶表示装置と比較して、アレイ基板との接続配線の数を大幅に減少できる。
【0003】
【発明が解決しようとする課題】
多結晶シリコンTFTを用いた液晶表示装置では、基板上にゲート線駆動用回路の他に、さらに信号線駆動用回路を一体的に形成することが可能となるが、基板の大型化に伴い基板上に引き回される配線長が長くなり、信号が劣化して表示不良を生じるおそれがある。そこで、信号線駆動用回路を従来の外部ICで構成することが考えられている。
【0004】
この場合、駆動周波数を低減させるために、外部回路基板からのデータ信号を、バスラインを介して複数のフレキシブル配線基板上に並列に実装された信号線駆動用ICに供給することが考えられる。例えば、このバスラインを、奇数番目の信号線駆動用ICと外部回路基板とを接続する第1の系統と、偶数番目の信号線駆動用ICと外部回路基板とを接続する第2の系統とで構成することができる。
【0005】
このような2系統のバスラインを介して外部回路基板と信号線駆動用ICとを接続した場合、それぞれの配線長を短くすることができず、外部回路基板側のバッファの能力を上げる必要があり、消費電力が増加する問題が生じる。また、十分な配線長を有しているために、クロック信号やデータ信号などの各種信号が遅延したり、劣化し、動作が不安定となって表示不良を生じるおそれがある。
【0006】
また、上述したような配線構造の場合、入力されたデータ信号を記憶するメモリの容量は、少なくとも1走査ライン分、すなわち1水平走査期間分に相当するデータ容量を必要とするため、コストの削減を妨げる問題がある。
【0007】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、メモリの容量を低減してコストを削減しつつ、画素の高精細化を可能とし、且つ、大表示画面であっても消費電力を増大することなく表示不良の発生を防止することが可能な表示装置を提供することにある。
【0008】
【課題を解決するための手段】
本実施形態によれば、
基板上に配置される複数の信号線と、この信号線にトランジスタを介して接続される画素電極とを備え、前記信号線に沿って区分される第1領域及び第2領域を含むアレイ基板と、
前記第1領域の信号線に対応して配置される第1信号線駆動回路と、
前記第2領域の信号線に対応して配置される第2信号線駆動回路と、
入力されたデータ信号に基づく第1データ信号を第1バス配線を介して前記第1信号線駆動回路に供給し、第2データ信号を第2バス配線を介して前期第2信号線駆動回路に供給する制御回路と、を備えた表示装置において、
前記制御回路は、
前記データ信号を、第1データ群と、第2データ群と、第3データ群と、第4データ群と、に分離する分離手段と、
各データ群を一時的に記憶する第1記憶手段及び第2記憶手段と、
各水平走査期間の第1期間に前記第1データ群を前記第1バス配線を介して前記第1信号線駆動回路に出力すると共に前記第3データ群を前記第2バス配線を介して前記第2信号線駆動回路に出力し、第2期間に前記第2データ群を前記第1バス配線を介して前記第1信号線駆動回路に出力すると共に第4データ群を前記第2バス配線を介して前記第2信号線駆動回路に出力する出力制御部と、を含み、
前記第1信号線駆動回路は、前記第1データ群及び前記第2データ群に対応する画像信号を順次出力する第1出力回路と、前記第1出力回路からの前記画像信号を対応する信号線に振り分ける第1切換回路とを含み、
前記第2信号線駆動回路は、前記第3データ群及び前記第4データ群に対応する画像信号を順次出力する第2出力回路と、前記第2出力回路からの前記画像信号を対応する信号線に振り分ける第2切換回路とを含み、
前記出力制御部は、第1のタイミングで前記第1記憶手段に第1データ群を記憶すると同時に前記第2記憶手段に第2データ群を記憶し、続く第2のタイミングで前記第1期間に同期して前記第1記憶手段から第1データ群を出力しながら前記第1記憶手段に第4データ群を記憶すると同時に第3データ群を出力し、続く第3のタイミングで前記第2期間に同期して前記第2記憶手段から第2データ群を出力すると同時に前記第1記憶手段から第4データ群を出力するように制御することを特徴とする表示装置が提供される。
【0009】
【発明の実施の形態】
以下、この発明の表示装置、すなわち多結晶シリコンTFTを画素TFTとして用い有効表示領域が対角15インチサイズの光透過型液晶表示装置及びこの表示装置に適用される表示方法の一実施の形態について図面を参照して説明する。
【0010】
図1に示すように、この液晶表示装置1は、アレイ基板100と、このアレイ基板100に対して所定の間隔をおいて対向配置された対向基板200と、これらアレイ基板100と対向基板200との間に挟持され配向膜(図示せず)を介して配置される液晶層300とを備えている。アレイ基板100と対向基板200とは、その周辺に配置されるシール材400によって貼り合わせられている。
【0011】
アレイ基板100は、行方向に沿って延出された複数のゲート線Yと、列方向に沿って延出された複数の信号線Xと、ゲート線Yと信号線Xとの各交差部に設けられたスイッチング素子としての画素薄膜トランジスタすなわち画素TFT110と、ゲート線Yと信号線Xとによって囲まれた各画素に対応して設けられた画素電極120と、を備えている。
【0012】
画素TFT110は、多結晶シリコン膜を半導体層とする多結晶シリコンTFTである。画素TFT110のゲート電極は、ゲート線Yに接続されているとともに、ソース電極は、信号線Xに接続されている。また、画素TFT110のドレイン電極は、画素電極120及びこの画素電極120と並列に補助容量素子130を構成する一方の電極に接続されている。
【0013】
ゲート線Yを駆動するための駆動信号を出力するゲート線駆動手段として機能するゲート線駆動回路150は、画素TFT110と同一プロセスでアレイ基板100上に一体的に形成されている。
【0014】
信号線Xを駆動するための駆動信号を出力する信号線駆動回路部160は、フレキシブル配線基板上に信号線駆動用IC511が実装され、アレイ基板100と電気的に接続されるTCP500−1、500−2…、500−6と、アレイ基板100上に画素TFT110と同一プロセスで形成された選択手段として機能する選択回路170とによって構成される。
【0015】
TCP500−1〜6は、アレイ基板100の一辺に列設され、外部回路基板としてのPCB基板600に接続されている。このPCB基板600には、外部から入力される基準クロック信号及びディジタル方式のデータ信号に基づいて、各種制御信号及び制御信号に同期したデータ信号を出力する制御IC610、電源回路などが実装されている。
【0016】
TCP500−Nは、図2に示すように、PCB基板600に形成された接続配線上の接続端子に接続されるPCB側パッド513と、アレイ基板100に形成された接続配線上の接続端子に接続されるアレイ側パッド515と、これらのパッド間を接続する各種配線とを備えている。これらのPCB側パッド513及びアレイ側パッド515は、異方性導電フィルム(ACF)を介してそれぞれPCB基板600及びアレイ基板100に電気的に接続されている。
【0017】
信号線駆動回路部160の信号線駆動用IC511は、PCB基板600からの入力信号に基づいて、データ信号をアナログ方式の映像信号として出力する。
【0018】
すなわち、図3に示すように、信号線駆動用IC511は、シフトレジスタ521、データレジスタ523、D/Aコンバータ525などから構成されている。シフトレジスタ521には、PCB基板600側からクロック信号及び制御信号が入力される。データレジスタ523には、PCB基板600側からデータ信号が入力される。また、D/Aコンバータ525には、PCB基板600側から基準信号が入力され、入力されたデータ信号がアナログ映像信号に変換される。
【0019】
TCP−Nの信号線駆動用IC511から出力される各アナログ映像信号は、各水平走査期間毎に2つの信号線に対応したアナログ映像信号を含み、これを時系列に出力し、これがアレイ基板100上に形成された信号線駆動回路部160の選択回路170に入力される。
【0020】
選択回路170は、信号線駆動用IC511からの配線に接続され、信号線駆動用IC511からの各シリアルアナログ映像信号が出力される出力端子OUT1、OUT2…と、信号線X1、X2…の一端に設けられた入力端子1A及び1B、2A及び2B…とを選択的に接続するスイッチSW1、SW2…を備えており、これにより各水平走査期間で信号線駆動用IC511からの2つの隣接する信号線に対応するシリアルな各アナログ映像信号は、後述するように隣接する2つの信号線に順次振り分けられる。
【0021】
この実施の形態では、出力端子OUTの数は、信号線Xの数の半分であり、1出力端子から2本の信号線に対して順次駆動信号を出力している。更に接続数を低減するのであれば、出力端子OUTの数を信号線Xの数の1/3さらには1/4等にもすることは可能である。
【0022】
そして、例えば、スイッチSW1は、スイッチ信号に基づいて、1水平走査期間内に、出力端子OUT1と、信号線X1及びX2の入力端子1A及び1Bとをそれぞれ所定のタイミングで順次接続する。スイッチSW1は、スイッチ信号がONのタイミングで出力端子OUT1と入力端子1Aとを接続し、スイッチ信号がOFFのタイミングで出力端子OUT1と入力端子1Bとを接続する。
【0023】
スイッチSW2も同様に、1水平走査期間内に、出力端子OUT2と、信号線X3及びX4の入力端子2A及び2Bとをそれぞれ所定のタイミングで接続する。スイッチSW2は、スイッチ信号がONのタイミングで出力端子OUT2と入力端子2Bとを接続し、スイッチ信号がOFFのタイミングで出力端子OUT2と入力端子2Bとを接続する。
【0024】
このように、ゲート線駆動回路を基板上に一体的に形成し、信号線駆動回路を基板上に一体的に形成した選択回路とTCP上に実装された信号線駆動用ICとで構成し、1水平走査期間内に、選択回路のスイッチが複数の信号線に順次駆動信号を出力することにより、画素を高精細化してもアレイ基板上に形成される接続配線の数を信号線の本数分に対応して形成する必要がなくなり、接続配線間のピッチを十分に確保できる。
【0025】
また、ゲート線駆動回路及び信号線駆動回路をすべて基板上に形成する場合と比較して、配線長が長くなることを防止することができ、データ信号、あるいは映像信号の劣化を防止できるとともに、製造コストの増大を防止できる。
【0026】
次に、各信号線Xの駆動方法、すなわち各信号線から各画素へのアナログ映像信号の書き込み方法の一例について説明する。
【0027】
ここで、たとえば1水平走査期間の前半に入力端子1A、後半に入力端子1Bにそれぞれ接続された信号線X1及びX2に映像信号の書き込みを行う場合について説明する。
【0028】
まず、1水平走査期間の前半に、スイッチSW1が入力端子1Aに接続され、信号線X1にアナログ映像信号が書き込まれる。信号線X1にアナログ映像信号が保持されている状態で、1水平周期の後半に、スイッチSW1が入力端子1Bに接続され、信号線X2にアナログ映像信号が書き込まれる。
【0029】
この際、信号線X1は、信号線X2の電位変化に伴い、信号線同士の結合容量によって、電位の変化が生じてしまう。その結果、信号線X1では、本来、書き込まれるべきアナログ映像信号に基づく電位と異なる電位に変動し、表示上、問題が生じる恐れがある。
【0030】
たとえば、1垂直走査期間毎に信号線に書き込まれる映像信号の極性すなわち正負を切り替え、また隣接する信号線に正負が反転する映像信号が書き込まれるVライン反転駆動の場合、一様画面を表示させる、たとえば電圧を印加して黒表示をする場合、コモン電位を5Vとすれば、正側は9V、負側は1Vの電圧を印加することとなる。
【0031】
先の問題が生じた場合、信号線X1が9Vの電位を書き込まれた後、隣接する信号線X2に1Vを書き込むが、信号線X1の電位が信号線X2の電位変動により9Vの電位が5Vに近づく方向に変化することになる。すなわち、黒のレベルが変化し、変動が大きい場合には、縦に階調の異なる縞が見えてしまうことにつながり、表示装置としての機能に重大な支障が生じる。
【0032】
そこで、この実施の形態では、信号線への書き込み順序を所定の垂直走査期間及び水平走査期間の少なくとも一方毎に変えることにより、電位変動を生じた画素を時間的あるいは空間的に分散し、これによって、表示画面の階調変動を視認しづらくする。
【0033】
すなわち、図4に示すように、nフレームにおいて、スイッチSW1には、1水平走査期間の前半でONとなり、後半でOFFとなるスイッチ信号が入力される。これにより、出力端子OUT1は、1水平走査期間の前半に入力端子1Aに接続され、後半に入力端子1Bに接続される。また、スイッチSW2には、1水平走査期間の前半でOFFとなり、後半でONとなるスイッチ信号が入力される。これにより、出力端子OUT2は、1水平走査期間の前半に入力端子2Bに接続され、後半に入力端子2Aに接続される。
【0034】
出力端子OUT1から出力される出力信号は、1水平走査期間の前半及び後半で反転し、前半には、接続された入力端子1Aを介して信号線X1に正の映像信号を書き込み、後半には、接続された入力端子1Bを介して信号線X2に負の映像信号を書き込む。
【0035】
出力端子OUT2から出力される出力信号は、1水平走査期間の前半及び後半で反転し、前半には、接続された入力端子2Bを介して信号線X4に負の映像信号を書き込み、後半には、接続された入力端子2Aを介して信号線X3に正の映像信号を書き込む。
【0036】
これにより、画素1には、1水平走査期間の前半から正の映像信号が書き込まれ、画素2には、後半から負の映像信号が書き込まれることになる。また、画素3には、1水平走査期間の後半から正の映像信号が書き込まれ、画素4には、前半から負の映像信号が書き込まれることになる。
【0037】
このとき、隣接する画素の書き込み電位の影響により、1水平走査期間の前半に書き込まれた電位が変動する。すなわち、画素1では、画素2に電位が書き込まれた影響により、書き込み時の9Vからわずかに低下し、また、画素4では、画素3に電位が書き込まれた影響により、書き込み時の1Vからわずかに上昇する。
【0038】
続いて、図5に示すように、(n+1)フレームにおいて、スイッチSW1には、1水平走査期間の前半でOFFとなり、後半でONとなるスイッチ信号が入力される。これにより、出力端子OUT1は、1水平走査期間の前半に入力端子1Bに接続され、後半に入力端子1Aに接続される。また、スイッチSW2には、1水平走査期間の前半でONとなり、後半でOFFとなるスイッチ信号が入力される。これにより、出力端子OUT2は、1水平走査期間の前半に入力端子2Aに接続され、後半に入力端子2Bに接続される。
【0039】
出力端子OUT1から出力される出力信号は、1水平走査期間の前半及び後半で反転し、前半には、接続された入力端子1Bを介して信号線X2に正の映像信号を書き込み、後半には、接続された入力端子1Aを介して信号線X1に負の映像信号を書き込む。
【0040】
出力端子OUT2から出力される出力信号は、1水平走査期間の前半及び後半で反転し、前半には、接続された入力端子2Aを介して信号線X3に負の映像信号を書き込み、後半には、接続された入力端子2Bを介して信号線X4に正の映像信号を書き込む。
【0041】
これにより、画素1には、1水平走査期間の後半から負の映像信号が書き込まれ、画素2には、前半から正の映像信号が書き込まれることになる。また、画素3には、1水平走査期間の前半から負の映像信号が書き込まれ、画素4には、後半から正の映像信号が書き込まれることになる。
【0042】
このとき、画素2では、画素1に電位が書き込まれた影響により、書き込み時の9Vからわずかに低下し、また、画素3では、画素4に電位が書き込まれた影響により、書き込み時の1Vからわずかに上昇する。
【0043】
このように、nフレームにおいて、画素1及び画素4の電位がそれぞれコモン電位に近い方向にずれ、画素2及び画素3と比較して、黒レベルが薄くなる。また、(n+1)フレームにおいて、画素2及び画素3の電位がそれぞれコモン電位に近い方向にずれ、画素1及び画素4と比較して、黒レベルが薄くなる。
【0044】
表示画面上の他の部分についても同様に動作するため、この場合、信号線X1に接続された画素列及び信号線X2に接続された画素列、あるいは、信号線X3に接続された画素列及び信号線X4に接続された画素列の黒レベルが交互に薄くなる。この結果、表示画面全体として、表示が薄くなる部分が平均化されることになり、電位変動の影響による表示の変動を視認しづらくすることが可能となる。
【0045】
したがって、信号線駆動用ICの出力端子数が信号線の本数より少ないため、信号線駆動用ICの個数を低減することが可能となり、コストを低減できるとともに、信号線駆動用ICの個数を低減しても、画面の表示品位を低下させることなく表示させることが可能となる。
【0046】
上述した実施の形態では、信号線の選択周期を1垂直走査期間毎としたが、1水平走査期間毎でも同様の作用が生じ、電位が変動する画素を市松状に分散することができる。また、1水平走査期間毎且つ1垂直走査期間毎に信号線の選択周期を変更しても良い。この場合、市松状の配列が垂直走査期間毎に入れ替わることになり、一層電位変動を生じた画素を平均化できる。
【0047】
同様に、信号線の選択周期を1水平走査期間や1垂直走査期間に限らず、複数周期で実行しても良い。例えば、信号線の選択周期を1水平走査期間毎且つ2垂直走査期間毎に変更しても良い。すなわち、上述した実施の形態では、ある画素に注目した場合、電位変動が特定の極性の映像信号を書き込む際に生じるという偏りがあったが、この場合には、極性に関しても順に入れ替わるため、偏りの発生を抑制できる。
【0048】
上述した実施の形態では、図1に示したTCP500−1〜6は、すべて同一であり、図2に示したように構成されている。すなわち、各TCP500−NのPCBパッド513及びアレイパッド515に対応したPCB基板600上及びアレイ基板100上の接続配線数及び接続配線間のピッチは、それぞれ同一である。
【0049】
このTCP500−Nは、信号線駆動用IC511にPCB基板600からの入力信号に対応して設けられた入力信号用配線群531、信号線駆動用IC511からの出力信号に対応して設けられた出力信号用配線群533、液晶表示装置用の電源配線、選択回路170のスイッチSW用の電源配線及びスイッチ信号(制御信号)用配線などの各種配線群535および537を備えている。
【0050】
図2に示すように、信号線駆動用IC511への入力信号用配線群531及び出力信号用配線群533は、略等しい本数に分配された各種配線群535と537との間に配置されている。
【0051】
アレイ基板100の両端に配置されたTCP500−1及び500−6は、アレイ基板100の両端に設けられたゲート線駆動回路150に対応して、各種配線群535及び537に、ゲート線駆動回路150用の電源配線及び制御信号用配線を備えている。もちろん、ゲート線駆動回路150がアレイ基板の一端のみに設けられた場合には、これに対応して一方のTCP500−1または500−6のみに、ゲート線駆動回路150用の電源配線及び制御信号用配線を備えればよい。
【0052】
このように、TCP上にゲート線駆動回路用の電源配線及び制御信号用配線や、選択回路のスイッチ用の電源配線及びスイッチ信号用配線、液晶表示装置用の電源配線などを、信号線駆動用ICの入出力信号用配線とともに形成することにより、別途の配線部材を用意する必要がなくなり、コストを低減することが可能となる。
【0053】
なお、上述した実施の形態では、TCP500−1〜6をすべて同一としたが、TCP500−1及び500−6と、TCP500−2〜500−5とを異なる構成としてもよい。すなわち、TCP500−2〜500−5のアレイパッド515に対応したアレイ基板100上の接続配線数は、TCP500−1及び500−6に比べて少ない。このため、TCP500−2〜500−5は、接続配線間のピッチをより拡大できる。
【0054】
より具体的には、TCP500−1及び500−6は、図2に示すような構造であって、信号線駆動用IC511にPCB基板600からの入力信号に対応して設けられた入力信号用配線群531、信号線駆動用IC511からの出力信号に対応して設けられた出力信号用配線群533、液晶表示装置用の電源配線、選択回路170のスイッチSW用の電源配線及びスイッチ信号(制御信号)用配線、ゲート線駆動回路150用の電源配線及び制御信号用配線などの各種配線群535および537を備えている。
【0055】
図2に示すように、信号線駆動用IC511への入力信号用配線群531及び出力信号用配線群533は、略等しい本数に分配された各種配線群535と537との間に配置されている。
【0056】
TCP500−2〜500−5は、図6に示すような構造であって、信号線駆動用IC511にPCB基板600からの入力信号に対応して設けられた入力信号用配線群531、信号線駆動用IC511からの出力信号に対応して設けられた出力信号用配線群533、液晶表示装置用の電源配線、選択回路170のスイッチSW用の電源配線及びスイッチ信号(制御信号)用配線などの各種配線群541および543を備えている。
【0057】
図6に示すように、信号線駆動用IC511への入力信号用配線群531及び出力信号用配線群533は、略等しい本数に分配された各種配線群541と543との間に配置されている。
【0058】
図2に示したTCPにおける各種配線群535及び537の本数は、20〜40本程度であるのに対して、図6に示したTCPにおける各種配線群541及び543の本数は、5〜20本程度である。
【0059】
図7に示すように、アレイ基板100の一端側に、TCP500−1が接続される。アレイ基板100は、その一辺に沿って、TCP500−1のアレイパッド515が接続される接続パッド群PDを備えている。これらの接続パッド群PDの中央部には、信号線駆動用IC511からの出力信号、スイッチ信号、スイッチの電源を選択回路170に入力するためのパッドが設けられている。
【0060】
接続パッド群PDの一端側には、主にゲート線駆動回路150に電源及び制御信号を入力するためのパッドが設けられている。これらのパッドから供給される制御信号としては、例えば、ゲート線駆動回路150がシフトレジスタで構成されている場合、クロック信号やスタート信号、リセット信号などである。また、これらのパッドからは、必要に応じて液晶表示装置の電源が供給されても良い。
【0061】
図8に示すように、アレイ基板100の一辺に沿った中央部には、TCP500−2〜500−5が接続される。アレイ基板100は、その一辺に沿って、TCP500−2〜500−5のアレイパッド515が接続される接続パッド群PDを備えている。これらの接続パッド群PDには、信号線駆動用IC511からの出力信号、スイッチ信号、スイッチの電源を選択回路170に入力するためのパッドが設けられている。
【0062】
図9に示すように、アレイ基板100の他端側に、TCP500−6が接続される。アレイ基板100は、その一辺に沿って、TCP500−6のアレイパッド515が接続される接続パッド群PDを備えている。これらの接続パッド群PDの中央部には、信号線駆動用IC511からの出力信号、スイッチ信号、スイッチの電源を選択回路170に入力するためのパッドが設けられている。
【0063】
接続パッド群PDの他端側には、主にゲート線駆動回路150に電源及び制御信号を入力するためのパッドが設けられている。また、これらのパッドからは、必要に応じて液晶表示装置の電源が供給されても良い。
【0064】
以上の構成により、TCP500−2〜500−5は、信号線駆動ICからの出力信号が入力される配線の他、選択回路170のスイッチSW用の電源及びスイッチ信号を入力するための配線のみで良く、TCP500−1及び500−6と比べて接続すべき配線の数を削減することができる。このため、各配線の一端に設けられたパッドのピッチを拡大することができる。これにより、信頼性を損なうことなく、高精細化を図ることが可能である。
【0065】
ところで、上述したような駆動方法の表示装置において、PCB基板600の制御IC610と、各TCP500−1、500−2、…500−6の信号線駆動用IC511とを、従来のようなアモルファスシリコンを用いた表示装置と同様に接続すると、少なくとも1走査ライン分、すなわち1水平走査期間分のデータ信号を一時的に記憶するメモリが必要となる。
【0066】
そこで、図11に示すように、この表示装置では、PCB基板600の制御IC610と、各TCP500−1、500−2、…500−6の信号線駆動用IC511とを、第1バスライン620−1及び第2バスライン620−2を介して接続している。
【0067】
第1バスライン620−1は、制御IC610と、各TCP500−1、500−2、500−3に含まれる信号線駆動用ICとを接続する。TCP500−1は、例えば、信号線X1〜X134を駆動し、TCP500−2は、信号線X135〜X268を駆動し、TCP500−3は、信号線X269〜X402を駆動する。これらの信号線X1〜X402は、表示装置の表示領域DAのうち、例えば左半分の第1表示領域DA1に含まれ、1水平走査期間の前半に信号が書き込まれる第1信号線群と1水平走査期間の後半に信号が書き込まれる第2信号線群とに分類される。
【0068】
第2バスライン620−2は、制御IC610と、各TCP500−4、500−5、500−6に含まれる信号線駆動用ICとを接続する。TCP500−4は、例えば、信号線X403〜X536を駆動し、TCP500−5は、信号線X537〜X670を駆動し、TCP500−6は、信号線X671〜X800を駆動する。これらの信号線X403〜X800は、表示装置の表示領域DAのうち、例えば右半分の第2表示領域DA2に含まれ、1水平走査期間の前半に信号が書き込まれる第3信号線群と1水平走査期間の後半に信号が書き込まれる第4信号線群とに分類される。
【0069】
第1表示領域DA1に含まれる信号線X1〜X402の総数は、第2表示領域DA2に含まれる信号線X403〜X800の総数と略等しい。
【0070】
一方、PCB基板600側の制御IC610は、各部を制御する制御手段として機能するROM611と、分離手段として機能するデータ分離部612と、振分回路613と、第1記憶手段及び第2記憶手段としてそれぞれ機能するメモリA及びメモリBと、出力タイミング制御部615と、第1出力ポートOUT1及び第2出力ポートOUT2とを備えている。
【0071】
データ分離部612は、ROM611の制御に基づいて、外部から入力されたディジタル方式の入力データ信号を、1水平走査期間の前半に選択される信号線群に書き込まれるデータと、1水平走査期間の後半に選択される信号線群に書き込まれるデータとに分離する。さらに、データ分離部612は、ROM611の制御に基づいて、これらのデータを、第1表示領域DA1に含まれる信号線群に書き込まれるデータ群と、第2表示領域DA2に含まれる信号線群に書き込まれるデータ群とに分離する。
【0072】
これにより、データ分離部612は、1水平走査期間の前半に第1表示領域DA1の第1信号線群に書き込まれる第1データ群1−1Aと、1水平走査期間の後半に第1表示領域DA1の第2信号線群に書き込まれる第2データ群1−1Bと、1水平走査期間の前半に第2表示領域DA2の第3信号線群に書き込まれる第3データ群1−2Aと、1水平走査期間の後半に第2表示領域DA2の第4信号線群に書き込まれる第4データ群1−2Bと、を生成する。
【0073】
振分回路613は、ROM611の制御に基づいて、データ分離部612によって生成された各データ群を振り分け、メモリAまたはメモリBに一時的に記憶するか、直接所定の出力ポートに出力する。
【0074】
メモリA及びメモリBは、振分回路613によって振り分けられた各データ群を記憶する。これらのメモリA及びメモリBは、それぞれ少なくとも1つのデータ群を記憶するための容量を有している。この容量は、1/4水平走査期間分のデータ群の容量に相当する。
【0075】
出力タイミング制御部615は、ROM611の制御に基づいて、メモリA及びメモリBに一時的に記憶されたデータ群を所定のタイミングで所定の出力ポートに出力させるとともに、振分回路613から直接出力されたデータ群を所定のタイミングで所定の出力ポートに出力させる。
【0076】
第1出力ポートOUT1及び第2出力ポートOUT2は、出力タイミング制御部615の制御に基づいて、所定のタイミングで出力されたデータ群のディジタルデータ信号を、第1バスライン620−1及び第2バスライン620−2にそれぞれ出力する。
【0077】
次に、入力データ信号をデータ群毎に記憶し、各TCPに出力する方法について説明する。
【0078】
図11に示すように、N番目の走査ラインを駆動する際に各信号線X1〜X800に書き込まれる入力データ信号のデータ11、12、13、14、15、16は、それぞれTCP500−1、500−2、500−3、500−4、500−5、500−6の信号線駆動用IC511に入力されるデータに相当する。
【0079】
このような入力データ信号が外部からPCB基板600の制御IC610に入力されると、ROM611は、データ分離部612を制御して、入力データ信号を所定の分離データに分離する。
【0080】
すなわち、データ分離部612は、ROM611の制御に基づいて、1水平走査期間の前半に選択される信号線群に書き込まれる分離データ11A、12A、13A、14A、15A、16Aと、1水平走査期間の後半に選択される信号線群に書き込まれる分離データ11B、12B、13B、14B、15B、16Bとに分離する。
【0081】
続いて、ROM611は、データ分離部612を制御して、これらの分離データを、第1表示領域DA1に含まれる信号線群に書き込まれるデータ群と、第2表示領域DA2に含まれる信号線群に書き込まれるデータ群とに分離する。
【0082】
すなわち、データ分離部612は、ROM611の制御に基づいて、分離データ11A、12A、13A、14A、15A、16Aを、第1データ群1−1A(11A、12A、13A)と、第3データ群1−2A(14A、15A、16A)とに分離する。
【0083】
第1データ群1−1Aは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の前半に第1表示領域DA1の第1信号線群に書き込まれるデータに相当する。また、第3データ群1−2Aは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の前半に第2表示領域DA2の第3信号線群に書き込まれるデータに相当する。
【0084】
また、データ分離部612は、ROM611の制御に基づいて、分離データ11B、12B、13B、14B、15B、16Bを、第2データ群1−1B(11B、12B、13B)と、第4データ群1−2B(14B、15B、16B)とに分離する。
【0085】
第2データ群1−1Bは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の後半に第1表示領域DA1の第2信号線群に書き込まれるデータに相当する。また、第4データ群1−2Bは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の後半に第2表示領域DA2の第4信号線群に書き込まれるデータに相当する。
【0086】
続いて、データ分離部612は、生成した第1データ群1−1A、第2データ群1−1B、第3データ群1−2A、及び第4データ群1−2Bをそれぞれ振分回路613に出力する。
【0087】
振分回路613は、ROM611の制御に基づいて、第1のタイミングで第1データ群1−1AをメモリAに一時的に記憶し、同時に、第2データ群1−1BをメモリBに一時的に記憶する。
【0088】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第1のタイミングに続く第2のタイミングで、第1データ群1−1AをメモリAから読み出し、第1出力ポートOUT1から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、振分回路613によって振り分けられた第3データ群1−2Aを第2出力ポートOUT2から出力する。さらに、このとき同時に、振分回路613は、ROM611の制御に基づいて、第1データ群1−1Aを順次出力して空き容量ができたメモリAに第4データ群1−2Bを順次一時的に記憶する。
【0089】
第1出力ポートOUT1から出力された第1データ群1−1Aの各データ11A、12A、13Aは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0090】
第2出力ポートOUT2から出力された第3データ群1−2Aの各データ14A、15A、16Aは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0091】
これにより、Nラインにおける1水平走査期間の前半に、表示領域DAの第1表示領域DA1に含まれる第1信号線群に第1データ群1−1Aが書き込まれ、第2表示領域DA2に含まれる第3信号線群に第3データ群1−2Aが書き込まれる。
【0092】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第2のタイミングに続く第3のタイミングで、第4データ群1−2BをメモリAから読み出し、第2出力ポートOUT2から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、第2データ群1−1BをメモリBから読み出し、第1出力ポートOUT1から出力する。
【0093】
第1出力ポートOUT1から出力された第2データ群1−1Bの各データ11B、12B、13Bは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0094】
第2出力ポートOUT2から出力された第4データ群1−2Bの各データ14B、15B、16Bは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0095】
これにより、Nラインの1水平走査期間の後半に、表示領域DAの第1表示領域DA1に含まれる第2信号線群に第2データ群1−1Bが書き込まれ、第2表示領域DA2に含まれる第4信号線群に第4データ群1−2Bが書き込まれる。
【0096】
一方で、外部からPCB基板600の制御IC610には、(N+1)番目の走査ラインを駆動する際に各信号線X1〜X800に書き込まれる入力データ信号が入力される。この入力データ信号のデータ21、22、23、24、25、26は、それぞれTCP500−1、500−2、500−3、500−4、500−5、500−6の信号線駆動用IC511に入力されるデータに相当する。
【0097】
そして、データ分離部612は、ROM611の制御に基づいて、1水平走査期間の前半に選択される信号線群に書き込まれる分離データ21A、22A、23A、24A、25A、26Aと、1水平走査期間の後半に選択される信号線群に書き込まれる分離データ21B、22B、23B、24B、25B、26Bとに分離する。
【0098】
続いて、データ分離部612は、ROM611の制御に基づいて、分離データ21A、22A、23A、24A、25A、26Aを、第1データ群2−1A(21A、22A、23A)と、第3データ群2−2A(24A、25A、26A)とに分離する。
【0099】
第1データ群2−1Aは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の前半に第1表示領域DA1の第1信号線群に書き込まれるデータに相当する。また、第3データ群2−2Aは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の前半に第2表示領域DA2の第3信号線群に書き込まれるデータに相当する。
【0100】
また、データ分離部612は、ROM611の制御に基づいて、分離データ21B、22B、23B、24B、25B、26Bを、第2データ群2−1B(21B、22B、23B)と、第4データ群2−2B(24B、25B、26B)とに分離する。
【0101】
第2データ群2−1Bは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の後半に第1表示領域DA1の第2信号線群に書き込まれるデータに相当する。また、第4データ群2−2Bは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の後半に第2表示領域DA2の第4信号線群に書き込まれるデータに相当する。
【0102】
続いて、データ分離部612は、生成した第1データ群2−1A、第2データ群2−1B、第3データ群2−2A、及び第4データ群2−2Bをそれぞれ振分回路613に出力する。
【0103】
振分回路613は、ROM611の制御に基づいて、上述した第3のタイミングで、(Nラインの)第4データ群1−2Bを順次出力して空き容量ができたメモリAに((N+1)ラインの)第1データ群2−1Aを順次一時的に記憶する。また、このとき同時に、振分回路613は、ROM611の制御に基づいて、(Nラインの)第2データ群1−1Bを順次出力して空き容量ができたメモリBに((N+1)ラインの)第2データ群2−1Bを順次一時的に記憶する。
【0104】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第3のタイミングに続く第4のタイミングで、第1データ群2−1AをメモリAから読み出し、第1出力ポートOUT1から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、振分回路613によって振り分けられた第3データ群2−2Aを第2出力ポートOUT2から出力する。さらに、このとき同時に、振分回路613は、ROM611の制御に基づいて、第1データ群2−1Aを順次出力して空き容量ができたメモリAに第4データ群2−2Bを順次一時的に記憶する。
【0105】
第1出力ポートOUT1から出力された第1データ群2−1Aの各データ21A、22A、23Aは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0106】
第2出力ポートOUT2から出力された第3データ群2−2Aの各データ24A、25A、26Aは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0107】
これにより、(N+1)ラインの1水平走査期間の前半に、表示領域DAの第1表示領域DA1に含まれる第1信号線群に第1データ群2−1Aが書き込まれ、第2表示領域DA2に含まれる第3信号線群に第3データ群2−2Aが書き込まれる。
【0108】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第4のタイミングに続く第5のタイミングで、第4データ群2−2BをメモリAから読み出し、第2出力ポートOUT2から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、第2データ群2−1BをメモリBから読み出し、第1出力ポートOUT1から出力する。
【0109】
第1出力ポートOUT1から出力された第2データ群2−1Bの各データ21B、22B、23Bは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0110】
第2出力ポートOUT2から出力された第4データ群2−2Bの各データ24B、25B、26Bは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0111】
これにより、(N+1)ラインの1水平走査期間の後半に、表示領域DAの第1表示領域DA1に含まれる第2信号線群に第2データ群2−1Bが書き込まれ、第2表示領域DA2に含まれる第4信号線群に第4データ群2−2Bが書き込まれる。
【0112】
上述したような処理を同様に繰り返すことにより、1水平走査期間の前半および後半に、それぞれ選択された信号線群に2系統のバスラインからパラレルに信号を書き込むことが可能となる。これにより、バスラインの配線長を短縮することが可能となり、信号の劣化を抑制することが可能となる。したがって、表示不良の発生を防止することが可能となる。
【0113】
また、制御ICは、少なくとも1/4水平走査期間分のデータを記憶可能な容量を有するメモリを2個備えている。このため、これらのメモリの総容量を、従来のメモリ容量と比較して、1/2にすることができ、コストを削減することが可能となる。
【0114】
次に、Vライン反転駆動方式を例として、より具体的な実施の形態について説明する。
【0115】
すなわち、図12の(a)に示すように、Vライン反転駆動方式では、1走査ラインにおける各信号線に書き込まれる信号の極性は、1信号線毎に反転している。例えば、第1走査ラインにおいて、RO1に相当する信号線には、正(+)極性の信号が書き込まれ、GO1に相当する信号線には、負(−)極性の信号線が書き込まれる。
【0116】
以下同様に、BO1、GE1、RO2、BO2、GE2、RO3…に相当する信号線には、正極性の信号が書き込まれ、RE1、BE2、GO2、RE2、BE2、GO3…に相当する信号線には、負極性の信号が書き込まれる。
【0117】
続く第2走査ライン、第3走査ライン…においても、同様に、RO1、BO1、GE1、RO2、BO2、GE2、RO3…に相当する信号線には、正極性の信号が書き込まれ、GO1、RE1、BE1、GO2、RE2、BE2、GO3…に相当する信号線には、負極性の信号が書き込まれる。
【0118】
N番目の走査ラインを駆動する際に入力データ信号は、各画素RO1、GO1、BO1、RE1、GE1、BE1、…、RO800、GO800、BO800、RE800、GE800、BE800に対応する各信号線にそれぞれ書き込まれるデータ列によって構成されている。この入力データ信号は、奇数番目の信号線に書き込まれる正極性のデータと、偶数番目の信号線に書き込まれる負極性のデータとを有している。すなわち、この入力データ信号は、+−+−+−+−+−+−+−…と順に極性が反転するシリアルなデータ列によって構成されている。
【0119】
このような入力データ信号が外部からPCB基板600の制御IC610に入力されると、ROM611は、データ分離部612を制御して、入力データ信号を所定の分離データに分離する。
【0120】
すなわち、データ分離部612は、図12の(b)に示すように、1水平走査期間の前半に選択される信号線群に書き込まれる分離データ(RO1、RE1、…、BO800、BE800)と、図12の(c)に示すように、1水平走査期間の後半に選択される信号線群に書き込まれる分離データ(GO1、BO1、…、RE800、GE800)とに分離する。
【0121】
続いて、ROM611は、データ分離部612を制御して、これらの分離データを、第1表示領域DA1に含まれる信号線群に書き込まれるデータ群と、第2表示領域DA2に含まれる信号線群に書き込まれるデータ群とに分離する。
【0122】
すなわち、データ分離部612は、図13に示すように、図12の(b)に示した分離データ(RO1、RE1、…、BO800、BE800)を、第1データ群N−1A(RO1、RE1、…、BO402、BE402)と、第3データ群N−2A(RO403、RE403、…、BO800、BE800)とに分離する。
【0123】
第1データ群N−1Aは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の前半に第1表示領域DA1の第1信号線群に書き込まれるデータに相当する。また、第3データ群N−2Aは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の前半に第2表示領域DA2の第3信号線群に書き込まれるデータに相当する。
【0124】
また、データ分離部612は、図13に示すように、図12の(c)に示した分離データ(GO1、BO1、…、RE800、GE800)を、第2データ群N−1B(GO1、BE1、…、RE402、GE402)と、第4データ群N−2B(GO403、BO403、…、RE800、GE800)とに分離する。
【0125】
第3データ群N−2A及び第4データ群N−2Bは、第1データ群N−1A及び第2データ群N−1Bのデータ容量と整合するためにダミーデータを有している。
【0126】
第2データ群N−1Bは、TCP500−1〜500−3の各信号線駆動用IC511を介して1水平走査期間の後半に第1表示領域DA1の第2信号線群に書き込まれるデータに相当する。また、第4データ群N−2Bは、TCP500−4〜500−6の各信号線駆動用IC511を介して1水平走査期間の後半に第2表示領域DA2の第4信号線群に書き込まれるデータに相当する。
【0127】
続いて、データ分離部612は、生成した第1データ群N−1A、第2データ群N−1B、第3データ群N−2A、及び第4データ群N−2Bをそれぞれ振分回路613に出力する。
【0128】
振分回路613は、ROM611の制御に基づいて、第1のタイミングで第1データ群N−1AをメモリAに一時的に記憶し、同時に、第2データ群N−1BをメモリBに一時的に記憶する。
【0129】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第1のタイミングに続く第2のタイミングで、第1データ群N−1AをメモリAから読み出し、第1出力ポートOUT1から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、振分回路613によって振り分けられた第3データ群N−2Aを第2出力ポートOUT2から出力する。さらに、このとき同時に、振分回路613は、ROM611の制御に基づいて、第1データ群N−1Aを順次出力して空き容量ができたメモリAに第4データ群N−2Bを順次一時的に記憶する。
【0130】
このとき、出力タイミング制御部615は、クロック信号に同期して、各TCPに含まれる信号線駆動ICの6個の入力端子D0、D1…D5毎にデータ信号をパラレルに出力する。
【0131】
例えば、出力タイミング制御部615は、図13に示すように、クロック信号1に同期して、メモリAから、第1データ群N−1AのD0にRO1用の書き込み信号を出力し、同様に、D1、D2、D3、D4、D5にそれぞれRE1、GE1、GO2、BO2、BE2用の書き込み信号を出力する。また同時に、出力タイミング制御部615は、クロック信号1に同期して、メモリAに、第4データ群N−2BのD0にGO403用の書き込み信号を記憶し、同様に、D1、D2、D3、D4、D5にそれぞれBO403、BE403、RO404、RE404、GE404用の書き込み信号を記憶する。
【0132】
そして、出力タイミング制御部615は、クロック信号2に同期して、同様に、第1データ群N−1AのメモリAからの出力と、第4データ群N−2BのメモリAへの記憶を同時に行う。
【0133】
第1出力ポートOUT1から出力された第1データ群1−1Aの各データは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0134】
第2出力ポートOUT2から出力された第3データ群1−2Aの各データは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0135】
これにより、Nラインにおける1水平走査期間の前半に、表示領域DAの第1表示領域DA1に含まれる第1信号線群に第1データ群N−1Aが書き込まれ、第2表示領域DA2に含まれる第3信号線群に第3データ群N−2Aが書き込まれる。
【0136】
続いて、出力タイミング制御部615は、ROM611の制御に基づいて、第2のタイミングに続く第3のタイミングで、第4データ群N−2BをメモリAから読み出し、第2出力ポートOUT2から出力する。また、このとき同時に、出力タイミング制御部615は、ROM611の制御に基づいて、第2データ群N−1BをメモリBから読み出し、第1出力ポートOUT1から出力する。
【0137】
第1出力ポートOUT1から出力された第2データ群N−1Bの各データは、第1バスライン620−1を介してそれぞれTCP500−1、500−2、500−3の各信号線駆動用IC511に出力される。
【0138】
第2出力ポートOUT2から出力された第4データ群N−2Bの各データは、第2バスライン620−2を介してそれぞれTCP500−4、500−5、500−6の各信号線駆動用IC511に出力される。
【0139】
これにより、Nラインの1水平走査期間の後半に、表示領域DAの第1表示領域DA1に含まれる第2信号線群に第2データ群N−1Bが書き込まれ、第2表示領域DA2に含まれる第4信号線群に第4データ群N−2Bが書き込まれる。
【0140】
以下、同様に、図14に示すように、第1のタイミングで、メモリAに第1データ群N−1Aを記憶すると同時に、メモリBに第2データ群N−1Bを記憶する。
【0141】
そして、第2のタイミングで、メモリAから第1データ群N−1Aを第1出力ポートから出力すると同時に、第3データ群N−2Aを直接第2出力ポートから出力する。この第2のタイミングで、第1データ群N−1Aを出力することによって形成されたメモリAの空き容量を利用して第4データ群N−2Bを記憶する。
【0142】
そして、第3のタイミングで、メモリBから第2データ群N−1Bを第1出力ポートから出力すると同時に、メモリAから第4データ群N−2Bを第2出力ポートから出力する。この第3のタイミングで、第2データ群N−1Bを出力することによって形成されたメモリBの空き容量を利用して次のラインの第2データ群(N+1)−1Bを記憶すると同時に、第4データ群N−2Bを出力することによって形成されたメモリAの空き容量を利用して次のラインの第1データ群(N+1)−1Aを記憶する。
【0143】
。
【0144】
このように、メモリへのデータの書き込み、及び、メモリからのデータの出力を繰り返すことにより、メモリの容量を削減することができ、表示不良の発生を防止可能な表示装置を提供することが可能となる。
【0145】
【発明の効果】
以上説明したように、この発明によれば、メモリの容量を低減してコストを削減しつつ、画素の高精細化を可能とし、且つ、大表示画面であっても消費電力を増大することなく表示不良の発生を防止することが可能な表示装置を提供することができる。
【図面の簡単な説明】
【図1】図1は、この発明の表示装置の一実施の形態に係る液晶表示装置の構成を概略的に示す図である。
【図2】図2は、図1に示した液晶表示装置の一辺に設けられるTCPの構成を概略的に示す図である。
【図3】図3は、図1に示した液晶表示装置の信号線駆動回路の構成を概略的に示す図である。
【図4】図4は、図1に示した液晶表示装置の各画素にデータ信号を書き込む際のタイミングチャートを示す図である。
【図5】図5は、図1に示した液晶表示装置の各画素にデータ信号を書き込む際のタイミングチャートを示す図である。
【図6】図6は、図1に示した液晶表示装置の一辺に設けられるTCPの構成を概略的に示す図である。
【図7】図7は、図1に示した液晶表示装置のアレイ基板の一端側に設けられた配線パッドの構成を概略的に示す図である。
【図8】図8は、図1に示した液晶表示装置のアレイ基板の中央部に設けられた配線パッドの構成を概略的に示す図である。
【図9】図9は、図1に示した液晶表示装置のアレイ基板の他端側に設けられた配線パッドの構成を概略的に示す図である。
【図10】図10は、図1に示した表示装置のPCB基板に備えられる制御ICの構造を概略的に示すブロック図である。
【図11】図11は、この発明の表示装置に適用されるデータ群のメモリへの記憶及びメモリからの出力のタイミングを説明するための図である。
【図12】図12の(a)は、Vライン反転駆動方式を説明するための図であり、図12の(b)は、1水平走査期間の前半に選択された信号線に書き込まれる信号を示す図であり、図12の(c)は、1水平走査期間の後半に選択された信号線に書き込まれる信号を示す図である。
【図13】図13は、図12の(a)に示した入力データ信号を分離して生成された第1〜第4データ群を示す図である。
【図14】図14は、図10に示したそれぞれのメモリに記憶されるデータ群及びそれぞれのメモリから出力されるデータ群のタイミングを概略的に示す図である。
【符号の説明】
1…液晶表示装置
100…アレイ基板
110…多結晶シリコン薄膜トランジスタ
150…ゲート線駆動回路
160…信号線駆動回路
170…選択回路
200…対向基板
300…液晶層
500−N…TCP
511…信号線駆動用IC
600…PCB基板
610…制御IC
611…CPU
612…データ分離部
613…振分回路
614(A、B)…メモリ(A、B)
615…出力タイミング制御部
OUT1…第1出力ポート
OUT2…第2出力ポート
620−1…第1バスライン
620―2…第2バスライン
Claims (3)
- 基板上に配置される複数の信号線と、この信号線にトランジスタを介して接続される画素電極とを備え、前記信号線に沿って区分される第1領域及び第2領域を含むアレイ基板と、
前記第1領域の信号線に対応して配置される第1信号線駆動回路と、
前記第2領域の信号線に対応して配置される第2信号線駆動回路と、
入力されたデータ信号に基づく第1データ信号を第1バス配線を介して前記第1信号線駆動回路に供給し、第2データ信号を第2バス配線を介して前期第2信号線駆動回路に供給する制御回路と、を備えた表示装置において、
前記制御回路は、
前記データ信号を、第1データ群と、第2データ群と、第3データ群と、第4データ群と、に分離する分離手段と、
各データ群を一時的に記憶する第1記憶手段及び第2記憶手段と、
各水平走査期間の第1期間に前記第1データ群を前記第1バス配線を介して前記第1信号線駆動回路に出力すると共に前記第3データ群を前記第2バス配線を介して前記第2信号線駆動回路に出力し、第2期間に前記第2データ群を前記第1バス配線を介して前記第1信号線駆動回路に出力すると共に第4データ群を前記第2バス配線を介して前記第2信号線駆動回路に出力する出力制御部と、を含み、
前記第1信号線駆動回路は、前記第1データ群及び前記第2データ群に対応する画像信号を順次出力する第1出力回路と、前記第1出力回路からの前記画像信号を対応する信号線に振り分ける第1切換回路とを含み、
前記第2信号線駆動回路は、前記第3データ群及び前記第4データ群に対応する画像信号を順次出力する第2出力回路と、前記第2出力回路からの前記画像信号を対応する信号線に振り分ける第2切換回路とを含み、
前記出力制御部は、第1のタイミングで前記第1記憶手段に第1データ群を記憶すると同時に前記第2記憶手段に第2データ群を記憶し、続く第2のタイミングで前記第1期間に同期して前記第1記憶手段から第1データ群を出力しながら前記第1記憶手段に第4データ群を記憶すると同時に第3データ群を出力し、続く第3のタイミングで前記第2期間に同期して前記第2記憶手段から第2データ群を出力すると同時に前記第1記憶手段から第4データ群を出力するように制御することを特徴とする表示装置。 - 前記第1記憶手段及び前記第2記憶手段は、それぞれ少なくとも1つのデータ群を記憶するための容量を有していることを特徴とする請求項1に記載の表示装置。
- 前記第1記憶手段及び前記第2記憶手段の容量は、それぞれ1/4水平走査期間分のデータ群の容量に相当することを特徴とする請求項2に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000003615A JP4551519B2 (ja) | 2000-01-12 | 2000-01-12 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000003615A JP4551519B2 (ja) | 2000-01-12 | 2000-01-12 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001195040A JP2001195040A (ja) | 2001-07-19 |
JP4551519B2 true JP4551519B2 (ja) | 2010-09-29 |
Family
ID=18532531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000003615A Expired - Fee Related JP4551519B2 (ja) | 2000-01-12 | 2000-01-12 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4551519B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100706742B1 (ko) * | 2000-07-18 | 2007-04-11 | 삼성전자주식회사 | 평판 디스플레이 장치 |
JP5413474B2 (ja) * | 2012-03-09 | 2014-02-12 | セイコーエプソン株式会社 | 電気光学装置、電子機器および電気光学装置の駆動方法。 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04239890A (ja) * | 1991-01-24 | 1992-08-27 | Seiko Epson Corp | 液晶方式hdtv受像機 |
JPH04322216A (ja) * | 1991-04-23 | 1992-11-12 | Hitachi Ltd | 液晶表示装置 |
JPH05232898A (ja) * | 1992-02-21 | 1993-09-10 | Nec Corp | 画像信号処理回路 |
JPH1145076A (ja) * | 1997-07-24 | 1999-02-16 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
JP4062766B2 (ja) * | 1998-03-05 | 2008-03-19 | ソニー株式会社 | 電子機器および表示装置 |
JPH11326932A (ja) * | 1998-05-19 | 1999-11-26 | Fujitsu Ltd | 液晶表示装置 |
KR100607614B1 (ko) * | 1998-06-04 | 2006-08-02 | 실리콘 이미지, 인크.(델라웨어주 법인) | 디지털-아날로그 변환기를 포함하는 디스플레이 모듈 구동시스템 |
-
2000
- 2000-01-12 JP JP2000003615A patent/JP4551519B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001195040A (ja) | 2001-07-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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