WO2002031887A1 - Transistor et visuel comprenant ce transistor - Google Patents

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WO2002031887A1
WO2002031887A1 PCT/JP2001/008867 JP0108867W WO0231887A1 WO 2002031887 A1 WO2002031887 A1 WO 2002031887A1 JP 0108867 W JP0108867 W JP 0108867W WO 0231887 A1 WO0231887 A1 WO 0231887A1
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electrode
source
drain electrode
transistor
gate
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PCT/JP2001/008867
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Satoshi Morita
Osamu Kobayashi
Kohei Oda
Original Assignee
Sanyo Electric Co., Ltd.
Tottori Sanyo Electric Co., Ltd.
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Definitions

  • the present invention relates to a transistor and a display device including the transistor. More specifically, the present invention relates to a transistor formed in an array on a substrate and a display device which forms a pixel electrode corresponding to each of these transistors and controls display of each pixel through the pixel electrode.
  • Display devices currently in practical use include flat display devices such as liquid crystal display devices, EL display devices, and plasma displays, in addition to tubular display devices such as CRTs.
  • the basic configuration of a flat panel display device is a set of pixels, which controls display on a pixel-by-pixel basis to form an entire image.
  • a flat panel display device for example, liquid crystal display devices, an array of thin film transistors is formed on a glass substrate, and each of these transistors drives a display pixel.
  • FIG. 11 shows the structure of a thin film transistor (hereinafter abbreviated as “TFT”) conventionally used in a liquid crystal display device.
  • TFT thin film transistor
  • a semiconductor layer SI such as silicon is formed on a gate electrode G via an insulating film, and a planar square source electrode S and a drain electrode D are opposed to each other at a predetermined interval. are doing.
  • the source electrode S and the drain electrode D do not have any problem as long as the positions as designed can be ensured during the formation.However, occasionally, the position shift may occur as shown in FIG. 12 or FIG. . In the case where the source electrode S and the drain electrode D are displaced in the vertical direction while maintaining the overlap depth with the gate electrode G as shown in Fig.
  • the overlap between the source electrode S and the drain electrode D and the gate electrode G There is no change in the area (hatched area in the figure), and the parasitic capacitance of the TFT hardly changes.
  • the displacement occurs in the horizontal direction in the figure as shown in Fig. 13
  • the overlap between one of the source electrode S and the drain electrode D and the gate electrode G becomes deeper, and the other overlaps shallower. Therefore, the parasitic capacitance fluctuates greatly.
  • a transistor according to the present invention is a transistor in which a source electrode and a drain electrode facing each other at a predetermined interval are formed on a semiconductor layer planarly overlapping a gate electrode, wherein both the source electrode and the drain electrode are arranged in a longitudinal direction.
  • the source electrode has a concave portion for receiving the tip of the drain electrode, and the semiconductor layer protrudes from the gate electrode and does not overlap with the gate electrode.
  • a protruding portion overlapping the source electrode is formed, and the protruding portion overlapping the source electrode and the protruding portion overlapping the drain electrode are shielded by the good electrode and are independent of each other.
  • the drain electrode since the drain electrode has a shape having a longitudinal direction, that is, an elongated shape, and the leading end thereof is received in the concave portion formed in the source electrode, the drain electrode and the semiconductor layer are viewed in plan.
  • the area of the portion where the gate electrode overlaps can be reduced, and the parasitic capacitance can be reduced to reduce the leakage current.
  • the semiconductor layer protruding from the gate electrode becomes conductive due to photoelectric conversion caused by light not blocked by the gate electrode and the like, and short-circuit between the source and the drain is prevented.
  • the transistor of the present invention is a transistor in which a source electrode and a drain electrode facing each other at a predetermined interval are formed on a semiconductor layer planarly overlapping a gate electrode, and the source electrode of the drain electrode
  • the opposite edge has a rounded shape
  • the semiconductor layer has a protruding portion that protrudes from the gate electrode and does not overlap with the gate electrode but overlaps with the source electrode or the drain electrode.
  • the protruding portion overlapping the source electrode and the protruding portion overlapping the drain electrode are interrupted by the gate electrode and are independent of each other. According to this configuration, the difference between the designed shape and the actual shape of the drain electrode is reduced.
  • the drain electrode which has a rounded edge and faces the source electrode, can reduce the area of the portion that overlaps with the semiconductor layer and the gate electrode in a plan view, reducing the parasitic capacitance and reducing the leakage current .
  • the semiconductor layer protruding from the gate electrode becomes conductive due to photoelectric conversion caused by light not blocked by the gate electrode and the like, and short-circuit between the source and the drain is prevented.
  • the transistor of the present invention is a transistor in which a source electrode and a drain electrode facing each other at a predetermined interval are formed on a semiconductor layer planarly overlapping a gate electrode, and the source electrode of the drain electrode While the shape of the facing edge is a convex curve, the shape of the edge of the source electrode facing the drain electrode is a concave curve, and the semiconductor layer protrudes from the gate electrode and does not overlap the gate electrode.
  • Form a protruding portion that overlaps with the source electrode or the drain electrode, and the protruding portion that overlaps with the source electrode and the protruding portion that overlaps with the drain electrode are interrupted by the gate electrode and are independent of each other. Things.
  • the tip of the drain electrode is surrounded by the curved channel, and a relatively long overall channel length can be secured.
  • the drain electrode facing the concave curve edge of the source electrode at the edge of the convex curve can reduce the area of the portion overlapping with the semiconductor layer and the gate electrode when viewed in plan, reducing the parasitic capacitance and reducing the leakage current. It can be reduced.
  • the semiconductor layer protruding from the gate electrode becomes conductive due to photoelectric conversion caused by light not blocked by the gate electrode and the like, and short-circuit between the source and drain is prevented.
  • the transistor of the present invention is a transistor in which a source electrode and a drain electrode facing each other at a predetermined interval are formed on a semiconductor layer planarly overlapping a good electrode, and the source electrode of the drain electrode While the shape of the facing edge is a convex arc, the shape of the front edge of the source electrode facing the drain electrode and the shape of the opposite edge are concentric with the arc shape of the drain electrode side.
  • the semiconductor layer has a protruding portion that protrudes from the good electrode and does not overlap the gate electrode but overlaps the source electrode or the drain electrode.
  • the protruding portion formed and overlapping the source electrode and the protruding portion overlapping the drain electrode are independent of each other, being blocked by the gate electrode. According to this configuration, the channel width is constant, and the characteristics of the transistor are improved.
  • the source electrode also has concentrically arranged concave and convex arcs at opposite edges, so that the electrode width can be made constant and narrow, and the effect of parasitic capacitance is reduced.
  • the drain electrode which faces the concave arc-shaped edge of the source electrode at the convex arc-shaped edge, can reduce the area of the portion overlapping the semiconductor layer and the gate electrode when viewed two-dimensionally, reducing the parasitic capacitance and causing leakage The current can be reduced.
  • the semiconductor layer protruding from the gate electrode becomes conductive due to photoelectric conversion caused by light that is not blocked by the gate electrode, and short-circuit between the source and the drain is prevented.
  • the semiconductor layer in the above-described transistors, has a contour along the contour of the source electrode and the drain electrode. According to this configuration, the semiconductor layer becomes hard to receive light, and variations in various characteristics of the transistor are reduced.
  • a gate wiring and a source wiring are arranged in a matrix, and the intersection of the gate wiring and the source wiring is provided at the intersection.
  • a transistor is provided, wherein the drain electrode of the transistor is arranged substantially parallel to the source wiring.
  • a source wiring and a gate wiring are arranged in a matrix, and the source wiring and the gate wiring are provided at intersections of the source wiring and the gate wiring.
  • a transistor is provided, and the drain electrode of the transistor is arranged substantially perpendicular to the source wiring.
  • the display device of the present invention is a display device using the above-described transistor as a display transistor, wherein the transistor and a pixel electrode connected thereto are formed in a region defined by the gate wiring and the source wiring.
  • Arranging, between the gate wiring and the next-stage pixel electrode arranged so as to overlap with the gate wiring, an electrode for a trapping capacitor sandwiched between a gate insulating film and a protective film, and A contact hole formed in the protective film for connecting the electrode and the pixel electrode is disposed so as to be deviated toward a side where the transistor exists, and a contact hole is formed on an edge of the pixel electrode located above the trapping capacitance electrode. Has a notch formed on the side opposite to the side where the contact hole exists.
  • FIG. 1 is a plan view showing a basic configuration of the TFT array according to the first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line AA in FIG.
  • FIG. 3 is a plan view schematically showing the structure of the TFT according to the first embodiment.
  • FIG. 4 is a plan view showing an array structure of TFT according to the first embodiment.
  • FIG. 5 is a plan view showing a basic configuration of a TFT array according to the second embodiment of the present invention.
  • FIG. 6 is a sectional view taken along the line BB in FIG.
  • FIG. 7 is a plan view schematically showing the structure of the TFT according to the second embodiment.
  • FIG. 8 is a plan view showing an array structure of TFT according to the second embodiment.
  • FIG. 9 c Figure 1 0 is a plan view showing a structure of a TFT in models manner according to a third embodiment of the present invention is a plan view showing the array structure of the TFT according to the third embodiment.
  • FIG. 11 is a plan view schematically showing the structure of a conventional TFT.
  • FIG. 12 is a plan view similar to FIG. 11, showing a different state.
  • FIG. 13 is a plan view similar to FIG. 11, showing a further different state.
  • a TFT array 2 is formed by arranging inverted staggered TFTs 1 in a matrix. The structure will be described below with reference to FIGS.
  • a plurality of gate wirings 4 extending in the left-right direction in FIG. 1 are formed at predetermined intervals on a substrate 3 made of non-alkali glass or the like.
  • the gate electrode 5 protrudes from the gate wiring 4 at a predetermined interval.
  • the gate electrode 5 is covered with a gate insulating film 6 such as silicon nitride (SiNx).
  • a gate insulating film 6 such as silicon nitride (SiNx).
  • an island-shaped semiconductor layer, that is, a semiconductor island 7 is formed so as to overlap the gate electrode 5 in a plane.
  • the semiconductor island 7 is made of an amorphous silicon layer.
  • a plurality of source wires 8 are formed at a predetermined interval at right angles to the good wire 4.
  • TF T.1 is to be deployed.
  • a source electrode 9 protrudes from the source wiring 8 at the same pitch as the arrangement pitch of the gate wiring 4 c .
  • a drain electrode 10 is formed facing each of the source electrodes 9 at a predetermined interval. The base end of the drain electrode 10 is connected to the electrode 11 for contact with the pixel electrode.
  • the array 2 of the TFT 1 including the semiconductor island 7, the source electrode 9, the drain electrode 10, and the like is covered with a protective film 12 such as silicon nitride (SiNX).
  • the protective film 1 2 is adjacent to the c
  • the TFT 1 is formed a contactor Dohoru 1 3 passing the contactor preparative electrode 1 1, ITO, I Zeta to form formed the transparent pixel electrode 1 4 including, for example, Omicron.
  • the pixel electrodes 14 are arranged in a matrix in a one-to-one correspondence with the TFTs 1 and connected to the TFT 1 through the contact holes 13.
  • the pixel electrode 14 may be formed of a reflective metal film or the like ( subsequently, the structure of the TF ⁇ 1 according to the first embodiment based on FIGS. 3 and 4). Will be described.
  • both the source electrode 9 and the drain electrode 10 have a shape in which one direction is a longitudinal direction, that is, an elongated shape.
  • the source electrode 9 has its longitudinal direction perpendicular to the source wiring 8
  • the drain electrode 10 has its longitudinal direction parallel to the source wiring 8. It is.
  • the drain electrode 10 has its tip 10a opposed to one side edge of the source electrode 9 at a predetermined interval.
  • both the source electrode 9 and the drain electrode 10 overlap the semiconductor island 7 in a plane, and also overlap the gate electrode 5 with the semiconductor island 7 and the gate insulating film 6 interposed therebetween.
  • the source electrode 9 and the drain electrode 10 are arranged such that their longitudinal directions cross the edges of the gate electrode 5 at right angles. A part of the source electrode 9 and the drain electrode 10 goes out of the semiconductor island 7, and a part of the source electrode 9 that goes out of the semiconductor island 7 is connected to the source wiring 8, and the drain electrode 10. In this case, the part outside the semiconductor island door is connected to the contact electrode 11.
  • a recess 9 a for receiving the tip 10 a of the drain electrode 10 is formed in the source electrode 9 at a position facing the drain electrode 10 in the middle.
  • a channel having a predetermined interval (channel width) is formed between the leading end 10a of the drain electrode 10 and the concave portion 9a of the source electrode 9, but it is natural that this channel is a straight line. It is not a shape but a non-linear shape along the contour of the recess 9a.
  • the parasitic capacitance formed by the overlap between the drain electrode 10 and the gate electrode 5 has a great effect on the fluctuation of the pixel voltage.
  • the parasitic capacitance between the gate and the drain is reduced and the fluctuation of the parasitic capacitance is suppressed for the following reasons. .
  • the drain electrode 10 has a shape having a longitudinal direction, that is, an elongated shape, and the tip thereof is received in the recess 9 a formed in the source electrode 9.
  • the area where the drain electrode 10 overlaps the semiconductor island 7 and the gate electrode 5 can be reduced, and the parasitic capacitance can be reduced. This also reduces leakage current.
  • the source electrode 9 and the drain electrode 10 (which are formed simultaneously by the same metal) are arranged in the vertical direction in the figure, it is assumed that the positions of both electrodes are slightly shifted in the horizontal direction in the figure. However, there is no change in the parasitic capacitance between the gate and drain.
  • the positions of the source electrode 9 and the drain electrode 10 are Is shifted in the vertical direction in the figure, the overlapping area of the drain electrode 10 and the gate electrode 5 slightly fluctuates.
  • the point where the drain electrode 10 crosses the edge of the gate electrode 5 at right angles in the longitudinal direction works advantageously. That is, since the edge of the gate electrode 5 crosses the drain electrode 10 in the short side direction, even if the crossing position is shifted in the longitudinal direction, the rate of increase / decrease of the overlapping area between the drain electrode 10 and the gate electrode 5 is small. small.
  • the effect that the variation in the overlapping area of the drain electrode 10 and the gate electrode 5 is small is that the drain electrode 10 is elongated vertically in the figure.
  • such a shape of the drain electrode 10 results in a reduction in the total length of the channel between the source electrode 9 and the drain electrode 10.
  • the source electrode 9 is provided with the concave portion 9a to form a non-linear channel surrounding the tip 10a of the drain electrode 10, a relatively long channel is formed. The entire length can be secured.
  • the semiconductor island 7 always intervenes between the source electrode 9 and the drain electrode 10 and the gate electrode 5 where the source electrode 9 and the drain electrode 10 overlap the gate electrode 5. Then, at the location where the source electrode 9 intersects the edge of the gate electrode 5, the semiconductor island 7 slightly protrudes outside the gate electrode 5, and a protruding portion which does not overlap the gate electrode 5 but overlaps the source electrode 9 is formed. are doing. Similarly, at the point where the drain electrode 10 crosses the edge of the good electrode 5, the semiconductor island 7 slightly protrudes outside the gate electrode 5, and does not overlap with the gate electrode 5, but does overlap with the drain electrode 10. A protruding portion is formed.
  • the variation of the parasitic capacitance formed between the source electrode 9 and the drain electrode 10 and the gate electrode 5 can be suppressed.
  • the protruding portion on the source electrode 9 side and the drain electrode 10 To the side of the protruding portion is blocked by the gate electrode 5, by which c which is the island state independent of each other, the photoelectric semiconductor island 7 protruding from the gate electrode 5 is due like light not thus shielding the gate electrode 5 Conversion It becomes conductive by action and prevents short circuit between source and drain.
  • FIG. 4 shows a state in which each of the above-mentioned TFTs 1 and the pixel electrode 14 are combined to form an array.
  • the TFT 1 of the first embodiment has various advantages as described above, there are still points to be improved. It has the shape of the tip 10 a of the drain electrode 10. If the tip portion 10a is angular as described above, it is easy to print with rounded corners during exposure. In particular, portions smaller than the exposure resolution are easily deformed into a shape different from the design shape, and the degree of the deformation is not constant. Therefore, the parasitic capacitance between the drain and the gate is likely to fluctuate. In addition, the distance between the source electrode 9 and the drain electrode 10, that is, the width of the channel, fluctuates widely. This problem is solved by the TFT 1 according to the second embodiment shown in FIGS.
  • the edge of the drain electrode 10 facing the source electrode 9, that is, the edge of the tip 10b has a rounded shape.
  • the shape of the edge of the tip 10b is a convex curve.
  • a convex arc is used as the most common convex curve. The rounding of the corner can be obtained by exposing a predetermined pattern.
  • the recess is a recess 9 b having a concave curve shape.
  • the arc of DA is used as the most common concave curve.
  • the channel formed between the tip 10b of the drain electrode 10 and the recess 9b of the source electrode 9 also has a curved shape, that is, an arc shape.
  • the opposite of the concave portion 9b in the source electrode 9 is defined as an edge 9c having a convex curve shape.
  • a convex arc is used as the most common convex curve.
  • the influence of the parasitic capacitance can be reduced by minimizing the overlapping area of the drain electrode 10 with the gate electrode 5 and the semiconductor island 7.
  • the influence of the parasitic capacitance can be reduced by reducing the overlapping area of the source electrode 9 with respect to the good electrode and the semiconductor island 7.
  • the concave portion 9b of the source electrode 9 is formed as a concave curve (arc)
  • the opposite edge 9c is formed as a convex curve (arc)
  • the electrode between the concave portion 9b and the edge 9c of the source electrode 9 is formed. Keeping the width constant and as narrow as possible helps reduce the effect of parasitic capacitance.
  • arc and “concentric circle” are used, but this does not necessarily mean that the circle must be geometrically accurate.
  • the goal can be achieved even with a curve that approximates a circle, such as an ellipse. In short, any curve that can obtain a rounding radius larger than the resolution of the exposure apparatus may be used.
  • the above-described rounding process in which the rounding is performed in advance with a radius larger than the exposure resolution, is performed with the drain electrode having the highest influence on the parasitic capacitance of TF ⁇ 1 and the channel state. It is most preferable to apply it between 10 and the source electrode 9, especially between the tip 10 b of the drain electrode 10 and the concave portion 9 b of the source electrode 9, but even if such an effect cannot be expected, It is good to apply to other places.
  • the pixel electrode 14 itself, the contact electrode 11 itself, the connection part between the contact electrode 11 and the drain electrode 10, the connection part between the source electrode 9 and the source wiring 8, the gate electrode 5 itself, and the gate It is a connection portion between the electrode 5 and the gate wiring 4.
  • the semiconductor island 7 slightly protrudes outside the gate electrode 5 and does not overlap with the gate electrode 5, but does not overlap with the gate electrode 5. 9 has an overlapping protrusion.
  • the semiconductor island 7 slightly protrudes out of the gut electrode 5, and does not overlap the gate electrode 5, but does overlap the drain electrode 10. Part is formed. By doing so, it is possible to suppress the fluctuation of the parasitic capacitance formed between the source electrode 9 and the drain electrode 10 and the gate electrode 5.
  • the protruding portion on the source electrode 9 side and the protruding portion on the drain electrode 10 side are blocked by the good electrode 5, and are in an island state independent of each other. This prevents the semiconductor island 7 protruding from the gate electrode 5 from becoming conductive due to photoelectric conversion caused by light not blocked by the gate electrode 5 and the like, thereby preventing a short circuit between the source and the drain.
  • FIG. 8 shows a state in which each of the TFTs 1 and the pixel electrodes 14 is combined to form an array.
  • the TFT array 2 of the second embodiment has a difference from the TFT array 2 of the first embodiment. This will be described below.
  • the trapping capacitance electrode 15 is formed on the gate insulating film 6. After the formation of the semiconductor island 7, the trapping capacity electrode 15 is formed simultaneously with the source wiring 8, the source electrode 9, the drain electrode 10, and the contact electrode 11. The storage capacitor electrode 15 is also covered with a protective film 12 from above. A contact hole 16 is formed in the protective film 12 so as to pass through the trapping capacity electrode 15. The pixel electrode 14 is connected to the TFT 1 at one end through a contact hole 13, and is connected to the trapping capacitance electrode 15 through a contact hole 16 at the other end.
  • the gate insulating film 6 and the protective film 12 located below the pixel electrode 14 are Most of the pixel electrode 14 is removed except for the part that insulates the electrode and the wiring located thereunder, and most of the pixel electrodes 14 are in direct contact with the substrate 3. By removing the insulating film and the protective film located below the pixel electrode 14 in this manner, the amount of transmitted light can be increased.
  • the pixel electrode 14 is arranged so as not to overlap the light-shielding gate electrode 5 in a plane, and a cutout corresponding to TFT 1 is provided at one corner. As a result, a space for receiving the TFT 1 is created between the pixel electrode 14 of the current stage and the pixel electrode 14 of the next stage adjacent thereto.
  • the TFT 1 and the pixel electrode 14 can be arranged so as to overlap in a plane. .
  • the trapping capacitance electrode 15 is sandwiched between the gate insulating film 6 and the protective film 12 so as to be vertically overlapped with the gate wiring 4 and provided so as not to protrude from the gate wiring 4. .
  • C contactor Tohoru 1 6 which is slightly shorter than or comparable to the length of the length of the auxiliary capacitor electrode 1 5 capturing the (direction of extension of the gate wiring 4) a short side direction of the pixel electrode 1 4, the pixel Less than half the length of the short side of the electrode 14, preferably within the projection width of the TFT 1 to the gate wiring 4, or within the projection width of the source electrode 9 to the gate wiring 4 It is preferable that the width is within the range of the projection width of the contact electrode 11 with respect to the gate wiring 4.
  • a contact hole 16 of this size is formed so as to be offset to the side where the TFT 1 exists. Therefore, the pixel electrode 14 must reach the contact hole 16 on the side where the contact hole 16 exists, but since there is no such restriction on the side where the contact hole 16 does not exist, the shape design is compared. Be free. Utilizing the flexibility of this Yo I Do design, where c provided on the side opposite to the existing side of the contactor Tohoru 1 6 notches 1 4 a pixel electrode 1 4 exposed the electrode 1 5 Tosuke capacity Due to the presence of the cutout portion 14a, the interval between the pixel electrodes in the next stage is widened, and short-circuiting between adjacent pixel electrodes and the resulting deterioration in display quality are prevented.
  • the source electrode 9 and the drain electrode 10 show the structure of the TFT 1 according to the third embodiment of the present invention. Also in this TFT 1, the source electrode 9 and the drain electrode 10 have an elongated shape in which one direction is the longitudinal direction, but the source electrode 9 and the drain electrode 10 are aligned in the longitudinal direction. The feature is that they are arranged so as to be aligned on a straight line. Therefore, the longitudinal direction of both the source electrode 9 and the drain electrode 10 is perpendicular to the source wiring 8 and parallel to the gate wiring 4.
  • the source electrode 9 and the drain electrode 10 both substantially overlap the semiconductor island 7 in a plan view, and also the gate electrode 5 in a state where the semiconductor island 7 and the gate insulating film 6 are interposed therebetween. Overlap.
  • the longitudinal direction of the source electrode 9 and the drain electrode 10 crosses the edge of the gate electrode 5 at right angles.
  • the source electrode 9 is connected to the source wiring 8 with the portion outside the semiconductor island 7, and the drain electrode 10 is connected to the contact electrode 11 with the portion outside the semiconductor island 7.
  • the tip 10 c of the drain electrode 10 and the tip of the source electrode 9 face each other with a predetermined interval (channel width).
  • the tip 10 c of the drain electrode 10 is As in the case of the embodiment, the shape of the edge is a convex arc which is the most common convex curve.
  • the tip of the source electrode 9 is a recess 9 d for receiving the tip 10 c of the drain electrode 10, and the contour of the recess 9 d has a concave arc that is the most common ⁇ curve. Has become. Therefore, the channel formed between the tip 10c of the drain electrode 10 and the recess 9d of the source electrode 9 also has an arc shape.
  • the edge 9 e of the source electrode 9 opposite to the recess 9 d is also a convex arc. Drain electrode
  • the convex arc of the tip 10 c of 10, the concave arc of the concave portion 9 d of the source electrode 9, and the convex arc of the edge 9 e form a concentric circle.
  • the source electrode 9 and the drain electrode 10 are arranged in a straight line in the longitudinal direction, and are formed in a symmetrical shape with the longitudinal direction as a symmetric axis. This effect is remarkable.
  • the source electrode 9 and the drain electrode 10 are arranged in a straight line in the longitudinal direction so as to be perpendicular to the source wiring 8, the longitudinal direction intersects the edge of the gate electrode 5 at a right angle.
  • the parasitic capacitance between the gate and the drain does not change even if it shifts slightly in the vertical direction of the figure (the direction parallel to the source wiring 8).
  • the source electrode 9 and the drain electrode 10 are arranged in a straight line in the longitudinal direction so as to be perpendicular to the source wiring 8, the longitudinal direction intersects the edge of the gate electrode 5 at a right angle.
  • the parasitic capacitance between the gate and the drain does not change even if it shifts slightly in the vertical direction of the figure (the direction parallel to the source wiring 8).
  • the source electrode 9 and the drain electrode 10 are arranged in a straight line in the longitudinal direction so as to be perpendicular to the source wiring 8, the longitudinal direction intersects the edge of the gate electrode 5 at a right angle.
  • the source electrode 9 and the drain electrode 10 overlap with the gate electrode 5, and the area varies. That is, the parasitic capacitance between the gate and the drain fluctuates. So next to the figure High-precision alignment is required in the direction, and not so precise in the vertical direction.
  • the source wiring 8 and the pixel electrode 14 are too close to each other, the voltage applied to the source wiring 8 will be reduced even if the protective film 12 exists between the source wiring 8 and the pixel electrode 14. Jumps to step 4, causing display failure. Therefore, when forming the source wiring 8 and the pixel electrode 14 so that the distance between the source wiring 8 and the pixel electrode 14 is as designed, high precision is required for the horizontal alignment in the figure.
  • the third embodiment by arranging the source electrode 9 and the drain electrode 10 of the TFT 1 in the horizontal direction in the figure, when forming the source wiring 8 and the pixel electrode 14, the alignment in the horizontal direction in the figure is achieved. Since high precision is required, the direction in which high precision is required can be set in one direction, and manufacturing is easier than in the case where high precision is required in two vertical and horizontal directions.
  • the concave portion 9 d in the source electrode 9 is an HO curve (arc), and the edge 9 e on the opposite side is a convex curved line (arc). Therefore, the electrode width between the concave portion 9 d and the edge 9 e in the source electrode 9 can be made constant and as narrow as possible, which can help reduce the effect of parasitic capacitance.
  • the semiconductor island 7 only needs to be present in the region overlapping with the source electrode 9 and the drain electrode 10 and the channel region, and it is better not to exist in the other region. That is, when light strikes the semiconductor island 7, a leak current is generated by the photoelectric effect, and this leak current is to be eliminated as much as possible.
  • the portion of the semiconductor island 7 that overlaps with the gate electrode 5 is a force that blocks the light and does not receive light from the backlight because the gate electrode 5 blocks light. Reflected light may strike. Therefore, it is better to cut off unnecessary portions of the semiconductor island 7 as much as possible even in the region overlapping with the gate electrode 5.
  • the semiconductor island 7 was formed into a contour shape following the contours of the source electrode 9 and the drain electrode 10, and portions far away from the source electrode 9 and the drain electrode 10 were cut. As a result, the semiconductor island 7 becomes hard to receive light, and variations in various characteristics of the TFT 1 are reduced. In this manner, the semiconductor island 7 has a contour shape that follows the contours of the source electrode 9 and the drain electrode 10.
  • This design method is also applied to the TFT 1 of the first and second embodiments. Also according to the structure of the TFT 1 of the third embodiment, a non-linear (arc) channel is formed between the source electrode 9 and the drain electrode 10, and a relatively long overall channel length can be secured.
  • the semiconductor island 7 slightly protrudes outside the gate electrode 5, and forms a protruding portion which does not overlap with the gate electrode 5 but does overlap with the source electrode 9. .
  • the semiconductor island slightly protrudes outside the gate electrode 5, and a protruding portion that does not overlap the gate electrode 5 but overlaps the drain electrode 10 is formed. ing. This suppresses the fluctuation of the parasitic capacitance formed between the source electrode 9 and the drain electrode 10 and the good electrode 5.
  • the protruding portion on the source electrode 9 side and the protruding portion on the drain electrode 10 side are blocked by the gate electrode 5 and are in an island state independent of each other, so that the semiconductor island 7 protruding from the gate electrode 5 is formed. It becomes conductive due to photoelectric conversion caused by light not blocked by the gate electrode 5 and the like, thereby preventing a short circuit between the source and the drain.
  • the TFT array 2 of each of the above embodiments is a display device using transistors for driving display pixels, for example, a liquid crystal display device in which liquid crystal is sandwiched between two substrates, or an organic or inorganic EL display device. It can be used for substrates.
  • a liquid crystal display device in which liquid crystal is sandwiched between two substrates, or an organic or inorganic EL display device. It can be used for substrates.
  • an inverted stagger type TFT using amorphous silicon has been described as an example.
  • other types of TFTs for example, a forward stagger type TFT, require polycrystalline silicon as a semiconductor island.
  • the TFT array may be configured by the adopted ones. Industrial applicability
  • the present invention is widely applicable to a display device using a transistor for driving a display pixel, and is extremely useful for obtaining a display device with a stable display state and high display quality. ⁇

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Description

明細書 トランジスタ及ぴそれを備える表示装置 技術分野
本発明はトランジスタ及びそれを備える表示装置に関する。 より詳しく言えば、 基板上にァレイをなすように形成される トランジスタと、 これらのトランジスタ の各々に対応して画素電極を形成し、 この画素電極を通じて画素毎の表示を制御 する表示装置に関する。 背景技術
現在実用化されている表示装置には C R Tのような管球形表示装置の他、 液晶 表示装置、 E L表示装置、 プラズマディスプレイといった平面表示装置がある。 平面表示装置の基本的構成は画素の集合であり、 画素単位で表示の制御を行い、 全体画像を形成するものである。 これらの平面表示装置、 例えば液晶表示装置で は、 ガラス基板上に薄膜トランジスタのアレ を形成し、 これらのトランジスタ の各々により表示画素の駆動を行っている。
図 1 1に示すのは従来より液晶表示装置で用いられている薄膜トランジスタ (以下 「T F T」 と略称する） の構造である。 図示の T F Tでは、 ゲート電極 G 上に絶縁膜を介してシリコンなどの半導体層 S Iを形成し、 その上に平面形状四 角形のソース電極 Sと ドレイン電摔 Dを所定の間隔を置いて対向配置している。 このソース電極 Sと ドレイン電極 Dは、 形成の際、 設計通りの位置を確保できれ ば問題はないが、 時として、 図 1 2あるいは図 1 3に示すように位置ずれが生じ ることがある。 図 1 2のようにソース電極 Sと ドレイン電極 Dがゲート電極 Gと の重なり深さを保ったまま図の上下方向にずれるケースについては、 ソース電極 S及びドレイン電極 Dとゲート電極 Gとの重なり面積 （図中ハツチングを施した 部分） に変化がなく、 T F Tの寄生容量は殆ど変動しない。 ところが図 1 3のよ うにずれが図の左右方向に生じるケースにあっては、 ソース電極 Sと ドレイン電 極 Dの一方とゲート電極 Gとの重なりが深くなり、 他方に関しては重なりが浅く なるので、 寄生容量が大きく変動する。
上記より、 トランジスタ、 特に表示画素の駆動用に利用する薄膜タイプのトラ ンジスタの寄生容量の変動を抑制し、 また、 トランジスタで表示画素を駆動する 表示装置の画質を均一なものとすることを解決課題として認識することができる c 発明の開示
本発明のトランジスタは、 ゲート電極に平面的に重なる半導体層の上に、 互い に所定間隔を置いて対向するソース電極と ドレイン電極を形成したトランジスタ であって、 前記ソース電極、 ドレイン電極ともに長手方向を有する形状とし、 前 記ソース電極には前記ドレイ ン電極の先端部を受け入れる凹部を形成するととも に、 前記半導体層には前記ゲート電極からはみ出してゲート電極には重ならない が前記ソース電極又はドレイ ン電極とは重なるはみ出し部を形成し、 且つ、 前記 ソース電極に重なるはみ出し部と前記ドレイン電極に重なるはみ出し部とは前記 グート電極に遮られて互いに独立状態にあることとしたものである。 この構成に よれば、 ドレイ ン電極が長手方向を有する形状すなわち細長形状であり、 その先 端部がソース電極に形成した凹部に受け入れられるものであるから、 平面的に見 てドレイン電極、 半導体層、 ゲート電極の重なる部分の面積を小さくでき、 寄生 容量を小さく してリーク電流を低減させることができる。 また、 ゲート電極から はみ出した半導体層がゲート電極によって遮光されない光などに起因する光電変 换作用によって導電性を帯び、 ソース ' ドレイ ン間が短絡されることが防止され る。
また本発明のトランジスタは、 ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向するソース電極と ドレイン電極を形成したトランジ スタであって、 前記ドレイン電極の前記ソース電極に対向する縁を角を丸めた形 状とするとともに、 前記半導体層には前記ゲート電極からはみ出してゲート電極 には重ならないが前記ソース電極又はドレイン電極とは重なるはみ出し部を形成 し、 且つ、 前記ソース電極に重なるはみ出し部と前記ドレイン電極に重なるはみ 出し部とは前記ゲート電極に遮られて互いに独立状態にあることとしたものであ る。 この構成によればドレイ ン電極の設計形状と実際形状との差を小さくするこ とができ、 角が勝手に丸くなることに起因する ドレイン電極の面積の変動とそれ に伴う寄生容量の変動、 及びソース電極と ドレイン電極の間隔の変動の問題が解 决される。 また角を丸めた縁でソース電極に対向する ドレイ ン電極は、 平面的に 見て半導体層、 ゲート電極と重なる部分の面積を小さくでき、 寄生容量を小さく してリーク電流を低減させることができる。 また、 ゲート電極からはみ出した半 導体層がゲート電極によって遮光されない光などに起因する光電変換作用によつ て導電性を帯ぴ、 ソース ' ドレイン間が短絡されることが防止される。
また本発明のトランジスタは、 ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向するソース電極と ドレイン電極を形成したトランジ スタであって、 前記ドレイン電極の前記ソース電極に対向する縁の形状を凸曲線 とする一方、 前記ソース電極の前記ドレイ ン電極に対向する縁の形状を凹曲線と するとともに、 前記半導体層には前記ゲート電極からはみ出してゲート電極には 重ならないが前記ソース電極又はドレイン電極とは重なるはみ出し部を形成し、 且つ、 前記ソース電極に重なるはみ出し部と前記ドレイン電極に重なるはみ出し 部とは前記ゲート電極に遮られて互いに独立状態にあることとしたものである。 この構成によればドレイン電極の先端部が曲線状のチャンネルで囲まれることに なり、 比較的長いチャンネル全長を確保できる。 また凸曲線の縁でソース電極の 凹曲線の縁に対向するドレイ ン電極は、 平面的に見て半導体層、 ゲート電極と重 なる部分の面積を小さくでき、 寄生容量を小さく してリーク電流を低減させるこ とができる。 また、 ゲート電極からはみ出した半導体層がゲート電極によって遮 光されない光などに起因する光電変換作用によって導電性を帯び、 ソース · ドレ イ ン間が短絡されることが防止される。
また本発明のトランジスタは、 グート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向するソース電極と ドレイン電極を形成したトランジ スタであって、 前記ドレイン電極の前記ソース電極に対向する縁の形状を凸の円 弧とする一方、 前記ソース電極の前 E ドレイン電極に対向する側の縁及ぴその反 対側の縁の形状を前記ドレイン電極側の円弧形状と同心円をなす凹の円弧及ぴ凸 の円弧とするとともに、 前記半導体層には前記グート電極からはみ出してゲート 電極には重ならないが前記ソース電極又はドレイン電極とは重なるはみ出し部を 形成し、 且つ、 前記ソース電極に重なるはみ出し部と前記ドレイン電極に重なる はみ出し部とは前記ゲート電極に遮られて互いに独立状態にあることとしたもの である。 この構成によればチャンネル幅が一定となり、 トランジスタの特性が良 好になる。 ソース電極も互いに反対側に位置する縁を同心配置の凹の円弧と凸の 円弧としたから電極幅を一定に、 且つ細くでき、 寄生容量の影響が少なくなる。 また凸の円弧状の縁でソース電極の凹の円弧状の縁に対向する ドレイン電極は、 平面的に見て半導体層、 ゲート電極と重なる部分の面積を小さくでき、 寄生容量 を小さく してリーク電流を低減させることができる。 また、 ゲート電極からはみ 出した半導体層がゲート電極によって遮光されない光などに起因する光電変換作 用によって導電性を帯び、 ソース ' ドレイ ン間が短絡されることが防止される。 また本発明のトランジスタは、 これまでに述べたトランジスタにおいて、 前記 半導体層が、 前記ソース電極及ぴドレイン電極の輪郭に沿う輪郭形状を有してい ることとしたものである。 この構成によれば半導体層が光を受けにく くなり、 ト ランジスタの各種特性の変動が少なくなる。
また本発明の表示装置は、 これまでに述べたトランジスタを表示用のトランジ スタとして用いる表示装置において、 ゲート配線とソース配線をマトリ ックス状 に配置し、 前記ゲート配線とソース配線の交差部に前記トランジスタを設け、 前 記トランジスタの前記ドレイン電極を前記ソース配線とほぼ平行に配置したもの である。 この構成によれば、 ソース電極と ドレイン電極の位置がソース配線と平 行の方向にずれたとしてもゲート · ドレイ ン間の寄生容量の変動は抑制されたも のになる。
また本発明の表示装置は、 これまでに述べたトランジスタを表示用のトランジ スタとして用いる表示装置において、 ソース配線とゲート配線をマトリ ックス状 に配置し、 前記ソース配線とゲート配線の交差部に前記トランジスタを設け、 前 記トランジスタの前記ドレイ ン電極を前記ソース配線とほぼ直角に配置したもの である。 この構成によれば、 ソース電極と ドレイン電極の位置がソース配線と直 角の方向にずれたとしてもゲート · ドレイ ン間の寄生容量の変動は抑制されたも のになる。 またソース電極と ドレイン電極の形成にあたり、 ソース配線と直角の 方向に高精度の位置合わせが求められるのみで、 ソース配線と平行の方向にはそ れほど高精度の位置合わせは求められないことになる。
また本発明の表示装置は、 これまでに述べたトランジスタを表示用のトランジ スタと して用いる表示装置において、 前記ゲート配線と前記ソース配線によって 区画される領域に前記トランジスタとそれに接続した画素電極を配置し、 前記ゲ 一ト配線とそれに重ねるように配置した次段の画素電極との間に、 ゲート絶縁膜 と保護膜で上下を挟んだ捕助容量用電極を配置し、 前記捕助容量用電極と前記画 素電極を接続するため前記保護膜に形成したコンタク トホールを前記トランジス タの存在する側に偏って配置するとともに、 前記捕助容量用電極の上に位置する 前記画素電極の縁には、 前記コンタク トホールの存在する側と反対の側に切り欠 き部を形成したものである。 この切り欠き部の存在により当段の画素電極と次段 の画素電極との間隔が広がり、 隣接画素電極同士の短絡やそれに伴う表示品位の 低下が防止される。 図面の簡単な説明
図 1は本発明の第 1実施形態に係る T F Tアレイの基本的構成を示す平面図で ある。
図 2は図 1中の A— A線に沿って切断した断面図である。
図 3は上記第 1実施形態に係る T F Tの構造を模型的に示す平面図である。 図 4は上記第 1実施形態に係る T F Tのアレイ構造を示す平面図である。
図 5は本 明の第 2実施形態に係る T F Tアレイの基本的構成を示す平面図で める。
図 6は図 1中の B— B線に沿って切断した断面図である。
図 7は上記第 2実施形態に係る T F Tの構造を模型的に示す平面図である。 図 8は上記第 2実施形態に係る T F Tのアレイ構造を示す平面図である。
図 9は本発明の第 3実施形態に係る T F Tの構造を模型的に示す平面図である c 図 1 0は上記第 3実施形態に係る T F Tのアレイ構造を示す平面図である。 図 1 1は従来の T F Tの構造を模型的に示す平面図である。
図 1 2は図 1 1 と同様の平面図にして、 異なる状態を示すものである。
図 1 3は図 1 1 と同様の平面図にして、 さらに異なる状態を示すものである。 発明を実施するための最良の形態
以下に、 本発明の実施形態を図面を参照しながら説明する。
本発明の第 1実施形態では、 逆スタガ型の T F T 1をマトリックス状に配列し て T F Tアレイ 2と している。 以下その構造を図 1及び図 2に基づき説明する。
T F Tアレイ 2は、 無アルカリガラスなどの基板 3の上に、 図 1において左右 方向に延びるゲート配線 4を複数本、 所定間隔で形成している。 ゲート配線 4か らは所定間隔でゲート電極 5が突き出す。 ゲート電極 5は窒化シリ コン （S i N X ) などのゲート絶縁膜 6で覆われる。 ゲート絶縁膜 6の上にはゲート電極 5に 平面的に重なるように島状の半導体層、 すなわち半導体アイラン ド 7が形成され る。 半導体アイランド 7はアモルファスタイプのシリコン層からなる。
半導体アイラン ド 7の形成後、 グート配線 4と直角に複数本のソース配線 8を 所定間隔で形成する。 縦横のマトリ ツクス状に配置されたゲート配線 4とソース 配線 8とにより構成される升目毎に、 より詳しく言えば升目中のゲート配線 4と ソース配線 8の交差部の 1個に、 1個の T F T. 1が配置されるものである。 ソー ス配線 8からはゲート配線 4の配置ピッチと同ピッチでソース電極 9が突き出す c 各ソース電極 9に対し、 これと所定間隔を置いて対向する ドレイン電極 1 0を形 成する。 ドレイ ン電極 1 0の基端部は画素電極とのコンタク ト用電極 1 1に接続 する。
半導体アイランド 7、 ソース電極 9、 ドレイ ン電極 1 0などを含む T F T 1の アレイ 2は、 窒化シリ コン （ S i N X ) などの保護膜 1 2で覆われている。 この 保護膜 1 2にはコンタク ト用電極 1 1に抜けるコンタク ドホール 1 3を形成する c また T F T 1に隣接して、 I T O、 I Ζ Οなどよりなる透明な画素電極 1 4を形 成する。 画素.電極 1 4は T F Τ 1 と一対一対応でマ ト リ ックス状に配置され、 コ ンタク トホール 1 3を通じて T F T 1に接続する。 画素電極 1 4は、 表示装置を 反射形とする場合には、 反射性のある金属膜などによって構成することもできる ( 続いて図 3及び図 4に基づき T F Τ 1の第 1実施形態の構造を説明する。
図 3に見られるように、 ソース電極 9、 ドレイン電極 1 0とも、 一方向が長手 方向となった形状すなわち細長形状である。 ソース電極 9はその長手方向がソー ス配線 8と直角であり、 ドレイン電極 1 0はその長手方向がソース配線 8と平行 である。 ドレイン電極 1 0はその先端部 1 0 aをソース電極 9の一側縁部に所定 の間隔を置いて対向させている。
ソース電極 9、 ドレイン電極 1 0ともに大半の部分は半導体アイランド 7に平 面的に重なり、 また半導体アイランド 7とゲート絶縁膜 6を間に介在させた状態 でゲート電極 5とも平面的に重なる。 ソース電極 9 と ドレイン電極 1 0はそれぞ れ長手方向がゲート電極 5の縁に直角に交差するように配置されている。 ソース 電極 9と ドレイン電極 1 0の一部は半導体アイラン ド 7の外に出、 ソース電極 9 にあっては半導体アイランド 7の外に出た部分がソース配線 8に接続し、 ドレイ ン電極 1 0にあっては半導体アイラン ドアの外に出た部分がコンタク ト用電極 1 1に接続する。
ソース電極 9の途中のドレイン電極 1 0に対向する箇所にはドレイン電極 1 0 の先端部 1 0 aを受け入れる凹部 9 aが形成されている。 ドレイ ン電極 1 0の先 端部 1 0 a とソース電極 9の凹部 9 a との間には所定の間隔 （チャンネル幅） を 持ったチャンネルが形成されるが、 当然のことながらこのチャンネルは直線形状 ではなく、 凹部 9 aの輪郭に沿った非直線形状となる。
ソース電極 9及びドレイン電極 1 0がゲート絶縁膜 6や半導体アイランド 7を 介してゲート電極 5 と平面的に重なる部分が主として T F T 1の寄生容量を構成 する。 中でも画素電圧の変動に大きな影響を与えるのはドレイン電極 1 0とゲー ト電極 5の重なりによって形成される寄生容量である。 図 3に示す構造では、 次 の理由によ り このゲート · ドレイン間の寄生容量が小さくなり、 また寄生容量の 変動が抑制される。 .
まず寄生容量の大きさであるが、 前述の通り ドレイン電極 1 0が長手方向を有 する形状すなわち細長形状であり、 その先端がソース電極 9に形成した凹部 9 a に受け入れられるものであるから、 ドレイン電極 1 0が半導体アイランド 7及び ゲート電極 5と重なる部分の面積を小さくでき、 寄生容量を小さくすることがで きる。 これにより リーク電流も低減する。 また、 ソース電極 9と ドレイ ン電極 1 0 (これらは同一金属により同時に形成されるものである） が図の縦方向に並ん でいるので、 両電極の位置が図の横方向に多少ずれたと してもゲート · ドレイン 間の寄生容量に変動はない。 これに対しソース電極 9と ドレイン電極 1 0の位置 が図の縦方向にずれた場合には、 ドレイン電極 1 0とゲート電極 5の重なり面積 が多少変動する。 ここでドレイン電極 1 0がその長手方向においてゲート電極 5 の縁と直角に交差している点が有利に働く。 すなわちゲート電極 5の縁がドレイ ン電極 1 0をその短辺方向に横切っているので、 その横切り位置が長手方向にず れたとしても ドレイン電極 1 0とゲート電極 5の重なり面積の増減率は小さい。 この効果は、 ドレイン電極 1 0がこれと直角に配置される場合、 すなわちゲート 電極 5の縁がドレイン電極 1 0をその長手方向に横切り、 横切り位置がドレイン 電極 1 0の短辺方向にずれる場合と比較すれば一目瞭然である。 このよ うにドレ ィン電極 1 0が長手方向にずれたときのドレイン電極 1 0とゲート電極 5との重 なり面積の増減は小さく、 従ってゲート * ドレイン間の寄生容量の変動は抑制さ れたものとなる。
ソース電極 9と ドレイン電極 1 0が図の縦方向にずれても ドレイン電極 1 0と ゲート電極 5の重なり面積の変動が小さいという効果は、 ドレイン電極 1 0が図 において縦の細長形状になっていることからもたらされるのであるが、 反面にお いてドレイン電極 1 0のこのような形状は、 ソース電極 9と ドレイン電極 1 0の 間のチャンネルの全長が短くなるという結果をもたらす。 しかしながらこの第 1 実施形態の T F T 1では、 ソース電極 9に凹部 9 aを設けてドレイン電極 1 0の 先端部 1 0 aを囲む非直線形状のチャンネルを形成しているので、 比較的長いチ ャンネル全長を確保することができる。
さて、 ソース電極 9及びドレイン電極 1 0がゲート電極 5に重なる箇所では必 ず半導体アイランド 7がソース電極 9及びドレイン電極 1 0 とゲート電極 5 との 間に介在する。 そしてソース電極 9がゲート電極 5の縁と交差する箇所において、 半導体アイラン ド 7がゲート電極 5の外に若干はみ出し、 ゲート電極 5には重な らないがソース電極 9には重なるはみ出し部を形成している。 同様に、 ドレイン 電極 1 0がグート電極 5の縁と交差する箇所において、 半導体アイランド 7がゲ 一ト電極 5の外に若干はみ出し、 ゲート電極 5.には重ならないがドレイン電極 1 0には重なるはみ出し部を形成している。 このようにすることにより、 ソース電 極 9及びドレイン電極 1 0とゲート電極 5との間に形成される寄生容量の変動を 抑制することができる。 また、 ソース電極 9側のはみ出し部と ドレイン電極 1 0 側のはみ出し部とはゲート電極 5に遮られ、 互いに独立した島状態となっている c これにより、 ゲート電極 5からはみ出した半導体アイランド 7がゲート電極 5に よって遮光されない光などに起因する光電変換作用によって導電性を帯び、 ソー ス · ドレイン間が短絡されることが防止される。
上記 T F T 1の各々に画素電極 1 4を組み合わせたものをアレイ化した状況を 図 4に示す。 このように T F T 1の寄生容量の変動を少なく した T F Tアレイ 2 を液晶層を挟んで対向配置される基板の一方に設けて液晶表示装置を構成するこ ととすれば、 寄生容量の変動による表示ムラを抑制した表示を行うことができる また、 寄生容量の変動による影響を軽減するための補助容量を T F T 1に設ける ことになっても、 その容量を小さく設定できるから捕助容量部材が遮光する面積 を削減でき、 液晶表示装置の開口率を高めることができる。
上記のような各種メ リ ッ トを第 1実施形態の T F T 1は有するものの、 まだ改 善すべき点がある。 それはドレイン電極 1 0の先端部 1 0 aの形状である。 先端 部 1 0 aがこのように角張っていると、 露光時にその角が丸まった形で焼き付け られやすい。 特に露光解像度よりも小さな部分は設計形状と異なる形状に変形し やすく、 その変形度合いも一定ではない。 そのため、 ドレイン · ゲート間の寄生 容量に変動が生じやすい。 また、 ソース電極 9と ドレイン電極 1 0との間隔、 す なわちチャンネル幅に広狭の変動が生じゃすい。 この問題を解決したのが図 5乃 至図 8に示す第 2実施形態に係る T F T 1である。
第 2実施形態に係る T F T 1の構成要素の多くは第 1実施形態のそれと共通な ので、 共通する構成要素には第 1実施形態で用いたのと同じ符号を付し、 説明は 略す。 これは後述する第 3実施形態でも同じである。
第 2実施形態の T F T 1では、 ドレイン電極 1 0のソース電極 9に対向する縁, すなわち先端部 1 0 bの縁を角を丸めた形状とする。 角の丸められた形状を得る ため、 先端部 1 0 bの縁の形状を凸曲線とする。 図では凸曲線の最も一般的なも のとして凸の円弧が採用されている。 この角の丸めは所定のパターンを露光させ ることによって得られる。 丸めの半径は露光装置の解像度よりも大きな値とする c このよ うにすることにより、 ドレイン電極 1 0の設計形状と実際形状との差を小 さくすることができ、 角が勝手に丸くなることに起因する ドレイン電極 1 0の面 積の変動とそれに伴う寄生容量の変動、 またソース電極 9と ドレイ ン電極 1 0の 間隔の変動の問題を解決することができる。
ソース電極 9においても、 ドレイン電極 1 0に対向する緣、 図の構造で言えば 凹部を、 凹曲線の形状をした凹部 9 b とする。 図では凹曲線の最も一般的なもの として DAの円弧が採用されている。 従ってドレイン電極 1 0の先端部 1 0 bとソ ース電極 9の凹部 9 bとの間に形成されるチヤンネルの形状も曲線状、 端的に言 えば円弧状となる。
ソース電極 9における凹部 9 bと反対は凸曲線の形状の縁 9 c とする。 図では 凸曲線の最も一般的なものと して凸の円弧が採用されている。 ここで、 ドレイン 電極 1 0の先端部 1 0 bの凸の円弧、 ソース電極 9の凹部 9 bの凹の円弧、 及び 縁 9 cの凸の円弧は同心円とする。 従ってドレイン電極 1 0とソース電極 9の間 に形成される円弧状のチャンネルの幅は一定であり、 またソース電極 9における 凹部 9 bと縁 9 cの間の電極幅も一定である。 このようにソース · ドレイン間隔 すなわちチャンネル幅を一定とすることにより、 T F T 1の特性を良好にするこ とができる。
なお T F T 1においては、 ドレイン電極 1 0のゲート電極 5及び半導体アイラ ンド 7に対する重なり面積をできるだけ小さくすることにより、 寄生容量の影響 を小さくすることができる。 同様にソース電極 9もグート電極及び半導体アイラ ン ド 7に対する重なり面積を小さく した方が寄生容量の影響を小さくできる。 前 述のようにソース電極 9における凹部 9 bを凹曲線 （円弧） とし、 それと反対側 の縁 9 cを凸曲線 （円弧） とし、 ソース電極 9における凹部 9 bと縁 9 cの間の 電極幅を一定に、 且つできる限り細くすることは、 寄生容量の影響を小さくする のに役立つ。
なお上記の説明で 「円弧」 「同心円」 という言葉を用いたが、 これは必ずしも 幾何学的に正確な円でなければならないということではない。 円に近似した曲線, 例えば楕円であっても目的は達せられる。 要は、 露光装置の解像度よりも大きな 丸め半径を得られる曲線であればよい。
露光解像度よりも大きな半径で事前に角丸めを行う上述の角丸め処理は、 T F τ 1の寄生容量やチャンネル状態に影響を与える度合いが最も高いドレイン電極 1 0とソース電極 9の間、 特にドレイ ン電極 1 0の先端部 1 0 bとソース電極 9 の凹部 9 bとの間に施すのが最も好ましいが、 これほどの効果は期待できないま でも、 他の箇所にも適用するのがよい。 例えば画素電極 1 4自体、 コンタク ト用 電極 1 1 自体、 コンタク ト用電極 1 1 と ドレイン電極 1 0 との接続部、 ソース電 極 9とソース配線 8 との接続部、 ゲート電極 5自体、 ゲート電極 5とゲート配線 4との接続部などである。
この第 2実施形態の T F T 1においても、 ソース電極 9がゲート電極 5の縁と 交差する箇所において、 半導体アイラン ド 7がゲート電極 5の外に若干はみ出し、 ゲート電極 5には重ならないがソース電極 9には重なるはみ出し部を形成してい る。 同様に、 ドレイン電極 1 0がゲート電極 5の縁と交差する箇所において、 半 導体アイランド 7がグート電極 5の外に若干はみ出し、 ゲート電極 5には重なら ないがドレイン電極 1 0には重なるはみ出し部を形成している。 このようにする ことにより、 ソース電極 9及びドレイ ン電極 1 0とゲート電極 5との間に形成さ れる寄生容量の変動を抑制することができる。 また、 ソース電極 9側のはみ出し 部と ドレイン電極 1 0側のはみ出し部とはグート電極 5に遮られ、 互いに独立し た島状態となっている。 これにより、 ゲート電極 5からはみ出した半導体アイラ ンド 7がゲート電極 5によって遮光されない光などに起因する光電変換作用によ つて導電性を帯び、 ソース ， ドレイン間に短絡が生じることが防止される。
上記 T F T 1の各々に画素電極 1 4を組み合わせたものをアレイ化した状況を 図 8に示す。 この第 2実施形態の T F Tアレイ 2には第 1実施形態の T F Tァレ ィ 2と異なる点がある。 以下これについて説明する。
第 2実施形態の T F T 1においては、 ゲート絶縁膜 6の上に捕助容量用電極 1 5を形成する。 捕助容量用電極 1 5は半導体アイラン ド 7の形成後、 ソース配線 8、 ソース電極 9、 ドレイン電極 1 0、 及びコンタク ト用電極 1 1 と同時に形成 される。 捕助容量用電極 1 5も上から保護膜 1 2で覆う。 保護膜 1 2には捕助容 量用電極 1 5に抜けるコンタク トホール 1 6が形成される。 画素電極 1 4は一方 の端においてはコンタク トホール 1 3を通じて T F T 1に接铳し、 他方の端にお いてはコンタク トホール 1 6を通じて捕助容量用電極 1 5に接続する。
画素電極 1 4の下に位置するゲート絶縁膜 6と保護膜 1 2は、 画素電極 1 4と その下に位置する電極や配線との絶縁を行う部分を除いてその殆どが除去されて おり、 画素電極 1 4の大部分は基板 3に直接接している。 このように画素電極 1 4の下に位置する絶縁膜や保護膜を除去することにより、 透過光量を増加させる ことができる。
画素電極 1 4は遮光性であるゲート電極 5と平面的に重ならないように配置さ れており、 その一隅には T F T 1に対応する切り欠きが設けられている。 これに より、 当段の画素電極 1 4とこれに隣接する次段の画素電極 1 4との間には T F T 1を受け入れる空間が生じることになる。 このように T F T 1 と画素電極 1 4 を重ねない構成の他、 T F T 1を覆う層間絶縁層を形成する場合には、 T F T 1 と画素電極 1 4とを平面的に重ねて配置することもできる。
捕助容量用電極 1 5はゲート絶縁膜 6と保護膜 1 2により上下を挟まれたうえ, ゲート配線 4に平面的に重なるように、 またゲート配線 4からはみ出さないよう に設けられている。 捕助容量用電極 1 5の長さは画素電極 1 4の短辺方向 （ゲー ト配線 4の延びる方向） の長さと同程度あるいはそれよりもやや短く されている c コンタク トホール 1 6は、 画素電極 1 4の短辺方向の長さの半分以下、 好まし くはゲート配線 4に対する T F T 1の投影幅の範囲に収まるように、 あるいはゲ 一ト配線 4に対するソース電極 9の投影幅の範囲に収まるように、 あるいはゲー ト配線 4に対するコンタク ト用電極 1 1の投影幅の範囲に収まるようにするのが よい。 そしてこの大きさのコンタク トホール 1 6を T F T 1の存在する側に偏ら せて形成する。 従って画素電極 1 4は、 コンタク トホール 1 6の存在する側にお いてはコンタク トホール 1 6まで届かないといけないが、 コンタク トホール 1 6 のない側ではそのような制約がないので形状の設計は比較的自由になる。 このよ うな設計の自由度を生かし、 ここでは捕助容量用電極 1 5が露出する切り欠き部 1 4 aを画素電極 1 4のコンタク トホール 1 6の存在する側と反対の側に設けた c この切り欠き部 1 4 aの存在により、 次段の画素電極との間隔が広がり、 隣接画 素電極同士の短絡やそれに伴う表示品位の低下が防止される。
図 9及び図 1 0に本発明の第 3実施形態に係る T F T 1の構造を示す。 この T F T 1においてもソース電極 9と ドレイン電極 1 0は一方向が長手方向となった 細長形状を呈しているが、 このソース電極 9と ドレイン電極 1 0を長手方向を一 直線上に整列させる形で配置した点が特徴となっている。 '従ってソース電極 9、 ドレイン電極 1 0ともに長手方向がソース配線 8と直角、 且つゲート配線 4と平 行ということになる。
ここでもソース電極 9、 ドレイン電極 1 0ともに大半の部分は半導体アイラン ド 7に平面的に重なり、 また半導体アイランド 7とゲート絶縁膜 6を間に介在さ せた状態でゲート電極 5 とも平面的に重なる。 ソース電極 9 と ドレイン電極 1 0 の長手方向はゲート電極 5の縁に直角に交差する。 ソース電極 9は半導体アイラ ンド 7の外に出た部分をもってソース配線 8に接続し、 ドレイン電極 1 0は半導 体アイランド 7の外に出た部分をもってコンタク ト用電極 1 1に接続する。
ドレイン電極 1 0の先端部 1 0 cとソース電極 9の先端部とは所定の間隔 （チ ヤンネル幅） を置いて対向するが、 ここでドレイン電極 1 0の先端部 1 0 cは、 第 2実施形態の場合と同様、 縁の形状が最も一般的な凸曲線である凸の円弧とな つている。 ソース電極 9の先端部はドレイン電極 1 0の先端部 1 0 cを受け入れ る凹部 9 dとなっているが、 その凹部 9 dの輪郭形状は、 最も一般的な囬曲線で ある凹の円弧となっている。 従ってドレイン電極 1 0の先端部 1 0 cとソース電 極 9の凹部 9 d との間に形成されるチャンネルの形状も円弧状となる。 ソース電 極 9における凹部 9 dと反対側の縁 9 eも凸の円弧となっている。 ドレイン電極
1 0の先端部 1 0 cの凸の円弧、 ソース電極 9の凹部 9 dの凹の円弧、 及び縁 9 eの凸の円弧は同心円を形成する。
上記構成では、 ソース電極 9と ドレイン電極 1 0が長手方向に一直線に並び、 その長手方向を対称軸と して対称形状に形成されるので設計通りの形状に成形し やすく、 特にソース電極 9においてこの効果が顕著である。
またソース電極 9と ドレイン電極 1 0がソース配線 8と直角になるよう長手方 向に一直線に並ぴ、 その長手方向をゲート電極 5の縁に直角に交差させる構成で あるため、 両電極の位置が図の縦方向 （ソース配線 8と平行の方向） に多少ずれ たとしてもゲート ' ドレイン間の寄生容量に変動はない。 これに対しソース電極
9と ドレイン電極 1 0の位置が図の横方向 （ソース配線 8と直角の方向） にずれ た場合には、 ソース電極 9及びドレイン電極 1 0とゲート電極 5 との重なり,面積 が変動する。 すなわちゲート · ドレイン間の寄生容量が変動する。 従って図の横 方向については高精度の位置合わせが求められ、 縦方向についてはそれほど高精 度の位置合わせは求められないことになる。
一方、 ソース配線 8と画素電極 1 4が接近しすぎると、 たとえソース配線 8と 画素電極 1 4との間に保護膜 1 2が存在したとしてもソース配線 8に印加される 電圧が画素電極 1 4に飛び移り、 表示不良の原因になる。 従ってソース配線 8と 画素電極 1 4との間隔が設計通りになるように、 ソース配線 8や画素電極 1 4を 形成するときは図の横方向の位置合わせに高い精度が求められる。 この第 3実施 形態では、 T F T 1のソース電極 9と ドレイン電極 1 0を図の横方向に配置した ことにより、 ソース配線 8及び画素電極 1 4を形成する際図の横方向に対する位 置合わせを高い精度にすればよいため、 高精度が求められる方向を一方向にでき, 縦横 2方向に高精度が求められる場合に比べて製造容易となる。
この第 3実施形態の T F T 1においても第 2実施形態の T F T 1 と同様、 ソー ス電極 9における凹部 9 dを HO曲線 （円弧） とし、 それと反対側の縁 9 eを凸曲 線 （円弧） としてあるので、 ソース電極 9における凹部 9 dと縁 9 eの間の電極 幅を一定に、 且つできる限り細く し、 寄生容量の影響軽減に役立てることができ る。
また、 半導体アイランド 7はソース電極 9及ぴドレイン電極 1 0、 またチャン ネル領域と重なる領域に存在すればよく、 それ以外の領域にはむしろ存在しない 方がよい。 というのは、 半導体アイラン ド 7に光が当たると光電効果作用によつ てリーク電流が生じるが、 このリーク電流はできるだけ排除したい。 半導体アイ ランド 7のうち、 ゲート電極 5と重なっている部分は、 ゲート電極 5が光を遮断 するためバックライ トからの光を受けないのである力 それでも T F Tアレイ 2 と対向配置したカラーフィルタアレイなどで反射した光が当たることがある。 従 つて、 半導体アイラン ド 7はゲート電極 5 と重なっている領域であってもできる だけ不要な部分を切りつめた方がよい。 そこで半導体アイランド 7を、 ソース電 極 9及ぴドレイ ン電極 1 0の輪郭に沿う輪郭形状とし、 ソース電極 9及びドレイ ン電極 1 0から遠く離れた部分は力ッ トした。 これにより半導体アイランド 7は 光を受けにく くなり、 T F T 1の各種特性の変動が少なくなる。 このように半導 体アイランド 7をソース電極 9及びドレイン電極 1 0の輪郭に沿う輪郭形状とす る設計手法は、 第 1実施形態及び第 2実施形態の T F T 1にも適用されている。 第 3実施形態の T F T 1の構造によっても、 ソース電極 9と ドレイン電極 1 0 との間は非直線形状 （円弧状） のチャンネルとなり、 比較的長いチャンネル全長 を確保することができる。 またソース電極 9がゲート電極 5の縁と交差する箇所 において、 半導体アイランド 7がゲート電極 5の外に若干はみ出し、 ゲート電極 5には重ならないがソース電極 9には重なるはみ出し部を形成している。 ドレイ ン電極 1 0がゲート電極 5の縁と交差する箇所においても半導体アイランドアが ゲート電極 5の外に若干はみ出し、 ゲート電極 5には重ならないがドレイン電極 1 0には重なるはみ出し部を形成している。 これにより、 ソース電極 9及びドレ イン電極 1 0とグート電極 5との間に形成される寄生容量の変動が抑制される。 またソース電極 9側のはみ出し部と ドレイ ン電極 1 0側のはみ出し部とはゲート 電極 5に遮られ、 互いに独立した島状態となっているので、 ゲート電極 5からは み出した半導体アイランド 7がゲート電極 5によって遮光されない光などに起因 する光電変換作用によって導電性を帯び、 ソース ' ドレイン間に短絡が生じるこ とが防止される。
上記各実施形態の T F Tアレイ 2は、 表示画素の駆動用にトランジスタを用い る表示装置、 例えば 2枚の基板間に液晶を挟み込んだ液晶表示装置や、 有機又は 無機タイプの E L表示装置の一方の基板に利用することができる。 また上記各実 施形態ではアモルファスシリコンを利用した逆スタガ型の T F Tを例にとって説 明したが、 それ以外の種類の T F T、 例えば順スタガ型の T F Tであると力 、 多 結晶シリコンを半導体アイランドに採用したものなどにより T F Tアレイを構成 してもよい。 産業上の利用可能性
本発明は表示画素の駆動用にトランジスタを用いる表示装置に広く利用可能で あり、 表示状態の安定した、 また表示品位の高い表示装置を得るうえできわめて 有用である。 ■

Claims

請求の範囲
1 . ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向 するソース電極と ドレイ ン電極を形成したトランジスタであって、 前記ソース電 極、 ドレイン電極ともに長手方向を有する形状とし、 前記ソース電極には前記ド レイン電極の先端部を受け入れる凹部を形成するとともに、 前記半導体層には前 記ゲート電極からはみ出してゲート電極には重ならないが前記ソース電極又はド レイン電極とは重なるはみ出し部を形成し、 且つ、 前記ソース電極に重なるはみ 出し部と前記ドレイ ン電極に重なるはみ出し部とは前記グート電極に遮られて互 いに独立状態にあることを特徴とする トランジスタ。
2 . ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向 するソース電極と ドレイ ン電極を形成したトランジスタであって、 前記ドレイン 電極の前記ソース電極に対向する縁を角を丸めた形状とするとともに、 前記半導 体層には前記ゲート電極からはみ出してゲート電極には重ならないが前記ソース 電極又はドレイン電極とは重なるはみ出し部を形成し、 且つ、 前記ソース電極に 重なるはみ出し部と前記ドレイン電極に重なるはみ出し部とは前記ゲート電極に 遮られて互いに独立状態にあることを特徴とするトランジスタ。
3 . ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向 するソース電極と ドレイ ン電極を形成したトランジスタであって、 前記ドレイ ン 電極の前記ソース電極に対向する縁の形状を凸曲線とする一方、 前記ソース電極 の前記ドレイン電極に対向する縁の形状を凹曲線とするとともに、 前記半導体層 には前記ゲート電極からはみ出してゲート電極には重ならないが前記ソース電極 又はドレイ ン電極とは重なるはみ出し部を形成し、 且つ、 前記ソース電極に重な るはみ出し部と前記ドレイン電極に重なるはみ出し部とは前記ゲート電極に遮ら れて互いに独立状態にあることを特徴とする トランジスタ。
4 . ゲート電極に平面的に重なる半導体層の上に、 互いに所定間隔を置いて対向 するソース電極と ドレイ ン電極を形成したトランジスタであって、 前記ドレイン 電極の前記ソース電極に対向する縁の形状を凸の円弧とする一方、 前記ソース電 極の前記ドレイン電極に対向する側の縁及びその反対側の縁の形状を前記ドレイ ン電極側の円弧形状と同心円をなす凹の円弧及ぴ凸の円弧とするとともに、 前記 半導体層には前記ゲート電極からはみ出してゲート電極には重ならないが前記ソ ース電極又はドレイン電極とは重なるはみ出し部を形成し、 且つ、 前記ソース電 極に重なるはみ出し部と前記ドレイン電極に重なるはみ出し部とは前記ゲート電 極に遮られて互いに独立状態にあることを特徴とする トランジスタ。
5 . 前記半導体層が、 前記ソース電極及ぴドレイン電極の輪郭に沿う輪郭形状を 有していることを特徴とする請求項 1から請求項 4のいずれかに記載のトランジ スタ。
6 . 請求項 1から請求項 5のいずれかに記載のトランジスタを表示用のトランジ スタとして用いる表示装置において、 ゲート配線とソース配線をマトリ ックス状 に配置し、 前記ゲート配線とソース配線の交差部に前記トランジスタを設け、 前 記トランジスタの前記ドレイ ン電極を前記ソース配線とほぼ平行に配置したこと を特徴とする表示装置。
7 . 請求項 1から請求項 5のいずれかに記載のトランジスタを表示用のトランジ スタとして用いる表示装置において、 ソース配線とゲート配線をマトリ ックス状 に配置し、 前記ソース配線とゲート配線の交差部に前記トランジスタを設け、 前 記トランジスタの前記ドレイ ン電極を前記ソース配線とほぼ直角に配置したこと を特徴とする表示装置。
8 . 前記ゲート配線と前記ソース配線によって区画される領域に前記トランジス タとそれに接続した画素電極を配置し、 前記ゲート配線とそれに重ねるように配 置した次段の画素電極との間に、 ゲート絶縁膜と保護膜で上下を挟んだ補助容量 用電極を配置し、 前記捕助容量用電極と前記画素電極を接続するため前記保護膜 に形成したコンタク トホールを前記トランジスタの存在する側に偏って配置する とともに、 前記捕助容量用電極の上に位置する前記画素電極の縁には、 前記コン タク トホールの存在する側と反対の側に切り欠き部を形成したことを特徴とする 請求項 6又は請求項 7に記載の表示装置。
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