JP2004134504A

JP2004134504A - 液晶表示素子

Info

Publication number: JP2004134504A
Application number: JP2002296192A
Authority: JP
Inventors: Satoshi Morita; 森田　聡; Osamu Kobayashi; 小林　修; Shinichiro Tanaka; 田中　慎一郎
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 2002-10-09
Filing date: 2002-10-09
Publication date: 2004-04-30
Anticipated expiration: 2022-10-09
Also published as: JP4211349B2

Abstract

【課題】本発明は、薄膜トランジスタをアクティブ素子として用い、ソース電極とドレイン電極の形状、及び電極幅を工夫することにより、寄生容量の変動を抑制する液晶表示素子を提供することを目的とする。
【解決手段】ＴＦＴ１は、ボトムゲート構造を有する逆スタガ型構造となっており、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための２個の凹部４ａを有するＨ型形状をしている。ソース電極４は連結部７によりソース電極線２へと接続されている。ドレイン電極５は細長形状をしており、ソース電極４に形成された２ヶ所の凹部４ａに２方向から挿入する形で形成されている。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、「ＴＦＴ」と略する）をアクティブ素子として用いた液晶表示素子に関する。
【０００２】
【従来の後術】
近年、液晶表示素子は多様化の傾向にあり、その用途はパーソナルコンピュータをはじめ、モニター、テレビ、モバイル端末等へ広く普及している。更に、携帯端末においては、屋外・屋内の双方に使用でき、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子が開発されている。
【０００３】
これらの液晶表示素子においては、ガラス基板上に薄膜トランジスタのアレイを形成し、これらのＴＦＴにより表示画素の駆動を行っている。このＴＦＴは、ゲート電極上にゲート絶縁膜を介してシリコンなどの半導体層を形成し、その上にソース電極とドレイン電極を所定の間隔を置いて対向配置としている（例えば、特許文献１、２参照）。
【０００４】
【特許文献１】
特開昭６４−８２６７４号公報（第３−５頁、第１−２図）
【特許文献２】
特公平５―８７９９１号公報（第２頁、第２図、第４図）
【０００５】
【発明が解決しようとする課題】
ソース電極とドレイン電極は、一般に同時に形成されるものであるが、当該電極形成の際に、ソース電極とドレイン電極の形成位置に関し、時として位置ずれを生じてしまい、設計通りの位置を確保できない場合がある。上記従来のＴＦＴを有する液晶表示素子においては、この様なソース電極やドレイン電極の位置ずれにより、ソース電極とゲート電極間、又はドレイン電極とゲート電極間の重なり面積が変動してしまい、その結果、寄生容量が大きく変動してしまうという問題があった。又、当該寄生容量の変動により、各画素毎に寄生容量のバラツキが生じるため、各画素における画素電極の電位降下のバラツキが大きくなり、画像表示領域におけるＴＦＴのフリッカ現象等の問題が生じていた。
【０００６】
又、上記従来のＴＦＴを有する液晶表示素子のうち、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子においては、当該光がＴＦＴへと侵入してしまうため、光電効果に伴う電子−正孔対が発生し、その結果、半導体層にリーク電流が流れるという弊害が生じてしまう。
【０００７】
本発明は、上記問題点に鑑みなされたものであり、液晶表示素子を形成する際に、電極の形成位置に関し位置ずれが生じた場合であっても、電極間の寄生容量に影響を与えず、画像表示領域におけるＴＦＴのフリッカ現象等の不都合を回避できるとともに、半導体層へのバックライトからの光の入射を効果的に防止でき、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる液晶表示素子を提供しようとするものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の液晶表示素子においては、第１の絶縁基板上でゲート電極、半導体層、ソース電極及びドレイン電極、及び絶縁膜から構成される薄膜トランジスタを、ゲート電極線、及びソース電極線の交点付近に配置してマトリックス状にし、第１の絶縁基板と、第１の絶縁基板に対向して設けられ、共通電極が形成された第２の絶縁基板との間に液晶を狭持してなる液晶表示素子において、ソース電極とドレイン電極はソース電極線の長手方向に沿って並べられ、かつ、ソース電極は２個の凹部を有するＨ型形状をしており、ドレイン電極は２個の凹部に２方向から挿入される細長形状であることを特徴とする。
【０００９】
この構成によると、ソース電極は凹部を２個有するＨ型形状をしており、又、細長形状を有するドレイン電極は、ソース電極の２箇所の凹部に２方向から挿入されるものであるため、ソース電極とドレイン電極を同時に形成する際のマスク合わせによるズレが生じたとしても、ソース電極とゲート電極、及びドレイン電極とゲート電極の重なり面積は変わらず、その結果、寄生容量の変動を抑制することができる。
【００１０】
又、本発明の液晶表示素子においては、半導体層は、ソース電極の外形に沿った形状を有するとともに、ゲート電極からはみ出して、ゲート電極には重ならないがドレイン電極とは重なる第１の突出部を有し、ゲート電極は、第１の突出部に隣接して第２の突出部を有することを特徴とする。
【００１１】
この構成によると、半導体層は、ゲート電極からはみ出して、ゲート電極には重ならないがドレイン電極とは重なる第１の突出部を有しているため、ドレイン電極を形成する際のマスク合わせのズレが生じた場合であっても、ドレイン電極とゲート電極の間の寄生容量をを一定に保つことができる。又、ＴＦＴ付近の隙間を埋めるべく、ゲート電極は、半導体層に形成された第１の突出部に隣接して、その四方の角において第２の突出部を有しており、半導体層は小さく形成されたソース電極の外形に沿って形成されているため、半導体層を小さく形成することができる。その結果、透過型の液晶表示素子において、バックライト光のＴＦＴへの侵入を効果的に遮断することができ、その結果、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。尚、この第１、第２の突出部は、ソース電極線の長手方向に沿って形成することもできる。
【００１２】
又、本発明の液晶表示素子においては、ソース電極とソース電極線は、ソース電極の電極幅よりも小さい幅を有する連結部により接続されており、半導体層は、ゲート電極からはみ出して、ゲート電極には重ならないが連結部とは重なる第３の突出部を更に有することを特徴とする。
【００１３】
この構成によると、ソース電極とソース電極線を接続する連結部の幅が細く形成されることになるため、ソース電極を形成する際のマスク合わせのズレにより、ソース電極の位置に多少のズレが生じたとしても、当該連結部とゲート電極の重なり面積が小さくなるため、寄生容量の変動を少なくすることができる。又、半導体層が、ゲート電極からはみ出して、ゲート電極には重ならないが連結部とは重なる第３の突出部を有しているため、ソース電極を形成する際のマスク合わせのズレが生じた場合であっても、第３の突出部によりソース電極とゲート電極の間の寄生容量を一定に保つことができる。
【００１４】
又、本発明の液晶表示素子においては、連結部の幅は、ソース電極の電極幅よりも小さいことを特徴とする。
【００１５】
この構成によると、ソース電極を形成する際のマスク合わせのズレにより、ソース電極の位置が、ゲート電極線の長手方向に多少ずれたとしても、当該連結部とゲート電極の重なり面積は小さいため、寄生容量の変動を少なくすることができる。
【００１６】
又、本発明の液晶表示素子においては、ソース電極の電極幅は、ドレイン電極の電極幅よりも小さいことを特徴とする。
【００１７】
この構成によると、各ＴＦＴにおけるソース電極とゲート電極の重なり面積のムラを少なくすることができる。
【００１８】
又、本発明の液晶表示素子においては、ゲート電極には、ドレイン電極と重ならない寄生容量低減用の切り欠き部が形成されていることを特徴とする。
【００１９】
この構成によると、ドレイン電極のうち、チャネル領域の形成に関与しない部分が、ゲート電極と重ならない様に切り欠き部が形成されているため、ドレイン電極とゲート電極の間の寄生容量を減少することができるとともに、液晶表示への悪影響を低減することができる。
【００２０】
又、本発明の液晶表示素子においては、ソース電極線とゲート電極線によって区画される領域には画素電極が配置されており、かつ、画素電極のうち、画像表示に影響を及ぼさない領域にコンタクトホールが１つ形成されており、コンタクトホールを介してドレイン電極と画素電極が１ヶ所にて接続されていることを特徴とする。
【００２１】
この構成によると、ドレイン電極と画素電極の重なり面積が小さくなるのを回避しつつ、画素電極に要求される光透過率特性、及びカラーフィルタの色設定に悪影響を及ぼすことなく、ドレイン電極と画素電極を確実に接続することができる。
【００２２】
【発明の実施形態】
以下、図面を参照して、本発明の実施形態を詳細に説明する。図１は、本発明の実施形態に係るＴＦＴを用いた液晶表示素子の基本的構成を示す平面図である。
【００２３】
本液晶表示素子は、いわゆるアクティブマトリクス方式であり、画素の駆動を行うアクティブ素子として、逆スタガ型の薄膜トランジスタ（ＴＦＴ）１を用い、当該ＴＦＴ１をマトリクス状に配列してＴＦＴアレイが構成されている。
【００２４】
ＴＦＴアレイには、図１において左右方向に延びる複数のゲート電極線３が所定の間隔により形成されている。又、このゲート電極線３と直交して、複数のソース電極線２が所定間隔で形成されている。縦横のマトリクス状に配置されたソース電極線２とゲート電極線３により囲まれた升目毎に、即ち、ソース電極線２とゲート電極線３によって区画される領域毎に１個のＴＦＴ１が配置されている。即ち、当該ＴＦＴ１は、ゲート電極線３、及びソース電極線２の交点付近にマトリックス状に配置されている。又、ＴＦＴ１に隣接して、上記升目毎にＩＴＯ等の透明導電膜により形成された透明な画素電極２０が配置されている。当該画素電極２０は、ＴＦＴと１対１で対応しており、図１に示す様に、マトリクス状に配置されている。
【００２５】
次に、図２、及び図３に基づいて、本発明の実施形態に係るアレイ基板上のＴＦＴ１の構造を説明する。
【００２６】
図２は、本発明の実施形態に係るアレイ基板上のＴＦＴの一画素部分の構造を示す平面図であり、図３は、図２のＡ−Ａ断面図である。
【００２７】
図２に示す様に、本発明に係るＴＦＴ１は、ボトムゲート構造を有する逆スタガ型構造となっている。ソース電極４は、ソース電極線２の長手方向に沿って並べられており、ソース電極４の長手方向はソース電極線２と平行になっている。又、図２に示す様に、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための２個の凹部４ａを有するＨ型形状をしており、ソース電極４における当該凹部４ａが形成された領域がチャネル領域として機能する。又、ソース電極４の電極幅９は細く、例えば３μｍに形成されており、後述のドレイン電極５の電極幅１０よりも小さくなっている。ソース電極４の形状をこの様な形状にすることにより、ソース電極４を小さく形成することが可能となる。又、ソース電極４は、ソース電極４の長手方向と直角となるように形成されたに細長い連結部７によりソース電極線２へ接続されており、連結部７の幅は、ソース電極４の電極幅９よりも小さく、例えば２μｍに形成されている。
【００２８】
ドレイン電極５は、ソース電極４と同様に、ソース電極線２の長手方向に沿って並べられいる。又、ドレイン電極５は細長形状をしており、その先端部５ａ側からソース電極４が有する２個の凹部４ａに２方向から挿入し、ソース電極４を挟み込む様にしてソース電極４の上下に設けられている。又、ドレイン電極５のうち、ソース電極４における凹部４ａが形成されたＨ型形状部分に挿入される部分が、チャネル領域として機能する。ドレイン電極５の電極幅１０は細く、例えば４μｍに形成されている。尚、ドレイン電極５は、ソース電極と同一の金属（例えば、ＣｒやＡｌ）により同時に形成される。
【００２９】
又、図２に示す様に、ドレイン電極５のソース電極４に対向する縁、即ち、先端部５ａの縁の角を丸めた形状としている。その結果、角の丸められた形状を得るため、先端部５ａの縁の形状は凸曲線となっている。ドレイン電極５の先端部５ａが角張った形状をしていると、露光時にその角が丸まった形で焼き付けられやすく、特に、露光解像度よりも小さな部分は、設計形状と異なる形状に変形しやすく、その変形度合いも一定ではない。そのため、ドレイン・ゲート間の寄生容量に変動が生じやすくなり、また、ソース電極４の凹部４ａとドレイン電極１０の先端部５ａとの間には所定の間隔（チャネル幅）が形成されるが、このチャネル幅に広狭の変動が生じやすくなってしまう。一方、上述のごとく、先端部５ａの形状を縁の角を丸めた凸曲線とすることによって、ドレイン電極５の設計形状と実際形状との差を小さくすることができ、露光時にその角が丸まった形で焼き付けられることに起因するドレイン電極５の面積の変動と、それに伴う寄生容量の変動、及び、ソース電極４とドレイン電極５の間隔変動の問題を解決することができる。
【００３０】
又、ソース電極４とドレイン電極５との間に形成されるチャネル幅が一定になるように、ソース電極４の凹部４ａの形状は円弧状になっている。この様にすることにより、ＴＦＴの特性を良好にすることができる。
【００３１】
ゲート電極６は、その長手方向が、ゲート電極線３の長手方向と垂直になっており、このゲート電極６は、ゲート電極線３と同一の金属（例えば、ＣｒやＡｌ）により同時に形成される。ゲート電極線３上には、ゲート絶縁膜（図示せず）が形成されており、ソース電極４と同一の材料で形成された配線４０が、ゲート電極線３と重なる様に、当該ゲート絶縁膜上に形成されている。この配線４０を設けたのは、ゲート電極線３と配線４０を重ねて２重に形成することにより、配線抵抗を少なくするためである。当該ゲート電極線３は、ゲート絶縁膜に形成されたコンタクトホール１１を介して、配線４０に接続されている。ここで、ゲート電極６には、ドレイン電極５と重ならない切り欠き部１８が形成されている。即ち、図２において、本来、下方向からソース電極４に挿入するドレイン電極５とゲート電極６が重なる部分をカットし、当該カット部分を切り欠き部１８としている。
【００３２】
又、図２に示す様に、ＴＦＴ１においては、ソース電極４、ドレイン電極５、半導体層８がゲート電極６上に収まる構造となっているが、ＴＦＴ付近の隙間を埋めるべく、ゲート電極６の四方の角が局所的に突出した構造となっている。即ち、ゲート電極６は、４つの突出部１５を有しており、この突出部１５は、ソース電極線２の長手方向に沿って形成される。
【００３３】
半導体層８は、ソース電極４の外形に沿った形状をしている。この半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないがドレイン電極５とは重なる突出部１３を有しており、この突出部１３は、ソース電極線２の長手方向に沿って形成されている。又、図２に示す様に、ゲート電極６に形成された突出部１５は、半導体層８に形成された突出部１３に隣接して形成されている。半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないが連結部７とは重なる突出部１６を更に有しており、この突出部１６は、ソース電極線２の長手方向に対し直角となるように形成されている。
【００３４】
図３は、図２のＡ−Ａ断面図であり、当該図３を用いて、本発明の実施形態に係るアレイ基板上のＴＦＴ１の構造、及び製造方法を簡単に説明する。
【００３５】
本実施形態に係るＴＦＴ１はボトムゲート構造を有しており、下から順にゲート電極６、ゲート絶縁膜２２、半導体層８を重ねた積層構造を有している。まず、絶縁された基板２１上に、例えばＣｒやＡｌ等からなる金属膜をスパッタ法等により積層後、フォトリソグラフィー法等によりレジストを露光後パターニングし、基板２１上にゲート電極６を形成する。尚、当該基板２１には、例えば、無アルカリガラス、無ソーダガラス、又は表面をソーダの流出を防ぐために保護膜で覆った普通ガラス等が使用される。次に、スパッタリング法やプラズマＣＶＤ法等によりゲート絶縁膜２２を積層する。このゲート絶縁膜２２には、スパッタリング法を用いた場合は、例えば、Ｔａ_２Ｏ_５等が用いられ、プラズマＣＶＤ法を用いた場合は、例えば、ＳｉＯ_２等が用いられる。次に、ゲート絶縁膜２２上に、プラズマＣＶＤ法等により半導体層８を積層する。この半導体層８は、例えば、アモルファス型のシリコン層からなり、ゲート電極６を覆うゲート絶縁膜２２上に、ゲート電極６に平面的に重なるように形成されている。半導体層８をパターニングした後、オーミック層となるｎ^＋ａ−Ｓｉ層を半導体層８上に形成し、その後、Ｍｏ、Ａｌ、Ｃｒ等からなる金属膜をスパッタ法等により積層し、フォトリソグラフィー法等によりレジストを露光後パターニングし、ソース電極４、及びドレイン電極５を形成する。ここで、ソース電極４は半導体層８と平面的に重なり、又、ドレイン電極５の一部は半導体層８と平面的に重なっている。又、ソース電極４とドレイン電極５は、半導体層８とゲート絶縁膜２２を間に介在させた状態で、ゲート電極６とも平面的に重なっている。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜２４を成膜し、スパッタ法等によりＩＴＯ等の透明導電膜を成膜し、画素電極８をパターン形成後、ドレイン電極５と画素電極２０を接続するコンタクトホール１２を形成し、図３に示すＴＦＴアレイ基板が完成する。ここで、このコンタクトホール１２は１つしか形成されておらず、図２、図３に示す様に、画素電極２０のうち、画像表示に影響を及ぼさない領域に形成されている。なお、画像表示に影響を及ぼさない領域としては、画素電極のエッジ付近が適している。つまり、画素電極のエッジ付近は液晶分子の配向状態を制御する力が弱いため、画素電極と対向する基板上に形成されたブラックマトリクスなどで遮光され、画層表示に用いないためである。さらにＴＦＴに近い画素電極のエッジ付近であれば、ドレイン電極５のコンタクトホール１２までの大きさを小さくでき、より表示に影響を及ぼさない。ドレイン電極５の一部は、半導体層８の外にはみ出しており、半導体層８の外にはみ出た部分が画素電極２０に接続されている。即ち、前記コンタクトホール１２を介して、ドレイン電極５と画素電極２０が１ヶ所にて接続されている。
【００３６】
図４は、本発明に係るアクティブマトリクス型の液晶表示素子の実施形態を示す模式的な部分断面図であり、一画素分を表している。
【００３７】
基板２１の外表面、及び基板２５の外表面には、偏光板２６、２７が設けられている。この偏光板２６、２７は、例えば、ポリビニルアルコールの高分子フィルムにヨウ素化合物をドープしたものが用いられる。尚、基板２５は、基板２１と同様に絶縁されており、例えば、無アルカリガラス、無ソーダガラス、又は表面をソーダの流出を防ぐために保護膜で覆った普通ガラス等がにより形成されている。基板２５の内表面には、カラーフィルタ２８が形成されており、カラーフィルタ２８を画素毎に区切るようにブラックマトリクス２９が基板２５の内表面に形成されている。このカラーフィルタ２８、及びブラックマトリクス２９の表面には、共通電極３０が形成されており、共通電極３０の表面には配向膜３１が形成されている。又、基板２１の内側は配向膜３２が形成されている。これらの配向膜３１、３２は、例えば、ポリイミド樹脂により形成され、ラビング処理がなされている。配向膜３１の内側には液晶層３３が設けられており、当該液晶層３３は、基板２１と、当該基板２１に対向して設けられ、共通電極３０が形成された基板２５との間に狭持された構成となっている。又、当該液晶層３３は当該配向膜３１、３２により、一定方向に配向されている。基板２１上には、図２、及び図３にて説明したＴＦＴ１が配置されており、ドレイン電極５は、配向膜３２の下に形成された画素電極２０に接続されている。又、画素電極２０と基板２１の間にはゲート絶縁膜２２が形成されている。
【００３８】
以上に説明した本発明の実施形態にかかるＴＦＴを有するアクティブマトリクス型の液晶表示素子においては、以下に示す理由により、ソース・ゲート間、及びドレイン・ゲート間の寄生容量が小さくなるとともに、寄生容量の変動が抑制される。
【００３９】
即ち、上述のごとく、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための凹部４ａを２個有するＨ型形状をしており、又、細長形状を有するドレイン電極５は、その先端部５ａ側からソース電極４が有する２個の凹部４ａに２方向から挿入されるものであるため、ソース電極４とドレイン電極５を同時に形成する際のマスク合わせのズレにより、ソース電極４の位置が、縦方向（即ち、ソース電極線２の長手方向）、又は横方向（即ち、ゲート電極線３の長手方向）に、又、ドレイン電極５の位置が横方向に多少ずれたとしても、ソース電極４とゲート電極６、及びドレイン電極５とゲート電極６の重なり面積は変わらず、その結果、寄生容量の変動が起こらない。従って、画素電極２０の電位降下のバラツキが小さくなり、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。又、ドレイン電極５の位置が縦方向にずれた場合であっても、図２に示す様に、ゲート電極６の縁１９、３５がドレイン電極５の縁をその短辺方向に横切っているので、その横切り位置が縦方向にずれたとしても、ドレイン電極５とゲート電極６の全体的な重なり面積は変わらないと言える。従って、ドレイン電極５とゲート電極６の間の寄生容量の変動は抑制される。
【００４０】
又、本実施形態においては、ＴＦＴ付近の隙間を埋めるべく、ゲート電極６は、その四方の角において突出部１５を有しており、この突出部１５は、ソース電極線２の長手方向に沿って形成されいる。従って、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子において、ゲート電極６に形成された突出部１５により、当該バックライトからの光のＴＦＴへの侵入を遮断することができるので、半導体層８へのバックライトからの光の入射を効果的に防止でき、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。
【００４１】
又、ＴＦＴ１においては、ソース電極４は半導体層８と重なっている必要があり、上述したマスクずれを考慮して、半導体層８はソース電極４よりも一回り大きく形成する必要がある。しかし、半導体層８をあまり大きく形成してしまうと、半導体層８へのバックライトからの光の入射により、光リークが発生してしまう。そこで、当該半導体層８による光リークを抑えるために、半導体層８を小さくする必要があるが、本発明においては、ソース電極４をできるだけ小さく形成するために、当該ソース電極４の形状を２箇所の凹部４ａ有するＨ型形状とするとともに、ソース電極４の電極幅９を細く形成し、かつ、半導体層８の形状を、ソース電極４の外形に沿った形状としている。即ち、本発明においては、半導体層８は、この様に小さく形成されたソース電極４の外形に沿って形成されているため、半導体層８を小さく形成することができる。従って、当該半導体層８による光リークを効果的に抑えることができる。
【００４２】
又、ゲート電極６に突出部１５を形成することにより、ソース電極４、ドレイン電極５、及び半導体層８がゲート電極６上に収まる構造となるため、ＴＦＴ１における段差が少なくなり、結果として、ソース電極４、及びドレイン電極５の幅を細く形成しても、断線の可能性が小さくなる。
【００４３】
尚、上述のごとく、半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないがドレイン電極５とは重なる突出部１３と、ゲート電極６からはみ出して、ゲート電極６には重ならないが連結部７とは重なる突出部１６を有しているが、当該突出部１３、１６を設けることにより、ソース電極４とドレイン電極５を同時に形成する際のマスク合わせのズレが生じた場合であっても、突出部１３によりドレイン電極５とゲート電極６の間の寄生容量を、又、突出部１６によりソース電極４とゲート電極６の間の寄生容量を一定に保つことができる。
【００４４】
又、本来、ドレイン電極５のうち、チャネル領域を形成するドレイン領域（即ち、ソース電極４における凹部４ａが形成されたＨ型形状部分に挿入される部分）は、ゲート電極６、及び半導体層８と重なりを有する必要があるが、チャネル領域の形成に関与しない部分が、ゲート電極６と重なってしまうと、寄生容量が増加してしまい、液晶表示に悪影響を及ぼしてしまう。又、ドレイン電極５のうち、チャネル領域の形成に関与しない部分が、ゲート電極６と重なってしまうと、マスク合わせのズレが生じた場合に、ドレイン電極５とゲート電極６の重なり面積の補償（即ち、ドレイン電極５、又はゲート電極６のどちらか一方の面積が増加した場合に、他方の電極の面積を減少させることによる重なり面積の調整）を行うことができない。本実施形態においては、ソース電極４において、チャネル領域を形成するソース領域（即ち、ソース電極４における凹部４ａが形成された領域）に下方向から挿入するドレイン電極５のうち、半導体層８からはみ出して形成されている部分と重なるゲート電極６の領域をカットし、当該カット部分を切り欠き部１８としている。即ち、上記切り欠き部１８を形成することにより、ドレイン電極５のうち、チャネル領域の形成に関与しない部分が、ゲート電極６と不要に重ならない構造としている。この構造とすることで、ドレイン電極５とゲート電極６の間の寄生容量を減少することができるとともに、液晶表示への悪影響を低減することができる。
【００４５】
又、ソース電極４とゲート電極６の間の寄生容量、及びドレイン電極５とゲート電極６の間の寄生容量を小さくするためには、各々、ソース電極４とゲート電極６の重なり面積、及びドレイン電極５とゲート電極６の重なり面積を小さくする必要がある。これは、画素電極２０に電荷を供給後、ＴＦＴをＯＦＦにすると、画素電極２０の電位が数ボルト降下するが、ソース電極４、又はドレイン電極５の電極幅が大きいと、ゲート電極６との重なり面積が広くなってしまい、上記画素電極２０の電位降下が大きくなってしまうからである。特に、ドレイン電極５とゲート電極６は別工程で作成されるため、重複部分にバラツキが生じ易く、その結果、ドレイン電極５とゲート電極６の重なり面積にムラが生じてしまう。このドレイン電極５とゲート電極６の重なり面積のムラは、画素電極２０への供給電圧にそのまま影響し、その結果、各画素毎に電位の低下幅にバラツキが生じてしまい、表示特性が低下するという弊害が生じる。本実施形態においては、上述のごとく、ドレイン電極５の電極幅１０を小さく形成し、ドレイン電極５を細長形状とすることにより、各ＴＦＴにおけるドレイン電極５とゲート電極６の重なり面積のムラを少なくすることができ、その結果、画素電極２０の電位降下のバラツキを小さすることができるとともに、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。
【００４６】
又、上述のごとく、ソース電極４の電極幅９は細く形成されており、ドレイン電極５の電極幅１０よりも小さく形成されている。ソース電極４の形状をこの様な形状にすることにより、ソース電極４を小さく形成することが可能となるため、ソース電極５とゲート電極６の重なり面積のムラを少なくすることができ、その結果、画素電極２０の電位降下のバラツキを小さくすることができるとともに、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。
【００４７】
又、コンタクトホールの面積は大きい方がドレイン電極と画素電極との接続が確実になるが、一般に、ドレイン電極はＣｒやＡｌ等の不透明な金属により形成されいるため、コンタクトホールの面積を大きく形成すると、ドレイン電極と画素電極の重なり面積が大きくなってしまい、画素電極に要求される光透過率特性に悪影響を及ぼしてしまいうとともに、カラーフィルタの色設定が困難になってしまう。従って、通常、ドレイン電極と画素電極の接続ヶ所を２ヶ所設けることにより、コンタクトホールの面積を小さく形成している。しかしながら、この様にコンタクトホールの面積を小さく形成してしまうと、ドレイン電極と画素電極との確実な接続が困難になるという不都合が生じてしまう。本発明においては、上述のごとく、画素電極２０のうち、画像表示に影響を及ぼさない領域にコンタクトホール１２を１つだけ形成し、かつ、当該コンタクトホール１２を介してドレイン電極５と画素電極２０を１ヶ所にて接続することにより、ドレイン電極５と画素電極２０の重なり面積が小さくなるのを回避しつつ、画素電極２０に要求される光透過率特性、及びカラーフィルタの色設定に悪影響を及ぼすことなく、ドレイン電極５と画素電極２０を確実に接続することができる。
【００４８】
又、本実施形態においては、上述のごとく、ソース電極４とソース電極線２を接続する連結部７の幅は、ソース電極４の電極幅９よりも小さく形成されている。即ち、ソース電極４とソース電極線２を接続する連結部７の幅が細く形成されている。この構成によれば、ソース電極４を形成する際のマスク合わせのズレにより、ソース電極４の位置が、横方向（即ち、ゲート電極線３の長手方向）に多少ずれたとしても、当該連結部７とゲート電極６の重なり面積は小さいため、寄生容量の変動を少なくすることができる。
【００４９】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々の変形をすることが可能であり、それらを本発明の範囲から除外するものではない。
【００５０】
例えば、上記の実施形態においては、アクティブマトリクスタイプのカラー液晶表示素子でもって説明しているが、ＳＴＮ型モノクロ、カラー単純マトリクスタイプの液晶表示素子であっても、あるいはＴＮ型単純マトリクスタイプの液晶表示素子やＴＮ型アクティブマトリクスタイプなどのツイストネマチック型のモノクロ、カラー液晶表示素子、双安定型単純マトリクスタイプのモノクロ、カラー液晶表示素子であっても同様の作用効果が得られる。
【００５１】
又、上記の実施形態においては、ＴＦＴの構造を逆スタガ型として説明したが、それ以外の種類のＴＦＴ、例えば、トップゲート構造をとる正スタガ型のＴＦＴとしてもよい。
【００５２】
【発明の効果】
以上、詳細に説明した様に、本発明の液晶表示素子によれば、ソース電極とドレイン電極の形状、及び電極幅を工夫することにより、寄生容量の変動を抑制することができるため、マスクアライメント誤差に起因するフリッカ現象を軽減することができる。又、ＴＦＴ付近の隙間を埋めるべく、ゲート電極は、その四方の角において突出部を有しているため、透過型の液晶表示素子において、バックライト光のＴＦＴへの侵入を遮断することができ、その結果、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＴＦＴを用いた液晶表示素子の基本的構成を示す平面図である。
【図２】本発明の実施形態に係るアレイ基板上のＴＦＴの一画素部分の構造を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】本発明の実施形態に係るアクティブマトリクス型の液晶表示素子を示す模式的な部分断面図である。
【符号の説明】
１：ＴＦＴ
２：ソース電極線
３：ゲート電極線
４：ソース電極
４ａ：凹部
５：ドレイン電極
５ａ：先端部
６：ゲート電極
７：連結部
８：半導体層
１３、１５、１６：突出部
１８：切り欠き部
２１、２５：絶縁基板
２２：ゲート絶縁膜
２４：絶縁膜
２６、２７：偏光板
２８：カラーフィルタ
２９：ブラックマトリクス
３０：共通電極
３１、３２：配向膜
３３：液晶層

Claims

第１の絶縁基板上でゲート電極、半導体層、ソース電極及びドレイン電極、及び絶縁膜から構成される薄膜トランジスタを、ゲート電極線、及びソース電極線の交点付近に配置してマトリックス状にし、前記第１の絶縁基板と、前記第１の絶縁基板に対向して設けられ、共通電極が形成された第２の絶縁基板との間に液晶を狭持してなる液晶表示素子において、前記ソース電極と前記ドレイン電極は前記ソース電極線の長手方向に沿って並べられ、かつ、前記ソース電極は２個の凹部を有するＨ型形状をしており、前記ドレイン電極は前記２個の凹部に２方向から挿入される細長形状であることを特徴とする液晶表示素子。
前記半導体層は、前記ソース電極の外形に沿った形状を有するとともに、前記ゲート電極からはみ出して、前記ゲート電極には重ならないが前記ドレイン電極とは重なる第１の突出部を有し、前記ゲート電極は、前記第１の突出部に隣接して第２の突出部を有することを特徴とする請求項１に記載の液晶表示素子。
前記第１、第２の突出部は、前記ソース電極線の長手方向に沿って形成されていることを特徴とする請求項２に記載の液晶表示素子。
前記ソース電極と前記ソース電極線は、前記ソース電極の電極幅よりも小さい幅を有する連結部により接続されており、前記半導体層は、前記ゲート電極からはみ出して、前記ゲート電極には重ならないが前記連結部とは重なる第３の突出部を更に有することを特徴とする請求項２に記載の液晶表示素子。
前記連結部の幅は、前記ソース電極の電極幅よりも小さいことを特徴とする請求項４に記載の液晶表示素子。
前記ソース電極の電極幅は、前記ドレイン電極の電極幅よりも小さいことを特徴とする請求項１または２に記載の液晶表示素子。
前記ゲート電極には、前記ドレイン電極と重ならない寄生容量低減用の切り欠き部が形成されていることを特徴とする請求項１または２に記載の液晶表示素子。
前記ソース電極線と前記ゲート電極線によって区画される領域には画素電極が配置されており、かつ、前記画素電極のうち、画像表示に影響を及ぼさない領域にコンタクトホールが１つ形成されており、前記コンタクトホールを介して前記ドレイン電極と前記画素電極が１ヶ所にて接続されていることを特徴とする請求項１または２に記載の液晶表示素子。