JP2002149086A - 薄膜トランジスタ基板及びそれを備える液晶表示装置 - Google Patents
薄膜トランジスタ基板及びそれを備える液晶表示装置Info
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- JP2002149086A JP2002149086A JP2000339174A JP2000339174A JP2002149086A JP 2002149086 A JP2002149086 A JP 2002149086A JP 2000339174 A JP2000339174 A JP 2000339174A JP 2000339174 A JP2000339174 A JP 2000339174A JP 2002149086 A JP2002149086 A JP 2002149086A
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Abstract
(57)【要約】
【目的】 ゲート配線を挟んで対向する画素電極同士の
短絡事故の発生を防止すること。 【構成】 複数のゲート配線４と複数のソース配線８に
よって区画される領域に薄膜トランジスタ１とそれに接
続した画素電極１６を配置し、ゲート配線４とそれに重
ねるように配置した次段の画素電極１６の間に、ゲート
絶縁層、補助容量用の電極１２、保護層を介在した薄膜
トランジスタ基板において、前記補助容量用電極１２と
前記画素電極１６を接続するために前記保護層に形成し
たコンタクトホール１５を前記補助容量用電極１２上の
前記薄膜トランジスタ１側に偏って配置し、前記補助容
量用電極１２上の前記コンタクトホール１５と反対側の
他方の端に前記画素電極１６の端を切り欠いた切り欠き
部１６ａを形成した。
短絡事故の発生を防止すること。 【構成】 複数のゲート配線４と複数のソース配線８に
よって区画される領域に薄膜トランジスタ１とそれに接
続した画素電極１６を配置し、ゲート配線４とそれに重
ねるように配置した次段の画素電極１６の間に、ゲート
絶縁層、補助容量用の電極１２、保護層を介在した薄膜
トランジスタ基板において、前記補助容量用電極１２と
前記画素電極１６を接続するために前記保護層に形成し
たコンタクトホール１５を前記補助容量用電極１２上の
前記薄膜トランジスタ１側に偏って配置し、前記補助容
量用電極１２上の前記コンタクトホール１５と反対側の
他方の端に前記画素電極１６の端を切り欠いた切り欠き
部１６ａを形成した。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ基
板及びそれを備える液晶表示装置に関する。
板及びそれを備える液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置を構成する薄膜トランジス
タアレイ基板において、補助容量を形成するための一方
の電極として画素電極を、他方の電極としてゲート配線
を利用するものが知られている（例えば。特開平１−１
６９４３０号公報参照）。この補助容量を増大させるた
めには、画素電極とゲート配線が重なる面積を大きくす
ることが有効であるが、開口率との関係から限界が有
る。そこで、図４に示すように、ゲート絶縁層とその上
の保護層の間に別途補助容量用の電極ＣＭを設け、この
電極ＣＭと画素電極ＩＴＯを保護層に形成したコンタク
トホールＣＨを介して接続することにより、補助容量を
増加する構造としたものが実用化されている。
タアレイ基板において、補助容量を形成するための一方
の電極として画素電極を、他方の電極としてゲート配線
を利用するものが知られている（例えば。特開平１−１
６９４３０号公報参照）。この補助容量を増大させるた
めには、画素電極とゲート配線が重なる面積を大きくす
ることが有効であるが、開口率との関係から限界が有
る。そこで、図４に示すように、ゲート絶縁層とその上
の保護層の間に別途補助容量用の電極ＣＭを設け、この
電極ＣＭと画素電極ＩＴＯを保護層に形成したコンタク
トホールＣＨを介して接続することにより、補助容量を
増加する構造としたものが実用化されている。
【０００３】
【発明が解決しようとする課題】図４に示す従来の構造
は、画素電極ＩＴＯがゲート配線ＧＬを介在して隣接画
素電極と対面する領域の全範囲、特に薄膜トランジスタ
ＴＦＴから離れたゲート配線ＧＬ上にもコンタクトホー
ルＣＨが形成され、それを覆うように画素電極ＩＴＯが
形成されているので、画素電極ＩＴＯの間隔が非常に狭
く、この隙間部分に異物が入り込むことによって画素電
極の短絡事故が発生しやすいという問題が有った。
は、画素電極ＩＴＯがゲート配線ＧＬを介在して隣接画
素電極と対面する領域の全範囲、特に薄膜トランジスタ
ＴＦＴから離れたゲート配線ＧＬ上にもコンタクトホー
ルＣＨが形成され、それを覆うように画素電極ＩＴＯが
形成されているので、画素電極ＩＴＯの間隔が非常に狭
く、この隙間部分に異物が入り込むことによって画素電
極の短絡事故が発生しやすいという問題が有った。
【０００４】そこで本発明はゲート配線を挟んで対向す
る画素電極同士の短絡事故の発生を防止することを課題
の１つとする。また、開口率を犠牲にすることなく補助
容量を大きく設定することを課題の１つとする。また、
画質の良い液晶表示装置を提供することを課題の１つと
する。
る画素電極同士の短絡事故の発生を防止することを課題
の１つとする。また、開口率を犠牲にすることなく補助
容量を大きく設定することを課題の１つとする。また、
画質の良い液晶表示装置を提供することを課題の１つと
する。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タ基板は請求項１に記載のように、複数のゲート配線と
複数のソース配線によって区画される領域に薄膜トラン
ジスタとそれに接続した画素電極を配置し、ゲート配線
とそれに重ねるように配置した次段の画素電極の間に、
ゲート絶縁層、補助容量用の電極、保護層を介在した薄
膜トランジスタ基板において、前記補助容量用電極と前
記画素電極を接続するために前記保護層に形成したコン
タクトホールを前記補助容量用電極上の前記薄膜トラン
ジスタ側に偏って配置し、前記補助容量用電極上の前記
コンタクトホールと反対側に前記画素電極の端を切り欠
いた切り欠き部を形成したことを特徴とする。
タ基板は請求項１に記載のように、複数のゲート配線と
複数のソース配線によって区画される領域に薄膜トラン
ジスタとそれに接続した画素電極を配置し、ゲート配線
とそれに重ねるように配置した次段の画素電極の間に、
ゲート絶縁層、補助容量用の電極、保護層を介在した薄
膜トランジスタ基板において、前記補助容量用電極と前
記画素電極を接続するために前記保護層に形成したコン
タクトホールを前記補助容量用電極上の前記薄膜トラン
ジスタ側に偏って配置し、前記補助容量用電極上の前記
コンタクトホールと反対側に前記画素電極の端を切り欠
いた切り欠き部を形成したことを特徴とする。
【０００６】本発明の薄膜トランジスタ基板は請求項２
に記載のように、複数のゲート配線と複数のソース配線
によって区画される領域に薄膜トランジスタとそれに接
続した画素電極を配置し、ゲート配線とそれに重ねるよ
うに配置した次段の画素電極の間に、ゲート絶縁層、補
助容量用の電極、保護層を介在した薄膜トランジスタ基
板において、前記ゲート電極を挟んで位置する画素電極
と次段の画素電極の間隔を広くするように、前記次段の
画素電極が前記補助容量用電極に重なる面積を前記薄膜
トランジスタ側に比べて薄膜トランジスタと反対の側が
小さくなるようにしたことを特徴とする。
に記載のように、複数のゲート配線と複数のソース配線
によって区画される領域に薄膜トランジスタとそれに接
続した画素電極を配置し、ゲート配線とそれに重ねるよ
うに配置した次段の画素電極の間に、ゲート絶縁層、補
助容量用の電極、保護層を介在した薄膜トランジスタ基
板において、前記ゲート電極を挟んで位置する画素電極
と次段の画素電極の間隔を広くするように、前記次段の
画素電極が前記補助容量用電極に重なる面積を前記薄膜
トランジスタ側に比べて薄膜トランジスタと反対の側が
小さくなるようにしたことを特徴とする。
【０００７】本発明の薄膜トランジスタ基板は請求項３
に記載のように、複数のゲート配線と複数のソース配線
によって区画される領領域に薄膜トランジスタとそれに
接続した画素電極を配置し、ゲート配線とそれに重ねる
ように配置した次段の画素電極の間に、ゲート絶縁層、
補助容量用の電極、保護層を介在した薄膜トランジスタ
基板において、前記画素電極と前記補助容量用の電極を
接続するために前記保護層に形成したコンタクトホール
を、前記薄膜トランジスタを前記ゲート配線に投影した
長さ範囲内に収まるように形成したことを特徴とする。
に記載のように、複数のゲート配線と複数のソース配線
によって区画される領領域に薄膜トランジスタとそれに
接続した画素電極を配置し、ゲート配線とそれに重ねる
ように配置した次段の画素電極の間に、ゲート絶縁層、
補助容量用の電極、保護層を介在した薄膜トランジスタ
基板において、前記画素電極と前記補助容量用の電極を
接続するために前記保護層に形成したコンタクトホール
を、前記薄膜トランジスタを前記ゲート配線に投影した
長さ範囲内に収まるように形成したことを特徴とする。
【０００８】本発明の液晶表示装置は請求項４に記載の
ように、一対の基板間に液晶層を挟持した液晶表示装置
において、前記基板の一方の基板として上記のいずかに
記載の基板を用いたことを特徴とする。
ように、一対の基板間に液晶層を挟持した液晶表示装置
において、前記基板の一方の基板として上記のいずかに
記載の基板を用いたことを特徴とする。
【０００９】コンタクトホールを薄膜トランジスタ側に
偏って配置することにより、補助容量用電極上のコンタ
クトホールと反対側に位置する画素電極の形状を比較的
自由に設定することができる。画素電極に切り欠き部を
形成することにより、画素電極の間隔を広くして画素電
極間の短絡事故の発生を防止することができる。次段の
画素電極が補助容量用電極に重なる面積を薄膜トランジ
スタ側に比べて薄膜トランジスタと反対の側が小さくな
るようにすることにより、画素電極の間隔を広くして画
素電極間の短絡事故の発生を防止することができる。画
素電極と補助容量用の電極を接続するために保護層に形
成したコンタクトホールを、薄膜トランジスタをゲート
配線に投影した長さ範囲内に収まるように形成したの
で、薄膜トランジスタの介在によって画素電極の間隔を
広く確保することができる領域にコンタクトホールとそ
れを覆う画素電極を配置することができる。このような
薄膜トランジスタ基板を一方の基板に備える液晶表示装
置は、画素電極間の短絡事故の発生が少なく表示品位を
高めた表示を行なうことができる。また、補助容量用の
電極をゲート配線に重ねて配置することにより、開口率
を犠牲にすることなく蓄積容量を高めて表示品位を良好
にすることができる。
偏って配置することにより、補助容量用電極上のコンタ
クトホールと反対側に位置する画素電極の形状を比較的
自由に設定することができる。画素電極に切り欠き部を
形成することにより、画素電極の間隔を広くして画素電
極間の短絡事故の発生を防止することができる。次段の
画素電極が補助容量用電極に重なる面積を薄膜トランジ
スタ側に比べて薄膜トランジスタと反対の側が小さくな
るようにすることにより、画素電極の間隔を広くして画
素電極間の短絡事故の発生を防止することができる。画
素電極と補助容量用の電極を接続するために保護層に形
成したコンタクトホールを、薄膜トランジスタをゲート
配線に投影した長さ範囲内に収まるように形成したの
で、薄膜トランジスタの介在によって画素電極の間隔を
広く確保することができる領域にコンタクトホールとそ
れを覆う画素電極を配置することができる。このような
薄膜トランジスタ基板を一方の基板に備える液晶表示装
置は、画素電極間の短絡事故の発生が少なく表示品位を
高めた表示を行なうことができる。また、補助容量用の
電極をゲート配線に重ねて配置することにより、開口率
を犠牲にすることなく蓄積容量を高めて表示品位を良好
にすることができる。
【００１０】
【発明の実施の形態】以下本発明の実施形態について、
逆スタガ型の薄膜トランジスタ（以下ＴＦＴ）１をマト
リックス状に配列した薄膜トランジスタ基板（以下ＴＦ
Ｔアレイ）２を例にとって説明する。図1は、ＴＦＴア
レイ２の概略的な平面図である。図2は図1のＡ−Ａに沿
った断面図で、要部（ＴＦＴ１）の概略的な断面図であ
る。図3はＴＦＴ１の概略構造を模式的に示す平面図で
ある。
逆スタガ型の薄膜トランジスタ（以下ＴＦＴ）１をマト
リックス状に配列した薄膜トランジスタ基板（以下ＴＦ
Ｔアレイ）２を例にとって説明する。図1は、ＴＦＴア
レイ２の概略的な平面図である。図2は図1のＡ−Ａに沿
った断面図で、要部（ＴＦＴ１）の概略的な断面図であ
る。図3はＴＦＴ１の概略構造を模式的に示す平面図で
ある。
【００１１】ＴＦＴアレイ２は、無アルカリガラスなど
の基板３の上に、左右方向に延びる複数のゲート配線
４、並びに、このゲート配線４に接続したゲート電極５
を形成している。前記ゲート電極５の上には、窒化シリ
コン（ＳｉＮｘ）などのゲート絶縁層６を介して半導体
アイランド７を形成している。この半導体アイランド７
は、後述するソース電極９やドレイン電極１０に接続さ
れてチャンネル領域を形成する半導体層としてのアモル
ファスタイプのシリコン層によって形成している。半導
体アイランド７の形成後、ゲート配線４と直交する方向
（縦方向に延びる）の複数のソース配線８、これに接続
したソース電極９、並びにこのソース電極９と一定の距
離を置いて対向配置したドレイン電極１０、このドレイ
ン電極１０の基端部と接続した画素電極とのコンタクト
用電極１１、補助容量用の電極１２が形成される。これ
らの配線８〜電極１２は、同一金属層をパターニングす
ることによって同時に形成しているが、別々に形成する
こともできる。
の基板３の上に、左右方向に延びる複数のゲート配線
４、並びに、このゲート配線４に接続したゲート電極５
を形成している。前記ゲート電極５の上には、窒化シリ
コン（ＳｉＮｘ）などのゲート絶縁層６を介して半導体
アイランド７を形成している。この半導体アイランド７
は、後述するソース電極９やドレイン電極１０に接続さ
れてチャンネル領域を形成する半導体層としてのアモル
ファスタイプのシリコン層によって形成している。半導
体アイランド７の形成後、ゲート配線４と直交する方向
（縦方向に延びる）の複数のソース配線８、これに接続
したソース電極９、並びにこのソース電極９と一定の距
離を置いて対向配置したドレイン電極１０、このドレイ
ン電極１０の基端部と接続した画素電極とのコンタクト
用電極１１、補助容量用の電極１２が形成される。これ
らの配線８〜電極１２は、同一金属層をパターニングす
ることによって同時に形成しているが、別々に形成する
こともできる。
【００１２】半導体アイランド７、ソース電極９、ドレ
イン電極１０などを含むＴＦＴアレイ２上面は、保護層
（ＳｉＮｘなど）１３によって覆っている。この保護層
１３に前記コンタクト用電極１１に至るコンタクトホー
ル１４、並びに補助容量用電極１２に至るコンタクトホ
ール１５を形成している。そして、ゲート配線４とソー
ス配線８によって区画される領域にＩＴＯ，ＩＺＯなど
の透明な画素電極１６が個々に形成される。保護層１３
上に形成された画素電極１６は、コンタクトホール１４
を介してＴＦＴ１のドレイン電極１０に接続され、コン
タクトホール１５を介して補助容量用電極１２に接続さ
れる。
イン電極１０などを含むＴＦＴアレイ２上面は、保護層
（ＳｉＮｘなど）１３によって覆っている。この保護層
１３に前記コンタクト用電極１１に至るコンタクトホー
ル１４、並びに補助容量用電極１２に至るコンタクトホ
ール１５を形成している。そして、ゲート配線４とソー
ス配線８によって区画される領域にＩＴＯ，ＩＺＯなど
の透明な画素電極１６が個々に形成される。保護層１３
上に形成された画素電極１６は、コンタクトホール１４
を介してＴＦＴ１のドレイン電極１０に接続され、コン
タクトホール１５を介して補助容量用電極１２に接続さ
れる。
【００１３】画素電極の下に位置するゲート絶縁層６と
保護層１３は、画素電極１６とその下に位置する電極や
配線との絶縁を行なう部分を除いてそのほとんどが除去
されているので、基板３の上に画素電極１６の大部分が
直接接している。このように、画素電極１６の下に位置
する絶縁層や保護層を除去することにより、透過光量を
増加することができる。また、画素電極１６は、遮光性
のゲート電極５との平面的な重なりを避けて配置するた
めにその隅にＴＦＴ１に相応する切り欠きを有している
ので、画素電極１６とそれに隣接する次段の画素電極１
６との間には、ＴＦＴ１に対応した隙間が介在すること
になる。
保護層１３は、画素電極１６とその下に位置する電極や
配線との絶縁を行なう部分を除いてそのほとんどが除去
されているので、基板３の上に画素電極１６の大部分が
直接接している。このように、画素電極１６の下に位置
する絶縁層や保護層を除去することにより、透過光量を
増加することができる。また、画素電極１６は、遮光性
のゲート電極５との平面的な重なりを避けて配置するた
めにその隅にＴＦＴ１に相応する切り欠きを有している
ので、画素電極１６とそれに隣接する次段の画素電極１
６との間には、ＴＦＴ１に対応した隙間が介在すること
になる。
【００１４】画素電極１６はＴＦＴ１に隣接して配置し
ているが、ＴＦＴ１を覆うような層間絶縁層を形成する
場合は、ＴＦＴ１の大部分と平面的に重なるように配置
することもできる。ＴＦＴ１とそれに接続した画素電極
１６は共にマトリックス状に配列される。画素電極１６
は、表示装置を反射形とする場合には、反射性のある金
属膜などによって構成することもできる。
ているが、ＴＦＴ１を覆うような層間絶縁層を形成する
場合は、ＴＦＴ１の大部分と平面的に重なるように配置
することもできる。ＴＦＴ１とそれに接続した画素電極
１６は共にマトリックス状に配列される。画素電極１６
は、表示装置を反射形とする場合には、反射性のある金
属膜などによって構成することもできる。
【００１５】前記ソース電極９は、前記ソース配線８と
直交する方向に長い横長形状であり、ゲート電極５並び
に半導体アイランド７と平面的に重なる位置に形成して
いる。ソース電極９の途中のドレイン電極１０と対向す
る側には、ドレイン電極１０の先端部１０ａを受け入れ
る半円状の凹部９ａを形成している。ゲート電極５並び
に半導体アイランド７と平面的に重なるように配置した
ドレイン電極１０は、ソース配線８の延長方向と同方向
に延びる縦長形状をしており、ソース電極９を基準にソ
ース配線８の延長方向と同方向に配置している。ドレイ
ン電極１０の円弧状先端部１０ａがソース電極９の凹部
９ａに嵌まり込むことにより、ドレイン電極１０の先端
周囲とソース電極９間が一定の間隔（チャンネル幅）を
保った状態にされる。
直交する方向に長い横長形状であり、ゲート電極５並び
に半導体アイランド７と平面的に重なる位置に形成して
いる。ソース電極９の途中のドレイン電極１０と対向す
る側には、ドレイン電極１０の先端部１０ａを受け入れ
る半円状の凹部９ａを形成している。ゲート電極５並び
に半導体アイランド７と平面的に重なるように配置した
ドレイン電極１０は、ソース配線８の延長方向と同方向
に延びる縦長形状をしており、ソース電極９を基準にソ
ース配線８の延長方向と同方向に配置している。ドレイ
ン電極１０の円弧状先端部１０ａがソース電極９の凹部
９ａに嵌まり込むことにより、ドレイン電極１０の先端
周囲とソース電極９間が一定の間隔（チャンネル幅）を
保った状態にされる。
【００１６】ソース電極９、ドレイン電極１０がゲート
絶縁層６や半導体アイランド７を介在して平面的にゲー
ト電極５と重なる部分が主にＴＦＴ１の寄生容量を構成
するが、なかでも画素電圧の変動に大きな影響を与える
のは、ドレイン電極１０とゲート電極５の重なりによっ
て形成される寄生容量である。図３に示す構造は、この
ゲート・ドレイン間の寄生容量の変動を抑制する構造と
なっている。
絶縁層６や半導体アイランド７を介在して平面的にゲー
ト電極５と重なる部分が主にＴＦＴ１の寄生容量を構成
するが、なかでも画素電圧の変動に大きな影響を与える
のは、ドレイン電極１０とゲート電極５の重なりによっ
て形成される寄生容量である。図３に示す構造は、この
ゲート・ドレイン間の寄生容量の変動を抑制する構造と
なっている。
【００１７】まず、同一金属によって同時に形成される
ソース電極９とドレイン電極１０を縦方向に配列してい
るので、その電極配置が横方向に多少ずれてもゲート・
ドレイン間の寄生容量に変動はない。また、縦方向にず
れると、ドレイン電極１０とゲート電極５の重なり面積
が大小変動するが、ドレイン電極１０が縦長であるの
で、コンタクト電極１１のように横長部分をゲート電極
５上に重ねる場合に比べて、変動する面積を非常に小さ
くすることができる。ここで、ドレイン電極１０が縦長
であるのでチャンネル幅が短くなる恐れが有るが、ソー
ス電極９に凹部９ａを設けてドレイン電極１０先端部１
０ａの周囲を一定の間隔を保ってソース電極９が囲む形
状としているので、チャンネル幅も比較的広く確保する
ことができる。
ソース電極９とドレイン電極１０を縦方向に配列してい
るので、その電極配置が横方向に多少ずれてもゲート・
ドレイン間の寄生容量に変動はない。また、縦方向にず
れると、ドレイン電極１０とゲート電極５の重なり面積
が大小変動するが、ドレイン電極１０が縦長であるの
で、コンタクト電極１１のように横長部分をゲート電極
５上に重ねる場合に比べて、変動する面積を非常に小さ
くすることができる。ここで、ドレイン電極１０が縦長
であるのでチャンネル幅が短くなる恐れが有るが、ソー
ス電極９に凹部９ａを設けてドレイン電極１０先端部１
０ａの周囲を一定の間隔を保ってソース電極９が囲む形
状としているので、チャンネル幅も比較的広く確保する
ことができる。
【００１８】このようにドレイン電極１０の先端部１０
ａをソース電極９の凹部９ａに配置しているので、ＴＦ
Ｔ１の寄生容量の変動を抑制することができる。
ａをソース電極９の凹部９ａに配置しているので、ＴＦ
Ｔ１の寄生容量の変動を抑制することができる。
【００１９】したがって、液晶層を挟んで対向配置した
基板の一方にこのＴＦＴアレイ２を組み込んで液晶表示
装置を提供する場合、ＴＦＴ１の寄生容量の変動による
表示ムラを抑制した表示を行なうことができる。また、
寄生容量の変動による影響を抑制するための補助容量を
ＴＦＴ１に設ける場合は、その容量を小さく設定するこ
とができ、補助容量による遮光面積を削減して液晶表示
装置の開口率を高めることができる。
基板の一方にこのＴＦＴアレイ２を組み込んで液晶表示
装置を提供する場合、ＴＦＴ１の寄生容量の変動による
表示ムラを抑制した表示を行なうことができる。また、
寄生容量の変動による影響を抑制するための補助容量を
ＴＦＴ１に設ける場合は、その容量を小さく設定するこ
とができ、補助容量による遮光面積を削減して液晶表示
装置の開口率を高めることができる。
【００２０】ドレイン電極１０の先端部１０ａの形状
は、その角を丸めるように予め設定したパターンを利用
して形成している。この角の丸めは、その半径を露光装
置の解像度よりも大きな値に設定することが望ましく、
そうすることによって設計形状と実際の形状の差を小さ
くすることができる。この実施形態では、ドレイン電極
１０の先端部１０ａをソース電極９側に向けて凸で平面
的に見て円弧状にした。この先端形状は当初の設計パタ
ーンと同じ形状になる。したがって、角形の場合の様に
角が丸まることに起因するドレイン１０電極の面積変動
とそれによる寄生容量変動の問題、もしくはソース電極
９とドレイン電極１０の間隔変動の問題を解消すること
ができる。
は、その角を丸めるように予め設定したパターンを利用
して形成している。この角の丸めは、その半径を露光装
置の解像度よりも大きな値に設定することが望ましく、
そうすることによって設計形状と実際の形状の差を小さ
くすることができる。この実施形態では、ドレイン電極
１０の先端部１０ａをソース電極９側に向けて凸で平面
的に見て円弧状にした。この先端形状は当初の設計パタ
ーンと同じ形状になる。したがって、角形の場合の様に
角が丸まることに起因するドレイン１０電極の面積変動
とそれによる寄生容量変動の問題、もしくはソース電極
９とドレイン電極１０の間隔変動の問題を解消すること
ができる。
【００２１】ソース電極９もその凹部９ａを円弧状とし
た。すなわち。ソース・ドレイン電極間の距離を一定に
するために、ソース電極９のドレイン電極１０と対向す
る側に平面的に見て凹の円弧状凹部９ａを設けた。そし
て、凹部９ａの円弧形状は、ドレイン電極１０先端部１
０ａの円弧形状と同心円状を成すように形成している。
このように、凹部９ａもドレイン電極先端１０ａと同心
の円弧状としているので、ソース・ドレイン間隔、すな
わちＴＦＴ１のチャンネル長を一定に保つことができ、
トランジスタの特性を良好にすることができる。ソース
電極９のドレイン電極１０に対向する側と反対側９ｂは
任意形状でよいが、この例では前記凹部９ａと同様にド
レイン電極先端１０ａの円弧と同心円状に形成してい
る。このように図に示す実施形態は、ドレイン電極１０
のソース電極９に対向する側の先端１０ａ、ソース電極
９のドレイン電極１０に対向した側９ａ、ソース電極９
のドレイン電極１０と反対の側９ｂを平面的に見て同心
円状に、その半径を順次大きくするように形成してい
る。ここで、同心の円弧形状としては、円以外にも楕円
形状を含めることができる。
た。すなわち。ソース・ドレイン電極間の距離を一定に
するために、ソース電極９のドレイン電極１０と対向す
る側に平面的に見て凹の円弧状凹部９ａを設けた。そし
て、凹部９ａの円弧形状は、ドレイン電極１０先端部１
０ａの円弧形状と同心円状を成すように形成している。
このように、凹部９ａもドレイン電極先端１０ａと同心
の円弧状としているので、ソース・ドレイン間隔、すな
わちＴＦＴ１のチャンネル長を一定に保つことができ、
トランジスタの特性を良好にすることができる。ソース
電極９のドレイン電極１０に対向する側と反対側９ｂは
任意形状でよいが、この例では前記凹部９ａと同様にド
レイン電極先端１０ａの円弧と同心円状に形成してい
る。このように図に示す実施形態は、ドレイン電極１０
のソース電極９に対向する側の先端１０ａ、ソース電極
９のドレイン電極１０に対向した側９ａ、ソース電極９
のドレイン電極１０と反対の側９ｂを平面的に見て同心
円状に、その半径を順次大きくするように形成してい
る。ここで、同心の円弧形状としては、円以外にも楕円
形状を含めることができる。
【００２２】露光解像度よりも大きな半径で事前に角丸
めを行なう上述の角丸め処理は、ＴＦＴ１の寄生容量や
チャンネル状態に影響を与える度合いが最も高いドレイ
ン電極１０、特にそのソース電極９と対向する側の先端
部１０ａや、この先端部と対向するソース電極９の凹部
９ａに適用するのが好ましいが、それ以外の部分に適用
することもでき、例えば、コンタクト電極１１、コンタ
クト電極１１とドレイン電極１０の接続部、ソース電極
９とソース配線８の接続部、ゲート電極５、ゲート電極
５とゲート配線４の接続部、画素電極１６などに適用す
ることもできる。
めを行なう上述の角丸め処理は、ＴＦＴ１の寄生容量や
チャンネル状態に影響を与える度合いが最も高いドレイ
ン電極１０、特にそのソース電極９と対向する側の先端
部１０ａや、この先端部と対向するソース電極９の凹部
９ａに適用するのが好ましいが、それ以外の部分に適用
することもでき、例えば、コンタクト電極１１、コンタ
クト電極１１とドレイン電極１０の接続部、ソース電極
９とソース配線８の接続部、ゲート電極５、ゲート電極
５とゲート配線４の接続部、画素電極１６などに適用す
ることもできる。
【００２３】補助容量用電極１２は、ゲート絶縁層６上
に平面的に見てゲート配線４からのはみ出しが殆どない
状態で積層されている。補助容量用電極１２の長さは、
画素電極１６の短辺方向の長さ（ゲート配線４と同方向
の長さ）と実質的に同一の長さに設定している。
に平面的に見てゲート配線４からのはみ出しが殆どない
状態で積層されている。補助容量用電極１２の長さは、
画素電極１６の短辺方向の長さ（ゲート配線４と同方向
の長さ）と実質的に同一の長さに設定している。
【００２４】保護層１３に形成したコンタクトホール１
５は、画素電極１６をゲート配線４に投影した際の半分
以下の投影長さ範囲内に収まるように、より好ましく
は、この例のように、ＴＦＴ１をゲート配線４に投影し
た際の投影長さ範囲内に収まるように、あるいは、ゲー
ト電極５をゲート配線４に投影した際の投影長さ範囲内
に収まるように、あるいは、ソース電極９をゲート配線
４に投影した際の投影長さ範囲内に収まるように、ある
いは、コンタクト用電極１１をゲート配線４に投影した
際の投影長さ範囲内に収まるようにするのがよい。この
ように、ゲート電極５と画素電極１６の間にゲート絶縁
層６、補助容量用電極１２、保護層１３を配置した構造
において、補助容量用電極１２上のＴＦＴ１側に偏った
位置にコンタクトホール１５を形成しているので、コン
タクトホール１５とは反対側の画素電極１６の設計自由
度が増して画素電極間隔を広く設定でき、電極１６間の
短絡を防ぐ上で有用な構造を提供することができる。
５は、画素電極１６をゲート配線４に投影した際の半分
以下の投影長さ範囲内に収まるように、より好ましく
は、この例のように、ＴＦＴ１をゲート配線４に投影し
た際の投影長さ範囲内に収まるように、あるいは、ゲー
ト電極５をゲート配線４に投影した際の投影長さ範囲内
に収まるように、あるいは、ソース電極９をゲート配線
４に投影した際の投影長さ範囲内に収まるように、ある
いは、コンタクト用電極１１をゲート配線４に投影した
際の投影長さ範囲内に収まるようにするのがよい。この
ように、ゲート電極５と画素電極１６の間にゲート絶縁
層６、補助容量用電極１２、保護層１３を配置した構造
において、補助容量用電極１２上のＴＦＴ１側に偏った
位置にコンタクトホール１５を形成しているので、コン
タクトホール１５とは反対側の画素電極１６の設計自由
度が増して画素電極間隔を広く設定でき、電極１６間の
短絡を防ぐ上で有用な構造を提供することができる。
【００２５】ゲート配線４上の隣接（次段）の画素電極
１６は、このコンタクトホール１５を覆う一方で、補助
容量用電極１２上のコンタクトホール１５が形成された
側とは反対側に、補助容量用電極１２の大部分が平面的
に見て画素電極１６の縁から露出するような切り欠き部
１６ａを有している。この切り欠き部１６ａは、画素電
極１６がゲート配線４を挟んで隣接する次段の画素電極
１６と対抗する部分の間隔、特に、画素電極１６間にＴ
ＦＴが介在しない部分の間隔を広くする役割を果たすの
で、隣接画素電極同士の短絡事故やそれに伴う表示品位
の低下の発生を未然に防止することができる。
１６は、このコンタクトホール１５を覆う一方で、補助
容量用電極１２上のコンタクトホール１５が形成された
側とは反対側に、補助容量用電極１２の大部分が平面的
に見て画素電極１６の縁から露出するような切り欠き部
１６ａを有している。この切り欠き部１６ａは、画素電
極１６がゲート配線４を挟んで隣接する次段の画素電極
１６と対抗する部分の間隔、特に、画素電極１６間にＴ
ＦＴが介在しない部分の間隔を広くする役割を果たすの
で、隣接画素電極同士の短絡事故やそれに伴う表示品位
の低下の発生を未然に防止することができる。
【００２６】この切り欠き部１６ａの存在によって、隣
接する次段の画素電極１６が補助容量用電極１２に重な
る面積がＴＦＴ１側に比べてＴＦＴ１と反対の側が小さ
くなり、全体的に画素電極１６の重なり面積が減少する
が、補助容量は補助容量用電極１２の面積によってその
大部分が規定されるので、切り欠き部１６ａが補助容量
に与える影響は非常に少ない。
接する次段の画素電極１６が補助容量用電極１２に重な
る面積がＴＦＴ１側に比べてＴＦＴ１と反対の側が小さ
くなり、全体的に画素電極１６の重なり面積が減少する
が、補助容量は補助容量用電極１２の面積によってその
大部分が規定されるので、切り欠き部１６ａが補助容量
に与える影響は非常に少ない。
【００２７】上記ＴＦＴアレイ２は、表示画素の駆動用
にトランジスタを用いる表示装置、例えば、2枚の基板
間に液晶を挟み込んだ液晶表示装置や、有機もしくは無
機タイプのＥＬ表示装置の一方の基板に利用することが
できる。また、上記実施形態はアモルファスシリコンを
利用した逆スタガ型のＴＦＴを例にとって説明したが、
本発明の一部の構造はそれ以外のトランジスタにも適用
することができ、順スタガ型のＴＦＴや多結晶シリコン
を半導体アイランドに採用したトランジスタ、並びにそ
れを利用したものなどにも適用することができる。
にトランジスタを用いる表示装置、例えば、2枚の基板
間に液晶を挟み込んだ液晶表示装置や、有機もしくは無
機タイプのＥＬ表示装置の一方の基板に利用することが
できる。また、上記実施形態はアモルファスシリコンを
利用した逆スタガ型のＴＦＴを例にとって説明したが、
本発明の一部の構造はそれ以外のトランジスタにも適用
することができ、順スタガ型のＴＦＴや多結晶シリコン
を半導体アイランドに採用したトランジスタ、並びにそ
れを利用したものなどにも適用することができる。
【００２８】
【発明の効果】以上のように本発明によれば、ゲート配
線を挟んで対向する画素電極同士の短絡事故の発生を未
然に防止することができる。また、補助容量用電極を設
けているので、開口率を犠牲にすることなく補助容量を
大きく設定することができる。その結果、画質の良い液
晶表示装置を提供することができる。
線を挟んで対向する画素電極同士の短絡事故の発生を未
然に防止することができる。また、補助容量用電極を設
けているので、開口率を犠牲にすることなく補助容量を
大きく設定することができる。その結果、画質の良い液
晶表示装置を提供することができる。
【図１】本発明の実施形態を説明するためのＴＦＴアレ
イの概略構造を示す平面図である。
イの概略構造を示す平面図である。
【図２】図1のＡ−Ａに沿った概略的な断面図である。
【図３】本発明の実施形態に関わるＴＦＴの概略構造を
模式的に示す平面図である。
模式的に示す平面図である。
【図４】従来例のＴＦＴの概略構造を模式的に示す平面
図である。
図である。
１ ＴＦＴ ２ ＴＦＴアレイ ５ ゲート電極 ７ 半導体アイランド ９ ソース電極 １０ ドレイン電極 １２ 補助容量用の電極 １３ 保護層 １４ コンタクトホール １５ コンタクトホール １６ 画素電極 １６ａ 切り欠き部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA13 JA25 JA26 JA46 JB07 JB22 JB57 JB64 JB69 KA05 KA12 KB24 NA07 NA16 NA23 5C094 AA02 AA21 BA03 BA43 CA19 EA04 EA05 EB02 5F110 CC07 DD02 FF03 GG02 GG15 HL07 HM04 NN02 NN24 NN73
Claims (4)
- 【請求項１】 複数のゲート配線と複数のソース配線に
よって区画される領域に薄膜トランジスタとそれに接続
した画素電極を配置し、ゲート配線とそれに重ねるよう
に配置した次段の画素電極の間に、ゲート絶縁層、補助
容量用の電極、保護層を介在した薄膜トランジスタ基板
において、前記補助容量用電極と前記画素電極を接続す
るために前記保護層に形成したコンタクトホールを前記
補助容量用電極上の前記薄膜トランジスタ側に偏って配
置し、前記補助容量用電極上の前記コンタクトホールと
反対側に前記画素電極の端を切り欠いた切り欠き部を形
成したことを特徴とする薄膜トランジスタ基板。 - 【請求項２】 複数のゲート配線と複数のソース配線に
よって区画される領域に薄膜トランジスタとそれに接続
した画素電極を配置し、ゲート配線とそれに重ねるよう
に配置した次段の画素電極の間に、ゲート絶縁層、補助
容量用の電極、保護層を介在した薄膜トランジスタ基板
において、前記ゲート電極を挟んで位置する画素電極と
次段の画素電極の間隔を広くするように、前記次段の画
素電極が前記補助容量用電極に重なる面積を前記薄膜ト
ランジスタ側に比べて薄膜トランジスタと反対の側が小
さくなるようにしたことを特徴とする薄膜トランジスタ
基板。 - 【請求項３】 複数のゲート配線と複数のソース配線に
よって区画される領領域に薄膜トランジスタとそれに接
続した画素電極を配置し、ゲート配線とそれに重ねるよ
うに配置した次段の画素電極の間に、ゲート絶縁層、補
助容量用の電極、保護層を介在した薄膜トランジスタ基
板において、前記画素電極と前記補助容量用の電極を接
続するために前記保護層に形成したコンタクトホール
を、前記薄膜トランジスタを前記ゲート配線に投影した
長さ範囲内に収まるように形成したことを特徴とする薄
膜トランジスタ基板。 - 【請求項４】 一対の基板間に液晶層を挟持した液晶表
示装置において、前記基板の一方の基板として請求項１
〜３のいずかに記載の基板を用いたことを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339174A JP3668122B2 (ja) | 2000-11-07 | 2000-11-07 | 薄膜トランジスタ基板及びそれを備える液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339174A JP3668122B2 (ja) | 2000-11-07 | 2000-11-07 | 薄膜トランジスタ基板及びそれを備える液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002149086A true JP2002149086A (ja) | 2002-05-22 |
| JP3668122B2 JP3668122B2 (ja) | 2005-07-06 |
Family
ID=18814280
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000339174A Expired - Fee Related JP3668122B2 (ja) | 2000-11-07 | 2000-11-07 | 薄膜トランジスタ基板及びそれを備える液晶表示装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3668122B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040039738A (ko) * | 2002-11-04 | 2004-05-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 및 그 제조방법 |
| CN100406971C (zh) * | 2004-02-03 | 2008-07-30 | 友达光电股份有限公司 | 主动元件阵列基板及其具有此种基板的液晶显示面板 |
| KR101061856B1 (ko) * | 2004-11-03 | 2011-09-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| CN108227327A (zh) * | 2018-02-28 | 2018-06-29 | 上海中航光电子有限公司 | 一种阵列基板、显示面板和显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107170834B (zh) * | 2017-06-30 | 2019-11-26 | 上海天马微电子有限公司 | 薄膜晶体管、阵列基板、显示装置 |
-
2000
- 2000-11-07 JP JP2000339174A patent/JP3668122B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| CN100406971C (zh) * | 2004-02-03 | 2008-07-30 | 友达光电股份有限公司 | 主动元件阵列基板及其具有此种基板的液晶显示面板 |
| KR101061856B1 (ko) * | 2004-11-03 | 2011-09-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| US8247816B2 (en) | 2004-11-03 | 2012-08-21 | Samsung Electronic Co., Ltd. | Thin film transistor array panel |
| CN108227327A (zh) * | 2018-02-28 | 2018-06-29 | 上海中航光电子有限公司 | 一种阵列基板、显示面板和显示装置 |
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|---|---|
| JP3668122B2 (ja) | 2005-07-06 |
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