WO1998057361A1 - Substrat de fabrication de dispositif, procede de fabrication de ce substrat, et procede d'exposition avec ce substrat - Google Patents

Substrat de fabrication de dispositif, procede de fabrication de ce substrat, et procede d'exposition avec ce substrat Download PDF

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WO1998057361A1
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wafer
insulating layer
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Naomasa Shiraishi
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Nikon Corporation
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Definitions

  • the present invention relates to a device manufacturing substrate such as a silicon wafer used for manufacturing a semiconductor device, a manufacturing method thereof, and an exposure method for transferring a mask pattern using the substrate.
  • a semiconductor device such as an LSI
  • alignment marks wafer marks
  • wafer marks are formed in each shot area on the surface of the semiconductor substrate together with a circuit pattern.
  • the mask pattern is transferred to the second and subsequent layers on the semiconductor substrate using an exposure device such as a stepper
  • the position of a predetermined alignment mark is detected by an alignment sensor provided in the exposure device.
  • the position of the mask pattern is aligned with the circuit pattern in each shot area on the wafer.
  • the alignment mark to be detected must be driven into the detectable area of the alignment sensor.
  • Very low-precision position detection is performed.
  • a removed portion such as an orientation flat notch is provided on the outer peripheral portion of a conventional semiconductor substrate so as to penetrate the front and back surfaces of the substrate.
  • the two-dimensional position of the substrate and the rough alignment of the rotation angle (brialignment) are performed with reference to the position of the removed portion provided on the outer peripheral portion of the substrate.
  • the conventional semiconductor substrate is provided with a removed portion that penetrates the substrate for position detection based on the outer shape.
  • removed parts are formed
  • stress strain generated within the substrate concentrates on the removed part, deteriorating the flatness around the removed part.
  • deformation occurs in the in-plane direction, and there is a disadvantage that the characteristics of a device formed in the vicinity of the removed portion deteriorate.
  • the present invention has been made in view of such circumstances, and a device manufacturing substrate, a method of manufacturing a device manufacturing substrate, and a device capable of performing rough alignment while hardly causing stress distortion due to stress concentration, and a device thereof. It is an object of the present invention to provide an exposure method capable of performing alignment using a manufacturing substrate.
  • a substrate for manufacturing a device according to the present invention is characterized in that a concave portion that does not penetrate the front and back surfaces of the substrate is formed on the surface of the substrate. It is preferable that the recess has an area enough to be used as a mark for brialignment. It is preferable that the recess is formed in at least a part of an outer peripheral portion of the substrate.
  • the front surface and the back surface of the substrate are relative concepts and are not uniquely determined.
  • the surface of the substrate on which the concave portion of the present invention is formed is the front surface, but the back surface is A concave portion may also be formed on the substrate.
  • the term “recess” means any depression that does not penetrate the substrate, and is used in the concept including a notch (NOTCH), a depression (HOLLOW), a hole (HOLE), and the like.
  • the position of the concave portion can be easily detected by using a microscope of a dark-field imaging method in epi-illumination, a differential interference microscope of epi-illumination, or the like. Based on the results, a rough alignment can be made. Further, in the device manufacturing substrate according to the present invention, since the concave portion used for the bri-alignment is formed so as not to penetrate the front and back surfaces of the substrate, it is compared with the conventional orientation flat or notch. In comparison, stress concentration is less likely to occur.
  • the substrate is not particularly limited, and may be a single-layer substrate or a substrate in which a single-layer or multiple thin-film layers are stacked on the surface of a single-layer substrate.
  • the substrate has a substrate main body and a functional layer laminated on a surface of the substrate main body, and the concave portion is formed in the functional layer.
  • the substrate body is a silicon single crystal substrate.
  • the functional layer is an insulating layer laminated on a surface of the substrate body, and a semiconductor laminated on a surface of the insulating layer. And a layer.
  • a substrate having such a functional layer is a substrate having a so-called silicon “on” insulator (SOI) structure.
  • the four parts may be provided singly or plurally on the outer periphery of the substrate.
  • recesses are provided at a plurality of locations on the outer periphery of the substrate, compatibility with a conventional substrate having a plurality of notches is maintained.
  • the most preferable aspect of the device manufacturing substrate according to the present invention is a device manufacturing substrate having a thin film adhered to a surface thereof, wherein an orientation flat or a notch is formed in a part of the thin film.
  • the device manufacturing substrate is a silicon wafer.
  • a method for manufacturing a device manufacturing substrate includes: a first step of forming a functional layer on a surface of a substrate body; and a second step of forming a recess in a part of the functional layer.
  • a step of applying a photosensitive material on a surface of the functional layer to form a photosensitive layer a step of exposing the surface of the photosensitive layer in a pattern corresponding to the concave portion;
  • the method includes a step of developing the exposed photosensitive layer and a step of etching at least a part of the functional layer using the developed mask pattern of the photosensitive layer to form the concave portion.
  • the functional layer comprises: an insulating layer laminated on a surface of the substrate body; A semiconductor layer stacked on the surface of the insulating layer, using the insulating layer as an etching stopper layer, and etching the semiconductor layer under conditions that stop etching on the surface of the insulating layer; The part is formed in a semiconductor layer.
  • an SOI substrate having a single-crystal thin film layer laminated on the surface of the single-crystal substrate via an insulating layer can be easily manufactured.
  • the surface of the first single crystal substrate on the side opposite to the insulating layer is polished by chemical mechanical polishing.
  • the first step is a step of ion-implanting oxygen such that a peak of an impurity concentration distribution comes at a predetermined depth from the surface of the single crystal substrate to be the substrate main body;
  • oxygen ion-implanted at a predetermined depth from the surface of the substrate main body is chemically combined with a single crystal element constituting the substrate main body to form an insulating layer.
  • a step of performing Even by such a method an SOI substrate having a single-crystal thin film layer laminated on the surface of the single-crystal substrate via an insulating layer can be easily manufactured.
  • an exposure method comprises a step of detecting a position of the concave portion using a device manufacturing substrate in which a concave portion that does not penetrate the front and back surfaces of the substrate is formed on the surface of the substrate. And a step of positioning the substrate based on the detected position of the concave portion; and thereafter, performing an exposure process on the positioned substrate. It is preferable that the position of the concave portion of the substrate is detected by an epi-illumination method.
  • FIG. 1A is a plan view of a wafer according to an embodiment of the present invention.
  • Figure 1B is a front view of the wafer
  • FIGS. 3A to 3E are cross-sectional views of main parts showing an example of a manufacturing process of the wafer showing a continuation of FIG. Figure
  • FIG. 4 is a schematic configuration diagram showing a projection exposure apparatus for performing projection exposure processing on the wafer shown in FIG. 1,
  • FIG. 5 is an enlarged plan view showing an observation field of view of the wafer detection system shown in FIG. 4,
  • 6A to 6C are schematic perspective views showing a manufacturing process of a wafer according to another embodiment of the present invention.
  • FIG. 7A and 7B are schematic perspective views showing a wafer manufacturing process according to still another embodiment of the present invention.
  • 8A to 8C are schematic perspective views showing the steps of manufacturing a wafer according to still another embodiment of the present invention.
  • the wafer 1 as a device manufacturing substrate according to the present embodiment shown in FIGS. 1A and 1B is a silicon wafer having a so-called silicon “on” insulator (SOI) structure.
  • the wafer 1 of the present embodiment has a substrate body 3 made of a single crystal silicon substrate having a thickness of about 0.6 to 1 mm.
  • a functional layer composed of a semiconductor layer 5 composed of a single-crystal silicon layer having a thickness of about one layer is laminated.
  • a substantially inverted V-shaped notch is formed on the outer peripheral portion of the wafer 1 of this embodiment so as to penetrate only the semiconductor layer 5 disposed on the uppermost layer of the wafer 1.
  • (Corresponding to the concave portion in the present invention) 2 is formed.
  • the notch 2 has a notch area about the same as a notch or an orientation flat formed on a conventional wafer.
  • the conventional notch is formed so as to penetrate the entire thickness of the wafer substrate
  • the notch 2 of the present embodiment has a thickness of about 0.0 of the entire wafer. This is significantly different in that it is formed only on the uppermost semiconductor layer 5 having a thickness of about 1%.
  • the stress concentration due to the presence of the notch 2 The mechanical strength of the wafer 1 in the vicinity of the notch 2 is almost the same as in the other regions. Therefore, the wafer 1 does not generate stress concentration or stress distortion near the notch 2 even after a heat treatment process or the like. Can form a circuit pattern with high accuracy.
  • the position of the relatively shallow notch 2 is detected by, for example, a microscope of a field-of-view imaging method using epi-illumination or a differential interference microscope with epi-illumination, which is substantially different from the conventional one. In a similar manner, the alignment based on the outer shape of the wafer 1 can be performed.
  • an insulating layer 4 made of silicon oxide or the like is formed on the surface of a first single crystal substrate 50 made of a silicon single crystal wafer.
  • the insulating layer 4 can be formed by thermally oxidizing the surface of the substrate 50. Alternatively, it can be formed by depositing a thin film of silicon oxide, silicon nitride, or the like on the surface of the substrate 50 by a CVD method. Although the thickness of the insulating layer 4 is not particularly limited, it is about 0.1 to 100 ⁇ m in this embodiment.
  • the second single-crystal substrate 54 composed of a silicon single-crystal substrate or the like is directly bonded to the surface of the insulating layer 4, but in consideration of the ease of planarization and the ease of bonding,
  • the flattening layer 52 is formed on the surface of the insulating layer 4.
  • the planarization layer 52 is formed, for example, by depositing a polycrystalline silicon / low melting point oxide film (for example, a BPSG film) on the surface of the insulating layer 4 by a CVD method.
  • the surface 52 a of the flattening layer 52 formed by the CVD method is a surface having irregularities immediately after the deposition, and it is difficult to bond the second single crystal substrate 54 as it is.
  • the surface 52a of the planarization layer 52 is polished by a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • the CMP method moves the polishing pad and the surface of the object to be polished relative to the presence of the abrasive. This is a technology that makes use of the chemical function of the polishing agent and the mechanical function of the polishing pad, and can successfully planarize not only minute steps but also global steps.
  • abrasive examples include, but are not particularly limited to, fine particles of silicon oxide (Si 2 ) having a particle size of 8 to 50 nm dispersed in a potassium hydroxide solution to adjust the pH, (Al 2 ⁇ 3 ) Fine particles are used in an oxidizing agent solution (for example, aqueous hydrogen peroxide) and the pH is adjusted.
  • the polishing pad is not particularly limited, but a porous foamed polyurethane or the like is used.
  • the bonding method includes a method using an adhesive and a method not using an adhesive.
  • the method using an adhesive can perform well even if there are some irregularities between the surface of the substrate 54 to be bonded and the surface of the planarization layer 52, but the characteristics of the device built in the SOI substrate It is preferable not to use an adhesive in order to improve the performance.
  • Known methods that do not use an adhesive include a thermal bonding method, an electrostatic bonding method, and an anodic bonding method. In order to bond substrates together without using an adhesive, the flatness of the bonding surface is important.
  • bonding for example, heat treatment is performed at 100 to 110 ° C. and for about 2 to 3 hours. Bonding between the substrates is maintained by bonding of silanol groups. In a high-temperature heat treatment, the bond between the substrates becomes a strong bond due to a siloxane bond due to dehydration of silanol groups.
  • the planarization layer 52 is formed of a BPSG layer, the temperature for bonding between the substrates can be reduced. After bonding the substrate 50 and the substrate 54 in this manner, as shown in FIG.
  • polishing at this time can also be performed by the CMP method described above.
  • the method for obtaining the SOI-structured wafer 1 is not limited to the above-described embodiment, and the peak of the impurity concentration distribution comes at a predetermined depth from the surface of the single crystal substrate to be the substrate body 3.
  • the ion implantation of oxygen may be performed by the SIM ⁇ X (Separation by Implanted Oxygen) method.
  • SIM ⁇ X Separatation by Implanted Oxygen
  • the ion implantation is performed at a predetermined depth from the surface of the substrate body 3.
  • the oxygen thus obtained is chemically combined with the single crystal silicon element constituting the substrate body 3 to form an insulating layer 4 such as silicon oxide.
  • the semiconductor layer 5 shown in FIG. 1B is made of polycrystalline silicon or the like
  • the entire surface of the substrate body 3 made of silicon single crystal or the like is formed by vapor deposition, sputtering, CVD, or the like.
  • An insulating layer 4 made of silicon dioxide and a semiconductor layer 5 may be sequentially formed.
  • the semiconductor layer 5 formed on the insulating layer 4 is more likely to be a semiconductor layer 5 made of single-crystal silicon than a polycrystalline silicon. Is preferred.
  • the portion 8 corresponding to the region 7 in the resist 6 is removed by developing the resist 6.
  • the semiconductor layer 5 is etched using the partially removed resist 6 as a mask.
  • an etching solution suitable for etching silicon constituting the semiconductor layer is used. Therefore, the insulating layer made of silicon oxide or the like existing under the semiconductor layer 5 becomes the etching stopper layer, and the control of the etching in the depth direction may be very rough.
  • the side-etch characteristics in the in-plane direction may be as high as required by the bri-alignment based on the outer shape (about ⁇ ), an extremely inexpensive wet etching technique can be used. Thereby, as shown in FIG. 3D, a removed portion 9 is formed in the silicon layer 5.
  • the removed portion 9 becomes a shallow notch (concave portion of the present invention) 2, and the wafer 1 shown in FIGS. 1A and 1B is formed. Is done.
  • the shallow notch 2 is formed after the wafer 1 having the SOI structure is manufactured using the bonding technique shown in FIGS. 2A and 2B.
  • a notch or an orientation flat similar to the conventional one is formed on the outer peripheral portion of the first single crystal substrate 50 to be bonded by a conventionally known method.
  • the notch 2 shown in FIGS. 1A and 1B can be formed by obtaining the SOI structure wafer 1 by the bonding technique as described above.
  • any of an optical exposure apparatus that uses ultraviolet light or the like as an energy beam for exposure, or a charged particle beam exposure apparatus that performs exposure using an electron beam or the like can be used.
  • an example using an optical projection exposure apparatus will be described.
  • FIG. 4 shows an overall schematic configuration of a projection exposure apparatus used for performing exposure.
  • the exposure apparatus of the present embodiment has an illumination optical system 11 including an exposure light source, a fly-eye lens, a condenser lens, and the like.
  • the exposure light (excimer laser) from the optical system 11 is provided.
  • the reticle 12 as a mask is illuminated by light, i-line and g-line of a mercury lamp.
  • the reticle 12 is held on a reticle stage 13 for positioning the reticle, and under the exposure light, an image of the reticle 12 pattern is transferred to the wafer (not shown) via the projection optical system PL. Is transferred to each shot area.
  • the wafer to be exposed is held on the wafer holder 14 by vacuum suction or electrostatic suction, the wafer holder 14 is fixed on the sample stage 15, and the sample stage 15 is It is dimensionally positioned.
  • the position of the sample stage 15 (wafer) is detected by the moving mirror 17 m on the sample stage 15 and the external laser interferometer 17, and this detection signal is used to control the overall operation of the entire system.
  • Stage drive system 18 controls the operation of wafer stage 16 based on a control signal from main control system 40.
  • an alignment sensor 19 of an off-axis system and an image processing system is arranged on the side surface of the projection optical system PL.
  • a wafer loader system provided with a bri-alignment mechanism 22 is arranged in the side direction of the wafer stage 16.
  • the bri-alignment mechanism 22 is composed of a stage that can finely move in a two-dimensional translation direction, and a turntable. Above the mechanism 22, three epi-illumination type and imaging type wafer detection systems 30 to 32 are provided, and the imaging signals of the wafer detection systems 30 to 32 are provided in the main control system 40. Is supplied to the image processing unit. Further, the wafer detection system 30 has a microscope of a visual field imaging method so that the position of a low step mark or the like can be detected. This is a brightfield imaging microscope. Then, with the wafer 1 shown in FIG. 1 placed on the bri-alignment mechanism 22, the observation field of view 30 a to 32 a of the wafer detection system 30 to 32 is positioned at the periphery of the wafer 1. It is configured to be.
  • Fig. 5 shows the relationship between the observation field of view 30a to 32a on the pre-alignment mechanism 22 and the wafer 1, and the notch 2 of the wafer 1 fits within the observation field of view 30a and the other observation fields of view.
  • the edge of wafer 1 is within 31a and 32a.
  • the main control system 40 processes the imaging signal corresponding to the image in the observation field of view 30 a to detect the two-dimensional position of the center 33 A of the notch 2,
  • the imaging signals corresponding to the images in la and 32a are processed to detect the positions of the edges of the wafer 1 in the radial directions 33B and 33C, respectively. Based on these detection results, main control system 40 controls the positioning operation of preparatory mechanism 22.
  • a wafer transfer section 23 and a load slider 20 having a load arm 21 are provided on the right and left sides of the bri-alignment mechanism 22 in the drawing.
  • a resist coater The wafer 1 conveyed from another device such as the above is temporarily held at a position P 1 on the transfer unit 23. Thereafter, the wafer 1 is transferred from the transfer unit 23 to the position P 2 on the bri-alignment mechanism 22.
  • the image information (imaging signal) of the outer shape of the wafer 1 and the notch 2 is supplied to the main control system 40 via the wafer detection systems 30 to 32, and based on the image information, the main control system 40
  • the two-dimensional coordinates (WX, WY) of the center of 1 and the rotation angle we are obtained, and the error of these values with respect to the target value at the time of the brialignment is obtained.
  • main control system 40 corrects the translational position and rotation angle of wafer 1 via pre-alignment mechanism 22 so that the error falls within an allowable range. This completes the bri-alignment.
  • the wafer 1 aligned by the bri-alignment mechanism 22 is conveyed by the load arm 21 movable along the load slider 20 and placed at the position P 3 on the wafer holder 14.
  • the alignment sensor 19 detects the position of a predetermined wafer mark formed together with each shot area on the wafer 1, and based on the detection result, The exact position of each shot area on wafer 1 is calculated. Thereafter, while determining the position of the wafer 1, the pattern image of the reticle 12 is superposed and exposed on each shot area of the wafer 1 via the projection optical system PL.
  • a wafer detector having an epi-illumination and a dark-field imaging microscope is used.
  • Corollary 30 is used. Since the notch 2 can be regarded as a step mark having a substantially uniform reflectance, the position of the notch 2 can be detected with high accuracy by the wafer detection system 30.
  • the conventional bri-alignment mechanism was equipped with a transmission illumination type microscope as a wafer detection system, so that such a step mark could not be detected. Since the edge of the wafer 1 is detected in the observation fields 31a and 32a in FIG. 5, the corresponding wafer detection systems 31 and 32 may be transmitted illumination.
  • the present invention is not limited to the embodiments described above, and can be variously modified within the scope of the present invention.
  • the notch 2 is formed only in a part of the uppermost silicon layer 5, but as shown in FIGS. 6A to 6C.
  • the notch 9A may be provided only in the insulating layer 4 made of silicon dioxide or the like, and the semiconductor layer 5 may be formed thereon.
  • a wafer 1A is obtained in which a recess 2A as a recess is formed on the surface of the semiconductor layer 5 at a portion corresponding to the notch 9A of the insulating layer 4.
  • the depression 2A of the wafer 1A has the same function as the notch 2 of the wafer 1 according to the embodiment.
  • the semiconductor layer 5 and the insulating layer 4 are sequentially etched using the resist 6 to form a removed portion 9B, and the resist 6 is removed.
  • the wafer 1B in which the notch 2B penetrating only the semiconductor layer 5 and the insulating layer 4 is formed may be manufactured.
  • the notch 2B of the wafer 1B has the same function as the notch 2 of the wafer 1 according to the embodiment.
  • the notch 2 formed on the wafer 1 shown in FIGS. 1A and 1B is shallower than the notch 2B formed on the wafer 1B shown in FIG. The effect of relaxation is great.
  • notches 2C, 2D, and 2E are formed in the uppermost semiconductor layer 5 at a plurality of locations (three locations in FIG. 8A) in contact with the outer peripheral edge of wafer 1C. May be provided.
  • notches penetrating not only to the semiconductor layer 5 but also to the insulating layer 4 may be provided, and it is needless to say that notches may be provided only to the insulating layer 4 (the same applies hereinafter).
  • the notches 2C to 2E so as to be asymmetric, that is, not to be at equal angular intervals with respect to the center of the wafer 1C, it is possible to prevent erroneous recognition of the arrangement direction of the wafer 1C.
  • a notch 2F similar to an orientation flat may be provided in the semiconductor layer 5 of the wafer 1D.
  • the wafer 1D of the present embodiment can maintain a certain degree of compatibility with a wafer provided with a conventional orientation flat.
  • a small hole 2G penetrating only the semiconductor layer 5 may be provided in a region not in contact with the outer peripheral portion of the wafer 1E.
  • the area of the hole 2G is substantially the same as the area of the notch 2.
  • the substrate according to the present invention is not a wafer having an SOI structure, but a single layer or two or more layers on a semiconductor substrate body such as silicon or gallium arsenide (GaAs). Notches in at least one layer of the substrate on which the thin film of Substrate may be provided.
  • a semiconductor substrate body such as silicon or gallium arsenide (GaAs).
  • the substrate having a concave portion such as a shallow notch according to the present invention can be manufactured by shaving the vicinity of the surface shallowly.
  • a shallow concave portion is provided in a small area in a part of the wafer, and the concave portion is used for preparation.
  • a large portion of the surface of the wafer is a concave portion, and a portion in contact with the peripheral edge of the wafer.
  • a thin convex portion may be left, and the convex portion may be used for bri-alignment. Thin projections do not cause stress concentration and are easy to prepare.
  • the notch is provided in the wafer at the level of the lithographic process.
  • a laser beam is irradiated on a part of the wafer using a laser processing apparatus such as a YAG laser for repair. By doing so, a shallow notch may be formed.

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Description

明 細 書 デバイス製造用基板、 その製造方法、 および前記基板を用いた露光方法 技術分野
本発明は、 たとえば半導体デバイスを製造する際に使用されるシリコンウェハ 等のデバイス製造用基板、 その製造方法、 およびその基板を用いてマスクパター ンを転写するための露光方法に関する。 背景技術
L S I等の半導体デバイスを製造する際には、 通常シリコンウェハ等の半導体 基板上に数十層に及ぶ回路パターンを相互に正確に位置合わせして形成する必要 がある。 このような位置合わせ （ァライメント） を高精度に行うために、 半導体 基板の表面の各ショット領域には回路パターンと共に位置合わせマーク （ウェハ マーク） が形成されている。 そして、 ステッパー等の露光装置を用いて半導体基 板上の 2層目以降にマスクパターンを転写する場合には、 露光装置に備えられて いるァライメントセンサで所定の位置合わせマークの位置を検出し、 この検出結 果に基づいてマスクパターンとウェハ上の各ショット領域内の回路パターンとの 位置合わせが行われていた。
但し、 このような高精度なマーク検出に際しては、 検出対象の位置合わせマー クをァライメントセンサの検出可能領域に追い込んでおく必要があるため、 予め ブリアライメント工程において、 ウェハの外形に基づいて比較的低精度な位置検 出が行われている。 このような外形基準による位置検出のために、 従来の半導体 基板の外周部には、 オリエンテーションフラットゃ切り欠きなどの除去部分が、 基板の表裏面を貫通するように設けてある。 このように基板の外周部に設けてあ る除去部分の位置を基準として、 その基板の 2次元的な位置、 および回転角の大 まかな位置合わせ （ブリアライメント） が行われている。
上記の如く従来の半導体基板には、 外形基準の位置検出のために、 基板を貫通 する除去部分が設けられている。 しかしながら、 このような除去部分が形成され た半導体基板では、 デバイス製造に伴う熱プロセス時や、 張力の強い膜の成膜時 に、 その基板内で生じる応力歪みがその除去部分に集中し、 その除去部分の周辺 の平面度を悪化させると共に、 面内方向についても変形を生ぜしめ、 その除去部 分の近傍に形成されるデバイスの特性が悪化するという不都合があった。
また、 従来の露光装置では、 オリエンテーションフラットや切り欠きなどの基 板を貫通する除去部分があることを前提にして、 ブリアライメントを行っていた ため、 半導体基板からそのような除去部分を無くした場合には、 ブリアライメン トが困難になるおそれがあった。 発明の開示
本発明は、 このような実状に鑑みてなされ、 応力集中による応力歪みが生じに くいと共に、 大まかな位置合わせが可能であるデバイス製造用基板、 そのデバィ ス製造用基板の製造方法、 およびそのデバィス製造用基板を用いて位置合わせを 行うことができる露光方法を提供することを目的とする。
上記目的を達成するために、 本発明に係るデバイス製造用基板は、 基板の表裏 面を貫通しない凹部が基板の表面に形成してあることを特徴とする。 前記凹部が、 ブリアライメントのためのマークとして用いられる程度の面積を有することが好 ましい。 前記凹部が、 前記基板の外周部の少なくとも一部に形成してあることが 好ましい。 なお、 本発明において、 基板の表面と裏面とは、 相対的な概念であり、 一義的に定まるものではなく、 本発明の凹部が形成される側の基板面が表面とな るが、 その裏面にも凹部が形成されても良い。 また、 本発明において、 凹部とは、 前記基板を貫通しない何らかの凹みを意味し、 切り欠き （NOTCH) 、 窪み （HOLLO W) 、 穴 （HOLE) などを含む概念で用いる。
本発明に係るデバィス製造用基板では、 落射照明で暗視野結像方式の顕微鏡、 または落射照明の微分干渉顕微鏡等を使用することによって、 前記凹部の位置を 容易に検出することができ、 この検出結果に基づき、 大まかな位置合わせ （プリ ァライメント） を行うことができる。 また、 本発明に係るデバイス製造用基板で は、 ブリアライメントのために用いられる凹部が、 基板の表裏面を貫通しないよ うに形成してあるので、 従来のオリエンテーションフラットまたは切り欠きに比 較して、 応力集中が生じにくい。 その結果、 デバイス製造に伴う熱プロセス時や 張力の強い膜の成膜時などでも、 基板の平坦性を保持しやすく、 基板に作り込ま れる半導体デバイスの特性が向上する。 また、 凹部の近傍で、 応力歪みが生じに くいことから、 その凹部の近傍にも高精度に半導体デバイス等を形成できる。 前記基板としては、 特に限定されず、 単層の基板または単層の基板の表面に単 層または複層の薄膜層が積層してある基板であっても良い。 好ましくは、 前記基 板は、 基板本体と、 当該基板本体の表面に積層してある機能層とを有し、 当該機 能層に、 前記凹部が形成してある。 好ましくは、 前記基板本体は、 シリコン単結 晶基板である- さらに好ましくは、 前記機能層は、 前記基板本体の表面に積層し てある絶縁層と、 当該絶縁層の表面に積層してある半導体層とを有する。 このよ うな機能層を有する基板は、 いわゆるシリコン 'オン 'インシュレータ （S O I ) 構造の基板である。 半導体層のみを貫通する凹部を設けることで、 凹部を設ける ことによる応力集中を、 最小限にすることができる。
前記四部は、 基板の外周に、 単一でも、 複数設けても良い。 基板外周の複数箇 所に凹部を設ける場合には、 従来の複数の切り欠きを有する基板との互換性が保 たれる。
本発明に係るデバイス製造用基板の最も好適な態様は、 表面に薄膜が被着され たデバイス製造用基板であって、 前記薄膜の一部にオリエンテーションフラット、 又はノッチを形成したことを特徴とする。 前記デバイス製造用基板は S〇 I ゥェ ハであることが好ましい。
上記目的を達成するために、 本発明に係るデバイス製造用基板の製造方法は、 基板本体の表面に機能層を形成する第 1工程と、 前記機能層の一部に凹部を形成 する第 2工程とを有する。
好ましくは、 前記第 2工程が、 前記機能層の表面に感光材料を塗布して感光層 を形成する工程と、 前記感光層の表面に、 前記凹部に対応するパターンで露光を 行う工程と、 前記露光が行われた感光層を現像する工程と、 現像された前記感光 層のマスクパターンを用いて、 前記機能層の少なくとも一部をエッチングし、 前 記凹部を形成する工程とを有する。
好ましくは、 前記機能層が、 前記基板本体の表面に積層してある絶縁層と、 当 該絶縁層の表面に積層してある半導体層とを有し、 前記絶縁層をエッチングスト ッパ層として用い、 当該絶縁層の表面でエッチングがストップする条件で、 前記 半導体層をェツチングし、 当該半導体層に前記 部を形成する。
好ましくは、 前記第 1工程が、 第 1単結晶基板の表面に絶縁層を形成する工程 と、 前記絶縁層の表面に平坦化層を形成する工程と、 前記平坦化層の表面に、 前 記基板本体となるべき第 2単結晶基板をはり合わせる工程と、 前記第 1単結晶基 板の反絶縁層側の表面を研磨することにより、 第 1単結晶基板を所定厚みの半導 体層にする工程とを有する。 この方法により、 単結晶基板の表面に絶縁層を介し て積層された単結晶薄膜層を持つ S O I基板を容易に製造することができる。 好 ましくは、 前記第 1単結晶基板の反絶縁層側の表面の研磨が、 化学機械的研磨に より行われる。
または、 前記第 1工程は、 前記基板本体となるべき単結晶基板の表面から、 所 定深さの位置に不純物の濃度分布のピークがくるように、 酸素をイオン注入する 工程と、 イオン注入した後の前記基板本体を熱処理することにより、 基板本体の 表面から所定深さの位置にイオン注入された酸素を、 基板本体を構成する単結晶 の元素と化学的に結合させて、 絶縁層を形成する工程とを有しても良い。 このよ うな方法によっても、 単結晶基板の表面に絶縁層を介して積層された単結晶薄膜 層を持つ S O I基板を容易に製造することができる。
上記目的を達成するために、 本発明に係る露光方法は、 基板の表裏面を貫通し ない凹部が基板の表面に形成してあるデバイス製造用基板を用い、 前記凹部の位 置を検出する工程と、 検出された凹部の位置に基づき、 前記基板の位置決めを行 う工程と、 その後、 位置決めされた前記基板に対して露光処理を行う工程とを有 する。 前記基板の凹部の位置の検出は、 落射照明方式で行われることが好ましい。 図面の簡単な説明
添付図面において、
図 1 Aは、 本発明の一実施形態に係るウェハの平面図、
図 1 Bは、 そのウェハの正面図、
図 2 Aおよび 2 Bは、 そのウェハの製造工程の一例を示す要部断面図、 図 3 A〜 3 Eは、 図 2 Bの続きを示すウェハの製造工程の一例を示す要部断面 図、
図 4は、 図 1に示すウェハに投影露光処理を行うための投影露光装置を示す概 略構成図、
図 5は、 図 4に示すウェハ検出系の観察視野を示す拡大平面図、
図 6 A〜6 Cは、 本発明の他の実施形態に係るウェハの製造工程を示す概略斜 視図、
図 7 Aおよび 7 Bは、 本発明のさらに他の実施形態に係るウェハの製造工程を 示す概略斜視図、
図 8 A〜8 Cは、 本発明のさらに他の実施形態に係るウェハの製造工程を示す 概略斜視図である。 発明を実施するための最良の態様
以下、 本発明を図面に示す実施例に基づき詳細に説明する。
図 1 Aおよび 1 Bに示す本実施形態に係るデバイス製造用基板としてのウェハ 1は、 いわゆるシリコン 'オン 'インシユレータ （S O I ) 構造のシリコンゥェ ハである。 図 1 Bに示すように、 本実施形態のウェハ 1は、 厚さが 0 . 6〜 l m m程度の単結晶シリコン基板から成る基板本体 3を有する。 基板本体 3の表面に は、 厚さが 0 . 1〜 1 0 0 μ m程度の二酸化シリコン （ S i O 2 )などで構成して ある絶縁層 4と、 たとえば厚さが 0 . 1 /x m程度の単結晶シリコン層で構成して ある半導体層 5とからなる機能層が積層してある。
図 1 Aおよび 1 Bに示すように、 本実施形態のウェハ 1の外周部には、 ウェハ 1の最上層に配置された半導体層 5のみを貫通するように、 ほぼ逆 V字型の切り 欠き （本発明における凹部に相当する） 2が形成してある。 この切り欠き 2は、 従来のウェハに形成してある切り欠きまたはオリエンテーションフラットと同程 度の切り欠き面積を有する。 しかし、 従来の切り欠きが、 ウェハ基板の総厚さに 亘つて貫通するように形成されているのに対し、 本実施形態の切り欠き 2は、 ゥ ェハ全体の厚さの約 0 . 0 1 %程度の厚さを持つ最上層の半導体層 5のみに形成 されている点で著しく異なる。
したがって、 切り欠き 2が存在することによる応力集中は、 従来のウェハ基板 に比較して著しく低く、 切り欠き 2の近傍のウェハ 1の機械的強度は、 他の領域 と殆ど同じである。 このため、 ウェハ 1は、 熱処理のプロセス等を経ても切り欠 き 2付近で応力集中や応力歪みが発生することはなく、 露光装置による露光に際 して、 切り欠き 2の近傍のショット領域においても高精度に回路パターンを形成 できる。 また、 ウェハ 1のブリアライメント時には、 例えば落射照明で喑視野結 像方式の顕微鏡、 または落射照明の微分干渉顕微鏡等によって、 比較的浅い切り 欠き 2の位置を検出することで、 実質的に従来と同様な方法で、 ウェハ 1の外形 基準での位置合わせを行うことができる。
次に、 本実施形態に係るウェハ 1の製造方法の一例につき、 工程別に図 2を参 照して説明する。
この実施形態では、 S O I構造のウェハ 1を、 はり合わせ法により製造する場 合について説明する- [第 1工程]
図 2 Aに示すように、 シリコン単結晶ウェハから成る第 1単結晶基板 5 0の表 面に、 酸化シリコンなどで構成される絶縁層 4を形成する。 絶縁層 4の形成は、 基板 5 0の表面を熱酸化することにより形成することができる。 または、 基板 5 0の表面に、 C V D法により酸化シリ コン、 窒化シリコンなどの薄膜を堆積させ ることにより形成することができる。 絶縁層 4の厚みは、 特に限定されないが、 この実施形態では、 0 . 1〜 1 0 0 μ m程度である。
絶縁層 4の表面に、 シリコン単結晶基板などで構成してある第 2単結晶基板 5 4を直接はり合わせることも考えられるが、 平坦化の容易性およびはり合わせの 容易性などを考慮し、 本実施形態では、 まず、 絶縁層 4の表面に、 平坦化層 5 2 を形成する。 平坦化層 5 2は、 たとえば多結晶シリコンゃ低融点酸化膜 （たとえ ば B P S G膜など） を C V D法により絶縁層 4の表面に堆積することにより形成 される。 C V D法により形成される平坦化層 5 2の表面 5 2 aは、 堆積直後では、 凹凸を有する面であり、 そのままでは、 第 2単結晶基板 5 4をはり合わせること は困難である。 そこで、 本実施形態では、 平坦化層 5 2の表面 5 2 aを、 化学機 械的研磨 （C M P ： Chemical Mechanical Polishing) 法により研磨する。 C M P法は、 研磨剤の存在化に、 研磨パッドと研磨対象物の表面とを相対移動させ、 研磨剤の化学的機能と研磨パッドの機械的機能とを発揮させ、 微細な段差のみな らずグローバルな段差をも良好に平坦化させることができる技術である。 研磨剤 として、 特に限定されないが、 たとえば粒径が 8〜5 0 n mの酸化シリ コン （S i〇2 ) 微粉末を水酸化カリウム溶液中に分散させて p Hを調整したものや、 了 ルミナ （A l 2 〇3 ) 微粉末を酸化剤溶液 （たとえば過酸化水素水） 中に分散さ せて p Hを調整したものなどが用いられる。 なお、 研磨パッドとしては、 特に限 定されないが、 多孔質発泡ポリウレタンなどが用いられる。
C M P法による研磨の結果、 平坦化層 5 2の表面が平坦になり、 その後、 その 表面と、 第 2単結晶基板 5 4の表面とをはり合わせる。 はり合わせ法としては、 接着剤を用いる方法と、 用いない方法とがある。 接着剤を用いる方法では、 接着 すべき基板 5 4の表面と平坦化層 5 2の表面とに多少の凹凸があつても良好に行 うことができるが、 S O I基板に作り込まれるデバイスの特性を向上させるため などには、 接着剤を用いない方が好ましい。 接着剤を用いない方法としては、 熱 接着法、 静電接着法、 陽極接着法などが知られている。 接着剤を用いないで基板 相互をはり合わせるためには、 はり合わせ面の平坦性が重要である。 はり合わせ に際しては、 たとえば 1 0 0 0〜 1 1 0 0 ° Cおよび 2〜 3時間程度の熱処理を行 う。 基板間の接合は、 シラノール基の結合で保たれる。 高温の熱処理では、 基板 間の接合は、 シラノール基の脱水によるシロキサン結合により強固な結合となる。 なお、 平坦化層 5 2が、 B P S G層で構成してある場合には、 基板間の接合のた めの温度を低温化することができる。 このようにして基板 5 0と基板 5 4とをは り合わせた後、 図 2 Bに示すように、 第 1単結晶基板 5 0の反絶縁層側の表面を 研磨し、 絶縁層 4の上に、 比較的薄い単結晶シリコンからなる半導体層 5を有す る S O I構造のウェハ 1を得ることができる。 その際の研磨も、 前述した CM P 法により行うことができる。
なお、 S O I構造のウェハ 1を得るための方法は、 上述した実施形態に限定さ れず、 基板本体 3となるべき単結晶基板の表面から、 所定深さの位置に不純物の 濃度分布のピークがくるように、 酸素をイオン注入する S I M〇X (Separation by Implanted Oxygen) 法により行っても良い。 イオン注入した後の基板本体 3 を熱処理することにより、 基板本体 3の表面から所定深さの位置にイオン注入さ れた酸素を、 基板本体 3を構成する単結晶シリコンの元素と化学的に結合させて、 酸化シリコンなどの絶縁層 4を形成することができる。
また、 図 1 Bに示す半導体層 5を多結晶シリコンなどで構成する場合には、 シ リコン単結晶などで構成してある基板本体 3上の全面に、 蒸着、 スパッタリング、 または C V D法等によって、 順次二酸化シリコンから成る絶縁層 4、 および半導 体層 5を形成しても良い。 ただし、 S O I構造のウェハ 1の表面に作り込まれる デバイスの特性の点では、 絶縁層 4の上に積層される半導体層 5が多結晶シリコ ンよりは、 単結晶シリコンからなる半導体層 5の方が好ましい。
[第 2工程] 前記第 1工程により得られた S O I構造のウェハ 1を用い、 次 に、 図 3 Bに示すように、 最上層の半導体層 5の表面に、 感光層を形成するため の感光材料としてのレジス ト 6を塗布する。 なお、 レジス ト 6は、 半導体層 5の 表面上で、 切り欠きが形成される領域を含む狭レ、領域に部分的に塗布するのみで もよい。 ここでは、 レジス ト 6がポジタイプであるとして、 不図示の露光装置を 用いてレジスト 6上で切り欠きを設けたい領域 7を、 それに対応するマスクパタ ーンを介して露光する。
次に、 レジスト 6の現像を行うことによって、 図 3 Cに示すように、 レジスト 6中で領域 7に対応する部分 8が除去される。
次に、 図 3 Dに示すように、 部分的に除去されたレジスト 6をマスクとして、 半導体層 5のエッチングを行う。 このエッチングに際しては、 半導体層を構成す るシリコンをエッチングするために適したエッチング液を用いる。 したがって、 半導体層 5の下層に存在する酸化シリコンなどで構成してある絶縁層がエツチン グストッパー層となり、 深さ方向のエッチングの制御は極めてラフでよい。 また、 平面内方向のサイドエツチ特性も、 外形基準によるブリアライメントで要求され る程度の精度 （Ι Ο μ ιη程度） でよいため、 極めて安価なウエットエッチング技 術を用いることができる。 これによつて、 図 3 Dに示すように、 シリコン層 5内 に除去部 9が形成される。
その後、 図 3 Εに示すように、 残されたレジスト 6を剥離することによって、 除去部 9が、 浅い切り欠き （本発明の凹部） 2となり、 図 1 Aおよび 1 Bに示す ウェハ 1が形成される。 なお、 上述した実施形態では、 図 2 Aおよび 2 Bに示すはり合わせ技術を用い て S O I構造のウェハ 1を製造した後に、 浅い切り欠き 2を形成している。 しか し、 本発明では、 はり合わせるべき第 1単結晶基板 5 0の外周部に、 従来から公 知の方法で、 従来と同じような切り欠きまたはオリエンテーションフラットを形 成しておき、 その後、 前述したようなはり合わせ技術により、 S O I構造のゥェ ハ 1を得ることで、 図 1 Aおよび 1 Bに示す切り欠き 2を形成することもできる。
[露光方法]
次に、 図 1に示す本実施形態のウェハ 1に対してマスクパターンの露光を行う 例につき、 図 4および図 5を参照して説明する。 そのウェハ 1のための露光装置 としては、 露光用エネルギービームとして、 紫外光等を用いる光学式の露光装置、 または電子線等を用いて露光を行う荷電粒子線露光装置等の何れでも使用できる が、 以下では光学式の投影露光装置を使用した例につき説明する。
図 4は、 露光を行うために使用される投影露光装置の全体の概略構成を示す。 図 4に示すように、 本実施形態の露光装置は、 露光光源、 フライアイレンズ、 お よびコンデンサレンズ等を含む照明光学系 1 1を有し、 光学系 1 1からの露光光 (エキシマレ一ザ光、 水銀ランプの i線おょぴ g線等） によって、 マスクとして のレチクル 1 2が照明される。 レチクル 1 2は、 レチクルの位置決めを行うため のレチクルステージ 1 3上に保持され、 その露光光のもとでレチクル 1 2のパタ ーンの像が投影光学系 P Lを介してウェハ （不図示） の各ショット領域に転写さ れる。
露光対象のウェハは、 ウェハホルダ 1 4上に真空吸着または静電吸着によって 保持され、 ウェハホルダ 1 4は、 試料台 1 5上に固定され、 試料台 1 5は、 ゥェ ハステ一ジ 1 6によって 3次元的に位置決めされる。 試料台 1 5上の移動鏡 1 7 mと外部のレーザ干渉計 1 7とによって、 試料台 1 5 (ウェハ） の位置が検出さ れ、 この検出信号が、 装置全体の動作を統轄制御する主制御系 4 0へ入力される。 この主制御系 4 0からの制御信号に基づいて、 ステージ駆動系 1 8がウェハステ ージ 1 6の動作を制御する。 また、 投影光学系 P Lの側面部には、 一例として、 オフ .ァクシス方式で画像処理方式のァライメントセンサ 1 9が配置される。 ァ ライメントセンサ 1 9は、 露光対象のウェハ上のウェハマーク （位置合わせマー ク） の位置を検出し、 検出結果を主制御系 4 0に供給する。 主制御系 4 0は、 そ の検出結果に基づいて露光対象のウェハのァライメントを行う。
このように、 ァライメントセンサ 1 9を介してウェハ上のウェハマークの位置 を検出するためには、 そのウェハマークがァライメントセンサ 1 9の観察視野内 に収まるように、 予め外形基準でウェハのブリアライメントを行っておく必要が ある。 そこで、 ウェハステージ 1 6の側面方向に、 ブリアライメント機構 2 2を 備えたウェハローダ系が配置されている。
ブリアライメント機構 2 2は、 2次元的に並進方向に微動できるステージ、 及 びターンテ一ブルにより構成される。 機構 2 2の上方には、 3個の落射照明方式 で、 且つ撮像方式のウェハ検出系 3 0〜 3 2が備えられ、 ウェハ検出系 3 0〜 3 2の撮像信号が主制御系 4 0内の画像処理部に供給されている。 また、 ウェハ検 出系 3 0は、 低段差マーク等の位置検出が可能であるように喑視野結像方式の顕 微鏡を有し、 他のウェハ検出系 3 1および 3 2は、 通常の明視野結像方式の顕微 鏡である。 そして、 ブリアライメント機構 2 2上に、 図 1に示すウェハ 1が載置 された状態で、 ウェハ検出系 3 0〜 3 2の観察視野 3 0 a〜 3 2 aがウェハ 1の 周縁部に位置するように構成されている。
図 5は、 プリアライメント機構 2 2上での観察視野 3 0 a〜3 2 aとウェハ 1 との関係を示し、 観察視野 3 0 a内にウェハ 1の切り欠き 2が収まり、 他の観察 視野 3 1 a， 3 2 a内にウェハ 1のエッジ部が収まっている。 そして、 主制御系 4 0は、 観察視野 3 0 a内の画像に対応する撮像信号を処理して、 切り欠き 2の 中心 3 3 Aの 2次元的な位置を検出し、 他の観察視野 3 l a , 3 2 a内の画像に 対応する撮像信号を処理して、 それぞれウェハ 1のエッジの半径方向 3 3 Bおよ び 3 3 Cの位置を検出する。 これらの検出結果に基づいて、 主制御系 4 0はプリ ァライメント機構 2 2の位置決め動作を制御する。
図 4に示すように、 ブリアライメント機構 2 2の図示上右側および左側には、 ウェハの受け渡し部 2 3と、 ロードアーム 2 1を備えたロードスライダ 2 0とが 設置されている。
次に、 本実施形態のウェハ 1が、 露光装置の外部から供給されて露光装置によ り露光されるまでの動作の概略につき説明する。 先ず、 たとえばレジストコータ 等の他の装置から搬送されてきたウェハ 1は、 受け渡し部 2 3上の位置 P 1で一 時的に保持される。 その後、 ウェハ 1は受け渡し部 2 3からブリアライメント機 構 2 2上の位置 P 2に搬送される。 ウェハ 1の外形および切り欠き 2の画像情報 (撮像信号） はウェハ検出系 3 0〜 3 2を介して主制御系 4 0に供給され、 それ らの画像情報より主制御系 4 0は、 ウェハ 1の中心の 2次元座標 （WX , WY ) 、 および回転角 w eを求め、 これらの値のブリアライメント時の目標値に対する誤 差を求める。 そして、 主制御系 4 0は、 その誤差が許容範囲内に収まるようにプ リアライメント機構 2 2を介して、 ウェハ 1の並進方向の位置、 および回転角を 補正する。 これによつてブリアライメントが完了する。
ブリアライメント機構 2 2により位置合わせされたウェハ 1は、 ロードスライ ダ 2 0に沿って可動なロードアーム 2 1により搬送されてウェハホルダ 1 4上の 位置 P 3に載置される。 そして、 ウェハ 1がウェハホルダ 1 4上に吸着保持され た後、 ァライメントセンサ 1 9によってウェハ 1上の各ショット領域と共に形成 されている所定のウェハマークの位置が検出され、 この検出結果に基づいてゥェ ハ 1上の各ショット領域の正確な位置が算出される。 その後、 ウェハ 1の位置決 めを行いつつ、 レチクル 1 2のパターン像が投影光学系 P Lを介してウェハ 1の 各ショット領域に重ね合わせて露光される。
この際に本実施形態では、 図 1 Aおよび 1 Bに示すウェハ 1の最上層の切り欠 き 2の検出を行うために、 落射照明で且つ暗視野結像方式の顕微鏡を有するゥェ ハ検出系 3 0を使用している。 切り欠き 2は、 反射率がほぼ一様な段差マークと みなせるため、 そのウェハ検出系 3 0によって切り欠き 2の位置を高精度に検出 できる。 これに対して、 従来のブリアライメント機構には、 ウェハ検出系として 透過照明形式の顕微鏡が備えられていたため、 このような段差マークの検出はで きなかった。 なお、 図 5の観察視野 3 1 a， 3 2 aではウェハ 1のエッジが検出 されているため、 対応するウェハ検出系 3 1 , 3 2は透過照明であってもよい。 本発明は、 上述した実施形態に限定されず、 本発明の範囲内で、 種々に改変す ることができる。
たとえば、 図 1 Aおよび 1 Bに示す実施形態に係るウェハ 1では、 最上層のシ リコン層 5の一部にのみ切り欠き 2が形成されているが、 図 6 A〜6 Cに示すよ うに、 二酸化シリコンなどで構成される絶縁層 4のみに切り欠き 9 Aを設け、 そ の上に半導体層 5を形成しても良い。 その場合には、 図 6 Cに示すように、 絶縁 層 4の切り欠き 9 Aに相当する部分で、 半導体層 5の表面に、 凹部としての窪み 2 Aが形成されたウェハ 1 Aが得られる。 このウェハ 1 Aの窪み 2 Aも、 前記実 施形態に係るウェハ 1の切り欠き 2と同様な作用を有する。
また、 図 7 Aおよび 7 Bに示すように、 レジスト 6を用いて、 半導体層 5およ ぴ絶縁層 4を順次エッチングし、 除去部 9 Bを形成し、 レジス ト 6を除去するこ とにより、 半導体層 5および絶縁層 4のみを貫通する切り欠き 2 Bが形成された ウェハ 1 Bを製造しても良レ、。 このウェハ 1 Bの切り欠き 2 Bも、 前記実施形態 に係るウェハ 1の切り欠き 2と同様な作用を有する。 ただし、 図 1 Aおよび 1 B に示すウェハ 1に形成してある切り欠き 2の方が、 図 7 Bに示すウェハ 1 Bに形 成してある切り欠き 2 Bよりも浅いので、 応力集中の緩和の効果が大きい。
さらに、 本発明では、 図 8 Aに示すように、 ウェハ 1 Cの外周縁に接する複数 箇所 （図 8 Aでは 3箇所） で最上層の半導体層 5に切り欠き 2 C、 2 Dおよび 2 Eを設けるようにしてもよい。 但し、 半導体層 5のみならず、 絶縁層 4まで貫通 する切り欠きを設けてもよく、 絶縁層 4のみに切り欠きを設けてもよいのは言う までもない （以下同様） 。 この場合、 切り欠き 2 C〜2 Eは非対称になるように、 即ちウェハ 1 Cの中心に対して等角度間隔にならないように設けることによって、 ウェハ 1 Cの配列方向の誤認を防止できる。
また、 図 8 Bに示すように、 ウェハ 1 Dの半導体層 5にオリエンテーションフ ラットに類似した切り欠き 2 Fを設けてもよい。 これによつて、 本実施形態のゥ ェハ 1 Dは、 従来のオリエンテーションフラットを設けたウェハとの或る程度の 互換性が保たれる。
更に、 図 8 Cに示すように、 ウェハ 1 Eの外周縁部に接しない領域で、 半導体 層 5のみを貫通する小さい穴 2 Gを設けるようにしてもよレ、。 穴 2 Gの面積は、 切り欠き 2の面積と略同程度である。
また、 図示していないが、 本発明に係る基板は、 S O I構造のウェハではなく、 例えばシリコンやガリウム 'ひ素 （G a A s ) 等の半導体基板本体上に単層、 ま たは 2層以上の薄膜を形成した基板に対して少なくとも 1層の一部に切り欠きを 有する基板であっても良い。
また、 シリ コン単結晶基板から成る通常の半導体基板であっても、 表面近傍を 浅く削り取ることにより、 本発明に係る浅い切り欠きなどの凹部を有する基板を 製造することができる。
さらに、 上記の実施形態では、 ウェハの一部に浅い凹部を小面積で設け、 その 凹部をプリァライメント用に用いているが、 ウェハの表面の大部分を凹部とし、 ウェハの周縁に接する部分に薄い凸部を残し、 その凸部を、 ブリアライメント用 として用いても良い。 薄い凸部であれば、 応力集中を招くことなく、 しかもプリ ァライメントも容易である。
また、 上記の実施形態では、 リソグラフイエ程でウェハに切り欠きを設けてい るが、 それ以外に、 例えばリペア用の Y A Gレーザ等のレーザ加工装置を用いて、 ウェハの一部にレーザビームを照射することによって浅い切り欠きを形成しても よい。

Claims

請 求 の 範 囲
1 . デバイス製造用基板であって、
前記基板の表裏面を貫通しない四部が基板の表面に形成してあるデバイス製造 用基板。
2 . 前記基板は、 基板本体と、 当該基板本体の表面に積層してある機能 層とを有し、 当該機能層に、 前記凹部が形成してある請求項 1に記載のデバイス 製造用基板。
3 . 前記機能層が、 前記基板本体の表面に積層してある絶縁層と、 当該 絶縁層の表面に積層してある半導体層とを有する請求項 2に記載のデバイス製造 用基板。
4 . 前記凹部が、 ブリアライメントのためのマークとして用いられる程 度の面積を有する請求項 1〜 3のいずれかに記載のデバイス製造用基板。
5 . 前記基板本体が、 シリコン単結晶基板である請求項 2〜 4のいずれ かに記載のデバイス製造用基板。
6 . 前記凹部が、 前記基板の外周部の少なくとも一部に形成してある請 求項 1〜 5のいずれかに記載のデバイス製造用基板。
7 . 基板本体の表面に機能層を形成する第 1工程と、
前記機能層の一部に凹部を形成する第 2工程とを有する、
デバイス製造用基板の製造方法。
8 . 前記第 2工程が、
前記機能層の表面に感光材料を塗布して感光層を形成する工程と、
前記感光層の表面に、 前記凹部に対応するパターンで露光を行う工程と、 前記露光が行われた感光層を現像する工程と、
現像された前記感光層のマスクパターンを用いて、 前記機能層の少なくとも一 部をエッチングし、 前記凹部を形成する工程とを有する請求項 7に記載のデバイ ス製造用基板の製造方法。
9 . 前記機能層が、 前記基板本体の表面に積層してある絶縁層と、 当該 絶縁層の表面に積層してある半導体層とを有し、 前記絶縁層をエッチングストツパ層として用い、 当該絶縁層の表面でエツチン グがストップする条件で、 前記半導体層をエッチングし、 当該半導体層に前記凹 部を形成する請求項 8に記載のデバイス製造用基板の製造方法。
1 0 . 前記第 1工程が、
第 1単結晶基板の表面に絶縁層を形成する工程と、
前記絶縁層の表面に平坦化層を形成する工程と、
前記平坦化層の表面に、 前記基板本体となるべき第 2単結晶基板をはり合わせ る工程と、
前記第 1単結晶基板の反絶縁層側の表面を研磨することにより、 第 1単結晶基 板を所定厚みの半導体層にする工程とを有する請求項 7〜 9のいずれかに記載の デバイス製造用基板の製造方法。
1 1 . 前記第 1単結晶基板の反絶縁層側の表面の研磨が、 化学機械的研 磨により行われる請求項 1 0に記載のデバイス製造用基板の製造方法。
1 2 . 前記第 1工程が、
前記基板本体となるべき単結晶基板の表面から、 所定深さの位置に不純物の濃 度分布のピークがくるように、 酸素をイオン注入する工程と、
イオン注入した後の前記基板本体を熱処理することにより、 基板本体の表面か ら所定深さの位置にイオン注入された酸素を、 基板本体を構成する単結晶の元素 と化学的に結合させて、 絶縁層を形成する工程とを有する請求項 7〜 9のいずれ かに記載のデバイス製造用基板の製造方法。
1 3 . 基板の表裏面を貫通しない凹部が基板の表面に形成してあるデバ イス製造用基板を用い、 前記凹部の位置を検出する工程と、
検出された凹部の位置に基づき、 前記基板の位置決めを行う工程と、 その後、 位置決めされた前記基板に対して露光処理を行う工程とを有する露光 方法。
1 4 . 前記基板の凹部の位置の検出は、 落射照明方式で行われる請求項 1 3に記載の露光方法。
1 5 . 表面に薄膜が被着されたデバイス製造用基板であって、 前記薄膜の一部にオリエンテーションフラット、 又はノッチを形 成したことを特徴とするデバイス製造用基板。
1 6. 前記デバイス製造用基板は SO I ウェハであることを特徴とする 請求項 1 5に記載のデバイス製造用基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7092231B2 (en) 2002-08-23 2006-08-15 Asml Netherlands B.V. Chuck, lithographic apparatus and device manufacturing method
JP2007273665A (ja) * 2006-03-31 2007-10-18 Dainippon Printing Co Ltd モールド及びモールドの作製方法
WO2009022469A1 (ja) * 2007-08-15 2009-02-19 Nikon Corporation 位置決め装置、貼り合わせ装置、積層基板製造装置、露光装置および位置決め方法
WO2011096239A1 (ja) * 2010-02-08 2011-08-11 株式会社ニコン 検出方法および検出装置
WO2012073558A1 (ja) * 2010-11-29 2012-06-07 大日本印刷株式会社 評価用基板、欠陥検査方法及び欠陥検出装置
CN105159038A (zh) * 2015-10-15 2015-12-16 苏州盛纳微电子有限公司 一种用单面光刻曝光机上晶圆正反面光刻图案的对位方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577163B (en) * 2001-11-27 2004-02-21 Electro Scient Ind Inc A shadow-creating apparatus
JP2004235354A (ja) 2003-01-29 2004-08-19 Canon Inc 露光装置
KR100945506B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 웨이퍼 및 이를 이용한 반도체 패키지의 제조 방법
DE102008035055B3 (de) * 2008-07-26 2009-12-17 X-Fab Semiconductor Foundries Ag Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben
JP6719246B2 (ja) * 2016-03-25 2020-07-08 キヤノン株式会社 計測方法、計測装置、リソグラフィ装置及び物品の製造方法
KR102228058B1 (ko) * 2019-06-27 2021-03-17 세메스 주식회사 기판 처리 장치 및 기판 상태 검출 방법
CN111564370A (zh) * 2020-07-16 2020-08-21 中芯集成电路制造(绍兴)有限公司 沟槽型功率器件及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58207621A (ja) * 1982-05-28 1983-12-03 Hitachi Ltd 半導体ウエ−ハ
JPH02125412A (ja) * 1988-11-04 1990-05-14 Yamaha Corp バーコード付き物品とその製法
JPH05129258A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体ウエハの製造方法および半導体集積回路装置の製造方法
JPH06232221A (ja) * 1993-02-05 1994-08-19 Fuji Electric Co Ltd 模擬不良チップを有するウェーハ
JPH08279605A (ja) * 1995-02-09 1996-10-22 Sony Corp 張り合わせ基板の製造方法
JPH08306763A (ja) * 1995-04-27 1996-11-22 Nikon Corp 位置合わせ装置
JPH09115816A (ja) * 1995-10-13 1997-05-02 Nikon Corp 基板の周辺露光方法及び装置
JPH09139342A (ja) * 1995-11-15 1997-05-27 Nikon Corp プリアライメント方法及び装置
JPH09162085A (ja) * 1995-11-30 1997-06-20 Samsung Electron Co Ltd 半導体ウェーハ用のラベル

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4213117A (en) * 1977-11-28 1980-07-15 Hitachi, Ltd. Method and apparatus for detecting positions of chips on a semiconductor wafer
JPS6119140A (ja) * 1984-07-06 1986-01-28 Canon Inc 位置検出装置
JP3174786B2 (ja) * 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
JPH0590125A (ja) * 1991-09-30 1993-04-09 Matsushita Electric Ind Co Ltd 位置合わせ装置
JP2798354B2 (ja) * 1994-02-25 1998-09-17 富士電気化学株式会社 薄膜磁気ヘッド基板のオートアライメントマーカー形成方法
JP3600920B2 (ja) * 1995-04-28 2004-12-15 株式会社ニコン 位置検出装置、それを用いた露光装置、その露光装置を用いた素子製造方法。
US5876819A (en) * 1995-02-17 1999-03-02 Mitsubishi Denki Kabushiki Kaisha Crystal orientation detectable semiconductor substrate, and methods of manufacturing and using the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58207621A (ja) * 1982-05-28 1983-12-03 Hitachi Ltd 半導体ウエ−ハ
JPH02125412A (ja) * 1988-11-04 1990-05-14 Yamaha Corp バーコード付き物品とその製法
JPH05129258A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体ウエハの製造方法および半導体集積回路装置の製造方法
JPH06232221A (ja) * 1993-02-05 1994-08-19 Fuji Electric Co Ltd 模擬不良チップを有するウェーハ
JPH08279605A (ja) * 1995-02-09 1996-10-22 Sony Corp 張り合わせ基板の製造方法
JPH08306763A (ja) * 1995-04-27 1996-11-22 Nikon Corp 位置合わせ装置
JPH09115816A (ja) * 1995-10-13 1997-05-02 Nikon Corp 基板の周辺露光方法及び装置
JPH09139342A (ja) * 1995-11-15 1997-05-27 Nikon Corp プリアライメント方法及び装置
JPH09162085A (ja) * 1995-11-30 1997-06-20 Samsung Electron Co Ltd 半導体ウェーハ用のラベル

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0989596A4 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7092231B2 (en) 2002-08-23 2006-08-15 Asml Netherlands B.V. Chuck, lithographic apparatus and device manufacturing method
JP2007273665A (ja) * 2006-03-31 2007-10-18 Dainippon Printing Co Ltd モールド及びモールドの作製方法
WO2009022469A1 (ja) * 2007-08-15 2009-02-19 Nikon Corporation 位置決め装置、貼り合わせ装置、積層基板製造装置、露光装置および位置決め方法
JPWO2009022469A1 (ja) * 2007-08-15 2010-11-11 株式会社ニコン 位置決め装置、貼り合わせ装置、積層基板製造装置、露光装置および位置決め方法
JP5359873B2 (ja) * 2007-08-15 2013-12-04 株式会社ニコン 基板貼り合わせ方法、位置決め方法、積層基板製造装置、位置決め装置及び露光装置
WO2011096239A1 (ja) * 2010-02-08 2011-08-11 株式会社ニコン 検出方法および検出装置
JP5708501B2 (ja) * 2010-02-08 2015-04-30 株式会社ニコン 検出方法および検出装置
WO2012073558A1 (ja) * 2010-11-29 2012-06-07 大日本印刷株式会社 評価用基板、欠陥検査方法及び欠陥検出装置
JP5223998B2 (ja) * 2010-11-29 2013-06-26 大日本印刷株式会社 評価用基板
US9176073B2 (en) 2010-11-29 2015-11-03 Dai Nippon Printing Co., Ltd. Evaluation substrate, defect examination method and defect detection device
CN105159038A (zh) * 2015-10-15 2015-12-16 苏州盛纳微电子有限公司 一种用单面光刻曝光机上晶圆正反面光刻图案的对位方法

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Publication number Publication date
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