JPH06232221A - 模擬不良チップを有するウェーハ - Google Patents
模擬不良チップを有するウェーハInfo
- Publication number
- JPH06232221A JPH06232221A JP1775793A JP1775793A JPH06232221A JP H06232221 A JPH06232221 A JP H06232221A JP 1775793 A JP1775793 A JP 1775793A JP 1775793 A JP1775793 A JP 1775793A JP H06232221 A JPH06232221 A JP H06232221A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- chips
- ineffective
- invalid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 無効チップに対してプローブ試験およびマー
カインク打点を行なわなくとも、組立工程における識別
手段によって無効チップ判別が可能で、製造工程の省力
化が達成されるウェーハを提供すること。 【構成】 ウェーハ１０において、その外周側の所定領
域に形成される無効チップ１は、中央部に窒化膜３から
シリコン基板１０にまで達する穴１３を有して形成され
ている。これにより、組立工程におけるパターン認識時
に、無効チップ１は中央部が暗く、周辺部が明るいコン
トラスト２値化されて写し出されるため、従来のマーカ
ーインクが打点された無効チップと同様に識別される。
従って、無効チップ１に対するプローブ試験を省略した
場合でも、無効チップ１が有効チップ２に混入されて組
立されることがなく、工程の省略化ができる。
カインク打点を行なわなくとも、組立工程における識別
手段によって無効チップ判別が可能で、製造工程の省力
化が達成されるウェーハを提供すること。 【構成】 ウェーハ１０において、その外周側の所定領
域に形成される無効チップ１は、中央部に窒化膜３から
シリコン基板１０にまで達する穴１３を有して形成され
ている。これにより、組立工程におけるパターン認識時
に、無効チップ１は中央部が暗く、周辺部が明るいコン
トラスト２値化されて写し出されるため、従来のマーカ
ーインクが打点された無効チップと同様に識別される。
従って、無効チップ１に対するプローブ試験を省略した
場合でも、無効チップ１が有効チップ２に混入されて組
立されることがなく、工程の省略化ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ウェーハ並びにウェー
ハ上に形成されるチップに関し、さらに詳細には、ウェ
ーハプロセス終了時点で行なわれるプローブ試験を省力
化するための技術に関するものである。
ハ上に形成されるチップに関し、さらに詳細には、ウェ
ーハプロセス終了時点で行なわれるプローブ試験を省力
化するための技術に関するものである。
【０００２】
【従来の技術】集積回路は１枚のウェーハ上に多数のチ
ップが同時に形成され、しかる後にダイシングにより個
々のチップに切断，分離されてパッケージングされる。
１枚のウェーハ上に形成されるチップの数は多いもので
数千個に上り、ウェーハプロセス終了時点で各ウェーハ
内には何％かの不良チップが存在する。特に、図４に示
すように、ウェーハ１０の最外周部に形成されるチップ
サイズが不完全な不完全チップ６は勿論、ウェーハ１０
の外周側に形成されるチップ７においても、パッシベー
ション膜（保護膜）の欠陥やキズ等に起因して欠陥発生
率が高く不良チップとなる可能性が高い。これら不良チ
ップをウェーハプロセスの終了時点で識別して除去し、
つぎの組立工程で生じるロスを最小限に抑えるためにプ
ローブ試験があり、ウェーハプローバ装置を用いて行な
われる。プローブ試験では、プローブの針先をチップ上
に形成されたパッドに接触させ、プローブに接続された
信号発生器や波形解析装置を用いてチップの電気的特性
を試験する。この結果、特性不良と判断されたチップに
はマーカーインクが打点される。
ップが同時に形成され、しかる後にダイシングにより個
々のチップに切断，分離されてパッケージングされる。
１枚のウェーハ上に形成されるチップの数は多いもので
数千個に上り、ウェーハプロセス終了時点で各ウェーハ
内には何％かの不良チップが存在する。特に、図４に示
すように、ウェーハ１０の最外周部に形成されるチップ
サイズが不完全な不完全チップ６は勿論、ウェーハ１０
の外周側に形成されるチップ７においても、パッシベー
ション膜（保護膜）の欠陥やキズ等に起因して欠陥発生
率が高く不良チップとなる可能性が高い。これら不良チ
ップをウェーハプロセスの終了時点で識別して除去し、
つぎの組立工程で生じるロスを最小限に抑えるためにプ
ローブ試験があり、ウェーハプローバ装置を用いて行な
われる。プローブ試験では、プローブの針先をチップ上
に形成されたパッドに接触させ、プローブに接続された
信号発生器や波形解析装置を用いてチップの電気的特性
を試験する。この結果、特性不良と判断されたチップに
はマーカーインクが打点される。
【０００３】そして、プローブ試験の後、今度は人為的
手段によってチップの外観が検査され、プローブ試験に
よる電気的特性は適合であっても、パッシベーション膜
の欠陥やキズ等が確認され信頼性に欠けるチップにマー
カーインクが打点される。このようにプローブ試験およ
び外観検査の結果、無効チップと判断されてマーカーイ
ンクが打点されたチップ６，７は、組立工程における識
別手段によって有効チップと区別されるので、組立工程
における無効チップの混入を低減することができる。
手段によってチップの外観が検査され、プローブ試験に
よる電気的特性は適合であっても、パッシベーション膜
の欠陥やキズ等が確認され信頼性に欠けるチップにマー
カーインクが打点される。このようにプローブ試験およ
び外観検査の結果、無効チップと判断されてマーカーイ
ンクが打点されたチップ６，７は、組立工程における識
別手段によって有効チップと区別されるので、組立工程
における無効チップの混入を低減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たように、プローブ試験後の外観検査は人為的手段によ
って行なわれるため、欠陥のあるチップにも拘らず見落
としてしまうケースが少なからずある。そこで、このよ
うな問題を解消するために、図５に示すウェーハ１１が
提案されている。このウェーハ１１は、図４に示すウェ
ーハ１０における不完全チップ６および欠陥発生率が高
く不良チップとなる可能性が高いチップ７が形成される
領域８を予め除去してある。このようなウェーハ１１に
おいては、ウェーハ１１の最外周部に形成されるチップ
がプローブ試験において特性不良となるため、無効チッ
プであることを示すマーカーインクが必ず打点される。
ここで、図４に示すウェーハ１０において、パッシベー
ション膜の欠陥やキズ等による不良チップ７は、ウェー
ハプロセスにおけるパッシベーション膜形成工程におい
て、パッシベーション膜がウェーハ１０の外周側に良好
な状態で形成され難いことに起因していた。従って、図
５に示すように、ウェーハ１１の外周側を予め除去して
おくことにより、パッシベーション膜の欠陥やキズ等が
発生し易い領域に形成されたチップを、電気的な特性不
良としてプローブ試験において確実に識別することがで
きるので、外観不良チップが減少し、人為的ミスの発生
を最小限に抑えることができる。しかし、このようなウ
ェーハ１１を用いた場合、ウェーハプロセス終了時点で
の回路試験（プローブ試験，外観検査）における無効チ
ップ６，７の見落としによる問題は解消できるが、無効
チップ６，７の１つ１つをプローブ試験し、マーカーイ
ンクを打点するのに大きなロスタイムを要する。たとえ
ば、１ｍｍ×１ｍｍサイズのチップを形成する場合、ウ
ェーハ上に形成されるチップの個数は、最外周部に形成
される不完全チップを含めると約５０００個となる。こ
のウェーハにおいて、電気的特性および外観ともに良好
な有効チップの個数を経験的に試算すると、ウェーハの
中央側に形成される約４０００個である。すなわち、ウ
ェーハの端縁から３ｍｍ以内の領域に形成される欠陥発
生率の高い無効チップの個数は、このウェーハにおいて
約１０００個であり、これらの無効チップの１つ１つに
ついて欠陥発生率が高い（実際には殆ど無効チップとな
る。）と判りながらもプローブ試験を行ない、マーカー
インクを打点していることになる。無効チップ１個当た
りのプローブ試験およびマーカーインクの打点に要する
時間は約０．５秒であり、無効チップの個数が約１００
０個のウェーハ１枚当たりでは実に５００秒のロスタイ
ムとなる。これをロット単位でみると、１ロット当たり
ウェーハが１００枚では５００００秒、約１４時間のロ
スタイムが生じることとなる。これを改善するために
は、ソフト的に、ウェーハ上の有効チップが形成される
領域のみをプロービングすれば良いが、この場合、ウェ
ーハの外周側に形成される無効チップにはマーカーイン
クが打点されない。このため、組立工程における認識手
段で、無効チップが識別されないので、有効チップと同
様にピックアップされ、ダイボンディングされるという
問題があった。
たように、プローブ試験後の外観検査は人為的手段によ
って行なわれるため、欠陥のあるチップにも拘らず見落
としてしまうケースが少なからずある。そこで、このよ
うな問題を解消するために、図５に示すウェーハ１１が
提案されている。このウェーハ１１は、図４に示すウェ
ーハ１０における不完全チップ６および欠陥発生率が高
く不良チップとなる可能性が高いチップ７が形成される
領域８を予め除去してある。このようなウェーハ１１に
おいては、ウェーハ１１の最外周部に形成されるチップ
がプローブ試験において特性不良となるため、無効チッ
プであることを示すマーカーインクが必ず打点される。
ここで、図４に示すウェーハ１０において、パッシベー
ション膜の欠陥やキズ等による不良チップ７は、ウェー
ハプロセスにおけるパッシベーション膜形成工程におい
て、パッシベーション膜がウェーハ１０の外周側に良好
な状態で形成され難いことに起因していた。従って、図
５に示すように、ウェーハ１１の外周側を予め除去して
おくことにより、パッシベーション膜の欠陥やキズ等が
発生し易い領域に形成されたチップを、電気的な特性不
良としてプローブ試験において確実に識別することがで
きるので、外観不良チップが減少し、人為的ミスの発生
を最小限に抑えることができる。しかし、このようなウ
ェーハ１１を用いた場合、ウェーハプロセス終了時点で
の回路試験（プローブ試験，外観検査）における無効チ
ップ６，７の見落としによる問題は解消できるが、無効
チップ６，７の１つ１つをプローブ試験し、マーカーイ
ンクを打点するのに大きなロスタイムを要する。たとえ
ば、１ｍｍ×１ｍｍサイズのチップを形成する場合、ウ
ェーハ上に形成されるチップの個数は、最外周部に形成
される不完全チップを含めると約５０００個となる。こ
のウェーハにおいて、電気的特性および外観ともに良好
な有効チップの個数を経験的に試算すると、ウェーハの
中央側に形成される約４０００個である。すなわち、ウ
ェーハの端縁から３ｍｍ以内の領域に形成される欠陥発
生率の高い無効チップの個数は、このウェーハにおいて
約１０００個であり、これらの無効チップの１つ１つに
ついて欠陥発生率が高い（実際には殆ど無効チップとな
る。）と判りながらもプローブ試験を行ない、マーカー
インクを打点していることになる。無効チップ１個当た
りのプローブ試験およびマーカーインクの打点に要する
時間は約０．５秒であり、無効チップの個数が約１００
０個のウェーハ１枚当たりでは実に５００秒のロスタイ
ムとなる。これをロット単位でみると、１ロット当たり
ウェーハが１００枚では５００００秒、約１４時間のロ
スタイムが生じることとなる。これを改善するために
は、ソフト的に、ウェーハ上の有効チップが形成される
領域のみをプロービングすれば良いが、この場合、ウェ
ーハの外周側に形成される無効チップにはマーカーイン
クが打点されない。このため、組立工程における認識手
段で、無効チップが識別されないので、有効チップと同
様にピックアップされ、ダイボンディングされるという
問題があった。
【０００５】そこで、本発明においては、無効チップに
対してプローブ試験およびマーカインク打点を行なわな
くとも、組立工程における識別手段によって無効チップ
判別が可能で、製造工程の省力化が達成されるウェーハ
を提供することにある。
対してプローブ試験およびマーカインク打点を行なわな
くとも、組立工程における識別手段によって無効チップ
判別が可能で、製造工程の省力化が達成されるウェーハ
を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るウェーハ、すなわち、所定の形状を呈
し、多数個のチップが形成されたウェーハにおいて、こ
れらのチップのうち、ウェーハの外周側の所定領域に形
成されたチップは、中央部とその周辺部とが凹凸構造に
形成された模擬不良チップであることを特徴としてい
る。このような模擬不良チップは、その中央部が周辺部
に対して所定の高低差を有する凹形に形成されているこ
とが好ましく、また、中央部が周辺部に対して突出する
凸形に形成されていることが好ましい。
に、本発明に係るウェーハ、すなわち、所定の形状を呈
し、多数個のチップが形成されたウェーハにおいて、こ
れらのチップのうち、ウェーハの外周側の所定領域に形
成されたチップは、中央部とその周辺部とが凹凸構造に
形成された模擬不良チップであることを特徴としてい
る。このような模擬不良チップは、その中央部が周辺部
に対して所定の高低差を有する凹形に形成されているこ
とが好ましく、また、中央部が周辺部に対して突出する
凸形に形成されていることが好ましい。
【０００７】
【作用】斯かる手段を講じた本発明に係るウェーハにお
いては、ウェーハ上に形成されたチップのうち、実際的
に不完全チップあるいは不良チップとなるウェーハの外
周側の所定領域に形成されたチップが、中央部とその周
辺部とが凹凸構造に形成された模擬不良チップであるこ
とを特徴としている。このような模擬不良チップは、ウ
ェーハプロセス後の組立工程におけるパターン認識手段
によって、高コントラスト領域と低コントラスト領域と
にコントラスト２値化され、従来のマーカーインクが打
点された無効チップと同様に識別される。従って、この
模擬不良チップを有するウェーハにおいては、模擬不良
チップに対するプローブ試験を省略しても、組立工程に
おけるパターン認識手段により無効チップ（不良チッ
プ）であることが識別可能であるので、無効チップが有
効チップに混入されることがない。それ故、組立工程終
了後の歩留りを増加させることなく、プローブ試験など
のウェーハプロセス終了時点における無効チップに対す
るテスト時間を大幅に省略することができるので、省力
化による生産性の向上を図ることができる。
いては、ウェーハ上に形成されたチップのうち、実際的
に不完全チップあるいは不良チップとなるウェーハの外
周側の所定領域に形成されたチップが、中央部とその周
辺部とが凹凸構造に形成された模擬不良チップであるこ
とを特徴としている。このような模擬不良チップは、ウ
ェーハプロセス後の組立工程におけるパターン認識手段
によって、高コントラスト領域と低コントラスト領域と
にコントラスト２値化され、従来のマーカーインクが打
点された無効チップと同様に識別される。従って、この
模擬不良チップを有するウェーハにおいては、模擬不良
チップに対するプローブ試験を省略しても、組立工程に
おけるパターン認識手段により無効チップ（不良チッ
プ）であることが識別可能であるので、無効チップが有
効チップに混入されることがない。それ故、組立工程終
了後の歩留りを増加させることなく、プローブ試験など
のウェーハプロセス終了時点における無効チップに対す
るテスト時間を大幅に省略することができるので、省力
化による生産性の向上を図ることができる。
【０００８】
【実施例】以下に、添付図面を参照して本発明の実施例
を説明する。
を説明する。
【０００９】図１は、本発明の実施例に係るウェーハ、
すなわち、模擬不良チップを有するウェーハを示す平面
図である。
すなわち、模擬不良チップを有するウェーハを示す平面
図である。
【００１０】このウェーハ１０は、シリコン単結晶のイ
ンゴットを所定の厚さ（約５００μｍ）にスライスして
得た円板状のウェーハ１０であり、その上には多数のチ
ップが形成されている。このウェーハ１０においては、
ウェーハ１０の外周側の所定領域に形成されるチップ
が、その中央部と周辺部との２値化されたコントラスト
（暗部と明部）によって、組立工程におけるパターン認
識用カメラにより無効チップ（不良チップ）１として識
別可能に形成されていることを特徴としている。
ンゴットを所定の厚さ（約５００μｍ）にスライスして
得た円板状のウェーハ１０であり、その上には多数のチ
ップが形成されている。このウェーハ１０においては、
ウェーハ１０の外周側の所定領域に形成されるチップ
が、その中央部と周辺部との２値化されたコントラスト
（暗部と明部）によって、組立工程におけるパターン認
識用カメラにより無効チップ（不良チップ）１として識
別可能に形成されていることを特徴としている。
【００１１】すなわち、ウェーハ１０の端縁部に形成さ
れるチップサイズが不完全な不完全チップ１ａ、および
これらの不完全チップ１ａの内側領域に形成される欠陥
発生率の高い不良チップ１ｂは、組立工程におけるパタ
ーン認識によって、その中央部が周辺部に比して識別可
能に暗く写され、暗部と明部との２値化されたコントラ
ストを発生可能に形成されている。なお、図１におい
て、２は有効チップである。
れるチップサイズが不完全な不完全チップ１ａ、および
これらの不完全チップ１ａの内側領域に形成される欠陥
発生率の高い不良チップ１ｂは、組立工程におけるパタ
ーン認識によって、その中央部が周辺部に比して識別可
能に暗く写され、暗部と明部との２値化されたコントラ
ストを発生可能に形成されている。なお、図１におい
て、２は有効チップである。
【００１２】図２に、図１に示す無効チップ１の一部断
面を拡大して示してある。
面を拡大して示してある。
【００１３】図２において、シリコン基板（ウェーハ）
１０の内部にはＣＭＯＳなどの半導体素子が作り込まれ
ており、シリコン基板１０の表面上には酸化膜（ＳｉＯ
2 ）５，アルミニウム膜（アルミニウム電極）４および
窒化膜（Ｓｉ3 Ｎ4 ）３がこの順に積層されている。そ
して、この無効チップ１の中央部には窒化膜３の表面か
らシリコン基板１０に達するまで形成された穴１３を有
している。この穴１３は、穴１３に対応する部分の酸化
膜５，アルミニウム膜４および窒化膜３が除去されるよ
うに形成されたマスクパターンを用いることにより容易
に達成される。
１０の内部にはＣＭＯＳなどの半導体素子が作り込まれ
ており、シリコン基板１０の表面上には酸化膜（ＳｉＯ
2 ）５，アルミニウム膜（アルミニウム電極）４および
窒化膜（Ｓｉ3 Ｎ4 ）３がこの順に積層されている。そ
して、この無効チップ１の中央部には窒化膜３の表面か
らシリコン基板１０に達するまで形成された穴１３を有
している。この穴１３は、穴１３に対応する部分の酸化
膜５，アルミニウム膜４および窒化膜３が除去されるよ
うに形成されたマスクパターンを用いることにより容易
に達成される。
【００１４】たとえば、シリコン基板１０の内部に半導
体素子を作り込んだ後に、配線接続を行なうためのコン
タクト孔を開孔するコンタクトマスクを用いて穴１３に
対応する酸化膜５をエッチングして除去し、アルミニウ
ム膜４の形成後に、不要なアルミニウム膜４を除去する
アルミニウムマスクを用いて穴１３に対応するアルミニ
ウム膜４をエッチングする。そして、保護膜となる窒化
膜３を形成した後、パッド部を開孔するパッドマスクを
用いて穴１３に対応する窒化膜３をエッチングして除去
する。このように、無効チップ１（穴１３）を形成する
のに新規な工程および新規なマスクは必要なく、通常の
ウェーハプロセスを援用して有効チップ２の形成に用い
られるマスクパターンを部分的に変更するだけで、図２
に示す形状の無効チップ１を得ることができる。
体素子を作り込んだ後に、配線接続を行なうためのコン
タクト孔を開孔するコンタクトマスクを用いて穴１３に
対応する酸化膜５をエッチングして除去し、アルミニウ
ム膜４の形成後に、不要なアルミニウム膜４を除去する
アルミニウムマスクを用いて穴１３に対応するアルミニ
ウム膜４をエッチングする。そして、保護膜となる窒化
膜３を形成した後、パッド部を開孔するパッドマスクを
用いて穴１３に対応する窒化膜３をエッチングして除去
する。このように、無効チップ１（穴１３）を形成する
のに新規な工程および新規なマスクは必要なく、通常の
ウェーハプロセスを援用して有効チップ２の形成に用い
られるマスクパターンを部分的に変更するだけで、図２
に示す形状の無効チップ１を得ることができる。
【００１５】このような無効チップ１を有するウェーハ
１０においては、チップを個々のチップにダイシングし
た後の組立工程におけるパターン認識において、ウェー
ハ１０の中央側に形成されるチップは全体のコントラス
トが均一なため（プローブ試験および外観検査に適合し
たチップ）、有効チップ２と判断されてピックアップさ
れダイボンディングされる。一方、中央部に穴１３が形
成された無効チップ１は、カメラによるパターン認識に
おいて、穴１３に当たる中央部が暗く、その周辺部が明
るいコントラスト２値化されて写し出されるため、あた
かも従来のマーカーインクが打点された無効チップと同
様に判断される。これにより、無効チップ１はピックア
ップの対象外となり、組立工程における無効チップ１の
混入率を低減することができる。ここで、本例のウェー
ハ１０においては、ウェーハ１０の外周側の所定領域、
すなわち、不完全チップ１ａおよび不良チップ１ｂとな
る可能性が高い領域に形成されるチップ１に対し、図２
に示し上述の効果を奏する加工を施してあるため、従来
のウェーハにおける無効チップのように、マーカーイン
クを打点する必要がない。従って、本例のウェーハ１０
においては、ウェーハ１０上に形成されるチップに対
し、外周側の所定領域を除いた有効チップ２のみにプロ
ーブ試験が行なわれるようにソフトをプログラムすれ
ば、組立工程における有効チップと無効チップとのパタ
ーン認識を目的に、無効チップ１に対して行なわれるプ
ローブ試験およびマーカーインク打点に要する時間を省
略することができる。それ故、ウェーハプロセス終了時
点での回路試験にかかる時間をウェーハ１枚当たり約５
００秒（不完全チップを含めたチップ数が５０００個の
ウェーハ）、１ロット当たりでは約１４時間（ロットサ
イズ１００枚）と大幅に削減することができる。この結
果、組立工程における無効チップ１の混入の低減を図る
と同時に、回路試験に要する時間の省略により、生産性
を向上することができる。
１０においては、チップを個々のチップにダイシングし
た後の組立工程におけるパターン認識において、ウェー
ハ１０の中央側に形成されるチップは全体のコントラス
トが均一なため（プローブ試験および外観検査に適合し
たチップ）、有効チップ２と判断されてピックアップさ
れダイボンディングされる。一方、中央部に穴１３が形
成された無効チップ１は、カメラによるパターン認識に
おいて、穴１３に当たる中央部が暗く、その周辺部が明
るいコントラスト２値化されて写し出されるため、あた
かも従来のマーカーインクが打点された無効チップと同
様に判断される。これにより、無効チップ１はピックア
ップの対象外となり、組立工程における無効チップ１の
混入率を低減することができる。ここで、本例のウェー
ハ１０においては、ウェーハ１０の外周側の所定領域、
すなわち、不完全チップ１ａおよび不良チップ１ｂとな
る可能性が高い領域に形成されるチップ１に対し、図２
に示し上述の効果を奏する加工を施してあるため、従来
のウェーハにおける無効チップのように、マーカーイン
クを打点する必要がない。従って、本例のウェーハ１０
においては、ウェーハ１０上に形成されるチップに対
し、外周側の所定領域を除いた有効チップ２のみにプロ
ーブ試験が行なわれるようにソフトをプログラムすれ
ば、組立工程における有効チップと無効チップとのパタ
ーン認識を目的に、無効チップ１に対して行なわれるプ
ローブ試験およびマーカーインク打点に要する時間を省
略することができる。それ故、ウェーハプロセス終了時
点での回路試験にかかる時間をウェーハ１枚当たり約５
００秒（不完全チップを含めたチップ数が５０００個の
ウェーハ）、１ロット当たりでは約１４時間（ロットサ
イズ１００枚）と大幅に削減することができる。この結
果、組立工程における無効チップ１の混入の低減を図る
と同時に、回路試験に要する時間の省略により、生産性
を向上することができる。
【００１６】また、本実施例において、無効チップ１の
形状は図２に示す形状に限らず、たとえば、図３に示す
形状であっても良い。図３に示す形状の無効チップ１
は、図２に示す無効チップ１とは逆に、中央部を残して
その周辺部を除去してある。従って、この無効チップ１
をパターン認識した場合には、明るい中央部に対して周
辺部が暗く写し出されるので、この無効チップ１におい
ても２値化されたコントラストにより、ピックアップの
対象から除外され、組立工程における無効チップ１の混
入は回避される。
形状は図２に示す形状に限らず、たとえば、図３に示す
形状であっても良い。図３に示す形状の無効チップ１
は、図２に示す無効チップ１とは逆に、中央部を残して
その周辺部を除去してある。従って、この無効チップ１
をパターン認識した場合には、明るい中央部に対して周
辺部が暗く写し出されるので、この無効チップ１におい
ても２値化されたコントラストにより、ピックアップの
対象から除外され、組立工程における無効チップ１の混
入は回避される。
【００１７】さらに、無効チップの形状としては、図２
および図３に示す凹凸構造に限定されるものではない。
無効チップは、組立工程における識別手段（パターン認
識用カメラ）により無効チップとして識別可能に形成さ
れていれば良く、たとえば、無効チップの表面を部分的
に粗らして周辺部とのコントラストが２値化されるよう
に形成しても上述した実施例と同様な効果を得ることが
できる。また、電極をマーカーインクが打点されたと同
様の状態に大きく形成してた場合にも、上述の効果を奏
する。
および図３に示す凹凸構造に限定されるものではない。
無効チップは、組立工程における識別手段（パターン認
識用カメラ）により無効チップとして識別可能に形成さ
れていれば良く、たとえば、無効チップの表面を部分的
に粗らして周辺部とのコントラストが２値化されるよう
に形成しても上述した実施例と同様な効果を得ることが
できる。また、電極をマーカーインクが打点されたと同
様の状態に大きく形成してた場合にも、上述の効果を奏
する。
【００１８】
【発明の効果】以上に説明したとおり、本発明に係るウ
ェーハ（模擬不良チップを有するウェーハ）において
は、ウェーハ上に形成されたチップのうち、ウェーハの
外周側の所定領域に形成されたチップが、中央部とその
周辺部とが凹凸構造に形成された模擬不良チップである
ことを特徴としている。このような模擬不良チップは、
ウェーハプロセス後の組立工程におけるパターン認識手
段によって、高コントラスト領域と低コントラスト領域
とにコントラスト２値化されて無効チップ（不良チッ
プ）として識別されるので、マーカーインクを打点する
必要がない。従って、本発明によれば、組立工程終了後
の歩留りを増加させることなく、プローブ試験などのウ
ェーハプロセス終了時点における無効チップに対するテ
スト時間を大幅に省略することができ、省力化による生
産性の向上を図ることができる。
ェーハ（模擬不良チップを有するウェーハ）において
は、ウェーハ上に形成されたチップのうち、ウェーハの
外周側の所定領域に形成されたチップが、中央部とその
周辺部とが凹凸構造に形成された模擬不良チップである
ことを特徴としている。このような模擬不良チップは、
ウェーハプロセス後の組立工程におけるパターン認識手
段によって、高コントラスト領域と低コントラスト領域
とにコントラスト２値化されて無効チップ（不良チッ
プ）として識別されるので、マーカーインクを打点する
必要がない。従って、本発明によれば、組立工程終了後
の歩留りを増加させることなく、プローブ試験などのウ
ェーハプロセス終了時点における無効チップに対するテ
スト時間を大幅に省略することができ、省力化による生
産性の向上を図ることができる。
【００１９】このような模擬不良チップにおける凹凸構
造は、ウェーハプロセスにおいて、パターン形成用のマ
スクを部分的に変更して用い、凹凸構造に対応する部分
をエッチング工程にて除去することで容易に形成できる
ので、一般的なウェーハプロセスを援用することがで
き、新規な工程の追加はない。
造は、ウェーハプロセスにおいて、パターン形成用のマ
スクを部分的に変更して用い、凹凸構造に対応する部分
をエッチング工程にて除去することで容易に形成できる
ので、一般的なウェーハプロセスを援用することがで
き、新規な工程の追加はない。
【図１】本発明の実施例に係るウェーハを示す平面図で
ある。
ある。
【図２】同ウェーハにおいて、模擬不良チップを拡大し
て示す断面図である。
て示す断面図である。
【図３】同ウェーハにおいて、模擬不良チップとして採
用可能な構造を示す断面図である。
用可能な構造を示す断面図である。
【図４】一般的なウェーハを示す平面図である。
【図５】組立工程において、無効チップの混入低減を目
的に提案されたウェーハの一例を示す平面図である。
的に提案されたウェーハの一例を示す平面図である。
１・・・無効チップ １ａ・・・不完全チップ １ｂ・・・不良チップ ２・・・有効チップ ３・・・窒化膜 ４・・・アルミニウム膜 ５・・・酸化膜 ６・・・不完全チップ ７・・・不良チップ ８・・・カット領域 １０，１１・・・ウェーハ １３・・・穴
Claims (3)
- 【請求項１】 所定の形状を呈し、多数個のチップが形
成されたウェーハにおいて、 前記チップのうち、前記ウェーハの外周側の所定領域に
形成されたチップは、中央部とその周辺部とが凹凸構造
に形成された模擬不良チップであることを特徴とする模
擬不良チップを有するウェーハ。 - 【請求項２】 請求項１において、前記模擬不良チップ
は、その中央部が周辺部に対して所定の高低差を有する
凹形に形成されていることを特徴とする模擬不良チップ
を有するウェーハ。 - 【請求項３】 請求項１において、前記模擬不良チップ
は、その中央部が周辺部に対して突出する凸形に形成さ
れていることを特徴とする模擬不良チップを有するウェ
ーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775793A JPH06232221A (ja) | 1993-02-05 | 1993-02-05 | 模擬不良チップを有するウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775793A JPH06232221A (ja) | 1993-02-05 | 1993-02-05 | 模擬不良チップを有するウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232221A true JPH06232221A (ja) | 1994-08-19 |
Family
ID=11952604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1775793A Pending JPH06232221A (ja) | 1993-02-05 | 1993-02-05 | 模擬不良チップを有するウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744594U (ja) * | 1993-09-17 | 1995-11-21 | 東光株式会社 | 半導体ウエハ |
| WO1998057361A1 (fr) * | 1997-06-12 | 1998-12-17 | Nikon Corporation | Substrat de fabrication de dispositif, procede de fabrication de ce substrat, et procede d'exposition avec ce substrat |
| US7618832B2 (en) | 2005-01-22 | 2009-11-17 | Samsung Electronics Co., Ltd. | Semiconductor substrate having reference semiconductor chip and method of assembling semiconductor chip using the same |
| CN102104015A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | 无墨点测试挑片对位确认方法 |
-
1993
- 1993-02-05 JP JP1775793A patent/JPH06232221A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744594U (ja) * | 1993-09-17 | 1995-11-21 | 東光株式会社 | 半導体ウエハ |
| WO1998057361A1 (fr) * | 1997-06-12 | 1998-12-17 | Nikon Corporation | Substrat de fabrication de dispositif, procede de fabrication de ce substrat, et procede d'exposition avec ce substrat |
| KR100766095B1 (ko) * | 1997-06-12 | 2007-10-11 | 가부시키가이샤 니콘 | 디바이스 제조용 기판, 그 제조 방법 및 그 기판을 사용한노광 방법 |
| US7618832B2 (en) | 2005-01-22 | 2009-11-17 | Samsung Electronics Co., Ltd. | Semiconductor substrate having reference semiconductor chip and method of assembling semiconductor chip using the same |
| CN102104015A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | 无墨点测试挑片对位确认方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6544804B2 (en) | Semiconductor wafer having identification indication and method of manufacturing the same | |
| US8404496B2 (en) | Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state | |
| KR20070036694A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20010043076A1 (en) | Method and apparatus for testing semiconductor devices | |
| US6784556B2 (en) | Design of interconnection pads with separated probing and wire bonding regions | |
| JPH02211648A (ja) | 半導体装置 | |
| US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
| JPH06232221A (ja) | 模擬不良チップを有するウェーハ | |
| US7595557B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4010244B2 (ja) | 表面実装型パッケージ | |
| JPH0737929A (ja) | 半導体集積回路装置 | |
| JPS62261139A (ja) | 半導体装置 | |
| US20070134598A1 (en) | Manufacturing method of semiconductor device, and wafer and manufacturing method thereof | |
| JP2964522B2 (ja) | 半導体ウェハーおよびその製造方法と半導体チップの選別方法 | |
| JPH05299484A (ja) | 半導体ウェハ | |
| JP3116469B2 (ja) | バンプ型電極の形成方法及び半導体装置の製造方法 | |
| KR100676612B1 (ko) | 반도체 소자의 패드 | |
| US7022614B2 (en) | Method of etching back of semiconductor wafer | |
| KR100244296B1 (ko) | 반도체소자의 제조방법. | |
| JP2877168B2 (ja) | 集積回路装置用バンプ電極の製造方法 | |
| JP2933044B2 (ja) | 半導体装置およびそのマーキング方法 | |
| JPS5966112A (ja) | 半導体チツプ | |
| JPH053239A (ja) | 半導体装置の製造方法 | |
| JPH08330311A (ja) | 半導体装置 | |
| JPH08250565A (ja) | 半導体ウェーハ及び半導体素子の検査方法 |