WO1996021880A1 - Circuit d'alimentation, affichage a cristaux liquides et dispositif electronique - Google Patents

Circuit d'alimentation, affichage a cristaux liquides et dispositif electronique Download PDF

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WO1996021880A1
WO1996021880A1 PCT/JP1996/000025 JP9600025W WO9621880A1 WO 1996021880 A1 WO1996021880 A1 WO 1996021880A1 JP 9600025 W JP9600025 W JP 9600025W WO 9621880 A1 WO9621880 A1 WO 9621880A1
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potential
circuit
potentials
charge pump
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PCT/JP1996/000025
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Suguru Yamazaki
Original Assignee
Seiko Epson Corporation
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    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation

Definitions

  • the present invention relates to a power supply circuit, a liquid crystal display device including the power supply circuit, and an electronic device including the liquid crystal display device.
  • VD is about 1.6 V.
  • the voltages externally input to the liquid crystal display device are Dryno, VCC for the IC logic part, and VEE for generating the liquid crystal panel drive voltage, with GND as a reference potential.
  • VEE is considerably higher than VCC, for example, about 20 V to 25 V for 1Z240 duty.
  • V0 to V5 VEE is used for V0 and GND is used for V5.
  • the remaining V1 to V4 are resistors between VEE and GND.
  • OP1 to OP4 operate at VEE voltage, and VCC is not directly involved in forming the panel drive voltage itself.
  • the scanning line side is represented by Y and the data line side is represented by X, and the power consumption is described.
  • the scanning line electrode of the panel is represented by the ⁇ electrode
  • the driver IC driving the ⁇ electrode is represented by the ⁇ driver
  • the data line electrode of the panel is represented by the X electrode
  • the driver IC driving the X electrode is represented by the X driver.
  • the voltage applied to the unselected ⁇ electrode is V1 or V4. When the unselected ⁇ electrode is at V1, the voltage applied to the X electrode is V0 or V2, and when the unselected ⁇ electrode is at V4, the voltage applied to the X electrode is V3 or V 5
  • the Y electrode When the L line (L is a positive integer of 2 or more) is selected simultaneously by MLS driving, the Y electrode requires a total of three potential levels of VM and VH and VL with this VM at the midpoint.
  • VM is used for a non-selection potential
  • VH and VL are used for a selection potential.
  • the X electrode requires a potential of (L + 1) Leppel around VM.
  • VH—HL for driving the Y electrode decreases, and conversely, a large voltage width is required for driving the X electrode.
  • FIG. 49 shows an example of a power supply circuit that can be used when the 4-line simultaneous selection method is used.
  • the voltages required for driving the panel are VH and VL, which are the selection voltages for the Y electrode, VM, which is the non-selection voltage for the Y electrode, and Vx0 to Vx4, which are the drive voltages for the X electrode.
  • the central potential Vx2 on the X electrode side is the same as VM.
  • VH-VL is about 25 V
  • VxO-Vx1 is about 1.6 V.
  • VEE is much higher than VCC.
  • VDDy and VSSy are the voltages of the logic section of the Y driver, and VCC and GND are directly connected.
  • the withstand voltage required for the X driver is VxO-Vx4. For example, a panel equivalent to 1/240 duty only needs about 7 V.
  • V EE and GND are used as they are for VH and VL, respectively.
  • Vx0 to Vx4 and VSSX the voltage obtained by dividing the voltage between VEE and GND by the resistors R1 to R6 and subjected to low impedance conversion by the operational amplifiers OP1 to OP6 is used.
  • OP1 to ⁇ 6 operate at VEE system voltage
  • VCC is panel drive WO 96/21880-A-PCT / JP96 / 00025 Not directly involved in the formation of the voltage itself.
  • the voltage applied to the Y electrode when not selected is VM, and the voltage applied to the X electrode is Vx0 to Vx4.
  • the voltage difference between Vx0 to Vx4 and VM is considerably smaller than the voltage difference between VEE and GND. Therefore, the effective utilization of Ipn is extremely low, and most of it travels through the operational amplifier to the path to GND, which simply causes heat loss and heats the operational amplifier.
  • the power consumption due to this is IXDxVEE instead of IXDxVCC.
  • the part of IXDx (VEE-VC C) also moves inside the operational amplifier and goes to the GND to simply lose heat and heat the operational amplifier.
  • the operating voltage range of the X driver can be reduced by the multiple line selection method, but this advantage cannot be used at all in reducing power consumption.
  • FIG. 50 USP 5, 101, 1 16 of the F i g. 1 post driving voltage waveforms described in a
  • 51 the F i g. 2 circuit described B
  • VD2 is the positive selection voltage
  • VS2 is the negative selection voltage
  • VM + is VD2. Is the non-selection voltage after the selection
  • VM is the non-selection voltage after the VS2 is selected.
  • VD 2-VS 2 is about 40 V, and almost the relationship of VD 2-VM + -VM-VS 2 holds. That is, assuming that the center voltage between VD2 and VS2 is VC, VD2 and VS2 are almost symmetric with respect to VC, and V ⁇ + and VM_ are also almost symmetric with respect to VC.
  • VM + — ⁇ or VD 2 considerably smaller than VS 2.
  • the swing power supply method has the advantage that the withstand voltage of the Y driver is only about half of VD 2 -VS 2 as described above, but nevertheless, it has the disadvantage of extremely increasing the power consumption of the liquid crystal display device .
  • One of the causes of the increase in power consumption is that all the parasitic capacitances of the Y driver are charged and discharged within the swinging voltage range, and that a short-circuit current flows in the Y driver during the swinging evening. is there.
  • Another reason is that the power consumption of the power supply circuit itself is large, and there is no good way to reduce the power consumption of the power supply circuit itself.
  • the present invention solves the above problems, and an object of the present invention is to provide an inexpensive power supply circuit with low power consumption, a liquid crystal display device, and electronic equipment.
  • the present invention provides a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ⁇ 4) potentials for driving a display element, wherein the input power supply voltage Means for supplying a first input potential on the high potential side included in the first potential to a G (1 ⁇ G ⁇ N) potential among the first to Nth potentials; and a low potential side included in the input power supply voltage.
  • the consumption current that must be supplied by the first potential on the high potential side and the Nth potential on the low potential side is small, and the G potential and the Jth potential which are intermediate potentials are small. A large amount of current must be supplied by the potential.
  • the first and Nth potentials are supplied by a high-efficiency charge-pump circuit having a low output capability, and the Gth and Jth potentials are supplied by an input power supply voltage having a high output capability. You.
  • the present invention provides a charge pump that performs a charge pump operation based on a given clock by setting a potential other than the first, G, J, and Nth potentials among the first to Nth potentials. It is supplied by a circuit or a given operational amplifier. If all potentials other than the first, Gth, Jth, and Nth potentials are supplied by the charge / pump circuit, further reduction in power consumption can be achieved. On the other hand, even if an operational amplifier having a high output capability is used to supply these potentials, the present invention has an advantage that the operating voltage of the operational amplifier can be reduced, and thus the power consumption is not significantly reduced.
  • the first to Nth potentials are different from the first input potential, the second input potential, a midpoint potential of the first and second input potentials, and the first and second input potentials. It is characterized in that the potential is generated symmetrically with respect to either the midpoint potential between the generated potential and the first or second input potential when a potential is generated.
  • the first to Nth potentials are symmetrical with respect to the first input potential, symmetrically with respect to the second input potential, or the midpoint potential of the first and second input potentials. Symmetrically with respect to the potential, or symmetrically with respect to the midpoint potential between the generated potential and the first or second input potential.
  • a potential different from the first and second input potentials is generated based on one of the first and second input potentials, and the generated potential is any one of the G-th and J-th potentials.
  • the required potential difference between the Gth and Jth potentials is larger than the potential difference between the first and second input potentials.
  • the Gth and Jth potentials having a desired potential difference can be obtained. This makes it possible to lower the logic voltage.
  • the present invention is a power supply circuit which is supplied with an input power supply voltage and supplies first to N-th (N ⁇ 4) potentials for driving a display element, wherein K times (K ⁇ 2)
  • K times (K ⁇ 2) A charge pump circuit that performs a step-up charge pump operation and supplies any of the first to ⁇ th potentials directly or via an adjusting means, and a L / M-times (based on a given clock) (L / M is not an integer.)
  • Charge / pump circuit that performs a step-down or M / L-times step-up charge pump operation and supplies any of the first to ⁇ th potentials directly or via an adjusting means. And characterized in that:
  • the present invention it is possible to realize a power supply circuit in which, for example, a 6-fold booster circuit and a 1-Z tripler step-down circuit are mixed. This makes it possible to supply various voltage groups required for driving the display element with low power consumption.
  • the present invention also provides a power supply circuit to which an input power supply voltage is applied and supplies first to Nth (N ⁇ 4) potentials for driving a display element, wherein the pulsed clock includes a periodically generated pulse.
  • a charge pump circuit that performs a charge pump operation based on the clock generated by the above and supplies any one of the first to Nth potentials directly or via an adjusting means; and Means for stopping charging of the capacitor and charging of the backup capacitor by the pumping capacitor during the generation period of the pulse of the pulsed clock.
  • the charging of the pumping capacitor and the backup capacitor is stopped, thereby preventing the charge from escaping at the transition timing.
  • a latch pulse or the like used for the driver IC is optimal.
  • the present invention is a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ⁇ 4) potentials for driving a display element, wherein the charge pump is provided based on a given clock.
  • the operation is performed, and the charge pump circuit that supplies either the first potential on the high potential side or the N-th potential on the low potential side, directly or through an adjusting unit, and a plurality of pumping capacitors are backed up.
  • ⁇ A pump operation is performed based on a given cook, and an I-th potential (1 ⁇ I ⁇ N) among the first to N-th potentials is directly or adjusted.
  • a charge bomb circuit for supplying the same via a battery.
  • the backup capacitor is charged alternately by a plurality of pumping capacitors, the output capability of the charge pump circuit can be increased.
  • display characteristics and the like can be effectively improved by generating a charge-pump circuit having a high output capability to generate the first position of the intermediate potential, which generally requires a large amount of current to be supplied.
  • the present invention is a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ⁇ 4) potentials for driving a display element.
  • a charge pump circuit that performs a di-pump operation and supplies any of the first to N-th potentials directly or through an adjusting unit; and a pump included in the charge pump circuit.
  • the charge-pump operation can be completed for each horizontal period, thereby effectively preventing the occurrence of display unevenness and the like.
  • the present invention is characterized in that the charge pump circuit performs a charge bomb operation of alternately charging the backup capacitor by a plurality of bombing capacitors every horizontal period.
  • the charge pump operation can be completed every one horizontal period.
  • the present invention is a power supply circuit which is supplied with an input power supply voltage and supplies first to N-th (N ⁇ 4) potentials for driving a display element, wherein K times (K ⁇ 2) Step-up or L / M times (L / M is not an integer) Step-down or M / L times step-up charge pump operation, and either one of the 1st to ⁇ potentials directly or by adjusting means And a means for changing a step-up ratio or a step-down ratio of the charge pump circuit.
  • the charge pump circuit it is possible to change the step-up or step-down ratio performed by the charge pump circuit.
  • a 6-fold boost circuit to a 5-fold boost circuit.
  • various necessary drive voltage groups by changing the step-up ratio or the like according to the characteristics of the display element and the value of the input power supply voltage. It is desirable that the step-up / step-down ratio can be changed by using an external terminal or the like.
  • the present invention is a power supply circuit which is supplied with an input power supply voltage and supplies first to ⁇ ( ⁇ 4) potentials for driving a display element, wherein a charge pump is provided based on a given clock.
  • a charge pump circuit that performs an operation and supplies the first potential on the high potential side or the ⁇ potential on the low potential side directly or through an adjusting means; and a given pump after the input power supply voltage is turned on. Means for stopping the supply of the first potential or the ⁇ potential by the charge pump circuit during the period.
  • a given period elapses after the input power supply voltage is turned on, and the control circuit and the like After normal operation, the supply of the first or Nth potential can be started. This allows the system to start up normally.
  • the present invention provides a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ⁇ 4) potentials for driving a display element, wherein the power supply circuit includes a high potential side included in the input power supply voltage.
  • the first to N-th potentials can be supplied by circuits and means having an output capability commensurate with the required current consumption, and both display quality can be maintained and power consumption can be reduced.
  • the present invention is also a power supply circuit which is supplied with an input power supply voltage and supplies first to Nth (N ⁇ 4) potentials for driving a display element, wherein a charge pump is provided based on a given clock.
  • a charge pump circuit that performs an operation and supplies any of the first to Nth potentials directly or through an adjusting unit; and stops the supply of the input power supply voltage, stops the supply of the supplied clock, or turns off the display.
  • the present invention is characterized in that it includes means for stopping a given clock of the charge pump circuit.
  • the display-off control can be performed with only a slight increase in the number of elements, and the current consumption when the display is off can be reduced to almost zero.
  • a liquid crystal display device includes any one of the power supply circuits described above; a liquid crystal panel including a liquid crystal layer driven by a plurality of data line electrodes and a plurality of scan line electrodes; A data line driver that drives the data line electrode based on a potential; and a scan line driver that drives the scan line electrode based on a potential supplied by the power supply circuit.
  • the present invention not only the power consumption of the power supply circuit itself but also the power consumption of the liquid crystal display device can be reduced, and a liquid crystal display device optimal for a portable electronic device or the like can be provided.
  • the power supply circuit may be configured to output a first input potential on a high potential side and a second input potential on a low potential side included in the input power supply voltage, And a charge pump circuit that performs a charge pump operation based on a given clock and supplies one of the first to Nth potentials directly or via an adjustment means.
  • the first and second input potentials are used as a power supply voltage of at least one logic unit of the data line driver and the scanning line driver.
  • the first and second input potentials are used as any of the first to N-th potentials, and are also used as a power supply voltage of a mouthpiece of a data line driver or a scanning line driver. .
  • a power supply voltage for a logic unit such as a data line driver
  • the convenience of a user of the device can be improved.
  • the power consumption of the device can be further reduced.
  • the power supply circuit generates a potential different from the first and second input potentials by a charge-pump operation based on a given clock, and the generated potential is any one of the first to Nth potentials. It is characterized by including a charge pump circuit for supplying the pressure.
  • the charge pump circuit it is possible to make adjustments so that these become the same. This makes it easier to use the first and second input potentials as the power supply voltage for the logic section of the driver
  • the power supply circuit performs a charge pump operation based on a latch pulse for the data line driver or a clock generated by a shift clock for the scanning line driver.
  • a charge pump circuit for supplying any of the first to N-th potentials directly or via an adjusting means is provided.
  • the latch pulse and the shift clock are pulse-like clocks including periodically generated pulses, and are most suitable for generating a clock for the charge bomb circuit. Therefore, by using these, it is possible to maintain both the display quality of the liquid crystal display device and low power consumption.
  • an electronic apparatus includes the liquid crystal display device. According to the present invention, it is possible to reduce the power consumption of not only a liquid crystal display device but also an electronic device including the same. This makes it possible to extend the battery life of electronic devices such as portable information devices.
  • FIG. 1 is a block diagram of a power supply circuit according to a first embodiment.
  • FIG. 2 is a block diagram when an operational amplifier is used to generate V 2 and —V 2.
  • FIG. 3 is a circuit diagram illustrating an example of a contrast adjustment circuit.
  • FIG. 4 is a circuit diagram showing an example of a clock forming circuit.
  • FIG. 5 is a timing chart for explaining the operation of the clock forming circuit.
  • FIG. 6 is a basic conceptual diagram of the charge pump circuit.
  • FIG. 7 is a conceptual diagram of a double boosting charge pump circuit.
  • FIG. 8 is a conceptual diagram of a negative-direction double boosting charge pump circuit.
  • FIG. 9 is a conceptual diagram of a charge pump circuit for stepping down 1Z2.
  • FIG. 10 is a conceptual diagram of a charge pump circuit for boosting the negative direction six times.
  • FIG. 11A and FIG. 11B are diagrams for explaining the operation of the circuit of FIG.
  • FIG. 12 is a conceptual diagram of another example of the charge pump circuit for boosting the negative direction six times.
  • FIGS. 13A and 13B are diagrams for explaining the operation of the circuit of FIG. Fig. 14A and Fig. 14B are conceptual diagrams of the charge pump circuit for 3/2 boosting.
  • FIG. 15A and FIG. 15B are conceptual diagrams of the negative-going 3/2 boosting charge pump circuit.
  • Fig. 16A and Fig. 16B are conceptual diagrams of charge pump circuits for 2/3 step-down.
  • FIG. 17A and FIG. 17B are conceptual diagrams of a negative-direction 2/3 step-down charge pump circuit.
  • FIG. 18 is a circuit diagram showing a specific example of a negative direction double boosting circuit.
  • FIG. 19 is a diagram for explaining the operation of the circuit of FIG.
  • FIG. 20A and FIG. 20B are circuit diagrams showing an example of the level shift means.
  • FIG. 21 is a circuit diagram showing an example of a charge pump circuit using a diode.
  • FIG. 22 is a diagram for explaining the operation of the circuit of FIG. 21.
  • FIG. 23 is a circuit diagram showing an application example of the circuit of FIG.
  • FIG. 24 is a circuit diagram showing an example of a charge pump circuit provided with two pumping capacitors.
  • FIG. 25A, FIG. 25B, and FIG. 25C are diagrams for explaining a method of performing a charge pump operation every horizontal scanning period.
  • FIG. 26 is a circuit diagram showing an example of a charge-pump circuit provided with a step-up / step-down ratio changing unit.
  • FIG. 27 is a circuit diagram showing another example of a charge pump circuit provided with a step-up / step-down ratio changing unit.
  • FIG. 28A and FIG. 28B are circuit diagrams showing an example in which supply of high voltage is stopped for a given period after power-on.
  • FIG. 29 is a block diagram of a power supply circuit according to the seventh embodiment.
  • FIG. 30 is a block diagram of a power supply circuit according to the eighth embodiment.
  • FIG. 31 is a block diagram of a power supply circuit according to the ninth embodiment.
  • FIG. 32 is a diagram showing an example of a panel drive waveform.
  • FIG. 33 is a block diagram of the power supply circuit according to the tenth embodiment.
  • FIG. 34 is a block diagram of a power supply circuit according to Example 11.
  • FIG. 35 is a block diagram showing another example of the power supply circuit according to Example 11;
  • FIG. 36 is a diagram for explaining a potential relationship between input power supply voltages.
  • FIG. 37 is a circuit diagram showing an example of discharging VH and VL residual charges.
  • FIG. 38 is a circuit diagram showing another example of discharging the residual charges of the VH and VL systems.
  • FIG. 39A and FIG. 39B are circuit diagrams showing other examples of discharging the residual charges of the VH and VL systems.
  • FIG. 40A and FIG. 40B are circuit diagrams showing another example of discharging the residual charges of the VH and VL systems.
  • FIG. 41 is a block diagram illustrating an example of a liquid crystal display device according to Example 13;
  • FIG. 42 is a diagram for explaining a drive waveform of the liquid crystal display device of FIG.
  • FIG. 43 is a circuit diagram showing an example of the level shift means.
  • FIG. 44A is a block diagram showing an example of the liquid crystal display device according to Example 14, and FIG. 44B is a diagram for explaining the potential relationship of the drive voltage.
  • FIG. 45A is a block diagram showing an example of the liquid crystal display device according to Example 15;
  • FIG. 45B is a diagram for explaining the potential relationship of the driving voltage.
  • FIG. 46A is a block diagram showing an example of the liquid crystal display device according to Example 16, and FIG. 46B is a diagram for explaining the potential relationship of the driving voltage.
  • FIG. 47 is a block diagram illustrating an example of the electronic apparatus according to the seventeenth embodiment.
  • FIG. 48 is a circuit diagram showing an example of the power supply circuit of the first background example.
  • FIG. 49 is a circuit diagram showing an example of the power supply circuit of the second background example.
  • FIG. 50 is a diagram showing an example of a panel drive waveform for describing the power supply circuit of the third background example.
  • FIG. 51 is a circuit diagram showing an example of a power supply circuit according to a third background example. [Best Mode for Carrying Out the Invention]
  • FIG. 1 shows a block diagram of the power supply circuit according to the first embodiment. This power supply circuit has the function of generating the same output voltage as the power supply circuit of FIG.
  • the input power supply voltage of this power supply circuit is only Vcc (first input potential) and GND (second input potential), and is a single power supply input.
  • a latch pulse LP composed of a pulse generated every horizontal scanning period is input.
  • the clock forming circuit 1 forms several clock signals having different timings necessary for the charge bomb circuit based on the LP, and uses Vcc and GND as power supplies.
  • the negative-direction six-time booster circuit 2 generates a voltage VEE, which is six times the GND in the negative direction based on Vcc, by a charge pump operation. When Vcc is 3.3 V, VEE becomes 16.5 V.
  • the contrast adjustment circuit 3 generates a selection voltage VL that provides an optimum contrast based on VEE.
  • This VL is the negative selection voltage of the Y electrode.
  • the double booster circuit 4 generates a positive-side selection voltage VH, which is twice as high as GND with respect to VL, by a charge and bomb operation.
  • the negative direction double boosting circuit 5 generates one V3, which is a voltage that is twice as high as GND with respect to Vcc, by a charge pump operation.
  • the step-down circuits 6 and 7 generate V2, which is the voltage obtained by dividing the voltage between Vcc and GND into two equal parts, and 1 V2, which is the voltage obtained by dividing the voltage between GND and (-V3) into two equal parts, by the charge pump operation. I do. GND is used as it is for the central potential VC.
  • Vcc is used as it is for V3 which is a potential symmetrical to V3 with respect to GND.
  • a voltage for driving the liquid crystal panel was formed.
  • the output voltages VH, V3, V2, VC, one V2, one V3, and VL are symmetric with respect to GND (second input potential).
  • the circuit 8 forms a voltage higher than VL by Vcc and supplies this as a logic voltage VDDy of the Y driver.
  • VDD y itself is not directly applied to the panel, so it is not subject to voltage symmetry.
  • the present embodiment described above has the following structural features.
  • the second input potential GND on the low potential side is changed to the G potential V from the 1st to Nth potentials (N ⁇ 4).
  • the power supply circuit shown in FIG. 49 has a configuration in which all the current flows between the first potential VEE and the Nth potential GND. Therefore, the circuit forming VEE must have a high output capability. Therefore, it is almost impossible to supply VEE with a charge pump circuit, and it is impossible to maintain both display quality and low power consumption.
  • the potential V2, one V2, one V3 other than the first, Gth, Jth, and Nth potentials among the first to Nth potentials is determined based on a given clock. It is supplied by the charge 'pump operation 1/2 voltage step-down circuits 6, 7 and the negative direction double time step-up circuit 5. In this way, V2, V1 and V3 are also supplied by the charge pump circuit, thereby further reducing power consumption. Moreover, according to the present embodiment, the clock necessary for the charge pump operation can be shared between the charge pump circuits, so that the control is easy and the increase in the circuit scale can be minimized.
  • FIG. 2 shows a block diagram in the case where V2 and V2 are supplied by the operational amplifiers 0P1 and 0P2.
  • Rl and R3 are bleeder resistors for dividing the voltage between V3 and VC (GND), and R2 and R4 are bleeder resistors for dividing the voltage between VC and one V3.
  • ⁇ 1 and OP2 reduce the voltage divided by the bleeder resistance to low. This is an operational amplifier for outputting in ambient sound.
  • R11 and R12 are resistors for limiting the output current of OP1 and OP2 to stabilize the operation and reduce the power consumption.
  • V2 and one V2 are supplied by the operational amplifiers OP1 and OP2, 0 Pl and OP2 Unlike the power supply circuit of Fig. 49, it operates with a small power supply voltage, so that the power consumption of this part can be kept within the allowable range.
  • the charge pump operation of the K-fold (K ⁇ 2) boost is performed based on a given clock, and any one of the first to ⁇ potentials is adjusted directly or by adjusting means (contrast adjustment).
  • the charge pump circuit for performing the ⁇ -fold boosting and the charge pump circuit for performing the L / M doubling and the like are mixed.
  • the contrast adjustment circuit 3 includes a fixed resistor Rfix and a variable resistor Rvo1 inserted in series between GND and VEE, a bipolar transistor Tr, and a capacitor CVL.
  • the current flowing through the output voltage VL is small, so that the base current of Tr can be small.
  • Rfix and Rvol can have high resistance of 500 ⁇ to 1 ⁇ , and the power consumption by these resistors can be suppressed to about 0.2mW to 0.4mW.
  • the contrast adjustment circuit 3 is provided only on the VL side, but may be provided only on the VH side or on both the VH side and the VL side.
  • the contrast adjusting circuit 3 is provided only on one side, and VH is generated by the double boosting circuit 4 based on the voltage VL obtained by the contrast adjusting circuit 3.
  • VH can be automatically adjusted by adjusting VL with the contrast adjustment circuit 3.
  • VH and VL can be adjusted independently.
  • Non-linear switching elements such as MIM have the characteristic that the ease of current flow differs depending on the direction in which voltage is applied.
  • i VHI by about 0.5 V with respect to IVL
  • a diode or the like may be included in the VH-side contrast adjustment circuit, and VH may be reduced by using the forward voltage of the diode.
  • the 1/2 step-down circuits 6 and 7 are provided to obtain a 7-level voltage, but if the desired voltage is 5 levels, the 1/2 step-down circuits 6 and 7 may be omitted. . According to the present embodiment having the above configuration, the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method can be reduced for the following reasons.
  • the first reason is that the power consumption due to the charge / discharge current of the panel is ultimately reduced.
  • the charge / discharge current that accounts for the majority of the panel current that is, the charge / discharge current flowing between the X electrode and the unselected Y electrode.
  • the charge / discharge current flowing between the X electrode voltage V3, one V3, V2, one V2 and the Y electrode voltage VC is defined as IP3, IM3, IP2, and IM2, respectively.
  • the power consumption by IP 3 is Vcc ⁇ IP 3.
  • the power consumption by IM3 is almost Vcc XI M3, and the power consumption by IP2 and IM2 is almost (1/2) xVc cx IP2, (1/2) xVc cx becomes IM2.
  • the power consumption by each of these currents is VEEx IP3, VEEx IM3, VEEx IP2, and VEEx IM2. Since VEE is about 25V and Vcc is about 3.3V, the power consumption by IP3 and IM3 is 1/7 or less of the background example, and the power consumption by IP2 and IM2 is 1/14 or less.
  • the charge / discharge current flowing between the X electrode and the selected Y electrode is considered.
  • the charge and discharge currents flowing between the voltages VH and VL of the Y electrode and the X electrode are defined as I VH and IV L, respectively.
  • the power consumption by IVH and IVL is almost 5 Vcc I VH and 5xVc cx IVL, respectively. It becomes smaller than the power consumption of the background example.
  • the second reason is that the power consumption in the logic section of the X driver that operates at high speed and consumes a large amount of current is reduced.
  • the current consumption in the logic section of the X driver is supplied from the high voltage VEE, so that the power consumption is VEEx current consumption.
  • the power consumption is VccX current consumption, which is 1/7 or less of the background example.
  • the booster circuit of the charge bomb type are small in boosting capability, out the output voltage takes a large current is reduced .
  • the current of the high-voltage system is large, and therefore, the capacity of the charge pump type booster circuit is insufficient for forming VEE. Therefore, in the background example, a switching-regular type DC-DC converter that rectifies the high voltage generated when the current flowing through the coil is intermittent and forms a high voltage VEE is used.
  • the efficiency of the switching-regular one-day DC-DC converter is very low, about 80% for a 5V input, and about 60% for a 3.3V input.
  • the power consumption of the liquid crystal display device driven by the power supply circuit of the background example is very large, including the booster circuit forming VEE.
  • the liquid crystal display device driven by the power supply circuit of the present embodiment has a small high-voltage current. Therefore, the high voltage VEE can be supplied by a high-efficiency charge-pump type booster circuit with a small output capability, and the power consumption including the booster circuit forming the VEE can be greatly reduced.
  • the power supply circuit of this embodiment can reduce the power consumption of the liquid crystal display device.
  • typical power consumption is expected to be about 12 mW. Value.
  • VL can be formed by incorporating an operational amplifier type regulator in the IC instead of the externally connected circuit using a bipolar transistor as described above. is there.
  • an external transistor for switching the VH-GND among the elements that constitute the double booster circuit 4 for forming the VH, and to integrate the rest on one chip. It is a practical means.
  • the power supply circuit since most of the configuration is formed by the charge pump circuit, an impression that many capacitors are required is given. However, in practice, it is possible to omit part of the backup capacitor included in the charge pump circuit, or to use a capacitor with a small capacitance value of about 0.1 / F. This is because the capacitance of the LCD panel itself acts as a backup capacitor.
  • Example 2 is an example relating to the cook forming circuit 1 of FIG. 1.
  • FIG. 4 shows an example of the configuration
  • FIG. 5 shows a timing chart for explaining the operation.
  • the entire circuit operates on the Vcc-GND system.
  • a latch pulse LP including a pulse generated every horizontal scanning period (1H) is used.
  • D-type 'flip-flob DF has its / Q output connected to the write data input D, which toggles on the rising edge of LP.
  • the NOR circuits No r 1 and No r 2 are for forming two-phase clock signals A and B.
  • the impulse circuits I nv l, Inv 2 and Inv 3 are A, B and / Dof, respectively. This is for forming signals / A, / B, and Doff having opposite phases to f.
  • a charge pump circuit (a negative-direction six-fold booster circuit 2 shown in FIG. 1) is based on a clock generated by a pulse-like clock LP including periodically generated pulses (P1, P2, etc. in FIG. 5). Etc.) and charge pump operation is performed. Then, the charging of the pumping capacitor included in the charge pump circuit and the charging of the backup capacitor by the pumping capacitor are stopped during the pulse generation period of the pulsed clock LP. That is, as shown by Tp in FIG. 5, both the signal A and the signal B are at the mouth level during the generation period of the LP pulse (the period when LP is at the high level).
  • LP is a pulse clock having a pulse width of about 100 ns to 300 ns and a period of about several tens of s / s to 100 s.
  • LP since panel charging and discharging occur in one horizontal scanning (1H) cycle, it is reasonable to use LP to charge the panel drive voltage in 1H cycles.
  • the pulse-like clock used in the present embodiment is not limited to the LP which is a latch pulse for the X driver, but may be a shift clock YS CL for the Y driver, for example. If a pulsed clock is not used, a period Tp for turning off the switch group may be created by using a delay circuit or the like.
  • both the signal A and the signal B are at a low level so that the operation of the charge pump circuit is stopped. That is, the power supply circuit has a function of stopping the clock supplied to the charge pump circuit. By adding this function, the power consumption of the power supply circuit during display-off control can be reduced to almost zero. In addition, since the output of the selection voltage is stopped at the same time, it is possible to provide the entire liquid crystal display device with the display off control function even if the Y driver does not have the display off control function. In the example of Fig.
  • Embodiment 3 is an embodiment relating to a charge pump circuit such as the negative-direction 6-fold booster circuit 2 and the 2-fold booster circuit 4 in FIG.
  • FIG. 6 is the most basic conceptual diagram of the charge pump circuit.
  • SWa and SWb are interlocking switches, and while one is falling to the A side, the other is also falling to the A side.
  • SWa and SWb are represented by mechanical switches.However, in actuality, switches SWa and SWb are connected to the A side; MOS transistors that control disconnection, and are connected to the B side. It can be composed of two normally controlled MOS transistors.
  • FIG. 7 is a conceptual diagram of the double boosting charge pump circuit in which Vd is connected to Vb in FIG.
  • FIG. 8 is a diagram in which Ve is connected to Va in FIG. 6, and is a conceptual diagram of a negative-direction double boosting charge pump circuit.
  • SWa and SWb perform interlocking switching operation
  • Vb is the potential reference level (0V)
  • Vd 2 x Va
  • Vd is the voltage obtained by boosting Va twice in the negative direction.
  • FIG. 9 is a conceptual diagram of a 1/2 step-down charge pump circuit in which the input voltage is changed from Vb—Va to Vb—Vd in FIG. Ve is the output voltage, and the current consumed by the load connected to Ve is supplied from the backup capacitor Cb.
  • FIG. 10 is a conceptual diagram showing an example of a charge pump circuit for boosting the negative direction 6 times.
  • FIGS. 11A and 11B show SWa 1 to SWa 3 and SWb 1 to SWb 3 respectively on the A side.
  • FIG. 7 is a connection diagram when switching to the B side. 5 & 1 to 5 & 3 and 5 Wb1 to SWb3 are interlocking switches, Cp1 to Cp3 are pumping capacitors, and Cb1 and Cb23 are backup capacitors.
  • one V3B By the same operation as the negative direction double boosting circuit described above, one V3B generates a voltage of 2 ⁇ (Vcc-GND), which is a voltage twice as high as GND with respect to Vcc in the negative direction.
  • Vcc-GND a voltage twice as high as GND with respect to Vcc in the negative direction.
  • Cp2 and Cp3 are connected in parallel as shown in Fig. 11A, so Cp2 and Cp3 are almost 2x (Vcc-GND) respectively.
  • Charge O 96/21880-.
  • Cp 2 and Cp 3 connected in series are connected in parallel to Cb 23 as shown in Figure 11B. Is done.
  • Vcc-GND 2 X
  • FIG. 12 is a conceptual diagram showing another example of a charge pump circuit for boosting the negative direction 6 times.
  • FIGS. 13A and 13B show that SWa 1 to SWa 3 and SWb 1 and SWb 23 are A respectively. It is a connection relation diagram at the time of switching to the side and the B side.
  • Cpl to Cp3 are pumping capacitors, and Cbl to Cb3 are backup capacitors.
  • one V3B generates a voltage of 2X (Vcc—GND), which is a voltage obtained by boosting GND twice in the negative direction based on Vcc.
  • Vcc—GND 2X
  • Vcc-GND voltage of approximately 2 x
  • the circuit composed of Cp2, Cb2, SWb23, and SWa2 is a negative double booster circuit, like the circuit composed of Cpl, Cbl, and SWb1. ing. Therefore, Cb 2 is also charged with a voltage of 2 x (Vc c-GND), and a voltage of 14 x (Vc c-GND) is generated in the VEM. This charges Cp 3 with a voltage of 4 x (Vc c-GND).
  • Vcc-GND 1 2 x
  • Vc c-GND the voltage of V3 B
  • Cp 3 the voltage of 4 x
  • VEE eventually generates a voltage obtained by boosting GND six times in the negative direction based on Vcc, that is, a voltage of Vcc-6x (Vcc-GND).
  • the circuit of Figure 10 does not require a VEM, which is a stable voltage between V3B and VEE, and therefore requires one less capacitor than the circuit of Figure 12. There is an advantage that it is good.
  • the circuit of FIG. Since the switch connected to the + electrode of 3 is shared, there is an advantage that the number of switches required is one less (two in terms of the number of transistors) than the circuit in Fig. 10. Further, by forming the intermediate voltage VEM, the drain withstand voltage of the transistor may be lower than that of the circuit of FIG. 10, and there is an advantage that the size of the transistor can be reduced.
  • FIG. 14A and FIG. 14B are conceptual diagrams of a charge pump circuit for boosting 3Z ⁇ 2.
  • CpH and CpL are pumping capacitors, and Cb is a backing capacitor.
  • FIGS. 14A and 14B in this circuit, a state in which CpH, CpL, and Cb are connected in series and a state in which Cb, CpH, and CpL are connected in parallel are alternately repeated.
  • VcpH VcpL because CpH and CpL are connected in parallel in Fig. 14B.
  • FIG. 15A and FIG. 15B are conceptual diagrams of a charge pump circuit for negative direction 3/2 boosting.
  • the principle of operation is the same as that of the above-mentioned 3/2 boosting, and therefore, detailed description is omitted.
  • the pumping capacitors CpH and CpL are connected in series with the backup capacitor Cb, as shown in Figure 15A, and the Cb, CpH, and CpL are connected in parallel as shown in Figure 15
  • a boosted voltage of 1/3 / 2xVcc in the direction opposite to the above-mentioned 3 / 2-fold boost can be obtained.
  • a driver IC of a liquid crystal display device often requires a logic voltage and a voltage that is more negative than the logic voltage, and by applying this circuit to such a liquid crystal display device, the low voltage of the liquid crystal display device is reduced. Power consumption can be reduced.
  • FIGS. 16A and 16B are conceptual diagrams of a charge pump circuit for 2/3 step-down. Also in this circuit, the pumping capacitor CpH and CpL are backed up. Figure 16A shows the state where the capacitor Cb is connected in series with the capacitor Cb, and Figure 16B shows the state where Cb, CpH and CpL are connected in parallel. Repeat alternately. The voltages applied to Cb, CpH, and Cp L are all the same because they are connected in parallel in Figure 16B, and when they are connected in series as shown in Figure 16A, they are different for Cb, CpH, and CpL. Almost 1/3 of Vcc is charged.
  • FIGS. 17A and 17B are conceptual diagrams of a negative-direction 2 / 3-fold step-down charge pump circuit.
  • the operation principle is the same as that of the above-mentioned 2/3 step-down, so detailed description is omitted.
  • CpH and CpL are connected in series with the backup capacitor Cb in Fig. 17A, and in Fig. 17B in which Cb, CpH and CpL are connected in parallel.
  • a step-down voltage of 1/3 XVcc in the direction opposite to the case of the 2/3 step-down can be obtained.
  • Fig. 18 shows an example of the case where the basic part of the negative-direction double boosting charge pump circuit shown in Fig. 8 is composed of discrete components (when it is composed of discrete components).
  • Vx is the input voltage
  • Vy is the output voltage
  • the PMOS transistors Trp1 and Trp2 are turned on, and the pumping capacitor Cp is charged with the voltage of Vx-GND.
  • Tr nl and Trn2 of the N-MOS transistor are off.
  • Trpl and Trp2 are turned off and Trnl and Trn2 are turned on, and the charge stored in the capacitor Cp is transferred to the backup capacitor Cb.
  • the source electrode of Trn1 is connected to GND as shown in Fig. 18, the operation of the above timing Tl, ⁇ 2 is repeated alternately, so that the output Vy has a voltage symmetrical to Vx with respect to GND. Occurs.
  • the signals / A1, / A2, B, and B2 entering the gate of the transistor are, for example, phase and voltage signals as shown in FIG. If the level of these signals is not between VC and GND, a means to level shift the signals is needed.
  • a simple level shift method using individual components is a method using a power coupling capacitor Cs and a diode D as shown in Fig. 2 OA and Fig. 20B.
  • the capacitance of the coupling capacitor Cs may be about 470 pF.
  • FIG. 21 shows a configuration example of a charge pump circuit when diodes D 1 and D 2 are used instead of transistors as switch elements.
  • VI is a stable input voltage
  • the forward voltage of diodes D 1 and D 2 is assumed to be 0V.
  • Vx Va
  • Vd V1 because D1 is forward biased. Therefore, the capacitor Cp is charged with the voltage of V 1-Va.
  • V3 a voltage of VI-2 (Vp-about 0.6 V) can be obtained as V3.
  • Vp—about 6 V a voltage of V 1-3 X
  • the charge pump circuit of the present invention not only a circuit using a transistor or the like but also various circuits such as a circuit using a diode can be adopted.
  • the fourth embodiment relates to a method for increasing the output capability (current supply capability) of the charge pump circuit.
  • the output capacity can be increased by lowering the on-resistance of the transistor forming the charge pump circuit and increasing the capacitance value of the capacitor.However, other methods may be more efficient .
  • One possible method is to prepare multiple pumping capacitors and alternately charge the backup capacitors using the multiple bombing capacitors.
  • Fig. 24 shows an example of a circuit that increases the output capability by providing a plurality of pumping capacitors Cp1 and Cp2.
  • the circuit is composed of individual components.
  • Signals A, / AB, and / B are signals formed by the clock forming circuit described in FIG. 4, and Vx is an input voltage.
  • a period in which A is at a high level is T1 and a period in which B is at a high level is T2.
  • T1 a period in which B is at a high level
  • Trp1 and Trp2 are on.
  • Cp 1 is charged with the voltage Vx. Since Trn3 and Trn4 are also on, the charge previously charged to Cp2 moves to Cb.
  • Trp1, Trp2, Trn3 and Trn4 are off, and Trp3 and Trp4 are on. This charges Cp 2 with the voltage Vx.
  • C s1 and C s2 are coupling capacitors with a capacitance of about 470 pF
  • D1 and D2 are diodes
  • Inv3 to 6 are Invar
  • Rf1 and Rf2 are resistors of about 1 ⁇ . is there.
  • Inv3, Inv4 and Rf1 form one hold circuit
  • Inv5, Inv6 and Rf2 form another hold circuit.
  • In-phase / out-phase signals with the same amplitude as A and signal / B are obtained from the outputs of Inv 3-6. It is preferable to insert a smoothing capacitor Cx of about 0.1 F between the power supply terminals of In V 3 to 6.
  • This level shift means has an advantage that the amplitude of the signal is less reduced than the level shift means described with reference to FIGS. 20A and 20B.
  • a plurality of pumping capacitors are prepared in order to improve the output capability.
  • this method is also effective for improving the display quality.
  • the charging of the pump 'capacitor Cp (charging operation) and the charging of the back-up capacitor Cb by Cp (pump operation) take two horizontal scanning periods ( 2H).
  • the charge pump circuit having such a configuration is used, for example, in the negative double booster circuit 5 in FIG. 1, there is a possibility that display irregularities (dark 4 lines + light 4 lines) of horizontal stripes having a cycle of 8 lines may occur.
  • the negative direction double booster circuit 5 supplies current consumed at both 1 V2 and 1 V3, and 1 V2 and 1 V3 consume more current than VH and VL. . Therefore, the negative direction double booster circuit 5 is shown in FIG. With such a configuration having a plurality of pumping capacitors, it is possible to effectively prevent the occurrence of the above-described display blur. The reason is that, as shown in FIG. 25B, charging of Cp1 or Cp2 and charging of Cb by Cp2 or charging of Cb by Cp1 are performed every horizontal period as shown in FIG. 25B. It is.
  • At least the charging of the bonding capacitor and the charging of the backup capacitor by the pumping capacitor may be performed every horizontal period. Therefore, if the charge pump operation is performed as shown in FIG. 25C using, for example, a signal having twice the frequency of the latch pulse LP, the display unevenness can be prevented.
  • a fifth embodiment relates to a change in the step-up ratio and the step-down ratio of the charge pump circuit.
  • the boost ratio was fixed to 6 times.
  • the VEE required for the same liquid crystal display device is about 12.5 V when Vcc is 3.3 V, and about 10.5 V when Vcc is 3.6 V.
  • the reason why the required VEE differs depending on the voltage of Vcc is as follows.
  • Vcc or a half step-down voltage thereof is used as it is as the voltage for driving the X electrode. Therefore, as Vcc increases, the effective voltage applied to the liquid crystal during the non-selection period increases, and it is necessary to reduce the selection voltage accordingly. Conversely, when Vcc decreases, the effective voltage applied to the liquid crystal during the non-selection period also decreases, and the selection voltage must be increased accordingly.
  • the boost ratio of the negative-direction 6-times booster circuit 2 in Fig. 1 is sufficient when Vcc is higher than 3.3 V, but not 6 times, but 5 times when Vcc is higher. It is preferable to switch automatically twice as much because the power consumption is reduced.
  • the change of the step-up ratio and the step-down ratio can be realized as follows.
  • a configuration as shown in FIG. 10 described above a configuration as shown in FIG. That the scaling circuit 20 is provided to connect the contact point A of the SWa 2 in the case of sextuple boosting one V 3 B, 5-fold in the case of the boost may c or be connected to the GND contact A of SWa 2 is
  • a magnification change circuit 22 may be provided, and the contact B of SWb 2 may be connected to 1 V 3 B in the case of a 6-fold boost, and the contact B of SWb 2 may be connected to GND in the case of a 5-fold boost.
  • a configuration as shown in FIG. In other words, a magnification change circuit 24 is provided, and in the case of a 6-fold boost in the negative direction, the contact A of SW a 2 is connected to 1 V 3 B. Just connect it to.
  • the output terminal is connected to the + terminal of Cb, and Vcc is connected to one terminal, as shown in FIGS. 16A and 16B.
  • Switching means may be provided so that the + terminal of Cb is connected to Vcc and one terminal is connected to the output terminal.
  • a charge pump circuit that performs a charge pump operation of K-fold (K 2) boost or LZM-fold (where L / M is not an integer) or M / L-fold boost is provided.
  • Means for changing the step-up ratio or step-down ratio of the charge pump circuit is provided.
  • the negative-direction six-fold booster circuit shown in FIGS. 10 and 12 forms one V3B, and this one V3B corresponds to a voltage that is twice as high as GND with respect to Vcc in the negative direction.
  • the output voltage V3 of the negative direction double boosting circuit 5 in FIG. 1 also corresponds to a voltage obtained by boosting GND twice in the negative direction based on Vcc. Therefore, for example, in FIG. 10 and FIG. 12, without providing the circuit composed of SWb1, SWa U Cpl, and Cp2, the output voltage 1 V3 of the negative direction double boosting circuit 5 is changed to 1 V3B of FIG. 10 and FIG. It is also possible to share as.
  • V3B of the negative direction sixfold booster circuit 2 it is also possible to share one V3B of the negative direction sixfold booster circuit 2 as one V3 without providing the negative direction double booster circuit 5.
  • shared the output voltage is greatly reduced due to the load current, so it is preferable to select whether to use the common or not depending on the panel size.
  • Embodiment 6 is an embodiment in which means for stopping supply of high voltage by the charge pump circuit for a given period after the input power supply voltage is applied is provided.
  • first potential VH, Nth potential VL in Fig. 1 When a high voltage (first potential VH, Nth potential VL in Fig. 1) is generated using a charge pump circuit, the generation of the high voltage must not be stopped for a given period after the input power supply voltage is turned on. And the system may not start up properly.
  • the logic part of the driver IC data line driver, scanning line driver
  • the output circuit etc. inside the driver IC will be short-circuited. This is because there is a case where the state may be reset.
  • a supply stop circuit 26 is provided in the negative-direction six-fold booster circuit 2 in FIG. 1 as shown in FIG. 28A.
  • FIG. 28B shows an example of a specific configuration of the supply stop circuit 26. After Vcc is input, Tr is turned off for a given period determined by the time constant of CxR, and one V3Bin and one V3Bout are cut off.
  • the path that uses the input power supply voltage as it is as the output voltage of the power supply circuit, that is, the path between Vcc and V3 and the path between GND and VC in Fig. It is desirable to insert.
  • FIG. 29 shows a block diagram of the power supply circuit of the seventh embodiment.
  • This power supply circuit shifts the output voltage of the power supply circuit of the first embodiment shown in FIG. It has a function to generate the applied voltage.
  • the first to Nth potentials are formed symmetrically with respect to the second input potential GND on the low potential side, but in FIG. 29, the first input potential on the high potential side is It is formed symmetrically with respect to Vcc.
  • the negative direction 5 times booster circuit 32 generates a voltage VEE obtained by boosting GND five times in the negative direction based on Vcc by a charge pump operation.
  • Vcc is 3.3 V
  • VEE is 13.2V.
  • the double boosting circuit 34 generates a voltage VH obtained by double boosting Vcc with reference to VL.
  • the double boosting circuit 35 generates a voltage V3 which is twice as high as Vcc with reference to GND.
  • the 1 / 2-times step-down circuits 36 and 37 generate V2, which is a voltage obtained by equally dividing between V3 and Vcc, and 1 V2, which is a voltage obtained by equally dividing between Vcc and GND.
  • V cc is used as it is for the central potential V C
  • GND is used as it is for one V 3.
  • This power supply circuit has a feature that the level of the output voltage is symmetric with respect to the input power supply voltage Vcc on the high potential side. According to the power supply circuit having such a configuration, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method for the same reason as described in the first embodiment.
  • the central potential is set to the first and second input potentials.
  • FIG. 30 shows a block diagram of the power supply circuit of the eighth embodiment.
  • This power supply circuit has a function of generating a voltage in which the output voltage of the power supply circuit of the first embodiment is entirely shifted to a high potential side by 1/2 X (Vcc-GND).
  • Vcc-GND 1/2 X
  • the first to N-th potentials are formed symmetrically with respect to the midpoint potential of the first input potential Vcc and the second input potential GND.
  • the 1/2 step-down circuit 46 is a circuit that generates a voltage VC obtained by dividing the voltage between Vcc and GND into two equal parts by a pumping operation. This VC becomes the central potential of the first to Nth potentials.
  • the negative direction quintuple booster circuit 42 generates a voltage VEE obtained by boosting GND five times in the negative direction based on Vcc.
  • the double boosting circuit 44 generates a voltage VH which is twice as high as VC with reference to VL.
  • the negative direction double boosting circuit 45 generates one V3 of a voltage that is twice as high as GND with respect to VC in the negative direction.
  • the double booster circuit 49 generates a voltage V3 obtained by double-boosting Vcc in the positive direction based on VC.
  • Vcc is used as it is for V2
  • GND is used as it is for one V2.
  • This power supply circuit is characterized in that the output voltage is symmetric with respect to the midpoint potential VC between the first input potential and the second input potential. According to the eighth embodiment, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method for the same reason as described in the first embodiment.
  • the double booster circuit 49 and the negative double booster circuit 45 in FIG. 30 may be omitted.
  • FIG. 31 shows a block diagram of the power supply circuit of the ninth embodiment.
  • the output voltage of the power supply circuit is formed symmetrically with respect to the first and second input potentials Vcc and the midpoint potential of GND.
  • the power supply circuit of the ninth embodiment is a circuit for driving a liquid crystal panel using a two-terminal nonlinear switching element. While the power supply circuit described with reference to FIG. 51 employs a method in which the power supply voltage applied to the Y driver is fluctuated, the power supply circuit of the ninth embodiment outputs a steady voltage that does not fluctuate.
  • FIG. 32 shows an example of a panel drive waveform when this power supply circuit is used.
  • VSH is the positive selection voltage
  • VSL is the negative selection voltage
  • VNH is the unselected voltage after VSH is selected.
  • L is the non-selection voltage after selecting VSL.
  • the horizontal axis t is a time axis, and one scale corresponds to the length t 1H of one selection period.
  • the column electrode driving waveform is an example in the case where the gradation means is a pulse width gradation.
  • the logic drive voltages Vcc and GND are used as they are for VNH and VNL, which are both non-selection voltages and column electrode drive voltages.
  • the negative direction 5-fold booster circuit 52 generates a voltage VEE obtained by boosting GND five times in the negative direction based on Vcc. When Vcc is 5 V, VEE becomes -20 V.
  • the booster circuit 60 generates VSH by boosting the same voltage difference as VNL-VSL with reference to VNH. Thus, a voltage for driving the liquid crystal panel was formed.
  • the power supply circuit having this configuration is characterized in that the output voltage is symmetrical with respect to the midpoint potential of the first and second input potentials.
  • the operating voltage of the power supply circuit and Y driver becomes almost twice as high as that of the swing power supply method.
  • the power consumption of the liquid crystal display device can be reduced.
  • One of the reasons is that since the voltage applied to the Y driver is static, the problems that occur with the swing power supply system do not occur. In other words, the present embodiment does not cause the problem that the entire parasitic capacitance of the Y driver is charged and discharged within the range of the swaying voltage, and the problem that the current flows in the Y driver in a short circuit during the swaying evening. .
  • the charge / discharge current or short-circuit current of the high voltage system of the Y driver during one selection period occurs in only one of the hundreds of outputs.
  • the current increase due to the formation is very small.
  • the power consumption of the power supply circuit itself is extremely small. This is because the output voltage is generated by a highly efficient charge-pump type booster circuit. According to the present embodiment, it is possible to drive a liquid crystal panel using a two-terminal nonlinear switching element with about half the power consumption of the swing power supply system.
  • the negative-direction 5-fold booster circuit 52 may be replaced with a negative-direction quadruple booster circuit.
  • Vcc may be reduced to 3.3 V, and if necessary, the negative-direction quintuple booster circuit 52 may be replaced with a negative-direction six-fold booster circuit.
  • the gradation display means has been described as being based on the pulse width modulation method, but a frame thinning method may be used.
  • a 1 / 2-fold step-down circuit may be added between VCC and GND in FIG. 31 to generate the central potential.
  • FIG. 33 is a block diagram of the power supply circuit according to the tenth embodiment.
  • the first and second input potentials Vcc and VNL that are different from GND are generated.
  • the output voltage of the power supply circuit is formed symmetrically with respect to the midpoint potential between VNL and Vcc or GND.
  • the logic driving voltage Vcc is used as it is for VNH which is both the non-selection voltage and the column electrode driving voltage.
  • the negative-direction 3 / 2-times booster circuit 61 generates a voltage VNL that is obtained by boosting GND in the negative direction by 3/2 times based on Vcc.
  • the configuration example of the negative direction 3 / 2-times booster circuit 61 is as described with reference to FIGS. 15A and 15B.
  • the negative direction 5-fold booster circuit 62 generates a voltage VEE obtained by boosting VNL five times in the negative direction with reference to Vcc.
  • Vcc When Vcc is 3.3 V, Vcc-VNL is 4.95 V and VNL-VEE is 19.8 V, and an output voltage substantially equal to that in the case of Example 9 where Vcc is 5 V is obtained.
  • the booster 70 boosts the same voltage difference as VNL-VSL with respect to VNH in the positive direction to generate VSH.
  • This power supply circuit has a feature that a potential VNL different from the first and second input potentials is generated by a charge pump circuit, and the output voltage is symmetric with respect to the midpoint potential between Vcc and VNL.
  • the logic voltage can be reduced to a low voltage, so that the liquid crystal panel using the two-terminal nonlinear switching element can be driven with lower power consumption than the ninth embodiment.
  • FIG. 34 is a block diagram of the power supply circuit according to the eleventh embodiment.
  • the input power supply voltage includes the third input potential Ve c. That is, in the first embodiment, a single power supply configuration (Vc c, GND) is used. On the other hand, in Embodiment 11, the two power supply configuration (Vee, Vcc, GND) is used.
  • the negative-direction double boosting circuit 72 generates a voltage VL obtained by double-boosting GND in the negative direction based on the third input potential Ve e by a charge pump operation.
  • the negative direction double boosting circuit 73 has a voltage of 1 V, which is twice as high as GND with respect to the first input potential Vcc.
  • the 1/2 voltage step-down circuits 74 and 75 generate a voltage V2 that divides between Vcc and GND into two equal parts, and a voltage one V2 that divides between GND and (-V3) into two equal parts.
  • Vcc is used as it is for V3
  • GND is used as it is for VC.
  • a necessary voltage can be formed by, for example, a four-line simultaneous selection method.
  • FIG. 35 shows a block diagram in the case where 1/3 step-down circuits 76 and 77 are provided instead of the 12 step-down circuits 74 and 75.
  • the 1/3 step-down circuits 76 and 77 respectively have a voltage V 1, V 2, divided between Vcc and GND by 1/3, and a voltage divided by 1/3 between GND and (1-V3). Generates V2. With this power supply circuit, the required voltage can be generated, for example, by the 6-line simultaneous selection method.
  • Ve e and Vcc are both positive potentials with respect to GND
  • one or both of Vee and Vcc may be at a negative potential with respect to GND.
  • the first input potential Vcc on the high potential side and the second input potential GND on the low potential side included in the input power supply voltage are connected to the G-th potential among the first to N-th potentials (N 4).
  • V 3 and J potential are used as they are.
  • the third input potential V ee on the higher potential side or lower potential side than the first and second input potentials is used as one of the first potential VH on the higher potential side and the N-th potential VL on the lower potential side. .
  • the charge pump operation is performed based on a given clock, and any one of the first and Nth potentials VH and VL is directly or
  • the charge pump circuit (negative double booster circuit 72) supplied via the adjustment means and the F-th potential (1 ⁇ F ⁇ N) higher or lower than the G and J potentials are directly applied.
  • the first potential VH or the N-th potential VL which does not require much output capability, is supplied by the high-efficiency charge pump circuit having a low output capability, and the G potential V3,
  • the J potential VC is connected to the input power supply voltage Vcc with high output capability and GND.
  • voltages such as V2 and V1 are supplied by a charge pump circuit. This makes it possible to maintain both display quality and lower power consumption.
  • the configuration of the present embodiment also has the configuration feature described in (3) of the first embodiment, that is, the configuration feature that charge pump circuits such as K-fold boost and L / M-fold step-down are mixed. Have.
  • the power consumption at VH and VL is (Ia + Ib) x 20V.
  • the power consumption is substantially (Ia + Ib) ⁇ 10 V by making the negative direction double boosting circuit 72 an efficient boosting circuit, and the power consumption can be reduced by about half. Less than As can be seen from the above description, this embodiment has a significantly lower power consumption when the load circuit requires a center voltage and most of the current consumption flows between the center voltage and another voltage. Is possible.
  • a charge pump operation can be performed by generating a clock using LP which is a pulsed clock.
  • charge pump circuits having various configurations as described in Embodiment 2 can be employed. Further, it is also possible to reduce power consumption by adopting various methods as described in the third to sixth embodiments. Further, in FIGS. 34 and 35, the output voltage is symmetric with respect to GND, but symmetric with respect to Vcc, symmetric with respect to the midpoint voltage of Vcc and GND, and given output voltage and Vc It is also possible to form the output voltage symmetrically with respect to the midpoint voltage with c or GND. In FIG.
  • the 1Z2 step-down circuits 74 and 75 are provided in order to obtain a voltage of 7 levels. However, when the desired voltage is 5 levels, the 1/2 step-down circuits 74 and 75 may be omitted. Further, in the case of performing 1-to-2 step-down, 1-to-3 step-down using an operational amplifier, the configuration shown in FIG. 2 may be used.
  • the voltage is supplied by at least one of the first and Nth potentials.
  • FIG. 37 shows an example of a circuit that discharges the VH and VL residual charges when the supply of the input power supply voltage or the supply of the clock is stopped.
  • signals / A and A are clock signals having phases opposite to each other.
  • Trp8 and Trp9 are PMOS transistors, and while the clock is being supplied, one of the transistors is turned on and the other is turned off.
  • Trp8 turns on
  • the capacitor Cc1 is charged with the voltage Vcc
  • TrP9 turns on
  • the charge of Cc1 is transferred to Cc2. If the time constant of C c 2 and the resistance R c is set sufficiently larger than the period of the clock signal, the input of the buffer Buf will be at a level almost close to the voltage Vcc.
  • Trn5 and Trn6 are NMOS transistors
  • Trp5, Trp6 and Trp7 are PMOS transistors.
  • Ral, Ra2, and Rb1 are resistances of about several M ⁇ , and are each set to a resistance value larger than the on-state resistance of Trn5 and TrP5. Therefore, the consumption current flowing through these resistors is small even when these transistors are on.
  • Trn5 When the voltage Vcc is supplied and the clock is supplied, Trn5 is turned on because the output of Buf is at the Vcc level.
  • Trn5 turns on, the gate of Trp7 goes low, Trp7 turns on, and VH is supplied with voltage Vee. Also, the gate of Trn6 becomes the GND level, and Trn6 turns off.
  • the voltage V3 is an inverted output of the voltage Vcc (see FIGS. 1 and 34), and is at a level of approximately one Vcc when the voltage Vcc is supplied and the clock is operating. As a result, Trp5 turns on and Trp6 turns off.
  • Trn5 When the supply of the voltage Vcc or the supply of the clock is stopped, the output of the Buf and the voltage V3 become the GND level, and both Trn5 and Trp5 are turned off.
  • Trn5 turns off, the gate of Trp7 goes to Vee level, Trp7 turns off, and the supply from Vee to VH is cut off.
  • the gate of Trn6 is turned on at the Vee level, and the charge remaining in the VH system is discharged to GND through a resistor Ra3 of about 10 ⁇ .
  • Trp5 When Trp5 is turned off, the gate of Trp6 goes low, turning Trp6 on, and the charge remaining in the VL system is discharged to GND through a resistor Rb2 of about 10 ⁇ .
  • the supply of the voltage Vcc or the clock is stopped, the supply of the voltage Vee is cut off, and the remaining circuit portion to which the voltage is supplied by the voltages VH and VL remains. Discharging the charge can be realized with almost no increase in power consumption. This can prevent an abnormal situation in which a high DC voltage is continuously applied to the circuit portion.
  • Fig. 38 shows an example of a circuit that releases VH and VL-system charges in response to the display ON / OFF signal.
  • the main difference from FIG. 37 is that the signal Don is input to the gate of Trn5.
  • the signal D 0 n is a signal for controlling the display on / off of the liquid crystal display device. This signal is a high level (Vcc) when on, and a low level (GND) when the display is off.
  • Vcc high level
  • GND low level
  • Trn5 is turned off, so that the gate of Trp7 becomes the same level as Vee and Trp7 is turned off.
  • the supply of the voltage V e e to the VH is cut off.
  • the gate of Trn6 becomes the same level as Vee, and Trn6 turns on. This discharges the charge remaining in the VH system.
  • the display on / off of the liquid crystal display device can be easily controlled without increasing current consumption.
  • a method of adding a circuit that stops the clock when Don is low discharges the residual charge of the VH system
  • the liquid crystal display may be turned off. Further, as shown in FIG. 4, the liquid crystal display device may be turned off by controlling the reset terminal of the DF to stop the clock and stop the operation of the charge pump circuit.
  • FIGS 39A and 39B show examples of circuits that discharge VH and VL charges when the input power supply is turned off.
  • FIGS. 40A and 4OB show circuit examples for discharging VH and VL-related charges when the input power is turned off and when the display-off signal is input.
  • T rn 11 discharges VH-related charges to GND.
  • Trp10 turns off and the gate of Trp11 goes low.
  • Trp 11 is turned on, and the electric charge of the VL system is discharged to Vcc.
  • FIG. 41 shows a configuration example of a liquid crystal display device including the power supply circuits described in Embodiments 1 to 12.
  • the liquid crystal display device includes a liquid crystal panel 88 including a liquid crystal layer driven by a plurality of data line electrodes and a plurality of scanning line electrodes, a power supply circuit 91, and a data supply based on a voltage supplied by the power supply circuit 91. It includes an X driver IC (data line driver) 90 for driving the line electrodes and a Y driver IC (scanning line driver) 89 for driving the scanning line electrodes based on the voltage supplied by the power supply circuit.
  • X driver IC data line driver
  • Y driver IC scanning line driver
  • VCC-GND is a power supply input for driving the logic section of the driver IC
  • VEE-GND is a high-voltage power supply input for forming a selection voltage. If the power supply circuit is configured as shown in Fig. 1, VE ⁇ is not required. ? Is a latch pulse for ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ '' I I I I I 'I I I ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ . ? Descriptions of other timing signals and data signals are omitted for easy understanding of the drawing.
  • FIG. 42 shows an example of a driving voltage waveform when the liquid crystal panel is driven by the circuit of FIG. 41.
  • VH and VL are voltages applied to the selected scanning line electrode
  • VC (VM) is a voltage applied to the non-selected scanning line electrode
  • Vx0 and Vx1 are voltages applied to the X electrode according to the on / off state of the display data.
  • M is a control signal for AC driving the liquid crystal. The polarity of the voltage applied to the liquid crystal panel is inverted by the high / low of the signal M.
  • t 1 H indicates the length of time during which one scanning line electrode is selected.
  • the voltage required for this driving method can be formed by the power supply circuits described in the first to twelfth embodiments.
  • the outputs VC, VH, and VL of the power supply circuit 91 are used for the non-selected level VC and the selected levels VH and VL.
  • 2 is used for V 0 of the voltage for driving the X electrode, and 1 V 2 is used for Vx 1.
  • VH is usually about 20 V
  • V2 is about 1.6 V, which is about 1/2 of the logic voltage 3.3 V. Therefore, the logic voltage is reduced by half to V2. Pressurized voltage can also be used.
  • the logic voltage of the X driver I C90 of the logic voltage of VCC- GND may be used in an intact £ Y driver IC 89, if good in the middle of the driver output voltage as the gate line driver IC for T FT panel, VCC-GND can be used as it is. However, if the low level of the logic voltage matches VL, as in a normal driver IC for STN panels, for example, the logic voltage VDD for the Y driver IC 89 needs to be formed separately.
  • FIG. 43 shows an example of a logic voltage generating circuit for a Y driver used in this case, and operates basically in the same manner as the portion indicated by H in FIG. That is, B is the signal shown in FIG.
  • VDDy is a voltage VD Dy higher than VL by VCC is generated at the positive power supply terminal of the buffer. Therefore, this VDDy may be used as the logic power supply for the Y driver IC89.
  • the operating frequency of the Y driver IC 89 is about 1/80 of that of the X driver IC 90, and the current consumption of the logic section of the Y driver IC 89 is extremely small. Therefore, c also be sufficiently driven by a simple technique supply voltage formed by the above, the circuit of Figure 43, a function of to level shift the signal LP to form a shift clock YSCL for the Y driver Yes are doing. It is preferable to insert a smoothing capacitor Cx of about 0.1 F between the power supply terminals of the buffer.
  • VCC was described as 3.3V. However, when VCC is 5V, lowering the power consumption by converting the VCC to a lower voltage using an operational amplifier and driving the power supply circuit 91, the Y driver IC89, and the X driver IC90 is more effective. It is preferable for this. When VCC is about 1.5 V, this VCC can be used as it is as V ⁇ , and the inverted boosted voltage of VCC (double boosted voltage in the negative direction) can be used as Vxl.
  • the power supply circuit itself consumes low power. Further- The charge / discharge current that occupies most of the panel current, that is, the charge / discharge current flowing between the X electrode and the unselected Y electrode, is not supplied from the high voltage system but is lower than the logic unit drive voltage system. Supplied from Therefore, the power consumption due to the panel current is greatly reduced, and the overall power consumption can be significantly reduced.
  • FIG. 44A shows another configuration example of the liquid crystal display device. Since the configuration is basically the same as that of the thirteenth embodiment, only parts different from the thirteenth embodiment will be described.
  • This embodiment is an example in which the Y electrode is driven by a two-line simultaneous selection method.
  • the voltage required to be applied to the liquid crystal panel is driven by the non-selection level VC (VM) and the selection level, as in the thirteenth embodiment, for driving the c Y electrode shown in FIG. 44B.
  • VH and VL are required.
  • VH and VL have a symmetrical relationship with each other around VC.
  • To drive the X electrode three levels of voltages VxO to Vx2 are required.
  • Vx1 has the same potential as VC, and VxO and Vx2 have a symmetrical relationship with each other about Vxl.
  • VH is about 16 V and Vx 0 is about 2 V. That is, the only difference from the thirteenth embodiment is that the center potential is added as the drive voltage of the X electrode, and that VH slightly decreases and Vx0 slightly increases.
  • the power supply circuit according to the present embodiment is used to generate such a symmetrical voltage with low power consumption.
  • VCC is 3.3 V
  • a low-voltage liquid crystal with an effective value of 1:11 of about 1.6 V should be used.
  • VCC is about 1.5 V
  • low-voltage liquid crystal should be used and this VCC can be used as it is as Vx0.
  • the power supply circuit itself as well as a low power consumption, required for power consumption greatly reduced by c also driven by the same reason in the panel current and reasons described in Example 13 The voltage can be lower than that of the thirteenth embodiment, and further lower power consumption can be achieved.
  • the power consumption due to this is IXDxVEE.
  • the power consumption is only IXDXVCC, and the power consumption can be significantly reduced as compared with the comparative example.
  • FIG. 45A shows another configuration example of the liquid crystal display device. This embodiment is an example in which the Y electrodes are driven by the simultaneous selection method of four lines.
  • the voltages required to be applied to the liquid crystal panel are shown in Figure 45B.
  • the driving of the c Y electrode shown in Figure 45B requires VC, which is a non-selection level, and VH and V, which are selection levels. Are symmetrical with each other about VC.
  • Driving of the X electrode requires five levels of voltages from Vx0 to Vx4, where ⁇ 2 is at the same potential as ⁇ (: Vx0 and Vx4 and Vx1 and Vx3 are Vx2.
  • the number of Y electrodes scanned in one frame period is about 240, and In the case where a normal liquid crystal having an effective value of about 2 V is used, assuming that the voltage of VC is 0 V, VH is about 11.3 V and VxO is about 2.9 V. That is, different from the fourteenth embodiment. The only points are that a two-level voltage that is symmetrical to the center potential is added as the drive voltage for the X electrode, and that VH decreases slightly and Vx 0 increases slightly.
  • VCC and Vx0 are relatively close to each other, it is possible to use VCC as it is as VxO, as shown in Figure 45 A. In this case, use a liquid crystal with a slightly higher Vth If either set slightly lower VEE, it is also easily contrast adjustment.
  • FIG. 46A shows another configuration example of the liquid crystal display device. This embodiment is an example in which the Y electrode is driven by the simultaneous selection method for 6 lines.
  • Figure 46B shows the voltages that need to be applied to the liquid crystal panel in this driving method.
  • Driving the Y electrode requires VC, which is the non-selection level, and VH and VL, which are the selection levels, and VH and VL Is symmetrical with each other about VC.
  • VH is about 0 V when the voltage of VC is 0 V. 9.2 V, Vx 0 is about 3.6 V. That is, the only difference from the fifteenth embodiment is that two levels of voltages symmetric with respect to the central potential are added as the driving voltage of the X electrode, and that VH slightly decreases and Vx0 slightly increases.
  • VCC is 3.3 V
  • VCC and Vx0 are relatively close to each other, it is possible to use VCC directly as Vx0 as shown in Figure 46A.
  • the contrast can be easily adjusted by using a liquid crystal with a slightly lower Vth or setting a slightly higher VEE.
  • the maximum voltage width required for driving the Y electrodes and the driving of the X electrodes when the number of lines selected simultaneously is 15 to 16 Is equal to the maximum voltage width required for.
  • this voltage is slightly less than 6 V.
  • the driving method with more Y electrodes selected at the same time requires a lower maximum voltage, which is advantageous in reducing power consumption.
  • the number of voltage levels required for driving increases, complicating the power supply circuit and increasing the cost of the X driver IC. Therefore, it is practical to select eight or less lines simultaneously. Can be said.
  • the first and second input potentials VCC and GND are changed to V3, V2, VI, VC, one VI, —V2, one V3 ( It is used as one of the first to Nth potentials) and as the power supply voltage for the logic part of the driver IC.
  • VEE, VCC, GND or VCC, GND input power supply voltage
  • an increase in the number of input power supply voltages is not preferable for a user of the liquid crystal display device. As described in Examples 13 to 16.
  • VCC and GND are used as V3, V2-1 V2, or 1 V3 and used as the power supply voltage of the logic section of the driver IC, the drive will be slightly different from the optimal voltage. However, it is possible to display an image having no problem in practical use. Therefore, it is more practical to suppress an increase in the number of input power supply voltages as in the thirteenth to sixteenth embodiments.
  • V3 If none of V3, V2 to one V2, and one V3 match VCC; and GND, a voltage different from VCC and GND is applied by the charge pump operation as described in Fig. 33.
  • the generated voltage can be used as any of V3, V2-one V2, one V3.
  • the X-driver latch pulse signal LP or the Y-driver shift clock YSCL is used as the pulsed clock input to the power supply circuit 91.
  • the reason why the signal forming the clock of the power supply circuit 91 is preferably a periodic pulsed clock is as described in the second embodiment.
  • the latch pulse signal for the X driver is a periodic pulse-like clock signal having a cycle of 3 to about L0 and a pulse width of about 100 ns to 300 ns, and thus can be used as a pulse-like clock for the power supply circuit 91 without any problem. .
  • the Y-driver shift clock is input separately from the X-driver latch pulse, but in this case, the Y-driver shift clock is also a periodic pulse-like clock signal similar to the X-driver latch pulse. Therefore, there is no problem using this clock.
  • These signals are the most appropriate among the timing signals input to the liquid crystal display device. Since most of the current consumed by the liquid crystal display device is the current that flows each time one horizontal scanning period is switched, the charge pump circuit that supplies that current is supplied to the X-driving circuit, which is a pulsed clock for each horizontal scanning period. It makes sense to operate in synchronism with the latch pulse for the driver and the shift clock for the Y driver.
  • FIG. 47 shows an example in which the liquid crystal display device of the present invention is mounted on an electronic device.
  • the PU (microprocessor unit) 112 controls the entire electronic device, and the LCD controller 113 controls the timing signals and display data required for the liquid crystal display device 115. Is sent out.
  • a memory (VRAM) 114 stores display data, and a battery 116 is a power supply for electronic equipment.
  • the DC / DC converter 117 generates a high voltage required for the liquid crystal display device 115 from the voltage of the battery 116.
  • the DC / DC converter 117 may be incorporated in the liquid crystal display device. When the DC / DC converter is incorporated, it is desirable to use a charge pump type DC-DC converter as in the present invention.
  • the present invention is not limited to the above-described first to seventeenth embodiments, and various modifications can be made within the scope of the present invention.
  • the method of using a pulse clock, the method of changing the voltage step-up ratio, and the method of performing a charge pump every horizontal period are not limited to the power supply circuit having the configuration shown in FIGS.
  • the present invention can be applied to various power supply circuits including a charge pump circuit for supplying the Nth potential.
  • the configuration of the charge pump circuit is not limited to those shown in FIGS.
  • the charge pump circuit using the latch pulse LP has been described as an example.
  • a non-overlap clock may be generated using a delay circuit or the like.

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Description

明 細 書 電源回路、 液晶表示装置及び電子機器
[技術分野]
本発明は電源回路、 該鼋源回路を含む液晶表示装置、 該液晶表示装置を含む電 子機器に関する。
[背景技術]
第 1の背景技術として、 1ライン線順次駆動の液晶表示装置に用いられる電源 回路について図 48を用いて説明する。 この図は、 特開平 2— 150819号公 報の図 3と基本的に同じである。 ここに V0〜V5は、 VD-V0— V1=V1 一 V2=V3— V4=V4— V5なる関係を持ち、 例えば 1Z240デューティ の場合に VDは 1. 6 V程度である。
液晶表示装置に外部から入力される電圧は、 GNDを基準電位としてドライノ、' I Cのロジック部のための VCCと、 液晶パネル駆動電圧を作るための VE Eで ある。 VEEは VCCに比べてかなり高く、 例えば 1Z240デューティの場合、 20 V〜25 V程度である。 V0〜V5の内、 V0には VEEを、 V5には GN Dをそのまま用いる。 残りの V 1〜V4は、 VE E— GND間を抵抗 R 1〜！ 5 で分割した電圧をオペアンプ OP 1〜ΟΡ4で低インビーダンス変換したものを 用いる。 OP 1〜ΟΡ 4は VEE系の電圧で動作し、 VCCはパネル駆動電圧自 体の形成には直接関与していない。
以下、 走査線側を Y、 データ線側を Xで表し、 消費電力について述べる。 例え ばパネルの走査線電極を Υ電極、 Υ電極を駆動するドライバ I Cを Υドライバ、 パネルのデータ線電極を X電極、 X電極を駆動するドライバ I Cを Xドライバと 表す。 非選択の Υ電極に加えられる電圧は V 1か V4である。 そして非選択の Υ 電極が V 1の場合に X電極に加えられる電圧は V 0か V 2であり、 非選択の Υ電 極が V 4の場合に X電極に加えられる電圧は V 3か V 5である。
1/240デューティの場合、 選択状態の Υ電極が 1ラインのみであるのに対 して残りの 239ラインは全て非選択状態である。 従って、 X電極と選択状態の Y電極との間で流れる充放鼋電流は、 X電極と非選択状態の Υ電極との間で流れ る充放鼋電流よりもかなり小さい。 即ち、 液晶パネル自体の消費電流は、 X電極 と非選択状態の Υ電極との間で流れる充放電電流が大部分である。 よって、 ここ では X電極と非選択状態の Υ電極との間で流れる充放電電流についてのみ注目す ο
例えば非選択の Υ電極の電圧が V 1である時に、 X電極の電圧が V0から V2 に変化した場合を考える。 この時、 X— Υ電極間の液晶層の容量を Cpnとする と、 X電極の電圧が V 0から V 1になる際に、 Cpnx (V 0 -V 1 ) の電荷が V0から流出して V 1に流入する （図 48の D参照） 。 次に X電極の電圧が VI から V2になる際に、 Cpnx (V I— V2) の電荷が V 1から流出して V 2に 流入する （E参照） 。 ここで V0— V 1 =V 1— V2であるため、 VIに流入す る電荷と V 1から流出する電荷とは等しくなる。 従って、 VIへの電荷の流出入 は差し引き零となり、 結果的には Cpnx (VO -V 2) の電荷が V0から流出 して V2に流入することになる （F参照） 。 この電荷はオペアンプ OP 2を通つ て最終的に GNDへ流れ込む （G参照） 。 しかしながら、 この電荷は、 OP2の 中を移動して GNDへ至る経路では有効な働きをせず、 単に熱損失を発生させ 0 P 2を発熱させるだけとなる。 この場合のパネルの充放鼋電流を I p n、 GND =0Vとすると、 この I pnによる消費電力は I pnxVEEとなる。 そして図 48の Gから明らかなように、 この I pnの有効利用率は （V0—V2) /VE Eである。 1/240デューティの場合、 V 0— V 2が 2 X 1. 6 V程度である のに対して V EEは 20 V〜25 Vであるため、 有効利用率は 16%以下という ことになる。
第 2の背景技術として、 4ライン同時選択駆動の液晶表示装置に用いられる電 源回路について説明する。 複数の Y電極 （行電極） を同時に選択する駆動方法 (ML S駆動） の基本概念は、 文献 1 (A GENERAL I ZED ADDR ESS ING TECHN I QUE FOR RMS RESPOND ING MATRIX LCDS. 1988 INTERNAT INAL D I S P LAY RESEARCH CONF. の講演集 80〜85頁） ゃ、 115? 5， 262， 881に記載されている。 単純な 1ライン線順次駆動にて液晶の応答を 速くした場合にはコントラス卜の低下が問題になるが、 ML S駆動によればこの 問題を解決できる。
MLS駆動で Lライン （Lは 2以上の正整数） を同時選択する場合、 Y電極に は、 VM及びこの VMを中点鼋位とする VHと VLの合計 3レベルの電位が必要 となる。 ここで VMは非選択電位、 VH、 VLは選択電位に使用する。 また X電 極には、 VMを中心として （L+1) レペルの電位が必要となる。 Lが大きくな るにしたがい、 Y電極を駆動する電圧幅 VH— HLは小さくなり、 逆に、 X電極 の駆動には大きな電圧幅が必要となる。
図 49に 4ライン同時選択法を使用した場合に考えられる電源回路の一例を示 す。 パネルの駆動に必要な電圧は、 Y電極の選択電圧となる VH及び VL、 Y鼋 極の非選択電圧となる VM、 X電極の駆動電圧となる Vx 0〜Vx 4である。 V Mは、 パネルに加える電圧の中央電位となるものであり、 VH— VM = VM— V L、 VxO-Vx l=Vx l-Vx2=Vx2-Vx3=Vx 3— Vx 4の関係 が成り立つ。 また X電極側の中央電位 Vx2は VMと同電位である。 例えば 1/ 240デューティ相当のパネルでは VH— VLは 25 V程度、 VxO— Vx 1は 1. 6V程度となる。
液晶表示装置に外部から入力される電圧は、 GNDを基準電位 （0V) として、 ドライバ I Cのロジック部のための VC Cと、 液晶パネル駆動電圧を作るための VEE ( = VH— VL) であり、 前述したように VEEは VCCに比べてかなり 高電圧である。 なお図 49において VDDyと VSSyは Yドライバのロジック 部の電圧であり、 VCCと GNDがそのまま結線される。 また VDDxと VSS Xは Xドライバのロジック部の電圧であり、 GND = 0Vとして VDDx— VS Sx = VCCである。 Xドライバに必要な耐圧は VxO— Vx4であり、 例えば 1/240デューティ相当のパネルでは 7 V程度で済む。 VHと VLには各々 V EEと GNDをそのまま用いる。 Vx 0~Vx 4と VS SXは、 VEE— GND 間を抵抗 R 1〜R 6で分割した電圧をオペアンプ OP 1〜ΟΡ 6で低ィンビーダ ンス変換したものを用いる。 また VDDx— VS Sx = VCCの関係を成り立た せるために、 R7=R8かつ R9=R 10となるように R7〜R 10の抵抗値を 設定している。 OP 1〜ΟΡ6は VEE系の電圧で動作し、 VCCはパネル駆動 WO 96/21880 - A - PCT/JP96/00025 電圧自体の形成には直接関与していない。
以下、 図 49に示す電源回路を用いた場合の消費電力について述べる。 Y電極 に非選択時に加えられる電圧は VMであり、 X電極に加えられる電圧は Vx 0〜 Vx4である。 前述した 1ライン線順次駆動の場合と同様に、 液晶パネル自体の 消費電流の大部分は、 X電極と非選択状態の Y電極との間で流れる充放電電流で ある。 パネルの充放電電流 I pnによる消費電力は、 GND = 0Vとして I pn xVEEとなる。 しかしながら、 前述したように、 Vx 0〜Vx 4と VMとの鼋 圧差は VEE— GND間の電圧差に比べてかなり小さい。 従って、 Ipnの有効 利用率は極めて低く、 大部分がオペアンプの中を移動して GNDへ至る経路で単 に熱損失となってオペアンプを発熱させるだけとなる。
更に、 Xドライバのロジック部等での消費電流を I XDとすると、 これによる 消費電力が IXDxVCCではなく IXDxVEEとなる。 IXDx (VEE— VC C) の部分はやはりオペアンプの中を移動して GNDへ至る経路で単に熱損 失となってオペアンプを発熱させるだけとなっている。 複数ライン同時選択法に よれば Xドライバの動作電圧幅を小さくできるが、 この背景技術ではこの利点を 消費電力低減に全く活用できていない。
第 3の背景技術として、 2端子型非線形スィツチング素子を用いた液晶表示装 置の電源回路について説明する。 このような液晶表示装置の駆動方法は、 特公平 5— 34655に記載されており、 また、 この場合に用いられる電源回路として は、 特公平 5— 46954や USP 5， 101， 1 16に記載されたものがある c 以下、 図 50 (U S P 5 , 101, 1 16の F i g. 1 Aに記載される駆動電圧 波形を転記） 及び図 51 (同 F i g. 2 Bに記載される回路を転記） を用いて、 この電源回路の動作と構成を説明する。 図 50において TPy (y = 1 , 2, …： n) は Y電極を駆動する電圧波形であり、 VD 2は正側の選択電圧、 VS2は負 側の選択電圧、 VM +は VD 2を選択した後の非選択電圧、 VM は VS 2を選択 した後の非選択電圧である。 VD 2— V S 2は約 40 V程度であり、 ほぼ、 VD 2— VM + -VM—— VS 2の関係が成り立つ。 すなわち、 VD2と VS 2の中央 電圧を VCとすれば、 VD 2と VS 2は VCに対して互いにほぼ対称であり、 V Μ +と VM_も VCに対して互いにほほ対称である。 VM +— νΜΊま VD 2— VS 2に比べてかなり小さい。 また、 前述した MLS 駆動では正側と負側の選択電圧の両方が常時必要である。 これに対して、 2端子 型非線形スィツチング素子を用いた液晶表示装置においては、 ある時点で必要な 選択電圧は VD 2か VS 2の一方のみであり、 同一タイミングにおいて両方の選 択電圧が必要となることは無い。 図 51は、 この点に着目し、 Yドライバの耐圧 が VD 2— VS 2の約半分で済むように工夫した回路の例である。 VD 2が必要 なタイミングではトランジスタ 250をオン、 トランジスタ 252をオフさせる。 これにより、 VD ( t ) は VM +より高い電圧である VD 2となり、 VS ( t ) は 容量結合により VS 2より高い電圧である VS 1となる。 VS 2が必要なタイミ ングではトランジスタ 252をオン、 トランジスタ 250をオフさせる。 これに より、 VS (t ) は VM より低い電圧である VS 2となり、 VD ( t ) は容量結 合により VD 2より低い電圧である VD 1となる。 同一タイミングにおいて選択 電圧が正側か負側のどちらか一方だけを与えればよい場合には、 このように Yド ライバに加える電源電圧を揺さぶることにより、 Yドライバの耐圧を VD 2— V S 2の約半分で済ませることが可能である。 以下、 電源電圧をこのように揺さぶ る駆動方式を揺さぶり電源方式と表す。 現在はこの揺さぶり電源方式が、 2端子 型非線形スィツチング素子を用いた液晶パネルでは主流となっている。
揺さぶり電源方式は上述のように Yドライバの耐圧が VD 2 -VS 2の約半分 で済むという長所はあるが、 それにもかかわらず、 液晶表示装置の消費電力を極 端に増加させるという欠点がある。 消費電力が増加する原因の一つは、 Yドライ バに寄生する全ての容量が揺さぶられる電圧幅で充放電するためと、 揺さぶられ る夕イミングにおいて Yドライバ内でショート的に電流が流れるためである。 も う一つの原因は、 電源回路自体の消費電力が大きいためであり、 電源回路自体の 消費電力を減らす良い方法が無いためである。
以上をまとめれば、 図 48、 図 49のような構成の電源回路には次のような問 題点があった。
( 1 ) パネルの充放電電流を供給する際の無効消費電力が大きい。
(2) Xドライバのロジック部での消費電流も高電圧の VE Eから供給されるた め、 更に消費電力が増大する。 WO 96/21880 - β - PCT/JP96/00025
( 3 ) オペアンプの電源として高電圧の V E Eを用いるため、 V E Eから G N D に定常的に流れるオペアンプのアイ ドリング電流による消費電力が大きい。
( 4 ) 電源回路に用いるオペアンプとして、 高価格の低電力高耐圧オペアンプを 用いなければならない。
また図 5 1の構成の電源回路 '駆動方式においても消費電力を低減できない。 本発明は以上のような課題を解決するもので、 その目的とするところは、 低消 費電力で安価な電源回路、 液晶表示装置、 電子機器を提供することにある。
[発明の開示]
上記課題を解決するために本発明は、 入力電源電圧が与えられ、 表示素子を駆 動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 前記入力 電源電圧に含まれる高電位側の第 1入力電位を、 前記第 1〜第 N電位の中の第 G ( 1 < G < N ) 電位として供給する手段と、 前記入力電源電圧に含まれる低電位 側の第 2入力電位を、 前記第 1〜第 N電位の中の第 J ( 1 < J < N ) 電位として 供給する手段と、 所与のクロックに基づきチャージ ·ポンプ動作を行い、 高電位 側の前記第 1電位を直接に又は調整手段を介して供給するチャージ ·ポンプ回路 と、 所与のクロックに基づきチャージ ·ポンプ動作を行い、 低電位側の前記第 N 電位を直接に又は調整手段を介して供給するチャージ ·ポンプ回路とを含むこと を特徴とする。
液晶等の表示素子を駆動する場合、 一般的に、 高電位側の第 1電位、 低電位側 の第 N電位により供給しなければならない消費電流は少く、 中間電位である第 G 電位、 第 J電位により供給しなければならない消費電流は多い。 そして本発明に よれば、 第 1、 第 N電位は、 出力能力は低いが高効率のチャージ 'ポンプ回路に より供給され、 第 G、 第 J電位は、 出力能力の高い入力電源電圧により供給され る。 この結果、 本発明によれば、 表示品質の維持と低消費電力化とを両立するこ とが可能となり、 低消費電力化を目指す液晶表示装置に最適の電源回路を提供で きる。
また本発明は、 前記第 1〜第 N電位の中の前記第 1、 第 G、 第 J、 第 N鼋位以 外の電位を、 所与のクロックに基づきチャージ ·ポンプ動作するチャージ ·ポン ブ回路あるいは所与のオペアンプにより供給することを特徴とする。 第 1、 第 G、 第 J、 第 N電位以外の電位を、 全てチャージ■ポンプ回路により 供給すれば、 更なる低消費電力化を図れる。 一方、 これらの電位の供給に、 出力 能力の高いオペアンプを用いたとしても、 本発明では、 オペアンプの動作電圧を 低くできるため、 消費電力はそれほど悪化しないという利点がある。
また本発明は、 前記第 1〜第 N電位を、 前記第 1入力電位、 前記第 2入力電位、 該第 1、 第 2入力電位の中点電位、 並びに該第 1、 第 2入力電位と異なる電位を 発生した場合の該発生電位と該第 1又は第 2入力電位との中点電位のいずれかに 対して対称に形成することを特徴とする。
即ち本発明によれば、 第 1〜第 N電位を、 第 1入力電位に対して対称に、 ある いは第 2入力電位に対して対称に、 あるいは第 1、 第 2入力電位の中点電位に対 して対称に、 あるいは発生電位と第 1又は第 2入力電位との中点電位に対して対 称に形成することができる。
また本発明は、 前記第 1、 第 2入力電位のいずれかに基づき該第 1、 第 2入力 電位と異なる電位を発生し、 該発生電位を前記第 G、 第 J電位のいずれかとする ことを特徴とする。
例えば第 1、 第 2入力電位の電位差に比べて、 必要とされる第 G、 第 J電位の 電位差が大きい場合を考える。 この場合に、 本発明によれば、 例えば第 1入力電 位から、 より高い電位を発生することで、 所望の電位差を持つ第 G、 第 J電位を 得ることができる。 これによりロジック電圧の低電圧化等が可能となる。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 所与のクロックに基づき K倍 ( K≥2 ) 昇圧のチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれか を直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 所与のクロッ クに基づき L /M倍 （但し L /Mは整数でない） 降圧又は M/ L倍昇圧のチヤ一 ジ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれかを直接に又は調整手段を 介して供給するチャージ ·ポンプ回路とを含むことを特徴とする。
本発明によれば、 例えば 6倍昇圧回路と 1 Z 3倍降圧回路とが混在するような 電源回路を実現できる。 これにより、 表示素子の駆動に必要とされる種々の電圧 群を、 低消費電力で供給することが可能となる。 また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 周期的に発生するパルスを含む パルス状クロックにより生成されたクロックに基づきチャージ ·ポンプ動作を行 い、 前記第 1〜第 N電位のいずれかを直接に又は調整手段を介して供給するチヤ ージ ·ボンブ回路と、 前記チャージ ·ポンプ回路が含むポンビング 'コンデンサ の充電及びポンビングコンデンサによるバックアップ ·コンデンサの充電を、 前 記パルス状クロックの前記パルスの発生期間において停止させる手段とを含むこ とを特徴とする。
本発明によれば、 パルス状クロックのパルス発生期間では、 ポンビング 'コン デンサ、 バックアップ ·コンデンサの充電が停止され、 これにより遷移タイミン グでの電荷の逃げが防止される。 なおパルス状のクロックとしては、 ドライバ I Cに用いられるラツチパルス等が最適である。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥ 4 ) 電位を供給する電源回路であって、 所与のクロックに基づきチヤ一 ジ ·ポンプ動作を行い、 高電位側の前記第 1電位と低電位側の前記第 N電位のい ずれかを、 直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 複数 のポンビング · コンデンサによりバックアップ · コンデンサを交互に充電するチ ヤージ ·ポンプ動作を所与のク□ックに基づき行い、 前記第 1〜第 N電位の中の 第 I電位 （ 1 < I < N ) を直接に又は調整手段を介して供給するチャージ ·ボン ブ回路とを含むことを特徴とする。
本発明によれば、 複数のポンビング ' コンデンサによりバックアップコンデン ザが交互に充電されるため、 チャージ ·ポンプ回路の出力能力を高めることがで きる。 特に、 供給しなければならない消費電流が一般的に多い中間電位の第 I鼋 位を、 この出力能力の高いチャージ 'ポンプ回路で発生することで、 表示特性等 を効果的に向上できる。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥ 4 ) 電位を供給する電源回路であって、 所与の々□ックに基づきチヤ一 ジ -ポンプ動作を行い、 前記第 1〜第 N電位のいずれかを直接に又は調整手段を 介して供給するチャージ ·ポンプ回路と、 前記チャージ ·ポンプ回路が含むポン ビング ·コンデンサの充電及びポンビングコンデンサによるパックアップ ·コン デンサの充電を、 前記表示素子の駆動における 1水平走査期間毎に行わせる手段 とを含むことを特徴とする。
本発明よれば、 1水平期間毎にチャージ ·ポンプ動作を完了させることができ、 これにより表示ムラの発生等を効果的に防止できる。
また本発明は、 前記チャージ ·ポンプ回路が、 複数のボンビング ·コンデンサ によりパックアップ ·コンデンサを 1水平期間毎に交互に充電するチャージ ·ボ ンブ動作を行うことを特徴とする。
このように複数のボンビング ·コンデンサで 1水平期間毎に交互にバックアツ ブ ·コンデンサを充電することで、 1水平期間毎にチャージ ·ポンプ動作を完了 させることが可能となる。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 所与のクロックに基づき K倍 ( K≥2 ) 昇圧又は L /M倍 （但し L /Mは整数でない） 降圧又は M/ L倍昇圧 のチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれかを直接に又は調 整手段を介して供給するチャージ ·ポンプ回路と、 前記チャージ ·ポンプ回路の 昇圧倍率又は降圧倍率を変更する手段とを含むことを特徴とする。
本発明によれば、 チャージ ·ポンプ回路が行う昇圧又は降圧の倍率を変更でき、 例えば 6倍昇圧回路を 5倍昇圧回路に変更すること等が可能となる。 例えば表示 素子の特性、 入力電源電圧の値に応じて昇圧倍率等を変更することで、 必要とな る種々の駆動電圧群を形成することが可能となる。 なお、 昇圧、 降圧倍率の変更 は、 外部端子等を用いても行えるようにしておくことが望ましい。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν ( Ν≥ 4 ) 電位を供給する電源回路であって、 所与のクロックに基づきチヤ一 ジ ·ポンプ動作を行い、 高電位側の前記第 1電位又は低電位側の前記第 Ν電位を 直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 前記入力電源電 圧の投入後の所与の期間、 前記チャージ ·ポンプ回路による前記第 1電位又は前 記第 Ν電位の供給を停止する手段とを含むことを特徴とする。
本発明によれば、 入力電源電圧の投入後、 所与の期間が経過し、 制御回路等が 正常に動作した後に、 第 1又は第 N電位の供給を開始させることが可能となる。 これによりシステムの正常な立ち上げが可能となる。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 前記入力電源電圧に含まれる高 電位側の第 1入力電位を、 前記第 1〜第 N電位の中の第 G ( 1 < G < N ) 電位と して供給する手段と、 前記入力電源電圧に含まれる低電位側の第 2入力電位を、 前記第 1〜第 N電位の中の第 J ( 1 < J < N ) 電位として供給する手段と、 前記 入力電源電圧に含まれ前記第 1、 第 2入力電位よりも高電位側又は低電位側の第 3入力電位を、 高電位側の前記第 1電位と低電位側の前記第 N電位のいずれかと して供給する手段と、 所与のクロックに基づきチャージ 'ポンプ動作を行い、 前 記第 1、 第 N電位のいずれかを直接に又は調整手段を介して供給するチャージ · ポンプ回路と、 所与のクロックに基づきチャージ ·ポンプ動作を行い、 前記第 G、 第 J電位よりも高電位側又は低電位側の第 F電位 （ 1 < F < N ) を、 直接に又は 調整手段を介して供給するチャージ ·ポンプ回路とを含み、 前記第 1〜第 N電位 の中の前記第 1、 第 F、 第 G、 第 J、 第 N電位以外の電位を、 所与のクロックに 基づきチャージ ·ポンプ動作するチャージ ·ポンプ回路により供給することを特 徴とする。
本発明によれば、 必要とされる消費電流に見合った出力能力を有する回路及び 手段により第 1〜第 N電位の供給が可能となり、 表示品質の維持と低消費電力化 とを両立できる。
また本発明は、 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥4 ) 電位を供給する電源回路であって、 所与のクロックに基づきチヤ一 ジ ·ポンプ動作を行い、 前記第 1〜第 N電位のいずれかを直接に又は調整手段を 介して供給するチャージ ·ポンプ回路と、 前記入力電源電圧の供給停止、 前記所 与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも 1つがな された場合に、 前記第 1、 第 N電位の少なくとも一方により電圧が供給される回 路部分の残留電荷を放電させる手段とを含むことを特徴とする。
本発明によれば、 表示素子に高電圧が印加され続ける等の事態が防止され、 信 頼性の向上等を図ることができる。 また本発明は、 前記チャージ ·ポンプ回路の所与のクロックを停止する手段を 含むことを特徴とする。
本発明によれば、 ごくわずかな素子数の増加だけで表示オフ制御が可能となり、 表示オフ時の消費電流をほぼ零まで低減できる。
また本発明に係る液晶表示装置は、 上記のいずれかの電源回路と、 複数のデー 夕線電極と複数の走査線電極により駆動される液晶層を含む液晶パネルと、 前記 電源回路により供給される電位に基づいて前記データ線電極を駆動するデータ線 ドライバと、 前記電源回路により供給される電位に基づいて前記走査線電極を駆 動する走査線ドライバとを含むことを特徴とする。
本発明によれば、 電源回路自体の消費電力のみならず、 液晶表示装置の消費電 力も低減でき、 携帯用電子機器等に最適な液晶表示装置を提供できる。
また本発明に係る液晶表示装置は、 前記電源回路が、 前記入力電源電圧に含ま れる高電位側の第 1入力電位、 低電位側の第 2入力電位を、 前記第 1〜第 N電位 のいずれかとして供給する手段と、 所与のクロックに基づきチャージ ·ポンプ動 作を行い、 前記第 1〜第 N電位のいずれかを直接に又は調整手段を介して供給す るチャージ 'ポンプ回路とを含み、 前記第 1、 第 2入力電位を、 前記データ線ド ライバ及び走査線ドライバの少なくとも一方のロジック部の電源電圧として使用 することを特徴とする。
本発明によれば、 第 1、 第 2入力電位が、 第 1〜第 N電位のいずれかとして使 用されると共に、 データ線ドライパ又は走査線ドライバの口ジック部の電源電圧 としても使用される。 これにより、 データ線ドライバ等のロジック部のために電 源電圧を別に与える必要がなくなり、 装置の使用者の利便性を図ることができる。 また装置の更なる低消費電力化も図れる。
また本発明は、 前記電源回路が、 所与のクロックに基づきチャージ ·ポンプ動 作により前記第 1、 第 2入力電位と異なる電位を発生し、 該発生電位を前記第 1 〜第 N電位のいずれかとして供給するチャージ ·ポンプ回路を含むことを特徴と する。
本発明によれば、 例えばロジック部の電源電圧と、 液晶駆動に使用する第 G、 第 J電位 （ 1 < G、 J < N ) の電位差が異なる場合に、 チャージ ·ポンプ回路に よりこれらが同一となるように調整することが可能となる。 これにより、 第 1、 第 2入力電位をドライバのロジック部の電源電圧として使用することが、 より容 易になる
また本発明に係る液晶表示装置は、 前記電源回路が、 前記データ線ドライバ用 のラツチパルス又は前記走査線ドライバ用のシフ トクロックにより生成されたク 口ックに基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 N電位のいずれかを 直接に又は調整手段を介して供給するチャージ ·ポンプ回路を含むことを特徴と する。
ラッチパルス、 シフ トクロックは、 周期的に発生するパルスを含むパルス状の クロックであり、 チャージ ·ボンブ回路のクロヅクを生成するものとして最適で ある。 従ってこれらを使用することで、 液晶表示装置の表示品質の維持と、 低消 費電力とを両立できる。
また本発明に係る電子機器は、 前記液晶表示装置を含むことを特徴とする。 本発明によれば、 液晶表示装置のみならず、 これを含む電子機器の低消費電力 化を図ることができる。 これにより携帯用情報機器等の電子機器の電池寿命を延 ばすこと等が可能となる。
[図面の簡単な説明]
第 1図は、 実施例 1に係る電源回路のブロック図である。
第 2図は、 V 2、 —V 2の生成にオペアンプを用いた場合のブロック図である, 第 3図は、 コン トラス ト調整回路の一例を示す回路図である。
第 4図は、 クロック形成回路の一例を示す回路図である。
第 5図は、 クロック形成回路の動作を説明するためのタイミングチャートであ る。
第 6図は、 チャージ ·ポンプ回路の基本概念図である。
第 7図は、 2倍昇圧用チャージ 'ポンプ回路の概念図である。
第 8図は、 負方向 2倍昇圧用チャージ ·ポンプ回路の概念図である。
第 9図は、 1 Z 2降圧用チャージ 'ポンプ回路の概念図である。
第 1 0図は、 負方向 6倍昇圧用チャージ ·ポンプ回路の概念図である。 第 1 1図 A、 第 1 1図 Bは、 第 1 0図の回路の動作を説明するための図である。 第 1 2図は、 負方向 6倍昇圧用チャージ ·ポンプ回路の他の例の概念図である。 第 1 3図 A、 第 1 3図 Bは、 第 1 2図の回路の動作を説明するための図である。 第 1 4図 A、 第 1 4図 Bは、 3 / 2倍昇圧用チャージ ·ポンプ回路の概念図で める o
第 1 5図 A、 第 1 5図 Bは、 負方向 3 / 2倍昇圧用チャージ ·ポンプ回路の概 念図である。
第 1 6図 A、 第 1 6図 Bは、 2 / 3倍降圧用チャージ ·ポンプ回路の概念図で める。
第 1 7図 A、 第 1 7図 Bは、 負方向 2 / 3倍降圧用チャージ 'ポンプ回路の概 念図である。
第 1 8図は、 負方向 2倍昇圧回路の具体例を示す回路図である。
第 1 9図は、 第 1 8図の回路の動作を説明するための図である。
第 2 0図 A、 第 2 0図 Bは、 レベルシフト手段の一例を示す回路図である。 第 2 1図は、 ダイオードを用いたチャージ ·ポンプ回路の一例を示す回路図で める。
第 2 2図は、 第 2 1図の回路の動作を説明するための図である。
第 2 3図は、 第 2 1図の回路の応用例を示す回路図である。
第 2 4図は、 ポンビング ·コンデンサを 2つ設けたチャージ ·ポンプ回路の例 を示す回路図である。
第 2 5図 A、 第 2 5図 B、 第 2 5図 Cは、 水平走査期間毎にチャージ 'ポンプ 動作を行う手法について説明するための図である。
第 2 6図は、 昇圧、 降圧の倍率変更部を設けたチャージ ·ポンプ回路の例を示 す回路図である。
第 2 7図は、 昇圧、 降圧の倍率変更部を設けたチャージ 'ポンプ回路の他の例 を示す回路図である。
第 2 8図 A、 第 2 8図 Bは、 電源投入後の所与の期間、 高電圧の供給を停止さ せる例を示す回路図である。
第 2 9図は、 実施例 7に係る電源回路のブロック図である。 第 3 0図は、 実施例 8に係る電源回路のブロック図である。
第 3 1図は、 実施例 9に係る電源回路のブロック図である。
第 3 2図は、 パネル駆動波形の例を示す図である。
第 3 3図は、 実施例 1 0に係る電源回路のプロック図である。
第 3 4図は、 実施例 1 1に係る電源回路のブロック図である。
第 3 5図は、 実施例 1 1に係る電源回路の他の例を示すブロック図である。 第 3 6図は、 入力電源電圧の電位関係を説明するための図である。
第 3 7図は、 V H、 V L系の残留電荷を放電させる例を示す回路図である。 第 3 8図は、 V H、 V L系の残留電荷を放電させる他の例を示す回路図である。 第 3 9図 A、 第 3 9図 Bは、 V H、 V L系の残留電荷を放電させる他の例を示 す回路図である。
第 4 0図 A、 第 4 0図 Bは、 V H、 V L系の残留電荷を放電させる他の例を示 す回路図である。
第 4 1図は、 実施例 1 3に係る液晶表示装置の一例を示すブロック図である。 第 4 2図は、 第 4 1図の液晶表示装置の駆動波形を説明するための図である。 第 4 3図は、 レベルシフト手段の一例を示す回路図である。
第 4 4図 Aは、 実施例 1 4に係る液晶表示装置の一例を示すプロック図であり、 第 4 4図 Bは、 駆動電圧の電位関係を説明するための図である。
第 4 5図 Aは、 実施例 1 5に係る液晶表示装置の一例を示すブロック図であり、 第 4 5図 Bは、 駆動電圧の電位関係を説明するための図である。
第 4 6図 Aは、 実施例 1 6に係る液晶表示装置の一例を示すブロック図であり、 第 4 6図 Bは、 駆動電圧の電位関係を説明するための図である。
第 4 7図は、 実施例 1 7に係る電子機器の一例を示すブロック図である。
第 4 8図は、 第 1の背景例の電源回路の一例を示す回路図である。
第 4 9図は、 第 2の背景例の電源回路の一例を示す回路図である。
第 5 0図は、 第 3の背景例の電源回路を説明するためのパネル駆動波形の一例 を示す図である。
第 5 1図は、 第 3の背景例の電源回路の一例を示す回路図である。 [発明を実施するための最良の形態]
以下、 本発明の実施例を図面に基づいて説明する。 なお、 特に記さないかぎ り便宜上 GNDの電位を 0Vとして説明を進める。
〔実施例 1〕
図 1に実施例 1の電源回路のプロック図を示す。 この電源回路は図 49の電源 回路と同一の出力電圧を発生する機能を持つ。
この電源回路の入力電源電圧は、 Vc c (第 1入力電位） 、 GND (第 2入力 電位） のみであり単一電源入力となっている。 また水平走査期間毎に発生するパ ルスから成るラッチパルス LPが入力される。 クロック形成回路 1は、 LPに基 づき、 チャージ 'ボンブ回路に必要な、 タイミングの異なるいくつかのクロック 信号を形成するものであり、 Vc c及び GNDを電源としている。 負方向 6倍昇 圧回路 2は、 Vc cを基準に GNDを負方向へ 6倍昇圧した電圧 V EEをチヤ一 ジ ·ポンプ動作により発生する。 Vc cが 3. 3 Vの時、 VEEは一 16. 5 V になる。 コントラスト調整回路 3は、 最適コントラストとなる選択電圧 VLを V EEに基づき発生する。 この VLは Y電極の負側選択電圧となる。 2倍昇圧回路 4は、 VLを基準に GNDを 2倍昇圧した正側の選択電圧 VHをチャージ ·ボン ブ動作により発生する。 負方向 2倍昇圧回路 5は、 Vc cを基準に GNDを負方 向へ 2倍昇圧した電圧である一 V3をチャージ ·ポンプ動作により発生する。 1 ノ2降圧回路 6、 7は、 Vcc—GND間を2等分した電圧でぁるV2、 GND 一 (-V3) 間を 2等分した電圧である一 V2をチャージ ·ポンプ動作により発 生する。 中央電位 VCには GNDをそのまま用いる。 また GNDに対して一 V3 と対称な電位である V3には、 Vc cをそのまま用いる。 以上で液晶パネルを駆 動する電圧は形成できた。 この電源回路では、 出力される電圧 VH、 V3、 V2、 VC、 一 V2、 一 V3、 VLは、 GND (第 2入力電位） に対して対称となる。 なお回路 8は、 VLより Vc cだけ高い電圧を形成し、 これを Yドライバのロジ ック電圧 VDD yとして供給するものである。 VDD y自体はパネルには直接加 えられることがないため、 電圧の対称性の対象外である。
以上説明した本実施例は、 次のような構成上の特徴を有している。
(1) 本実施例では、 入力電源電圧に含まれる高電位側の第 1入力電位 Vc c、 O 96/21880 - Ιβ - PCT/JP96/00025 低電位側の第 2入力電位 GNDを、 第 1〜第 N電位 （N≥4) の中の第 G電位 V
3、 第 J電位 VCとしてそのまま用いている。 また所与のクロックに基づきチヤ ージ ·ポンプ動作を行い、 高電位側の第 1電位 VH、 低電位側の第 N電位 VLを、 直接に又は調整手段 （コントラスト調整回路 3) を介して供給する 2倍昇圧回路
4、 負方向 6倍昇圧回路 2を含んでいる。
背景技術において説明したように、 液晶パネル自体の消費電流は、 Y電極の非 選択電圧 VCと、 X電極の駆動電圧 V3、 V2、 一 V2、 一 V3との間で流れる ものが大部分である。 例えば 1/240デューティの場合、 選択状態の Y電極は 4ラインのみであるのに対して残りの 236ラインは全て非選択状態だからであ る。 本実施例はこの点に着目し、 第 1電位 VH、 第 N電位 VLを、 出力能力 （電 流供給能力） は低いが高効率のチャージ ·ポンプ回路で供給すると共に、 中間電 位である第 G電位 V 3、 第 J電位 VCには出力能力の高い入力電源電圧 Vc c、 GNDを接続している。 このようにすることで、 表示品質の維持と低消費電力化 とを両立できる。 一方、 図 49の電源回路は、 全ての電流が第 1電位 VEE、 第 N電位 GND間を流れる構成となっているため、 VE Eを形成する回路は出力能 力の高いものでなければならない。 従って、 VE Eをチャージ ·ポンプ回路で供 給することがほとんど不可能であり、 表示品質の維持と低消費電力化とを両立で きない。
(2) 本実施例では、 第 1〜第 N電位の中の前記第 1、 第 G、 第 J、 第 N電位以 外の電位 V 2、 一 V2、 一 V3を、 所与のクロックに基づきチャージ 'ポンプ動 作する 1/2降圧回路 6、 7、 負方向 2倍昇圧回路 5により供給している。 この ように V2、 一 V2、 一 V 3もチャージ ·ポンプ回路により供給することで、 更 なる低消費電力化を図れる。 しかも本実施例によればチャージ ·ポンプ動作に必 要なクロックをチャージ ·ポンプ回路間で共有できるため、 制御が容易であり、 回路規模の増大も最小限に抑えることができる。
なお図 2に、 V2、 一 V 2をオペアンプ 0 P 1、 0 P 2により供給する場合の ブロック図を示す。 R l、 R3は、 V3、 VC (GND) 間を電圧分割するため のブリーダ抵抗、 R2、 R4は、 VC、 一 V3間を電圧分割するためのブリーダ 抵抗である。 また ΟΡ 1、 OP 2は、 ブリーダ抵抗により分割された電圧を低ィ ンビーダンスで出力するためのオペアンプである。 また R 11、 R 12は、 OP 1、 OP 2の出力電流を制限して動作の安定化を図るともにその消費電力を减ら すための抵抗であり、 〇1〜〇4は 2、 一 V2の変動を抑えるための平滑コン デンサである。 OP 1は V3、 VCを電源として、 OP2は VC；、 一 V3を電源 として動作する。 〇 1は 3、 ¥(間に、 C4は VC、 一 V3間に配置してもよ い。 このように V2、 一 V2をオペアンプ OP 1、 OP2により供給しても、 0 P l、 OP 2は、 図 49の電源回路と異なり、 小さい電源電圧で動作するため、 この部分の消費電力を許容範囲内に抑えることができる。
(3) また本実施例は、 所与のクロックに基づき K倍 （K≥2) 昇圧のチャージ •ポンプ動作を行い、 第 1〜第 Ν電位のいずれかを直接に又は調整手段 （コント ラスト調整回路 3) を介して供給する負方向 6倍昇圧回路 2、 2倍昇圧回路 4、 負方向 2倍昇圧回路 5と、 所与のクロックに基づき L/M倍 （但し L/Mは整数 でない） 降圧又は M/L倍のチャージ 'ポンプ動作を行い、 第 1〜第 Ν電位のい ずれかを直接に又は調整手段を介して供給する 1/2降圧回路 6、 7とを含む。 このように本実施例では、 Κ倍昇圧を行うチャージ ·ポンプ回路と、 L/M倍降 圧等を行うチャージ ·ポンプ回路とを混在させている。 これにより、 単一入力電 源 （Vc c、 GND) から種々の電圧を低消費電力で供給することが可能となる c 次にコントラスト調整回路 3について図 3を用いて説明する。 コントラスト調 整回路 3は、 GND— VEE間に直列接続で挿入された固定抵抗 Rf ix及び可 変抵抗 R vo 1と、 バイポーラ · トランジスタ T rと、 コンデンサ CVLとを含 む。 本実施例の電源回路で駆動する液晶表示装置においては、 出力電圧 VLを流 れる電流が小さいため、 T rのベース電流も小さくて済む。 その結果、 Rf ix や Rvo lは 500ΚΩ〜 1 ΜΩと高抵抗でよく、 この抵抗による消費電力を 0. 2mW〜0. 4mW程度に抑えることができる。
なお図 1ではコントラスト調整回路 3を VL側にのみ設けたが、 VH側のみに 設けたり、 VH側と VL側の両方に設けてもかまわない。 図 1では、 一方側にの みコントラスト調整回路 3を設け、 コントラスト調整回路 3で得た電圧 VLに基 づいて 2倍昇圧回路 4により VHを生成している。 この構成では、 コントラスト 調整回路 3により VLを調整することで、 VHも自動的に調整できるという利点 がある。 一方、 VH、 VLの両側にコントラスト調整回路 3を設ける構成による と、 VH、 VLを独立に調整できるという利点がある。 MIM等の非線形スイツ チング素子は、 電圧を印加する方向によって電流の流し易さが異なるというの特 性を有している。 従って、 MIM等を用いた液晶表示装置では、 i VH Iを I V L |に対して 0. 5V程度低ぐすることが好ましい場合がある。 従って、 このよ うな場合には、 コントラス ト調整回路を VH側と、 VL側の両方に設けることが 望ましい。 具体的には、 VH側のコントラスト調整回路にダイオード等を含ませ、 このダイォードの順方向電圧を利用して VHを降圧すればよい。
また図 1では、 7レベルの電圧を得るために 1/2降圧回路 6、 7を設けたが、 所望の電圧が 5レベルの場合には、 1/2降圧回路 6、 7を省略すればよい。 以上の構成の本実施例によれば、 以下に述べる理由により、 4ライン同時選択 法で駆動される液晶表示装置の低消費電力化が可能となる。
第一の理由は、 パネルの充放電電流による消費電力が究極的にまで低減するか らである。 パネル電流の大部分を占める充放電電流、 即ち X電極と非選択状態の Y電極との間で流れる充放電電流について考える。 X電極の電圧 V 3、 一 V3、 V2、 一 V2と、 Y電極の電圧 VCとの間で流れる充放電電流を各々 I P 3、 I M3、 I P2、 I M2とする。 すると I P 3による消費電力は Vc c x I P 3と なる。 またチャージ 'ポンプ回路は極めて高効率であるから、 IM3による消費 電力もほぼ V c c X I M3となり、 I P 2、 IM2による消費電力も各々ほぼ ( 1/2) xVc cx I P 2、 ( 1/2 ) xVc cx IM2となる。 一方、 図 4 9の背景例では、 高電圧を VEEとすると、 これら各電流による消費電力は VE Ex IP3、 VEEx IM3、 VEEx I P 2、 VEEx IM2となる。 VEE は 25V程度であり、 Vc cは 3. 3V程度であるから、 IP3、 IM3による 消費電力は背景例の 1/7以下となり、 I P 2、 IM2による消費電力は 1/1 4以下となる。
次に、 X電極と選択状態の Y電極との間で流れる充放電電流について考える。 Y電極の電圧 VH、 VLと X電極との間で流れる充放電電流を各々 I VH、 IV Lとする。 すると、 やはり、 チャージ ·ポンプ回路の高効率性から、 IVH、 I VLによる消費電力は各々ほぼ 5 V c c I VH, 5xVc cx IVLとなり、 背景例の消費電力よりも小さくなる。
第二の理由は高速で動作し消費電流の大きい Xドライバのロジック部での消費 電力が低減するからである。 前述したように、 背景例の電源回路では、 Xドライ バのロジック部での消費電流が高電圧 V EEから供給されているため、 消費電力 が VEEx消費電流となる。 これに対して、 本実施例では消費電力が Vc c X消 費電流となり、 背景例の 1/7以下となる。
第三の理由は高電圧 VEEを形成する昇圧回路の消費電力が小さいからである c 一般に、 チャージ ·ボンブ式の昇圧回路は昇圧能力が小さく、 大きな電流を取り 出すと出力電圧が低下してしまう。 背景例の電源回路で駆動する液晶表示装置で は、 高電圧系の電流が大きいため、 VEEを形成するのにチャージ 'ポンプ式の 昇圧回路では能力不足である。 従って背景例では、 コイルに流す電流を断続する 時に発生する高電圧を整流して高電圧 VEEを形成するスィツチング · レギユレ 一夕方式の D C— D Cコンバータが用いられる。 スイッチング ' レギユレ一夕方 式の DC— DCコンパ一夕の効率は 5V入力のもので通常 80%程度、 3. 3 V 入力のものでは 60%程度と極めて低い。 このため、 VEEを形成する昇圧回路 まで含めると、 背景例の電源回路で駆動する液晶表示装置の消費電力は大変大き い。 これに対し本実施例の電源回路で駆動する液晶表示装置は高電圧系の電流が 小さい。 従って、 高電圧 VEEは、 出力能力は小さいが高効率のチャージ 'ポン ブ式昇圧回路で供給でき、 VE Eを形成する昇圧回路まで含めた消費電力を大き く低減できる。
以上が本実施例の電源回路により液晶表示装置の低消費電力化が可能となる理 由である。 実際に図 1の方式の電源回路でドット数が 640x480、 ドッ トビ ツチが 0. 2 mmの 2画面駆動の液晶表示装置を駆動してみたところ、 典型的な 消費電力が 12mW程度という期待通りの値であった。
なお本実施例の電源回路を I C化する場合、 VLの形成は、 前述したパイポー ラ · トランジスタによる回路を外付けする方式ではなく、 オペアンプ形式のレギ ユレ一夕を I Cに内蔵させることでも可能である。 また、 I Cの耐圧を下げるた めに、 VH形成用の 2倍昇圧回路 4を構成する素子のうち、 VH— GNDをスィ ツチングするトランジスタを外付けとし、 それ以外を 1チップにまとめることも 実用的な手段である。
本実施例の電源回路では、 その構成のほとんどをチャージ ·ポンプ回路で形成 しているため、 コンデンサを多く必要とする印象を与える。 しかしながら実際に は、 チャージ ·ポンプ回路に含まれるバックアップ ' コンデンサの一部を省略し たり、 0. 1 /F程度の小さな容量値のもので済ませることが可能である。 これ は、 液晶パネル自体が持つ容量が、 バックアップ ·コンデンサとして働くためと ¾えられる。
〔実施例 2〕
実施例 2は、 図 1のク Dック形成回路 1に関する実施例であり、 図 4にその構 成の一例を、 図 5にその動作を説明するためのタイ ミングチャートを示す。 この 回路全体は Vc c— GND系で動作する。 また基本クロック信号として、 水平走 査期間 （ 1H) 毎に発生するパルスを含むラッチパルス LPを使用する。 Dタイ ブ ' フリッブフロッブ DFは、 /Q出力が書き込みデータ入力 Dに接続されてお り、 これにより LPの立ち上がりエッジでトグル動作をする。 ノア回路 No r 1、 No r 2は、 2相のクロック信号 A、 Bを形成するためのものであり、 インパー 夕回路 I nv l、 I nv2、 I nv3は、 各々、 A、 B、 /Dof fの逆相の信 号/ A、 /B、 D o f f を形成するためのものである。
( 1 ) パルス状クロック
本実施例では、 周期的に発生するパルス （図 5の P l、 P2等） を含むパルス 状クロック LPにより生成されたクロックに基づき、 チャージ ·ポンプ回路 （図 1の負方向 6倍昇圧回路 2等） にチャージ .ポンプ動作を行わせている。 そして チャージ ·ポンプ回路が含むポンビング ·コンデンザの充電、 及びポンビングコ ンデンサによるバックアップ ·コンデンサの充電を、 パルス状クロック LPのパ ルスの発生期間において停止させている。 即ち、 図 5の Tpに示すように、 LP のパルスの発生期間 （L Pがハイレベルの期間） は、 信号 Aも信号 Bも口ウレべ ルになるようにしている。 信号 A、 Bがロウレベルになると、 チャージ 'ポンプ 回路を形成するスィッチ群 （トランジスタ群） は全てオフになり、 これにより、 遷移タイミングでの電荷の逃げを防止できる。 但し、 この遷移タイミングでのスィッチ群のオフ時間が長すぎると （Tpの期 間が長すきると） 、 逆にポンビング ·コンデンサ、 バックアップ 'コンデンサを 充電する時間が短くなるため、 必要な電圧が得られなくなる。 LPは、 パルス幅 が通常 100ns〜 300ns程度、 周期が数十// s〜 100 s程度のパルス 状クロックであるため、 この回路の基本クロックとして好都合である。 また、 パ ネルの充放電は 1水平走査 （1H) 周期で起こるため、 LPを用いて 1H周期で パネルの駆動電圧を充電することは理に合っている。 LPを入力とせず、 CR発 振回路等で基本クロックを内部発生することも可能ではあるが、 ドライバ I Cに 入力されるラツチパルスを、 本電源回路の基本クロックにも転用する方が回路が 簡単となり好ましい。
なお本実施例で使用するパルス状クロックは、 Xドライバ用のラツチパルスで ある LPに限らず、 例えば Yドライバ用のシフトクロック YS CL等を用いても よい。 またパルス状クロックを用いない場合には、 スィッチ群をオフさせる期間 Tpを、 ディレイ回路等を利用して作り出せばよい。
(2) クロックの停止機能
また本実施例では、 表示オフ制御信号/ D o f fがロウレベルに間は、 信号 A も信号 Bもロウレベルにして、 チャージ 'ポンプ回路の動作が停止するようにし ている。 即ち電源回路に、 チャージ ·ポンプ回路に与えるクロックを停止する機 能を持たせている。 この機能を付加することで、 表示オフ制御時の鼋源回路の消 費電力をほぼ零にできる。 また、 選択電圧の出力が同時に停止するため、 Yドラ ィパに表示オフ制御機能が無いものを用いても、 液晶表示装置全体として表示ォ フ制御機能を持たせることが可能となる。 なお、 図 4の例では電源回路を I C化 した時のテスト容易性を考慮し、 DFにリセットをかけることによってクロック の発生を停止し、 チャージ 'ポンプ回路の動作を停止している。 しかしながら、 LPと ZD of f を所与の AND回路に入力し、 得られた信号を新たな基本クロ ックとするという方法を用いても、 チャージ ·ポンプ回路の動作を停止すること は可能である。
〔実施例 3〕 実施例 3は、 図 1の負方向 6倍昇圧回路 2、 2倍昇圧回路 4等のチャージ 'ボ ンプ回路に関する実施例である。
( 1 ) 基本概念。
図 6はチャージ ·ポンプ回路の最も基本となる概念図である。 図 6において S Waと SWbは連動スィツチであり、 一方が A側に倒れている間は他方も A側に 倒れている。 また図 6では SWa、 SWbを機械的なスィッチで表したが、 実際 にはスィッチ SWa、 SWbは、 A側との導通 .遮断を制御する MOSトランジ ス夕と、 B側との導通 ·遮断を制御する MO Sトランジスタの通常 2つのトラン ジス夕により構成できる。
S Wa, SWbが A側に切り替わつている間は、 ポンビング ·コンデンサ Cp は Vb— Vaの電圧で充電される。 次いで SWa、 S Wbが B側に切り替わると、 Cpに充電された電荷がバックアップ · コンデンサ C bに転送される。 このスィ ツチング動作を繰り返すことにより、 Cbに加わっている電圧、 すなわち、 Ve 一 Vd間の電圧は Vb— V a間の電圧とほぼ等しい値に近づく。 この時、 Vdが ある定まった電圧である場合には、 Vdより Vb— Vaだけ高い電圧が Veに発 生する。 逆に、 Veがある定まった電圧である場合には、 Veより Vb—Vaだ け低い電圧が Vdに発生する。 以上がチャージ ·ポンプ回路の基本動作である。 次に述べるように、 Va、 Vb、 Vd、 Veをどこに接続するかによって、 この 回路が昇圧回路として機能したり、 降圧回路として機能したりする。
(2) 2倍昇圧
図 7は、 図 6において Vdを Vbに結線したもので、 2倍昇圧用チャージ 'ポ ンプ回路の概念図となる。 つまり、 上述した理由により、 SWaと SWbが連動 スィツチング動作を繰り返すことで Ve— Vd二 Ve— Vb = Vb— Vaとなる から、 Ve— Va= (Ve— Vb) + (Vb— Va) = 2 x (Vb— Va) が成 立する。 すなわち、 Vaを電位の基準レベル （0V) とすると Ve = 2 xVbと なり、 Veは Vbを 2倍昇圧した電圧となる。
(3) 負方向 2倍昇圧
図 8は、 図 6において Veを Vaに結線したもので、 負方向 2倍昇圧用チヤ一 ジ ·ポンプ回路の概念図となる。 SWaと SWbが連動スィツチング動作を繰り 返すことで Ve— Vd=Va— Vd=Vb— Vaとなるから、 Vb-Vd= (V b-Va) + (Va-Vd) = 2 x (Vb-Va) が成立する。 すなわち Vbを 電位の基準レベル （0V) とすると Vd = 2 xVaとなり、 Vdは Vaを負方向 へ 2倍昇圧した電圧となる。
(4) 1/2降圧
図 9は、 図 8において入力電圧を Vb— V aから Vb— Vdに変更したもので あり、 1/2降圧用チャージ 'ポンプ回路の概念図である。 Veが出力電圧であ り、 Veにつながる負荷が消費する電流はパックアップ.コンデンサ C bから供 給される。 まず、 SWa、 SWbが B側と導通している時は Cpと Cbとは並列 接続になるから、 この Cp、 C bに加わっている電圧は等しい。 次に SWa、 S Wbが A側に切り変わると、 直列接続となった Cp、 Cbが、 入力電圧 Vb— V d間に入る形となり、 Cp、 Cbに加わる電圧は入力電圧の半分となる。 次いで 再び SWa、 SWbが B側に切り変わると、 Cpと Cbは並列接続になるから、 Cpに蓄えられていた電荷が Cbに供給され、 Cpに加わる電圧と Cbに加わる 電圧が等しくなる。 従って、 Cp、 Cbに蓄えることのできる電荷が、 Veの負 荷電流により持ち去られる電荷に比べて充分に大きければ、 SWaと SWbが連 動スイッチング動作を繰り返すことで、 Veには、 入力電圧の 1/2に近い出力 電圧が発生することになる。
(5) 負方向 6倍昇圧
図 10は、 負方向 6倍昇圧用チャージ ·ポンプ回路の一例を示す概念図であり、 図 1 1 A、 図 1 1 Bは、 各々、 SWa 1〜SWa 3及び SWb 1〜SWb 3が A 側、 B側に切り替わつている時の接続関係図である。 5 & 1〜5 &3及び5 Wb l〜SWb 3は連動スィツチであり、 Cp l〜Cp 3はポンビング ·コンデ ンサ、 Cb 1と Cb23はバックアップ ·コンデンサである。
前述した負方向 2倍昇圧回路と同じ動作により、 一 V3Bには、 Vc cを基準 として GNDを負方向へ 2倍昇圧した電圧である一 2 x (Vc c-GND) が発 生する。 全スィツチが A側に切り替わつている場合は、 図 1 1 Aに示すように、 Cp 2と Cp 3は並列接続となるため、 Cp2、 Cp 3は、 各々、 ほぼ 2x (V c c—GND) の電圧で充電されることになる。 O 96/21880 - .^ - PCT/JP96/00025 次に全スィッチが B側に切り変わると、 図 1 1 Bに示すように、 直列接続され た Cp 2、 Cp 3が、 Cb 23に並列接続される。 Cp 2、 C p 3は、 前述のよ うに 2 X (Vc c-GND) で充電されている。 従って、 一 V3B、 VEE間に は 4 x (Vc c-GND) の電圧が発生し、 この電圧で Cb 23が充電される。 以上の理由から、 全スィッチが連動スイッチング動作を繰り返すことで、 VEE には、 Vc cを基準に GNDを負方向へ 6倍昇圧した電圧、 即ち Vc c— 6 x (Vc c-GND) が発生する。 例えば Vc c = 3Vの場合には、 一 V3 Bには 一 3V、 VE Eには一 1 5 Vの電圧が発生する。
図 12は、 負方向 6倍昇圧用チャージ ·ポンプ回路の他の例を示す概念図であ り、 図 13A、 図 13 Bは、 各々、 SWa 1〜SWa 3及び SWb 1、 SWb 2 3が A側、 B側に切り替わつている時の接続関係図である。 Cp l〜Cp 3はポ ンビング ·コンデンサ、 Cb l〜Cb 3はバックアップ · コンデンサである。 図 10の回路と同様に、 一 V3 Bには、 Vc cを基準に GNDを負方向へ 2倍 昇圧した電圧である一 2 X (Vc c— GND) が発生する。 全スィツチが A側に 切り替わつている時は、 図 13Aに示すように、 Cp 2は、 ほぼ 2 x (Vc c— GND) の電圧で充電される。 また図 1 2に示すように Cp 2、 Cb 2、 SWb 23、 SWa 2から成る回路は、 Cp l、 Cb l、 SWb 1. SWa lから成る 回路と同様に、 負方向 2倍昇圧回路となっている。 従って Cb 2も、 2 x (Vc c-GND) の電圧で充電され、 VEMには、 一 4 x (Vc c— GND) の電圧 が発生する。 これにより Cp 3は、 4 x (Vc c— GND) の電圧で充電される ことになる。
次に全スイッチが B側に切り替わると、 図 13 Bに示すように、 一 V3 Bと V EEとの間に CP 3が挿入される接続関係になる。 — V3 Bの電圧は一 2 x (V c c一 GND) であり、 Cp 3は 4 x (Vc c-GND) の電圧で充電されてい る。 従って VEEには結局、 Vc cを基準に GNDを負方向へ 6倍昇圧した電圧、 即ち Vc c— 6 x (V c c— GND) の電圧が発生する。
図 10の回路は図 1 2の回路と異なり、 一 V3 Bと VEEとの中間の安定した 電圧である VEMが不要であるため、 図 12の回路よりも必要なコンデンザの数 が 1つ少なくてよいという利点がある。 一方、 図 1 2の回路は、 〇 2及び〇 3の +電極につながるスィツチが共用となるため、 図 10の回路よりも必要なス イッチの数が 1つ （トランジスタ数としては 2つ） 少なくてよいという利点があ る。 更に、 中間電圧 VEMを形成することで図 10の回路よりもトランジスタの ドレイン耐圧が低くてもよくなり、 トランジスタのサイズを小さくできるという 利；^もある。
(6) 3/2倍昇圧
図 14A、 図 14Bは、 3Z2倍昇圧用チャージ 'ポンプ回路の概念図である。 CpH、 CpLはポンビング ·コンデンサであり、 Cbはバックァヅブ ·コンデ ンサである。 図 14A、 14Bに示すように、 この回路では、 CpH、 CpL、 Cbが直列接続になっている状態と、 Cb、 CpH、 CpLが並列接続になって いる状態とが交互に繰り返される。 CpH、 CpLに加わっている電圧を各々 V cpH、 VcpLと表すと、 図 14Bで CpHと CpLが並列接続になっている ことから、 VcpH = VcpLとなる。 また図 14Aのように CpHと CpLと が Vc c— GND間に直列接続となった時、 CpHと CpLには Vccの 1/2 の電圧が充電される。 その後、 図 14 Bの接続状態となった時、 CpHと CpL に蓄えられていた電荷が Cbに供給される。 この動作を何回も繰り返すことによ り、 Cb、 CpH、 CpLに加わっている電圧はどれも Vccの 1/2に近づき、 この結果、 出力電圧には Vc cを 3Z2倍に昇圧した電圧が発生する。
(7) 負方向 3/2倍昇圧
図 15 A、 図 15Bは、 負方向 3/2倍昇圧用チャージ ·ポンプ回路の概念図 である。 動作原理は上記の 3/2倍昇圧と同様であるため、 詳細な説明は省略す る。 3/2倍昇圧の場合と同様に、 ポンビング ·コンデンサ CpH及び CpLが バックアップ ·コンデンサ Cbと直列接続になっている図 15 Aの状態と、 Cb と CpHと CpLが並列接続になっている図 15 Bの状態とを交互に繰り返すこ とにより、 上記の 3/2倍昇圧とは逆方向の昇圧電圧一 3/2xVc cを得るこ とができる。 液晶表示装置のドライバ I Cには、 ロジック電圧と、 そのロジック 電圧よりも負側の電圧とを必要とすることがよくあり、 そうした液晶表示装置に この回路を応用することにより、 液晶表示装置の低消費電力化が可能となる。
(8) 2/3倍降圧 図 16A、 図 16Bは、 2/3倍降圧用チャージ .ポンプ回路の概念図である。 この回路においても、 ポンビング ' コンデンサ CpH及び Cp Lがバックアップ •コンデンサ Cbと直列接続になっている図 16 Aの状態と、 Cbと CpHと C pLが並列接続になっている図 16Bの状態とを交互に繰り返す。 Cb、 CpH、 Cp Lに加わっている電圧は図 16 Bでは並列接続になることから全て同一とな り、 図 16 Aのように直列接続となった時、 Cbと CpHと CpLにはそれそれ Vc cのほぼ 1/3の電圧が充電される。 この動作を何回も繰り返すことにより、 Cb、 CpH, CpLに加わっている電圧はどれも V c cの約 1/3に近づき、 この結果、 出力には Vc cより （1/3) xVc cだけ低い電圧、 すなわち、 V c cを 2/3倍に降圧した電圧が発生する。
(9) 負方向 2/3倍降圧
図 17A、 図 17Bは、 負方向 2/3倍降圧用チャージ ·ポンプ回路の概念図 である。 動作原理は上記の 2/3倍降圧と同様であるため、 詳細な説明は省略す る。 2/3倍降圧の場合と同様に、 CpH及び CpLがバックアップ ·コンデン サ Cbと直列接続になっている図 17 Aの状態と、 Cbと CpHと CpLが並列 接続になっている図 17 Bの状態とを交互に繰り返すことにより、 2/ 3倍降圧 の場合とは逆方向の降圧電圧一 2/3 X V c cを得ることができる。
(10) チヤ一ジ ·ポンプ回路の具体例
図 18に、 図 8に示す負方向 2倍昇圧用チャージ · ポンプ回路の基本部分を、 個別部品で構成した場合 （ディスクリートで構成した場合） の例を示す。 Vxを 入力電圧、 Vyを出力電圧とし、 Vx〉0とする。 タイミング T 1 (図 19参照） で PMOSトランジスタの Trp 1と Trp2はオンし、 ポンビング · コンデン サ C pを Vx— GNDの電圧で充電する。 この時 N— MOSトランジスタの Tr n lと Trn2はオフしている。 次の夕イミング T2では Trp lと Trp 2を オフさせるとともに Trn lと Trn2をオンさせて、 ボンビング， コンデンサ Cpに充電されていた電荷をバックアップ · コンデンサ Cbに移す。 図 18のよ うに T r n 1のソース電極を GNDに接続しておけば、 上記タイ ミング T l、 Τ 2の動作を交互に繰り返すことにより、 出力 Vyには GNDに対して Vxと対称 な電圧が発生する。 図 18においてトランジスタのゲートに入る信号/ A 1、 /A 2、 B、 B 2は、 例えば図 19に示すような位相と電圧の信号である。 これらの信号のレベルが V Cと GNDの間でない場合には、 信号をレベルシフトする手段が必要となる。 個 別部品を用いる場合の簡単なレベルシフト方法は図 2 OA, 図 20 Bのように力 ップリング ·コンデンサ Csとダイォード Dを利用する方法である。 カップリン グ ·コンデンサ C sの容量は 470 pF程度あればよい。 図 2 OAの接続により、 信号/ Aと同位相、 同振幅であり、 且つ PMOSトランジスタ Trpをオン/ォ フできるゲート信号/ Axを得ることができる。 また図 20Bの接続により、 信 号 Bと同位相、 同振幅であり、 且つ NMO Sトランジスタ T r nをオン/オフで きるゲート信号 Bxを得ることができる。 Rpは数 ΜΩの抵抗で、 ダイオードの リーク電流を補償しゲート信号の電圧を安定化する働きをしている。
以上は個別部品を用いてチャージ ·ポンプ回路を構成する場合について述べた た。 これに対してチャージ ·ポンプ回路をモノリシック I C化する場合は、 チヤ ージ ·ポンプ回路のトランジスタ構成やレベルシフト手段には、 よりモノリシッ ク I C化に適した公知の構成 ·手段を採用すればよい。
( 1 1 ) ダイォードを用いたチャージ ·ポンプ回路
図 21に、 スィッチ素子としてトランジスタの代わりにダイオード D 1、 D 2 を用いた場合のチャージ 'ポンプ回路の構成例を示す。 VIは、 安定した入力電 圧であり、 Vxは、 振幅電圧が Vpであり駆動能力の高いクロックである。 この 回路によれば、 ダイオードの順方向電圧を約 0. 6 Vとすれば、 出力電圧 V 2 = VI— （クロック振幅電圧 Vp—約 0. 6V) を効率よく発生させることができ る。
次に図 22のタイミングチャートを用いて動作について説明する。 なお説明を 簡単にするためにダイォード D 1、 D 2の順方向電圧を 0Vとする。 期間 T cに おいては、 Vx = Vaであり、 また D 1が順方向バイアスとなっているため Vd =V 1となっている。 従って、 コンデンサ Cpは、 V 1— Vaの電圧で充電され る。 期間 Tdになると、 Vdのレベルは、 Cpに引っ張られ、 Vxの電圧降下分 である Vpだけ下がる。 これにより、 V l→Cb→D 2→Cp→Vxのルートで 電流が流れ、 Cbが充電される。 以上の期間 T c、 Tdでの動作を繰り返すこと で、 出力電圧 V2 =V 1— Vpを得ることができる。
なお図 23に示すように、 図 21の回路を 2段重ねれば、 V3として、 V I— 2 (Vp—約 0. 6V) の電圧を得ることができる。 同様に 3段重なれば、 V 1 - 3 X (Vp—約ひ. 6 V) の電圧を得ることができる。
以上のように、 本発明のチャージ ·ポンプ回路としては、 トランジスタ等を用 いるもののみならず、 ダイオードを用いるもの等、 種々のものを採用できる。
〔実施例 4〕
実施例 4は、 チャージ ·ポンプ回路の出力能力 （電流供給能力） を大きくする 手法に関する実施例である。 基本的には、 チャージ ·ポンプ回路を形成するトラ ンジス夕のオン抵抗を低く し、 コンデンサの容量値を大きくすれば出力能力を大 きくできるが、 他の手法による方が効率的な場合もある。 その 1つの手法として、 複数のポンビング ·コンデンサを用意し、 この複数のボンビング，コンデンサに よりバックアップ♦コンデンサを交互に充電する手法が考えられる。 その他の手 法として、 LPの周波数を 2倍にする回路を追加し、 LPの半周期毎にチャージ 動作、 ポンプ動作をさせるという手法も可能である。 例えば図 1における一 V3 は、 一 V 3につながる回路部分で消費する電流と、 一 V2につながる回路部分で 消費する電流とにより、 二重に電圧低下を起こす。 従って、 一 V3を供給するチ ヤージ ·ポンプ回路は、 上記した種々の手法により出力能力を大きく しておくこ とが望ましい。
図 24に、 複数のポンビング ·コンデンサ Cp 1、 Cp 2を設けて、 出力能力 を高める回路例を示す。 ここでも図 18と同様に、 個別部品で回路を構成した場 合の例を示す。
信号 A、 /A B、 /Bは、 図 4で説明したクロック形成回路により形成した 信号であり、 Vxは入力電圧である。 Aがハイレベルである期間を T 1、 Bがハ ィレベルである期間を T 2とする。 T 1の期間は Trn l、 Trn2、 Trp3- Trp4はオフしており、 Trp 1と Trp 2はオンしている。 これにより Cp 1が電圧 Vxで充電される。 また Trn3と Trn4もオンしているため、 前回 に C p 2に充電されていた電荷が C bへ移る。 次に T 2の期間では、 T r p 1、 Trp2、 Trn3、 Trn4はオフしており、 T r p 3と T r p 4はオンして いる。 これにより Cp 2が電圧 Vxで充電される。 また T rn 1と T r n 2もォ ンしていてため、 前回に Cp 1に充電されていた電荷が Cbへ移る。 このように 2つのチャージ ·ポンプコンデンサ Cp 1、 Cp 2で交互に Cbに電荷を供給し てやることで、 より出力電圧の平滑度が良く出力能力の大きいチャージ 'ポンプ 回路を実現できる。
なお図 24の Hに示す部分は、 Trp2、 Trp4、 Trn2、 Trn4のト ランジス夕のゲートを駆動するのに必要な電圧と位相を持った信号を、 信号 A、 /Bから形成するためのレベルシフト手段である。 C s 1と C s 2は容量が 47 0 p F程度のガップリング 'コンデンサ、 D 1と D2はダイオード、 I nv3〜 6はインバー夕、 R f 1と R f 2は 1 Κ Ω程度の抵抗である。 Inv3と I nv 4と Rf 1とで 1つのホールド回路を形成しており、 Inv5と Inv6と Rf 2とで別のホールド回路を形成している。 図 24のような接続にし、 I nv3〜 6の正側電源端子を GNDに接続すれば、 I nv 3〜6の負側電源端子には GN Dよりも V Xだけ低い電圧が発生するので、 信号 Aや信号/ Bと同振幅で同相/ 逆相の信号が、 I nv 3〜6の出力から得られる。 I n V 3〜6の電源端子間に は 0. 1 F程度の平滑コンデンサ Cxを入れておくことが好ましい。 このレべ ルシフト手段は、 図 20A、 図 20 Bで説明したレベルシフト手段よりも、 信号 の振幅低下が小さいという利点がある。
さて本実施例では、 出力能力を向上させるために、 ポンビング 'コンデンサを 複数用意しているが、 この手法は、 表示品質の向上にも効果がある。 例えばラッ チパルス LPを用いる手法によると、 図 25Aに示すように、 ポンプ 'コンデン サ Cpの充電 （チャージ動作） と、 Cpによるバック 'アップコンデンサ Cbの 充電 （ポンプ動作） が、 2水平走査期間 （2H) 毎に繰り返されることになる。 このような構成のチャージ ·ポンプ回路を、 例えば図 1の負方向 2倍昇圧回路 5 に用いると、 8ライン周期の横縞の表示ムラ （濃い 4ライン +淡い 4ライン） が 生じる可能性がある。 負方向 2倍昇圧回路 5は、 一 V2、 一 V3の両方で消費さ れる電流を供給しており、 また一 V2、 一 V3は、 VH、 VLに比べて消費され る電流が大きいからである。 そこで、 負方向 2倍昇圧回路 5を、 図 24に示すよ うな複数のポンビング ·コンデンサを有する構成とすれば、 上記のような表示ム ラの発生を有効に防止できる。 その理由は、 このようにすれば、 図 25 Bに示す ように、 1水平期間毎に Cp 1又は Cp 2の充電、 及び、 Cp2による Cbの充 電又は Cp 1による Cbの充電が行われるからである。
なお上記のような表示ムラの発生を防止するためには、 少なくとも、 ボンビン グ ·コンデンサの充電及びポンビング ·コンデンサによるバックアップ ·コンデ ンサの充電を 1水平期間毎に行えばよい。 従って、 例えばラッチパルス LPの 2 倍の周波数の信号を用いて、 図 25 Cに示すようにチャージ ·ポンプ動作を行え ば、 上記表示ムラを防止できることになる。
〔実施例 5〕
実施例 5は、 チャージ 'ポンプ回路の昇圧倍率、 降圧倍率の変更に関する実施 例である。 図 10、 図 12で説明した負方向 6倍昇圧回路では、 昇圧倍率は 6倍 に固定されていた。 昇圧倍率を 6倍にした理由は、 デューティが 1/240の液 晶表示装置において、 Vc cが 3 Vまで低下した時に、 VEEが負方向 5倍昇圧 電圧 （つまり VEE =— 12V) では不足であり、 一 13. 5 V程度を必要とす るためである。 同じ液晶表示装置において必要となる VE Eは、 Vc cが 3. 3 Vの時は約一 12 V、 Vc cが 3. 6 Vの時は約一 10. 5Vである。 Vc cの 電圧によって必要となる VEEが異なる理由は次の通りである。 即ち、 本実施例 では、 X電極を駆動する電圧として Vc cやその 1/2降圧電圧をそのまま用い ている。 従って、 Vc cが高くなると非選択期間に液晶に加わる実効電圧が高く なり、 その分、 選択電圧を小さくする必要がある。 逆に Vc cが低くなると、 非 選択期間に液晶に加わる実効電圧も低くなり、 その分、 選択電圧を大きくする必 要があるからである。 以上の理由から、 図 1の負方向 6倍昇圧回路 2の昇圧倍率 は、 Vc cが 3. 3Vより高い時は 6倍ではなく 5倍で充分であり、 むしろ、 V c cが高い時は 5倍に自動的に切り変わるようにした方が消費電力が小さくなり 好ましい。 また、 1/200デューティの液晶表示装置においては Vc cが 3 V まで低下した時でも負方向 5倍昇圧で充分である。 このため、 外部端子により、 5倍から 6倍への切り替え、 6倍から 5倍への切り替えができるようにしておく ことが好ましい。
昇圧倍率、 降圧倍率の変更は次のようにして実現できる。 例えば前述の図 10 に示す回路で、 昇圧倍率を変更可能にするには、 図 26のような構成にすればよ い。 即ち倍率変更回路 20を設け、 6倍昇圧の場合には SWa 2の接点 Aを一 V 3 Bに接続し、 5倍昇圧の場合には SWa 2の接点 Aを GNDに接続すればよい c あるいは倍率変更回路 22を設け、 6倍昇圧の場合には SWb 2の接点 Bを一 V 3 Bに接続し、 5倍昇圧の場合には SWb 2の接点 Bを GNDに接続してもよい < —方、 前述の図 12に示す回路で、 昇圧倍率を変更可能にするには、 図 27のよ うな構成にすればよい。 即ち、 倍率変更回路 24を設け、 負方向 6倍昇圧の場合 には S W a 2の接点 Aを一 V 3 Bに接続し、 負方向 5倍昇圧の場合には S W a 2 の接点 Aを GNDに接続すればよい。
また 3/2倍昇圧を 2/ 3倍降圧に変更するには次のようにすればよい。 即ち 図 14A、 図 14 Bに示す 3/2倍昇圧回路では、 C bの +端子に出力端子が、 一端子に Vc cが接続されているが、 これを図 16A、 図 16Bに示すように、 Cbの +端子を Vc cに、 一端子を出力端子に接続するような切り替え手段を設 ければよい。
このように本実施例によれば、 K倍 （K 2) 昇圧又は LZM倍 （但し L/M は整数でない） 降圧又は M/L倍昇圧のチャージ ·ポンプ動作を行うチャージ · ポンプ回路と、 このチャージ ·ポンプ回路の昇圧倍率又は降圧倍率を変更する手 段とが設けられる。 これにより、 例えば図 1のコントラスト調整回路 3等により 無駄に消費される電流を低減でき、 更なる低消費電力化が図れる。
なお図 10、 図 12に示す負方向 6倍昇圧回路では、 一 V3Bを形成しており、 この一 V3Bは、 Vc cを基準に GNDを負方向に 2倍に昇圧した電圧に相当す る。 一方、 図 1の負方向 2倍昇圧回路 5の出力電圧一 V3も、 Vc cを基準に G NDを負方向に 2倍に昇圧した電圧に相当する。 従って、 例えば図 10、 図 12 において SWb 1、 SWa U Cp l、 C p 2から成る回路を設けずに、 負方向 2倍昇圧回路 5の出力電圧一 V 3を図 10、 図 12の一 V3Bとして共用するこ とも可能である。 あるいは逆に、 負方向 2倍昇圧回路 5を設けずに、 負方向 6倍 昇圧回路 2の一 V3Bを一 V3として共用することも可能である。 但し、 共用す る場合には負荷電流による出力電圧の低下が大きくなるため、 パネルサイズに応 じて共用するか否かを使い分けることが好ましい。
〔実施例 6〕
実施例 6は、 入力電源電圧の投入後の所与の期間、 チャージ ·ポンプ回路によ る高電圧の供給を停止させる手段を設けた実施例である。
チャージ ·ポンプ回路を用いて高電圧 （図 1の第 1電位 VH、 第 N電位 VL) を発生する場合、 入力電源電圧の投入後の所与の期間、 高電圧の発生を停止して おかないと、 システムが正常に立ち上がらない場合がある。 その理由の 1つは、 高電圧が発生する前に、 ドライバ I C (デ一夕線ドライバ、 走査線ドライバ） の ロジック部分が正常に動作していないと、 ドライバ I C内部の出力回路等がショ ート状態になる場合があるからである。 このような事態を防止するには、 例えば 図 1の負方向 6倍昇圧回路 2内に、 図 28 Aに示すように供給停止回路 26を設 ける。 そして入力電源電圧の投入後の所与の期間、 一 V3B inと一 V3Bou tの間を遮断すればよい。 図 28Bに、 この供給停止回路 26の具体的構成の一 例を示す。 Vc cが投入された後、 CxRの時定数で決まる所与の期間、 Trが オフし、 一 V3B inと一 V3 Boutの間が遮断される。 更に、 入力電源電圧 をそのまま電源回路の出力電圧として使用する経路、 即ち図 1の Vc c、 V3間 の絰路及び GND、 VC間の経路には、 過電流防止用として 10 Ω程度の抵抗を 挿入することが望ましい。
なお図 1の構成では、 負方向 6倍昇圧回路 2内に設けた供給停止回路 26によ り VL (第 N電位） の供給を停止すると、 VH (第 1電位） の供給も停止される ( 従って、 2倍昇圧回路 4内に供給停止回路を設ける必要がなくなる。 一方、 例え ば GNDを基準に Vc cを 6倍昇圧する回路を用いて VHを供給する場合には、 この 6倍昇圧回路内に供給停止回路を設ければよい。
〔実施例 Ί〕
図 29に実施例 7の電源回路のブロック図を示す。 この電源回路は、 図 1に示 す実施例 1の電源回路の出力電圧を Vc c— GNDだけ全体的に高電位側へずら せた電圧を発生する機能を持つ。 図 1の実施例 1では、 第 1〜第 N電位は、 低電 位側の第 2入力電位 GNDに対して対称に形成されていたが、 図 29では、 高電 位側の第 1入力電位 V c cに対して対称に形成されている。
説明を簡単にするため、 実施例 1と異なる部分のみ主に説明する。 負方向 5倍 昇圧回路 32は、 Vc cを基準に GNDを負方向へ 5倍昇圧した電圧 VEEをチ ヤージ .ポンプ動作により発生する。 Vc cが 3. 3 Vの時、 VEEは一 13. 2Vになる。 2倍昇圧回路 34は、 VLを基準に Vc cを 2倍昇圧した電圧 VH を発生する。 2倍昇圧回路 35は、 GNDを基準に Vc cを 2倍昇圧した電圧 V 3を発生する。 1/2倍降圧回路 36、 37は、 V3— Vc c間を 2等分した鼋 圧である V2、 Vc c— GND間を 2等分した電圧である一 V2を発生する。 以 上で液晶パネルを駆動する電圧は形成できた。 なお中央電位の V Cには V c cを そのまま用い、 一 V3には GNDをそのまま用いる。 この電源回路は、 出力され る電圧のレベルが高電位側の入力電源電圧 V c cに対して対称という特徴を備え ている。 こうした構成の電源回路によれば、 実施例 1で述べた理由と同じ理由に より、. 4ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能とな
-5) o
このように、 液晶駆動に必要な出力電圧が中心電位を持ち、 大部分の消費電流 がその中心電位と他の電圧との間で流れる場合に、 中心電位を第 1、 第 2入力鼋 位に一致させ、 出力電圧をチャージ ·ポンプ回路を主体とした回路で形成すると いう構成を用いることで、 液晶表示装置の低消費電力化を図れる。 こうした構成 によれば、 高電圧 VH、 VLでの消費電流が小さくなるため、 これらの高電圧 V H、 VLを、 出力能力の低いチャージ 'ポンプ回路で容易に形成できる。 そして、 これらの高電圧を電力損失の小さいチャージ ·ポンプ回路で形成することで、 液 晶表示装置の更なる低消費電力化が図れる。
なお、 実施例 7において、 負方向 5倍昇圧回路を正方向の昇圧回路に変更し、 コントラスト調整回路で VHを形成した後に VHを負方向に 2倍昇圧して VLを 形成することも可能である。
〔実施例 8〕 図 30に実施例 8の電源回路のブロック図を示す。 この電源回路は、 実施例 1 の電源回路の出力電圧を 1/2 X (Vc c-GND) だけ全体的に高電位側へず らせた電圧を発生する機能を持つ。 実施例 8では、 第 1〜第 N電位は、 第 1入力 電位 Vc cと第 2入力電位 GNDの中点電位を基準に対称に形成される。
1/2降圧回路 46は、 Vc c— GND間を 2等分した電圧 VCをチャージ . ポンプ動作により発生する回路であり、 この VCが、 第 1〜第 N電位の中心電位 となる。 負方向 5倍昇圧回路 42は、 Vc cを基準に GNDを負方向へ 5倍昇圧 した電圧 VEEを発生する。 2倍昇圧回路 44は、 VLを基準に VCを 2倍昇圧 した電圧 VHを発生する。 負方向 2倍昇圧回路 45は、 VCを基準に GNDを負 方向へ 2倍昇圧した電圧の一 V3を発生する。 2倍昇圧回路 49は、 VCを基準 に V c cを正方向へ 2倍昇圧した電圧 V 3を発生する。 以上で液晶パネルを駆動 する電圧は形成できた。 なお V 2には V c cをそのまま用い、 一 V2には GND をそのまま用いる。 この電源回路は、 出力電圧が、 第 1入力電位と第 2入力電位 の中点電位 VCに対して対称という特徴を備えている。 実施例 8によれば、 実施 例 1で述べた理由と同じ理由により、 4ライン同時選択法で駆動される液晶表示 装置の低消費電力化が可能となる。
なお、 所望の電圧が 5レベルの場合には、 図 30において 2倍昇圧回路 49と 負方向 2倍昇圧回路 45を省略する構成としても良い。
〔実施例 9〕
図 31に実施例 9の電源回路のブロック図を示す。 実施例 9では、 電源回路の 出力電圧が、 第 1、 第 2入力電位 Vc c、 GNDの中点電位に対して対称に形成 される。 また実施例 9の電源回路は、 2端子型非線形スイッチング素子を用いた 液晶パネルを駆動する回路である。 図 51で説明した電源回路が、 Yドライバに 加える電源電圧を揺さぶる方式であるのに対し、 実施例 9の電源回路は揺さぶら ない定常電圧を出力する。 図 32に、 この電源回路を用いた時のパネル駆動波形 の例を示す。
まず図 32について先に説明する。 VSHは正側の選択電圧であり、 VSLは 負側の選択電圧である。 VNHは VSHを選択した後の非選択電圧であり、 VN Lは VS Lを選択した後の非選択電圧である。 各電圧には VSH— VNH = VN L一 VS Lなる関係、 言い替えると VNHと VNLとの中点電位が VSHと VS Lとの中点電位に等しいという関係がある。 横軸 tは時間軸であり、 1目盛りが 1選択期間の長さ t 1Hに相当する。 列電極駆動波形は、 階調手段がパルス幅階 調である場合の例である。 図 32のように、 列電極を駆動する電圧を行電極の非 選択電圧と一致させることにより、 電源回路の構成が著しく容易となる。
次に図 31の回路について説明する。 非選択電圧であり同時に列電極駆動電圧 でもある VNHと VNLには、 ロジック駆動用電圧の Vc cと GNDをそのまま 用いる。 負方向 5倍昇圧回路 52は、 Vc cを基準に GNDを負方向へ 5倍昇圧 した電圧 VE Eを発生する。 Vc cが 5 Vの時には VEEは一 20 Vになる。 昇 圧回路 60は、 VNHを基準として VNL— VS Lと同じ電圧差を昇圧して、 V SHを発生する。 以上で液晶パネルを駆動する電圧は形成できた。 この構成の電 源回路は、 出力電圧が、 第 1、 第入力電位の中点電位に対して対称という特徴を 備えている。
上記構成の電源回路により 2端子型非線形スィツチング素子を用いた液晶パネ ルを駆動すると、 電源回路や Yドライバの動作電圧が揺さぶり電源方式の場合に 比べ 2倍近くまで高くなるが、 それにもかかわらず液晶表示装置の消費電力を低 減できる。 その理由の一つは、 Yドライバに加わっている電圧が静的であるため、 揺さぶり電源方式で起こった問題点が生じないためである。 即ち、 Yドライバの 全寄生容量が揺さぶられる電圧幅で充放電するという問題点、 及び、 揺さぶられ る夕イミングにおいて Yドライバ内でショート的に電流が流れるという問題点が、 本実施例では生じない。 高電圧が 2倍近い電圧になっても、 1選択期間における Yドライバの高電圧系の充放電電流やショート的な電流は、 数百本ある出力の内 の 1本だけで起こるため、 高電圧化による電流増はごくわずかである。 もう一つ の理由は、 電源回路自体の消費電力が極めて小さいためである。 これは、 出力電 圧を、 効率の高いチャージ 'ポンプ式の昇圧回路で生成していることによる。 本 実施例によれば、 揺さぶり電源方式の約半分の消費電力で、 2端子型非線形スィ ツチング素子を用いた液晶パネルを駆動することが可能となった。
なお本実施例では、 負方向 5倍昇圧回路 52を用いるとして説明してきた。 し かしながら、 低電圧液晶を使用する場合は、 負方向 5倍昇圧回路 52を負方向 4 倍昇圧回路とすればよい。 また Vc cを 3. 3Vに下げると共に、 必要に応じて 負方向 5倍昇圧回路 52を負方向 6倍昇圧回路としてもよい。 また本実施例では、 階調表示手段がパルス幅変調法によるとして説明したが、 フレーム間引き法を用 いても構わない。
また、 所望の電圧が 5レベルの場合には、 図 31において VCC— GNDの間 へ 1/2倍降圧回路を追加して中央電位を発生してもよい。
〔実施例 10〕
図 33に実施例 10の電源回路のプロック図を示す。 実施例 10では、 実施例 9と異なり、 第 1、 第 2入力電位 Vc c、 GNDと異なる電位である VNLを発 生する。 そして電源回路の出力電圧が、 この VNLと、 Vc c又は GNDとの中 点電位に対して対称に形成される。
実施例 10では、 非選択電圧であり列電極駆動電圧でもある VNHには、 ロジ ック駆動用電圧の Vc cをそのまま用いる。 負方向 3/2倍昇圧回路 61は、 V c cを基準に GNDを負方向へ 3/ 2倍昇圧した電圧 VNLを発生する。 負方向 3/2倍昇圧回路 61の構成例は、 既に図 15A、 図 15 Bにて説明した通りで ある。 負方向 5倍昇圧回路 62は、 Vc cを基準に VNLを負方向へ 5倍昇圧し た電圧 VEEを発生する。 Vc cが 3. 3Vの場合は、 Vc c— VNLが 4. 9 5V、 VNL— VEEが 19. 8Vとなり、 実施例 9において V c cが 5 Vの場 合とほぼ等しい出力電圧が得られる。 昇圧回路 70は、 VNHを基準として VN L一 VS Lと同じ電圧差を正方向に昇圧して、 VSHを発生する。 以上で液晶パ ネルを駆動する電圧は形成できた。 この電源回路は、 第 1、 第 2入力電位と異な る電位 VNLをチャージ 'ポンプ回路で発生し、 出力電圧が、 Vc cと VNLの 中点電位に対して対称という特徴を備えている。 以上の構成の実施例 10によれ ば、 ロジック電圧を低電圧にできるため、 2端子型非線形スイッチング素子を用 いた液晶パネルを、 実施例 9よりも更に低消費電力で駆動できる。
〔実施例 1 1〕 図 34に実施例 11の電源回路のブロック図を示す。 図 1に示す実施例 1と異 なるのは、 実施例 11では、 入力電源電圧が第 3入力電位 Ve eを含む点である c 即ち、 実施例 1では単一電源構成 （Vc c、 GND) であったのに対して、 実施 例 1 1では 2電源構成 （Vee、 Vcc、 GND) となっている。
負方向 2倍昇圧回路 72は、 第 3入力電位 Ve eを基準に GNDを負方向に 2 倍昇圧した電圧 VLをチャージ ·ポンプ動作により発生する。 負方向 2倍昇圧回 路 73は、 第 1入力電位 Vc cを基準に GNDを負方向に 2倍昇圧した電圧一 V
3を発生する。 1/2降圧回路 74、 75は、 Vc c— GND間を 2等分した鼋 圧 V2、 GND- (-V3) 間を 2等分した電圧一 V2を発生する。 また V3に は Vccをそのまま用い、 VCには GNDをそのまま用いる。 以上の構成の電源 回路により例えば 4ライン同時選択法で必要な電圧を形成できる。 なおチャージ
•ポンプ方式の 1ノ2降圧回路の構成については、 既に図 9にて説明した通りで ある。
図 35に、 1 2降圧回路74、 75の代わりに、 1/3降圧回路 76、 77 を設けた場合のブロック図を示す。 1/3降圧回路 76、 77は、 各々、 Vc c 一 GND間を 1/3ずつ分割した電圧 V 1、 V2、 GND- (一 V3) 間を 1/ 3ずつ分割した電圧一 V 1、 一 V2を発生する。 この電源回路により、 例えば 6 ライン同時選択法で必要な電圧を形成できる。
なお本実施例では、 理解しやすいように GNDに対して Ve eと Vc cがとも に正電位の場合を述べてきたが、 Ve eと Vc cがともに正電位である必要はな く、 図 36に示すように、 Ve eと V c cの一方あるいは両方が GNDに対して 負電位であってもよい。
以上に説明した本実施例は、 次のような構成上の特徴を有している。
即ち本実施例では、 入力電源電圧に含まれる高電位側の第 1入力電位 Vc c、 低電位側の第 2入力電位 GNDを、 第 1〜第 N電位 （N 4) の中の第 G電位 V 3、 第 J電位 VCとしてそのまま用いている。 また第 1、 第 2入力電位よりも高 電位側又は低電位側の第 3入力電位 V e eを、 高電位側の第 1電位 VHと低電位 側の第 N電位 VLのいずれかとして用いている。 また所与のクロックに基づきチ ヤージ ·ポンプ動作を行い、 第 1、 第 N電位 VH、 VLのいずれかを直接に又は 調整手段を介して供給するチャージ ·ポンプ回路 （負方向 2倍昇圧回路 72) と、 第 G、 第 J電位よりも高電位側又は低電位側の第 F電位 （1<F<N) を直接に 又は調整手段を介して供給するチャージ ·ポンプ回路 （負方向 2倍昇圧回路 73) とを含んでいる。 そして更に、 第 1〜第 N電位の中の前記第 1、 第 F、 第 G、 第 J、 第 N電位以外の電位を、 所与のクロックに基づきチャージ ·ポンプ動作する チャージ 'ポンプ回路 （ 1/2降圧回路 74、 75、 1/3降圧回路 76、 77) により供給している。 以上の構成によれば、 出力能力をそれほど必要としない第 1電位 VH又は第 N電位 VLは、 出力能力は低いが高効率のチャージ ·ポンプ回 路で供給されると共に、 第 G電位 V3、 第 J電位 VCは出力能力の高い入力電源 電圧 Vc c、 GNDに接続される。 更に V2、 一 V 2等の電圧はチャージ 'ボン プ回路で供給される。 これにより表示品質の維持と低消費電力化とを両立できる。 なお本実施例の構成は、 実施例 1の （3) で説明した構成上の特徴、 即ち K倍昇 圧、 及び L/M倍降圧等のチャージ ·ポンプ回路が混在するという構成上の特徴 も有している。
次に本実施例の消費電力について説明する。 電源回路より後段にある負荷回路 の V3— VC系の消費電流を I c、 — V3— VC系の消費電流を I dとすれば、 本実施例によれば、 I cによる消費電力は I c X V c cとなる。 また、 負方向 2 倍昇圧回路 73を効率の良い昇圧回路とすることで、 I dによる消費電力はほぼ I dxVc cとなる。 これに対し、 図 49の電源回路では、 I cによる消費電力 は I cxVEEであり、 I dによる消費電力は I dxVEEとなる。 仮に Vc c = 5V、 VEE=20Vとすると、 図 49の電源回路の消費電力は （ I c + I d) x 2 OVとなり、 本実施例の消費電力は （I c + I d) 5Vとなる。 従って、 消費電力を約 1/4に低減できることになる。
また以上は中間電圧にのみ注目して述べてきたが、 VHや VLでの消費電力に ついても同様のことが言える。 すなわち電源回路より後段にある負荷回路の VH 一 VC系の消費電流を I a、 VL— VC系の消費電流を I bとすれば、 1 &と 1 bによる消費電力は図 49の電源回路では （ I a+ I b) x 20 Vとなる。 これ に対して、 本実施例では、 負方向 2倍昇圧回路 72を効率の良い昇圧回路とする ことにより、 消費電力はほぼ （ I a+ I b) x 10 Vとなり、 約半減できる。 以 上の説明からわかるように、 本実施例は、 負荷回路が中心電圧を必要とし、 大部 分の消費電流がその中心電圧と他の電圧との間で流れる場合に、 大幅な低消費電 力化が可能となる。
なお実施例 1 1では、 実施例 1と同様に、 パルス状のクロックである LPによ りクロックを生成してチャージ ·ポンプ動作を行うことができる。 また実施例 1 1でも、 実施例 2で説明したような種々の構成のチャージ ·ポンプ回路を採用で きる。 また実施例 3〜実施例 6で説明したような種々の手法を採用して低消費電 力化を図ることもできる。 更に図 34、 図 35では、 出力電圧は、 GNDに対し て対称となっているが、 Vc cに対して対称、 Vc cと GNDの中点電圧に対し て対称、 所与の発生電圧と Vc c又は GNDとの中点電圧に対して対称に出力電 圧を形成することも可能である。 また図 34では、 7レベルの電圧を得るために 1Z2降圧回路 74、 75を設けたが、 所望の電圧が 5レベルの場合には、 1/ 2降圧回路 74、 75を省略すればよい。 更に 1ノ2降圧、 1ノ3降圧等をオペ アンプを用いて行う場合には、 図 2に示すような構成とすればよい。
〔実施例 12〕
実施例 12は、 入力電源電圧の供給停止、 所与のクロックの供給停止あるいは 表示オフ制御信号の入力の少なくとも 1つがなされた場合に、 第 1、 第 N電位の 少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる実施例 め
図 37に、 入力電源電圧の供給停止あるいはクロックの供給停止が行われた場 合に、 VH、 VL系の残留電荷を放電させる回路例を示す。 図 37において信号 /Aと Aは互いに逆相のクロック信号である。 また Trp8と Trp9は PMO Sトランジスタであり、 クロックが供給されている間は、 トランジスタの一方が オンし他方がオフするという動作を繰り返している。 Trp8がオンすると、 コ ンデン Cc 1が電圧 Vc cで充電され、 TrP9がオンすると Cc 1の電荷が C c 2に移る。 C c 2と抵抗 R cによる時定数をクロック信号の周期よりも充分に 大きく設定すれば、 ノ、'ッファ Bufの入力は、 電圧 Vc cにほぼ近いレベルとな る。 クロックが停止すればどちらか一方のトランジスタが必ずオフとなるため、 Bufの入力は、 R cにより GNDレベルとなり、 B u fの出力も GNDレベル となる。 電圧 Vc cの供給が停止した場合にも Bu fの入力及び出力は GNDレ ベルとなる。
Trn5、 Trn6は NMOSトランジスタ、 Trp5、 Trp6、 T r p 7 は PMOSトランジスタである。 Ra l、 Ra2、 R b 1は数 M Ω程度の抵抗で あり、 各々、 Trn5や TrP 5のオン時の抵抗よりも大きな抵抗値に設定され ている。 従って、 これらのトランジスタがオンしている時でもこれらの抵抗を通 つて流れる消費電流は小さい。 電圧 Vc cが供給され、 クロックが供給されてい る時は Bufの出力が Vc cレベルであるため T r n 5がオンする。 T rn 5が オンすると、 T r p 7のゲートはロウ側となって T r p 7がオンし、 VHには電 圧 V e eが供給される。 また T r n 6のゲートが G N Dレベルになって T r n 6 はオフする。 電圧一 V3は、 電圧 Vc cの反転出力であり （図 1、 図 34参照） 、 電圧 Vc cが供給されてクロックが動作している時はほぼ一 Vc cのレベルとな つている。 これにより、 T r p 5がオンし T r p 6はオフする。
電圧 Vc cの供給が停止するかクロックの供給が停止すると、 Bufの出力及 び電圧一 V 3は GNDレベルとなり、 Trn5も Trp 5もオフする。 Trn5 がオフすると、 T rp 7のゲートは Ve eレベルとなり、 Trp7がオフし、 V e eから VHへの供給が遮断される。 また T r n 6のゲートも Ve eレベルとな つてオンし、 VH系に残存していた電荷が 10 Κ Ω程度の抵抗 R a 3を通して G NDに放電される。 また T r p 5がオフすると、 T r p 6のゲートがロウ側とな つて Trp6がオンし、 VL系に残存していた電荷が 10 ΚΩ程度の抵抗 Rb 2 を通して GNDに放電される。
以上のように、 本実施例によれば、 電圧 Vc cまたはクロックの供給が停止し た場合に、 電圧 Ve eの供給を遮断するとともに、 電圧 VH、 VLにより電圧が 供給される回路部分の残留電荷を放電させることを、 消費電力をほとんど増加さ せることなく実現できる。 これにより、 上記回路部分に、 直流の高電圧が印加さ れ続けるという異常事態を防止できる。
図 38に、 表示オン/オフ信号により VH、 VL系の電荷を放出させる回路例 を示す。 図 37との主な相違は、 T r n 5のゲートに信号 D o nを入力している 点である。 信号 D 0 nは液晶表示装置の表示オン/オフを制御する信号で、 表示 オン時はハイレベル （Vc c) 、 表示オフ時はロウレベル （GND) となる信号 である。 D o nがハイレベルの時は T r n 5がオンし、 これにより Trp7のゲ —卜がロウ側となり Trp7がオンする。 これにより、 VHに電圧 Ve eが供給 される。
一方、 D o nがロウレベルの時は T r n 5がオフし、 これにより Trp7のゲ ートが Veeと同レベルとなり Trp7がオフする。 これにより、 VHへの電圧 V e eの供給が遮断される。 同時に T r n 6のゲートも V e eと同レベルとなり T r n 6がオンする。 これにより VH系に残留している電荷が放電する。
以上のように表示オンノオフ制御信号を本実施例の電源回路に入力することに より、 消費電流を増加させることなく液晶表示装置の表示オン/オフを容易に制 御できる。 なお、 上記のように直接 Trn5のゲートに信号 Donを入力する方 法ではなく、 D o nがロウの時にクロックを停止する回路を追加する方法によつ て、 VH系の残留電荷を放電させ、 液晶表示装置を表示オフ状態にしてもよい。 また図 4に示すように DFのリセット端子を制御してクロヅクを停止し、 チヤ一 ジ ·ポンプ回路の動作を停止させることで液晶表示装置を表示オフ状態にしても よい。
図 39A、 図 39Bに、 入力電源がオフした場合に、 VH、 VL系の電荷を放 電させる回路例を示す。 例えば図 39 Aにおいて入力電源がオフし Vc c = GN Dとなると、 Trnl Oがオフし Trn l lのゲートがハイ側になる。 これによ り Trn 1 1がオンし、 VH系の電荷が GNDに放電される。 また図 39Bでは、 Vc c = GNDになると、 Trp l Oがオフし Trp l 1のゲートがロウ側とな る。 これにより Trp l 1がオンし、 VL系の電荷が Vc cに放電される。
図 40A、 図 4 OBに、 入力電源がオフした場合及び表示オフ信号が入力され た場合に、 VH、 VL系の電荷を放電させる回路例を示す。 Dof fは表示オフ の時にハイレベル （ = Vc c) になる信号である。 D o f fがハイレベルになる とその反転信号である/ D o f fはローレベル （ = GND) となり、 これにより T r n 10がオフし Trn l 1のゲートがハイ側になる。 これにより T rn 1 1 がオンし、 VH系の電荷が GNDに放電される。 また図 40Bでは、 Dof fが ハイレベルになると、 Trp l 0がオフし Trp 11のゲートがロウ側となる。 これにより Trp 11がオンし、 VL系の電荷が Vc cに放電される。
〔実施例 13〕
図 41に、 実施例 1〜実施例 12で説明した電源回路を含む液晶表示装置の構 成例を示す。 この液晶表示装置は、 複数のデータ線電極と複数の走査線電極によ り駆動される液晶層を含む液晶パネル 88と、 電源回路 91と、 電源回路 91に より供給される電圧に基づいてデータ線電極を駆動する Xドライバ I C (データ 線ドライバ） 90と、 電源回路により供給される電圧に基づいて走査線電極を駆 動する Yドライバ I C (走査線ドライバ） 89とを含む。
VCC— GNDはドライバ I Cの ϋジヅク部駆動用電源入力であり、 VEE— GNDは選択電圧を形成するための高電圧電源入力である。 電源回路が図 1のよ うな構成の場合には VE Εは必要ない。 ？は乂ドライノ、' I C用のラッチパルス であり、 通常は、 シフ ト ' レジスタを含む Υドライバ I C用のシフ トクロックに も兼用される。 その他のタイミング信号やデータ信号は図を見やすくするために 記載を省略してある。
図 42に、 図 41の回路で液晶パネルを駆動した時の駆動電圧波形の例を示す c この駆動波形は特公昭 57 - 577 18の請求項 1に記載された駆動方法におい て、 V 1 11 =V 122と設定した場合に駆動波形に相当する。 ここに、 VHと VLは選択される走査線電極に加える電圧であり、 VC (VM) は非選択の走査 線電極に加える電圧である。 また、 Vx 0と Vx 1は表示データのオン/オフに 従って X電極に加える電圧である。 Mは液晶を交流駆動するための制御信号で、 信号 Mのハイ/ロウにより液晶パネルに加える電圧の極性が反転される。 t 1 H は 1本の走査線電極が選択される時間の長さを示している。
この駆動方法に必要な電圧は、 実施例 1〜実施例 12で説明した電源回路によ り形成できる。 例えば、 非選択レベルの VC、 選択レベルの VH及び VLには、 電源回路 91の出力 VC、 VH、 VLを用いる。 また X電極を駆動する電圧の V 0には 2を用ぃ、 Vx 1には一 V 2を用いればよい。 例えばデューティが 1 /240の場合には VHは通常 20 V程度であり、 V2はロジック電圧 3. 3 V の約 1/2の 1. 6 V程度である。 従って V 2には、 ロジック電圧を 1/2に降 圧した電圧を利用することもできる。
Xドライバ I C90のロジック電圧は VCC— GNDをそのまま用いればよい £ Yドライバ I C 89のロジック電圧としては、 T FTパネル用のゲート線ドライ バ I Cのようにドライバ出力電圧の中間でよい場合は、 VCC— GNDをそのま ま用いればよい。 しかしながら、 例えば STNパネル用の通常のドライバ I Cの ように、 ロジック電圧の低レベルが VLに一致している場合には、 Yドライバ I C 89用のロジック電圧 VDDを別に形成する必要がある。 図 43はこの場合に 用いる Yドライバ用ロジック電圧発生回路の例であって、 図 24の Hに示す部分 と基本的に同様の動作をする。 すなわち Bは、 図 5に示した信号であり、 VCC 一 GNDを電源として駆動される信号である。 また Cs 1と。32は容量が47 OpF程度のカップリング ·コンデンサ、 D 1と D 2はダイオード、 Buf 1と Bu f 2はバッファ、 R f 1と R f 2は 1 ΚΩ程度の抵抗である。 Buf 1と R f 1で 1つのホールド回路を形成しており、 Bu f 2と R f 2で別のホールド回 路を形成している。 図 37のような接続にして、 バッファの負側電源端子を VL に接檨すれば、 バッファの正側電源端子には V Lよりも V C Cだけ高い電圧 VD D yが発生する。 従って、 この VDDyを Yドライバ I C89用のロジック用電 源とすればよい。 Yドライバ I C 89の動作周波数は Xドライバ I C 90の 1/ 80程度であり、 Yドライバ I C89のロジック部の消費電流は極めて小さい。 従って、 上記のような簡易な手法で形成した電源電圧で充分に駆動が可能である c また、 図 43の回路は、 信号 L Pをレベルシフトして Yドライバ用シフトクロッ ク YSCLを形成する機能も有している。 なお、 バッファの電源端子間には 0. 1 F程度の平滑コンデンサ Cxを入れておくことが好ましい。
以上は VCCが 3. 3Vとして説明した。 しかしながら、 VCCが 5Vの場合 は、 オペアンプ等を用いて VCCをより低い電圧に変換し、 電源回路 91や Yド ライバ I C89、 Xドライバ I C90の駆動を行った方が、 低消費電力化のため には好ましい。 また、 VCCが 1. 5 V程度の場合にはこの VCCをそのまま V χθとして用い、 VCCの反転昇圧電圧 （負方向 2倍昇圧電圧） を Vx lとして 用いればよい。
以上の構成の液晶表示装置では、 その電源回路自体が低消費電力である。 更に- パネル電流の大部分を占める充放電電流、 即ち X電極と非選択状態の Y電極との 間で流れる充放電電流が、 高電圧系から供給されるのではなく、 より低いロジッ ク部駆動電圧系から供給される。 従って、 パネル電流による消費電力も大幅に低 減され、 全体として消費電力を著しく小さくできる。
〔実施例 14〕
図 44 Aに液晶表示装置の他の構成例を示す。 基本的には実施例 13と同様の 構成であるため、 実施例 13と異なる部分についてのみ説明する。 本実施例は Y 電極を 2ライン同時選択法で駆動する場合の例である。
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図 44 Bに示す c Y電極の駆動には、 実施例 13と同様に、 非選択レベルである VC (VM) と選 択レベルである V Hおよび V Lが必要である。 ここで VHと VLとは VCを中心 として互いに対称な関係にある。 X電極の駆動には、 VxO〜Vx2の 3レベル の電圧が必要である。 Vx 1は VCと同電位であり、 VxOと Vx2とは Vx l を中心として互いに対称な関係にある。 例えば 1フレーム周期内に走査する Y電 極の数が 240本程度で、 かつ、 Vth (スレツショールド電圧） が実効値で 2 V程度の通常液晶を使用する場合は、 VCを 0 Vとすると VHは約 16 V、 Vx 0は約 2 Vとなる。 つまり実施例 13と異なる点は、 X電極の駆動電圧として中 心電位が追加される点と、 VHが若干下がり Vx 0が若干上がる点だけである。 本実施例の電源回路はこうした対称な関係にある電圧を低消費電力で発生するの に遍してレヽる。
VCCが 3. 3 Vの場合には、 1:11が実効値で 1. 6 V程度の低電圧液晶を 使用すればよい。 また VCCが 1. 5 V程度の場合には、 やはり低電圧液晶を使 用し、 この VCCをそのまま Vx 0として用いればよい。
本実施例の液晶表示装置は、 電源回路自体が低消費電力であるとともに、 実施 例 13で述べた理由と同じ理由でパネル電流による消費電力も大幅に低減される c また駆動に必要となる最大電圧も実施例 13より低くて済み、 更なる低消費電力 化を図れる。 また図 49の比較例では、 Xドライバのロジック部等での消費電流 を IXDとすると、 これによる消費電力は IXDxVEEであった。 これに対し て本実施例では、 消費電力は I XDXVCCで済み、 比較例に比べ大幅な低消費 電力化を図れる。
〔実施例 15〕
図 45 Aに液晶表示装置の他の構成例を示す。 本実施例は Y電極を 4ライン同 時選択法で駆動する場合の例である。
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図 45 Bに示す c Y電極の駆動には非選択レベルである VCと選択レベルである VHおよび V が 必要で、 VHと VLとは VCを中心として互いに対称な関係にある。 X電極の駆 動には、 Vx 0〜Vx 4の 5レベルの電圧が必要で、 ¥ 2は¥(：と同電位でぁ る。 Vx 0と Vx 4および Vx 1と Vx 3は Vx 2を中心として互いに対称な関 係にあり、 VxO— Vx l=Vx l— Vx2=Vx2— Vx3=Vx3— Vx4 を満足する。 例えば 1フレーム周期内に走査する Y電極の数が 240本程度で、 かつ、 V t hが実効値で 2 V程度の通常液晶を使用する場合は、 VCの電圧を 0 Vとすると VHは約 1 1. 3V、 VxOは約 2. 9Vとなる。 つまり実施例 14 と異なる点は、 X電極の駆動電圧として中心電位に対して互いに対称な 2レベル の電圧が追加される点と、 VHが若干下がり Vx 0が若干上がる点だけである。 特に、 VCCが 3. 3 Vの場合は VCCと Vx 0が比較的近いレベルであるた め、 図 45 Aに示すように VCCをそのまま VxOとしても用いることが可能で ある。 この場合は Vt hがやや高い液晶を使うか、 VEEをやや低く設定するか すれば、 コントラスト調整も容易にできる。
〔実施例 16〕
図 46 Aに液晶表示装置の他の構成例を示す。 本実施例は Y電極を 6ライン同 時選択法で駆動する場合の例である。
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図 46 Bに示す, Y電極の駆動には、 非選択レベルである VCと選択レベルである VHおよび VL が必要で、 VHと VLとは VCを中心として互いに対称な関係にある。 X電極の 駆動には、 Vx 0〜Vx 6の 7レベルの電圧が必要で、 3は 〇と同電位で あり、 かつ、 Vx 0〜Vx 6は Vx 0— Vx 1 = Vx 1— Vx 2 = Vx 2— Vx 3=Vx3-Vx4 = Vx4-Vx5=Vx 5-Vx 6を満足する。 例えば 1フ レーム周期内に走査する Y電極の数が 240本程度で、 かつ、 Vt hが実効値で 2 V程度の通常液晶を使用する場合は、 VCの電圧を 0 Vとすると VHは約 9. 2 V、 Vx 0は約 3. 6 Vである。 つまり、 実施例 15と異なる点は X電極の駆 動電圧として中心電位に対して互いに対称な 2レベルの電圧が追加される点と、 VHが若干下がり Vx 0が若干上がる点だけである。
特に VCCが 3. 3 Vの場合は、 VCCと Vx 0が比較的近いレベルであるた め、 図 46 Aに示すように VC Cをそのまま Vx 0としても用いることが可能で ある。 この場合は Vt hがやや低い液晶を使うか、 VEEをやや高く設定するか すれば、 コントラスト調整も容易にできる。
以下に同時に選択する Y電極の数がどの程度までが実用的かを述べる。 例えば 1フレーム周期内に走査する Y電極の数が 240本程度の場合は同時選択するラ イン数が 15本〜 16本の時に、 Y電極の駆動に必要な最大電圧幅と、 X電極の 駆動に必要な最大電圧幅とが等しくなる。 V t hが実効値で 2 V程度の通常液晶 を使用する場合には、 この電圧は 6 V弱となる。 つまり、 同時選択ライン数が 1 6本以下の範囲では同時に選択する Y電極の数が多い駆動方法ほど必要となる最 大電圧が低くて済み、 その点では消費電力の低減に有利であることになる。 但し、 逆に、 駆動に必要な電圧のレベル数が増加して電源回路が複雑化するとともに、 Xドライバ I Cもコス ト高になるので、 同時選択するライン数は 8本以下が実用 的であると言うことができる。
以上述べた実施例 13〜実施例 16では、 例えば図 46 Aに示すように、 第 1、 第 2入力電位 VCC、 GNDを、 V3、 V2、 V I、 VC, 一 VI、 — V2、 一 V3 (第 1〜第 N電位） のいすれかとして使用すると共に、 ドライバ I Cのロジ ック部の電源電圧としても使用している。 電源回路 9 1で使用する入力電源電圧 (VEE、 VCC、 GND又は VCC、 GND) の他に、 ドライバ I Cの口ジッ ク部を駆動するための別の電源電圧を用意する方が、 液晶パネルを最適電圧で駆 動する点では好ましい。 しかしながら入力電源電圧の数が増えることは、 液晶表 示装置の使用者にとっては好ましくない。 実施例 13〜実施例 16で説明したよ うに、 VCC、 GNDを V3、 V2〜一 V2、 一 V 3のいずれかとして使用する と共に、 ドライバ I Cのロジック部の電源電圧として使用しても、 若干最適電圧 からずれた電圧による駆動となるが、 実用的には問題無い画質の表示が可能であ る。 従って、 実施例 13〜実施例 16のようにして、 入力電源電圧の数の増加を 抑える方が、 より実用的となる。
なお、 V3、 V2〜一 V2、 一 V3の中に VCC；、 GNDに一致するものがな い場合には、 図 33で説明したように、 チャージ ·ポンプ動作により VCC、 G NDと異なる電圧を発生し、 この発生電圧を V3、 V2〜一 V2、 一 V3のいず れかとして用いればよい。
また図 41等に示すように、 実施例 13〜実施例 16では、 電源回路 91に入 力するパルス状クロックとして、 Xドライバ用ラツチパルス信号 LP又は Yドラ ィバ用シフトクロック YSCLを使用している。 電源回路 91のクロックを形成 する信号は、 周期的なパルス状クロックであることが好ましい理由は、 実施例 2 において既に述べた通りである。 通常、 Xドライバ用ラッチパルス信号は周期が 3 〜： L 0 程度、 パルス幅が 100ns〜300 ns程度の周期的な パルス状クロック信号であるため、 電源回路 91のパルス状クロックとして問題 無く利用できる。 Yドライバ用シフトクロックが Xドライバ用ラッチパルスとは 別に入力される液晶表示装置もあるが、 この場合の Yドライバ用シフトクロック も Xドライバ用ラツチパルスと同様の周期的なパルス状ク口ック信号であるため、 こちらのクロックを用いても問題無い。 液晶表示装置に入力されるタイミング信 号の中では、 これらの信号が最も適切である。 液晶表示装置の消費電流の大部分 が 1水平走査期間の切りかわりごとに流れる電流であるため、 その電流を供給す るチャージ ·ポンプ回路を、 1水平走査期間毎のパルス状クロックである Xドラ ィバ用ラツチパルスや Yドライバ用シフトクロックに同期して動作させることは、 理にかなつている。 これより周期が長いクロック信号では昇圧能力不足となる。 一方、 これより周期が短いパルス状クロック信号は、 昇圧能力を確保する上では 好ましいが、 こうした信号は液晶表示装置には入力されていないため別途作り出 すことが必要となり、 これは回路の大規模化につながる。 〔実施例 1 7〕
図 4 7に、 本発明の液晶表示装置を電子機器に搭載した例を示す。 P U (マ イク口マイクロ ·プロセッサ ·ュニット） 1 1 2は、 電子機器全体を制御するも のであり、 L C Dコントロ一ラ 1 1 3は、 液晶表示装置 1 1 5に必要なタイミン グ信号や表示データを送り出すものである。 またメモリ （V R AM ) 1 1 4は、 表示データを格納するものであり、 電池 1 1 6は、 電子機器の電源である。 D C /D Cコンバータ 1 1 7は、 電池 1 1 6の電圧から液晶表示装置 1 1 5に必要な 高電圧を発生するものである。 D C/D Cコンバータ 1 1 7は液晶表示装置に内 蔵させてもよく、 内蔵させる場合は本発明のようにチャージ ·ポンプ方式の D C 一 D Cコンパ一夕を用いることが望ましい。 このような電子機器に、 本発明の液 晶表示装置を用いることによって、 電子機器の消費電力を大幅に低減できる。 なお、 本発明は上記実施例 1〜実施例 1 7に限定されるものではなく、 本発明 の要旨の範囲内で種々の変形実施が可能である。
例えばパルス状クロックを使用する手法、 昇圧倍率を変更する手法、 チャージ •ポンプを 1水平期間毎に行う手法等は、 図 1、 図 3 4等に示す構成の電源回路 に限らず、 少なくとも第 1〜第 N電位を供給するチャージ ·ポンプ回路を含む電 源回路であれば、 種々ものに適用できる。
またチャージ ·ポンプ回路の構成も図 6〜図 2 4に示したものに限られるもの ではない。
また上記実施例では、 ラツチパルス L Pを使用したチャージ ·ポンプ回路を例 にとり説明したが、 L Pを用いない場合にはディレイ回路等を用いてノンオーバ ラッブのクロックを生成すればよい。

Claims

請求の範囲
(1) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N (N≥4) 電位を供給する電源回路であって、
前記入力電源電圧に含まれる高電位側の第 1入力電位を、 前記第 1〜第 N電位 の中の第 G (1<G<N) 電位として供給する手段と、
前記入力電源電位に含まれる低電位側の第 2入力電位を、 前記第 1〜第 N電位 の中の第 J ( 1< J<N) 電位として供給する手段と、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 高電位側の前記第 1電 位を直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、
所与のクロックに基づきチャージ，ポンプ動作を行い、 低電位側の前記第 N鼋 位を直接に又は調整手段を介して供給するチャージ ·ポンプ回路とを含むことを 特徴とする電源回路。
( 2 ) クレーム 1において、
前記第 1〜第 N電位の中の前記第 1、 第 G、 第 J、 第 N電位以外の電位を、 所 与のクロックに基づきチャージ ·ポンプ動作するチャージ ·ポンプ回路あるいは 所与のオペアンプにより供給することを特徴とする電源回路。
( 3 ) クレーム 1において、
前記第 1〜第 N電位を、
前記第 1入力電位、 前記第 2入力電位、 該第 1、 第 2入力電位の中点電位、 並 びに該第 1、 第 2入力電位と異なる電位を発生した場合の該発生電位と該第 1又 は第 2入力電位との中点電位のいずれかに対して対称に形成することを特徴とす る電源回路。
(4) クレーム 1において、
前記第 1、 第 2入力電位のいずれかに基づき該第 1、 第 2入力電位と異なる電 位を発生し、 該発生電位を前記第 G、 第 J電位のいずれかとすることを特徴とす る電源回路。
(5) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N (N≥4) 電位を供給する電源回路であって、 所与のクロックに基づき K倍 （Κ 2 ) 昇圧のチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれかを直接に又は調整手段を介して供給するチャージ •ポンプ回路と、
所与のクロックに基づき L /M倍 （但し L /Mは整数でない） 降圧又は M/L 倍昇圧のチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれかを直接に 又は調整手段を介して供給するチャージ ·ポンプ回路とを含むことを特徴とする 電源回路。
( 6 ) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν ( Ν≥4 ) 電位を供給する電源回路であって、
周期的に発生するパルスを含むパルス状ク Dックにより生成されたクロックに 基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位のいずれかを直接に又 は調整手段を介して供給するチャージ ·ポンプ回路と、
前記チャージ ·ポンプ回路が含むポンビング · コンデンサの充電及びボンビン グコンデンサによるバックアップ · コンデンサの充電を、 前記パルス状クロック の前記パルスの発生期間において停止させる手段とを含むことを特徴とする電源 回路。
( 7 ) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν ( Ν≥4 ) 電位を供給する電源回路であって、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 高電位側の前記第 1鼋 位と低電位側の前記第 Ν電位のいずれかを、 直接に又は調整手段を介して供給す るチャージ ·ポンプ回路と、
複数のポンビング · コンデンサによりバックアップ · コンデンサを交互に充電 するチャージ ·ポンプ動作を所与のクロックに基づき行い、 前記第 1〜第 Ν電位 の中の第 I電位 （ 1 < I < Ν ) を直接に又は調整手段を介して供給するチャージ •ポンプ回路とを含むことを特徴とする電源回路。
( 8 ) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν ( Ν≥4 ) 電位を供給する電源回路であって、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 Ν電位の いずれかを直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 前記チャージ ·ポンプ回路が含むポンビング ·コンデンサの充電及びボンビン グコンデンサによるバックアップ 'コンデンサの充電を、 前記表示素子の駆動に おける 1水平走査期間毎に行わせる手段とを含むことを特徴とする電源回路。
(9) クレーム 8において、
前記チャージ ·ポンプ回路が、
複数のポンビング ·コンデンサによりパックアップ ·コンデンサを 1水平期間 毎に交互に充電するチャージ ·ポンプ動作を行うことを特徴とする電源回路。
( 10) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N (N≥ 4) 電位を供給する電源回路であって、
所与のクロックに基づき K倍 （K≥2) 昇圧又は L/M倍 （但し L/Mは整数 でない） 降圧又は M/L倍昇圧のチャージ 'ポンプ動作を行い、 前記第 1〜第 Ν 電位のいずれかを直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 前記チャージ ·ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とを含むこ とを特徴とする電源回路。
(1 1) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν (Ν≥ 4) 電位を供給する電源回路であって、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 高電位側の前記第 1電 位又は低電位側の前記第 Ν電位を直接に又は調整手段を介して供給するチャージ •ポンプ回路と、
前記入力電源電圧の投入後の所与の期間、 前記チャージ ·ポンプ回路による前 記第 1電位又は前記第 Ν電位の供給を停止する手段とを含むことを特徴とする電 源回路。
(12) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 Ν (Ν≥ 4) 電位を供給する電源回路であって、
前記入力電源電圧に含まれる高電位側の第 1入力電位を、 前記第 1〜第 Ν電位 の中の第 G ( 1<G<N) 電位として供給する手段と、
前記入力電源電圧に含まれる低電位側の第 2入力電位を、 前記第 1〜第 N電位 の中の第 J (1< J<N) 電位として供給する手段と、
前記入力電源電圧に含まれ前記第 1、 第 2入力電位よりも高電位側又は低電位 側の第 3入力電位を、 高電位側の前記第 1電位と低電位側の前記第 N電位のいず れかとして供給する手段と、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 前記第 1、 第 N電位の いずれかを直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 所与のクロックに基づきチャージ 'ポンプ動作を行い、 前記第 G、 第 J電位よ りも高電位側又は低電位側の第 F電位 （ 1 < F < N ) を、 直接に又は調整手段を 介して供給するチャージ ·ポンプ回路とを含み、
前記第 1〜第 N電位の中の前記第 1、 第 F、 第 G、 第 J、 第 N電位以外の電位 を、 所与のクロックに基づきチャージ ·ポンプ動作するチャージ ·ポンプ回路に より供給することを特徴とする電源回路。
( 1 3 ) 入力電源電圧が与えられ、 表示素子を駆動するための第 1〜第 N ( N≥ 4 ) 電位を供給する電源回路であって、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 N電位の いずれかを直接に又は調整手段を介して供給するチャージ ·ポンプ回路と、 前記入力電源電圧の供給停止、 前記所与のクロックの供給停止あるいは表示ォ フ制御信号の入力の少なく とも 1つがなされた場合に、 前記第 1、 第 N電位の少 なくとも一方により電位が供給される回路部分の残留電荷を放電させる手段とを 含むことを特徴とする電源供給回路。
( 1 4 ) クレーム 1乃至 1 3のいずれかにおいて、
前記チャージ ·ポンプ回路の所与のクロックを停止する手段を含むことを特徴 とする電源回路。
( 1 5 ) クレーム 1乃至 1 3のいずれかの電源回路と、 複数のデータ線電極と複 数の走査線電極により駆動される液晶層を含む液晶パネルと、 前記電源回路によ り供給される電位に基づいて前記データ線電極を駆動するデータ線ドライバと、 前記電源回路により供給される電位に基づいて前記走査線電極を駆動する走査線 ドライバとを含むことを特徴とする液晶表示装置。
( 1 6 ) 入力電源電圧が与えられ第 1〜第 N ( N≥4 ) 電位を供給する電源回路 と、 複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶 パネルと、 前記電源回路により供給される電位に基づいて前記データ線電極を駆 動するデータ線ドライバと、 前記電源回路により供給される電位に基づいて前記 走査線電極を駆動する走査線ドライバとを含む液晶表示装置であって、
前記電源回路が、
前記入力電源電圧に含まれる高電位側の第 1入力電位、 低電位側の第 2入力電 位を、 前記第 1〜第 N電位のいずれかとして供給する手段と、
所与のクロックに基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 N電位の いずれかを直接に又は調整手段を介して供給するチャージ ·ポンプ回路とを含み、 前記第 1、 第 2入力電位を、 前記データ線ドライバ及び走査線ドライバの少な くとも一方のロジック部の電源電圧として使用することを特徴とする液晶表示装 置。
( 1 7 ) クレーム 1 6において、
前記電源回路が、
所与のクロックに基づきチャージ ·ポンプ動作により前記第 1、 第 2入力電位 と異なる電位を発生し、 該発生電位を前記第 1〜第 N電位のいずれかとして供給 するチャージ ·ポンプ回路を含むことを特徴とする液晶表示装置。
( 1 8 ) 入力電源電圧が与えられ第 1〜第 N ( N≥4 ) 電位を供給する電源回路 と、 複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶 パネルと、 前記電源回路により供給される電位に基づいて前記データ線電極を駆 動するデ一夕線ドライバと、 前記電源回路により供給される電圧に基づいて前記 走査線電極を駆動する走査線ドライバとを含む液晶表示装置であって、
前記電源回路が、
前記データ線ドライバ用のラツチパルス又は前記走査線ドライバ用のシフトク 口ックにより生成されたクロックに基づきチャージ ·ポンプ動作を行い、 前記第 1〜第 N電位のいずれかを直接に又は調整手段を介して供給するチャージ ·ポン ブ回路を含むことを特徴とする液晶表示装置。
( 1 9 ) クレーム 1 5の液晶表示装置を含むことを特徴とする電子機器。
( 2 0 ) クレーム 1 6乃至 1 8のいずれかの液晶表示装置を含むことを特徴とす る電子機器。
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