JP4069546B2 - 液晶駆動電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、単純マトリックス型の液晶表示装置の駆動に必要な複数のレベルの駆動電圧を発生させる液晶駆動電圧発生回路であって、消費電力を大幅に低減させたものに関する。
【0002】
【従来の技術】
従来の液晶表示装置(Liquid Crystal Display:LCD)の駆動電圧電源部に使用される液晶駆動電圧発生回路(以下、駆動電圧回路と略す)Kを図5に示す。この駆動電圧回路Kは、V0〜V5の6種の電圧レベルの駆動電圧を発生させ、これらの駆動電圧を液晶駆動回路に備わった駆動用ICに入力し、単純マトリックス型の液晶パネルを駆動する。駆動電圧回路Kは、直流電源3と分割電圧発生回路4及びコンデンサC1とで構成され、直流電源3からの電圧は、直流電源3に並列に挿入されかつ直列に接続されたR1,R2,R3U,R3M,R3L,R4,R5の7個の抵抗により分割される。分割されされた電圧は、ボルテージフォロア接続された演算増幅器(operational amplifier :OPアンプ)であるOP1〜OP4に入力され、それらの出力端子からV1〜V4が出力される。これら4つの電圧レベルと直流電源3自体の電圧であるV0,V5の合計6種のレベルの電圧が、液晶パネルを駆動する駆動電圧として用いられる(従来例1:特開平10−31200号公報参照)。
【0003】
前記駆動電圧V0〜V5間には、V0−V1=V1−V2=V3−V4=V4−V5という関係がある。また、液晶の閾値電圧(スレッショルド電圧)や一走査期間に対する走査パルスの駆動デューティーにもよるが、V0−V1は1〜2V程度、V0−V5は10〜40V程度である。
【0004】
また、トランジスタTn,TpはV0とV5間の電位差をほぼ2分割した中間電位Vxを発生させ、VxとV5間には消費電力を低減させるためのコンデンサC1が挿入されている。即ち、液晶を高電圧側のOP1,OP2で駆動する期間の消費電力による電荷は一旦コンデンサC1に蓄えられ、次に液晶を逆極性で駆動する期間、つまり低電圧側のOP3,OP4で駆動する期間にはコンデンサC1に蓄えられていた電荷でOP3,OP4を動作させることができ、その結果液晶パネルの充放電による消費電力を低減し得る。
【0005】
そして、図5において、高電圧側で動作するOP1,OP2の正電源端子にはV0が入力され、負電源端子にはVxが入力されるように接続される。低電圧側で動作するOP3,OP4の正電源端子にはVxが入力され、負電源端子にはV5が入力されるように接続される。このような回路構成とすることで、OP1〜OP4を全てV0とV5間の電位差(V0−V5)で動作させる場合に比べて、各OP1〜OP4の動作電圧が直流電源3の電圧(V0−V5)の約半分となるため、OP1〜OP4自身の消費電力を低減し得ると同時に、上記の如く液晶パネルの充放電による消費電力も半分近くまで低減することができる。
【0006】
また、図8の回路は、直流電源20について詳細に示したものであり、この直流電源20はロジック電圧VDDを昇圧するDC−DCコンバーターを有しており、一般に3〜5V程度のVDDを昇圧し、液晶を駆動させるのに必要な30V程度のVEEを出力する。尚、21は分割電圧発生回路であり、図5のものと同様の動作をする。
【0007】
【発明が解決しようとする課題】
しかしながら、図5の従来の駆動電圧回路Kでは、OP1〜OP4を全てV0とV5間の電圧(V0−V5)で動作させる場合に比べれば、消費電力は約半分になるが、高電圧側のOP2では負電源端子とV2との電圧差が、低電圧側のOP3では正電源端子とV3との電圧差が依然として大きいため、OP1〜OP4における消費電力が十分に小さくはならないという問題があった。
【0008】
従って、本発明は上記事情に鑑みて完成されたものであり、その目的はOPアンプに入力する電圧を細かに分割可能な昇圧回路を用いることで、高電圧側のOP1,OP2の負電源端子にはOP2の出力電圧V2に近い分割電圧を入力し、低電圧側のOP3,OP4の正電源端子にはOP3の出力電圧V3に近い分割電圧を入力することができ、OPアンプの正負電源端子間電圧が小さくなり、その結果昇圧回路の電力損失及びOPアンプにおける電力損失をきわめて小さくでき、駆動電圧回路の消費電力を大幅に低減させることにある。
【0009】
【課題を解決するための手段】
本発明の液晶駆動電圧発生回路は、電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生回路とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする。
【0010】
本発明は、上記構成により、出力電圧を細かに分割可能な昇圧回路を用いてOPアンプに入力することで、OPアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びOPアンプにおける電力損失がきわめて小さくなり、駆動電圧回路の消費電力を大幅に低減し得る。
【0011】
また、本発明の第2の発明の液晶駆動電圧発生回路は、電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生回路とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする。
【0012】
本発明は、上記構成により、各OPアンプにおける正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びOPアンプにおける電力損失が更に小さくなり、駆動電圧回路の消費電力が大幅に低減する。
【0013】
【発明の実施の形態】
本発明の駆動電圧回路について以下に説明する。図1は本発明の駆動電圧回路K1の回路図であり、電源回路1aと分割電圧発生回路2aとから成る。電源回路1aは、ダイオード等の整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路、所謂コッククロフトウォルトン回路から成り、同図に示す如く容量素子は直列腕に交互に接続される。この電源回路1aは、入力パルスの波高値VBをn倍(nは2以上の整数)に昇圧する回路であって、入力パルスの波高値VBを回路の縦続接続の段数がnの場合に、n倍に昇圧した電圧nVBを出力可能である。実際には、ダイオードの電圧降下によりn倍よりも若干小さい電圧になる。
【0014】
また、前記電源回路1aは、電圧nVBを出力するだけでなく、VB,2VB,3VB,・・・〜(n−1)VBの各電圧全てを取り出すことが可能である。更に、VBの大きさを変えることにより、nVBを任意の大きさにすることも可能である。そして、縦続接続の段数nは、入力パルスの波高値VBと、必要な最大出力電圧nVBの大きさによって決定すれば良い。また、電源回路1aは、高電圧側の2つのOP1,OP2の負電源端子に対して、最も低電圧出力のOP2の分割電圧出力V2に近接しかつ分割電圧出力V2未満の電位を入力させ、低電圧側の2つのOP3,OP4の正電源端子に対して、最も高電圧出力のOP3の分割電圧出力V3に近接しかつ分割電圧出力V3超の電位を入力させる。
【0015】
これにより、OPアンプの正負電源端子間電圧、特にOP2とOP3の正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びOPアンプにおける電力損失が小さくなる。
【0016】
また、上記分割電圧発生回路2aは、電源回路1aに並列的に接続され、かつ電源回路1aの端子間電圧0(V),nVB(V)を直列接続された5つの抵抗R1〜R5により分割し、4レベルの分割電圧でもって各分割電圧に対応するOP1〜OP4を動作させる。即ち、OP1の非反転端子(+端子)にはV0からR1分電圧降下したレベルの分割電圧が、OP2の非反転端子にはV0からR1,R2分電圧降下したレベルの分割電圧が、OP3の非反転端子にはV0からR1〜R3分電圧降下したレベルの分割電圧が、OP4の非反転端子にはV0からR1〜R4分電圧降下したレベルの分割電圧が、それぞれ入力される。これにより、高電圧側で電位間隔の等しい2つの分割電圧出力V1,V2と低電圧側で電位間隔の等しい2つの分割電圧出力V3,V4を発生させる。つまり、V0−V1=V1−V2=V3−V4=V4−V5である。
【0017】
そして、高電圧側のOP1,OP2の正電源端子はV0のラインに接続され、負電源端子は、電源回路1のVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP2の分割電圧出力V2未満でありかつV2に近い電圧出力に接続される。一方、低電圧側のOP3,OP4の負電源端子はV5のラインに接続され、正電源端子は、電源回路1のVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP3の分割電圧出力V3よりも高くかつV3に近い電圧出力に接続される。尚、上記OP2の分割電圧出力V2未満でありかつV2に近い電圧出力とは、十分にV2を供給できるレベルであり、汎用の単電源のOPアンプであれば、例えばV2−1〜V2−2(V)程度のレベルであり、上記OP3の分割電圧出力V3よりも高くかつV3に近い電圧出力とは、十分にV3を供給できるレベルであり、例えばV3+1〜V3+2(V)程度のレベルである。
【0018】
また、図2に示す駆動電圧回路K2は、電源回路1bの回路構成を図1のものから若干変更したものであり、分割電圧発生回路2bは図1のものと同じである。電源回路1bの梯子型回路の一並列腕において、容量素子を接続した1本の接続線と、該接続線から2本に分岐した接続線に順方向の異なる整流器とを各々配置し、更に前記2本に分岐した接続線間の直列腕に容量素子を挿入した構成であり、この構成を多段縦続接続したものである。この駆動電圧回路K2の電源回路1も図1のものと同様に、VB,2VB,3VB,・・・nVBの電圧出力を取り出すことができる。
【0019】
そして、第2の発明の実施形態を図3に示す。同図の駆動電圧回路K3の電源回路1cは図1のものと同じであり、分割電圧発生回路2cにおいて、高電圧側のOP1の正電源端子はV0のラインに接続され、その負電源端子は、電源回路1cのVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP1の分割電圧出力V1未満でありかつV1に近い電圧出力に接続される。同様に、OP2の正電源端子はV0のラインに接続され、その負電源端子は、電源回路1cのVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP2の分割電圧出力V2未満でありかつV2に近い電圧出力に接続される。
【0020】
一方、低電圧側のOP3の負電源端子はV5のラインに接続され、その正電源端子は、電源回路1cのVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP3の分割電圧出力V3よりも高くかつV3に近い電圧出力に接続される。同様に、OP4の負電源端子はV5のラインに接続され、その正電源端子は、電源回路1のVB,2VB,3VB,・・・〜(n−1)VBの電圧出力のうち、OP4の分割電圧出力V4よりも高くかつV4に近い電圧出力に接続される。
【0021】
また、例えばOP2において、その正電源端子をV0ではなくV2よりも高くかつV2に近い電源回路1cの一電圧出力に接続しても構わない。その場合、前記電源回路1cの一電圧出力は、十分にV2を供給できるレベルであり、V2+1〜V2+2(V)程度のレベルであることが好ましい。このような接続は、OP1,OP3,OP4でも同様に施すことができる。
【0022】
図4の駆動電圧回路K4の電源回路1dは図2の電源回路1bと同じであり、分割電圧発生回路2dは図3の分割電圧発生回路2cと同じである。この構成においても、図3と同様にOP1〜OP4の各々に対して、その分割電圧出力V1〜V4に近い電源回路1dの電圧出力を入力することが可能である。
【0023】
上記実施形態では、OPアンプを4個使用した構成について説明したが、高電圧側で3個以上、低電圧側で3個以上の計6個以上使用しても良い。
【0024】
また上記図1〜図4の実施形態において、波高値VBの入力パルスは矩形波或いは正弦波であるが、例えば矩形波を発生させるスイッチング回路として図6に示すチョッパ式(断続式)スイッチング回路11を用いる。このチョッパ式スイッチング回路11は、ロジック電圧VDDをスイッチングトランジスタにより断続させるものであり、前記スイッチングトランジスタのベース電流制御部のPWM(PULSE WIDTH MODULATION)制御部により、nVBが所望のレベル(30〜40V程度)を保持するように、スイッチングのデューティーをフィードバック制御する。尚、図6において12はコッククロフトウォルトン回路から成る電源回路、13は分割電圧発生回路である。矩形波を発生させる他のスイッチング回路として、図7に示す公知の自励フライバック式スイッチング回路を用いることもできる。
【0025】
このような矩形波或いは正弦波を発生させるスイッチング回路は、上記のものに限定されず種々の構成を採用し得る。
【0026】
また本発明は、単純マトリックス型のLCDであれば適用でき、STN(Super Twisted Nematic )型、TN(Twisted Nematic )型、強誘電性液晶型、反強誘電性液晶型、双安定性液晶型等のLCDに応用可能である。
【0027】
かくして、本発明は、OPアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びOPアンプにおける電力損失がきわめて小さくなり、駆動電圧回路の消費電力を大幅に低減し得るという作用効果を有する。
【0028】
尚、本発明は上記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更は何等差し支えない。
【0029】
【実施例】
本発明の実施例を以下に説明する。
【0030】
(実施例)
図7のスイッチング回路14を有する図1の駆動電圧回路K1と、図8の直流電源20を用いた図5の駆動電圧回路Kとを作製し、それらを各々画面サイズ3.8インチ,240×320ドットのカラーLCDに設け、液晶パネルに市松模様を表示させた場合について、OPアンプの消費電力、LCD全体の消費電力を測定比較した。
【0031】
OP1〜OP4の出力電流をそれぞれI1〜I4とし、OP1〜OP4の回路電流(OPアンプの正電源端子から流れ込む電流と負電源端子から流れ出す電流について、それらの差分を大きい方から引いた電流値)をIccとする。例えば、Iccは、OP1の場合正電源端子から流れ込む電流はIcc+I1、負電源端子から流れ出す電流はIccであり、差分I1をIcc+I1から引いた分であり、OP2の場合正電源端子から流れ込む電流はIcc、負電源端子から流れ出す電流はIcc+I2であり、差分I2をIcc+I2から引いた分である。
【0032】
そして、図1のもののOPアンプ部での消費電力は、Icc×VEE+I1×(VEE−V1)+I2×{V2−3/4(VEE)}+I3×{(1/4)VEE−V3}+I4×V4であり、図5のもののOPアンプ部での消費電力は、2Icc×VEE+I1×(VEE−V1)+I2×{V2−1/2(VEE)}+I3×{(1/2)VEE−V3}+I4×V4である。これらの差を取ると、VEE×{Icc+(1/4)I2+(1/4)I3}だけ図5の方が大きい。これに、VEE=28.95V,V1=27.43V,V2=25.92V,V3=3.031V,V4=1.527V,Icc=0.7mA,I1=0.102mA,I2=0.714mA,I3=0.772mA,I4=0.096mAを代入すると、従来の図5の場合57.83mW、図1の場合26.82mWであった。従って、約54%の大幅な消費電力が削減できた。
【0033】
また、LCD全体の消費電力を比較した場合、従来の図5の場合約190.4mW、図1の場合約100.1mWであり、約47%の大幅な消費電力が削減できた。
【0034】
【発明の効果】
本発明は、電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることにより、出力電圧を細かに分割可能な昇圧回路を用いた電源回路からOPアンプに入力することで、OPアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びOPアンプにおける電力損失がきわめて小さくなり、駆動電圧回路及び液晶表示装置の消費電力を大幅に低減し得るという作用効果を有する。
【0035】
また本発明は、電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることにより、各OPアンプにおける正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びOPアンプにおける電力損失が更に小さくなり、駆動電圧回路及び液晶表示装置の消費電力が大幅に低減する。
【図面の簡単な説明】
【図1】本発明の駆動電圧回路K1の回路図である。
【図2】本発明の駆動電圧回路K2の回路図である。
【図3】本発明の駆動電圧回路K3の回路図である。
【図4】本発明の駆動電圧回路K4の回路図である。
【図5】従来の駆動電圧回路Kの回路図である。
【図6】本発明の駆動電圧回路であり、チョッパ式スイッチング回路を有するものの回路図である。
【図7】本発明のスイッチング回路の一例を示し、自励式フライバックスイッチング回路の回路図である。
【図8】従来の駆動電圧回路であり、DC−DCコンバーターを有する直流電源を用いたものの回路図である。
【符号の説明】
1a:電源回路
2a:分割電圧発生回路
Claims (2)
- 電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生器とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする液晶駆動電圧発生回路。
- 電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生器とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする液晶駆動電圧発生回路。
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