WO1980001021A1 - Semiconductor circuit - Google Patents

Semiconductor circuit Download PDF

Info

Publication number
WO1980001021A1
WO1980001021A1 PCT/JP1979/000274 JP7900274W WO8001021A1 WO 1980001021 A1 WO1980001021 A1 WO 1980001021A1 JP 7900274 W JP7900274 W JP 7900274W WO 8001021 A1 WO8001021 A1 WO 8001021A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
substrate
bias voltage
oscillator
voltage generating
Prior art date
Application number
PCT/JP1979/000274
Other languages
English (en)
French (fr)
Inventor
K Miyasaka
S Nozaki
S Enomoto
J Mogi
Original Assignee
Fujitsu Ltd
K Miyasaka
S Nozaki
S Enomoto
J Mogi
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, K Miyasaka, S Nozaki, S Enomoto, J Mogi filed Critical Fujitsu Ltd
Priority to DE7979901379T priority Critical patent/DE2965630D1/de
Publication of WO1980001021A1 publication Critical patent/WO1980001021A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Definitions

  • the present invention generally relates to a semiconductor circuit, and particularly to a MOS integrated circuit having a structure in which a piezo-electric E generating circuit is provided on a substrate and the piezo-electric E is applied to the substrate.
  • MOS collection J1! Path forms a MOS integrated circuit
  • a semiconductor device such as an FET (field effect transistor) is provided with a bias voltage generation circuit so that each of the semiconductor devices can maintain a desired optimum circuit operation.
  • the threshold voltage falls below a certain or normal level, noise signals may cause unnecessary conduction. Therefore, the operation of the semiconductor element is unstable.], And therefore, it becomes inappropriate especially when used in a logic circuit or the like.
  • the threshold voltage E exceeds a predetermined level, the operation speed of the semiconductor device decreases, and the operation speed of the semiconductor device decreases. Even if an input signal is applied to the control electrode, it may fail to make it conductive. Forcefully, the threshold voltage level must be maintained at the desired optimum level. This slide
  • MOS integrated circuits are generally categorized into two types of J1I bribes, one of which is a static circuit, and the other is a dynamic circuit. It is a hook-type circuit.
  • a static circuit for example, in a static memory device, there is no limitation on the operating frequency. Since this type of static storage device does not operate by utilizing the stray capacitance latent in the device, it operates by a steady current supplied from a power supply. It is.
  • a dynamic circuit for example, a dynamic storage device
  • this type of dynamic memory device operates by using the electric charge stored in the stray capacitance, and the electric charge is discharged from there with a certain RC time constant. It is.
  • the amplitude of the substrate current is invariable]
  • the value of the substrate current is proportional to the operating frequency of the circuit. Change.
  • the bias power E generating circuit should be capable of absorbing the maximum allowable substrate current ( ⁇ ⁇ ).
  • the substrate current ( ⁇ ⁇ ) in this case is a current that flows when the circuit operates at the highest operating frequency. Therefore, this kind of Pierce E generator always consumes a considerable amount of power, even when the circuit operates at a relatively low operating frequency. . This fact—that is, the disadvantage of a general bias E generator 0
  • this improved bias voltage generation circuit there are disadvantages to this improved bias voltage generation circuit.
  • This disadvantage is due to the presence of so-called junction leakage currents, when the bias voltage generating circuit can operate at very low operating frequencies and cannot change in proportion to the operating frequency. For this reason, in the above situation, the substrate current cannot be sufficiently absorbed.
  • this bias voltage generation circuit can only absorb a very low value of the substrate current (I BB ) when the operating frequency is significantly reduced. For this reason, the bias current generation circuit cannot absorb the junction leak current. This is because the value of the junction leakage current is also higher than the value of the current that can be absorbed by the bias voltage generating circuit in the above case.
  • An object of the present invention is to provide a semiconductor system having a dynamic circuit and a power supply BE generation circuit, and the improvement described above with respect to the power supply generation circuit.
  • An object of the present invention is to provide a semiconductor system provided with a bias voltage generating circuit so as to avoid the above-mentioned disadvantages of the above-mentioned generated power E generating circuit.
  • the first pulse voltage generation circuit and
  • the value of the raw circuit is the operating frequency of the dynamic circuit.
  • the value of the latter generation circuit is dynamic.
  • Figure 1 shows an example of a typical semiconductor device
  • FIG. 2 is a sectional view taken along the line A-A of FIG.
  • Figure 3 shows the equivalent circuit of the device shown in Figure 2.
  • Figure 4 shows the substrate current (I BB ) and the reciprocal of the operating frequency.
  • Figure 5 appears in the main part of the circuit in Figure 3.
  • Fig. 6 shows an example of the oscillator 31 in Fig. 3.
  • Fig. 7 shows a specific example of the oscillator 31 'in Fig. 3.
  • FIG. 1 A first figure.
  • a dynamic storage device is shown as an example of a dynamic circuit.
  • This storage device has a left memory cell area 11-L, a right memory cell area 11-R, a word decoder 12, a left memory decoder 13-L, and a right memory cell area. It consists of Ram Decoder 13-U, left sense amplifier 14-L and right sense amplifier: 7 ° 14.
  • the storage device also cooperates with the left peripheral circuit 15-L and the right peripheral circuit 15-R.
  • a large number of input / output heads 16 (16) are provided on both sides of the substrate 10. The function of each of the components described above is already known to those skilled in the art.
  • the present invention is applied to the Pierce E generating circuit indicated by reference numeral 17 in the figure.
  • FIG. 2 is a cross-sectional view of the Pi-S power generation circuit 17 based on the present invention taken along the line AA in FIG.
  • the equivalent circuit of the device shown in Fig. 2 is shown in Fig. 3.
  • Reference numeral 20 indicates a P-type substrate.
  • a plurality of N-type regions 21-1 to 21-6 are formed in the P-type substrate 20.
  • the gate electrodes 23-1 to 23-4 are respectively formed on the gate insulating films 22-1 to 22-4. Therefore, FET
  • OMPI WIPO 3 ⁇ (also shown in FIG. 3) indicates N-type region 21-1 (source), N-type region 21-2 (drain), insulating film 22-1 and It consists of electrodes 23-1.
  • FET 3 5 ′ (also shown in FIG. 3) has an N-type region 21-2 ('drain) and an N-type region 21-3 (SO Case), insulation film 2 2-2. and electrodes
  • Reference numeral 31 denotes an oscillator, which is a dynamic type such as a storage device shown in FIG.
  • Reference numeral 3 denotes an oscillator, and the oscillation
  • Reference numerals 32 and 3 are caps, respectively. Represents the stator (illustrated in FIGS. 2 and 3). Reference numbers 3 3 and 3 3 'are stray capacitances
  • the stray capacitances 33 and 33 ' are formed, for example, at the junction between the P-type substrate and each N'-type region in FIG. Reference numbers 36 and
  • Reference number 38 in the figure is between the N-type region 21-1 and the 'P-type substrate 20 and between the N-type region 2 1-6 and P
  • FIG. 4 shows a graph showing the relationship between the substrate current (I BB ) and the reciprocal of the operating frequency (l)
  • the horizontal axis shows the reciprocal of the operating frequency (1Z /) and]
  • the vertical axis shows the relationship between the substrate current (I BB ) values.
  • junction leakage current is equal to the ⁇ -shaped substrate 20 and each ⁇ -shaped region 21 in FIG.
  • the conventional improved bias voltage generation circuit cannot absorb the substrate current (I BB ) corresponding to the difference between the current (42) and the current (4). Was. Therefore, it can be absorbed by the bias voltage generation circuit.
  • the threshold power E could not be maintained at a desired optimum value.
  • the bias current E generation circuit provides a substrate current (characteristic) along characteristics 41 and 42. I BB ). That is, when a dynamic circuit operates at an operating frequency (/ ⁇ ) higher than the critical operating frequency (/ c ), the bias voltage generation circuit is Absorbs substrate current (41). The amplitude of the current (41) changes according to the change of the operating frequency (/ v ). 'On the contrary, the dynamic circuit has the critical frequency
  • the bias power E generation circuit of the present invention is roughly divided into two parts, the first of which is a variable bias power E generation circuit 30]) and another one.
  • One is a constant bias voltage generating circuit 3.
  • the former generation circuit 30 is composed of the above-described components 31 to 36, and the latter generation circuit 3 is composed of the previously described components 3 to 3 ⁇ .
  • the generating circuit 30 has a function of absorbing a variable substrate current (I BB ) (corresponding to the characteristic (41) in FIG. 4), and the generating circuit 3 has a constant substrate current (I BB ) (characteristic in FIG. 4). (Equivalent to (42)).
  • the generation circuit 30 includes a variable oscillator 31 in order to perform a function for obtaining the characteristic (41).
  • the oscillator 3 1 receives the control signal S (/ v), and outputs the C ° ls e string having a frequency proportional to the frequency of the signal s C v).
  • This frequency / v is equal to or proportional to the operating frequency of a dynamic circuit such as the storage device shown in FIG.
  • the generating circuit 3 includes the constant oscillator 3,
  • the oscillator 3 has a constant frequency. Outputs a sequence of pulses.
  • FIG. 5 is a diagram showing waveforms of signals appearing in main parts in the circuit of FIG.
  • the waveform of the output signal from oscillator 3 is shown in (a) in Fig. 5.
  • the negative output signal P has a constant frequency c . And have periods 1 Nio, electrostatic E Les bell of the output signal P is changed to electrostatic E. V cc from the voltage V ss.
  • This voltage V SS is the voltage at the external ground point indicated by the ground symbol in FIGS. 2 and 3.
  • the electric king Lepel in the 4 part shown in Fig. 2 and Fig. 3 is a cap. It rises steeply due to the presence of the jitter 3 ⁇ (see Fig. 5b).
  • Etc. Mr. rather to, 'is to and C 33, key Ya Ha 0 Sita 3 2 respectively' sign C 32 to here means the capacitance value of and 3 3 '- to.
  • the pseudo-diode 36 'conducts, and the substrate current (I BB ) is cast from a portion of the substrate (see FIGS. 2 and 3). It flows toward the stator 32 'and the stray capacitance 33'. Since the diode 36 'has its own threshold voltage, for example, 0.6 V, the diode 36' is a diode. It is advisable to provide a service route.
  • the pipeline path is composed of FET 35 ′.
  • the threshold voltage E of the FET 35 ' is about 0 V.
  • a so-called diode clamp is formed.
  • charge or substrate current (I BB) is 8 part force 3 ⁇ 4 Lucky dispatch of the substrate. Absorbed into the stators 32 and 33 ', and the amount of charge Q
  • the generation circuit 30 is a variable oscillator 31 that oscillates in proportion to the operation of the dynamic circuit—frequency / ⁇ . Therefore, if the dynamic circuit operates at a relatively high operating frequency, for example, h in FIG. 4, the substrate current (I the amplitude of BB), either as a fourth view of Les bell I h]) becomes high Ku. This is because a considerably large amount of charge Q is absorbed because the number of times of the above-described charge pumping operation is considerably large. Assuming that the dynamic circuit operates at a relatively low operating frequency, for example, at / in FIG. 4 , the amplitude of the substrate current (I BB ) will be as shown in FIG. It will be lower D like bell I. Because the number of operations of pumping out the cut charge is small, a small amount of charge
  • the operating frequency / v of the dynamic circuit is determined by an external timing clock signal, which is usually the input Z output C shown in FIG. Applied to the head 1 ⁇ .
  • the input of the variable oscillator 31 in FIG. 3 may be connected to the hatch 6 ′.
  • FIG. 6 shows a specific example of the oscillator 31.
  • the oscillator 31 includes a pair of FETs 61 and 62. ⁇ 61 is connected to the power supply (V cc ).
  • FET 6 2 and the third figure shows the control signal S (/ v) 'a to receive 6 FE ⁇ 6 1 and FET 6 2 of the connection point, key Ya Ha 0 shea data 3 2 shown in FIG. 3 Leads to.
  • the oscillator 31 shown in FIG. 6 may be referred to as a normal so-called Reel computer.
  • the oscillator 31 is composed of a plurality of gated FETs 7 1-1 to 7 1-5 to which respective gates are commonly connected, and the same number of ⁇ 7 2-1 to 7 2-5. .
  • the number of pairs of these FETs must be odd, and this figure shows an example of 5 pairs.
  • the output of the final stage (71-5, 72-5) is shown in FIG. 3 via the buffer means 73. It is connected to the input of the first stage (71-1, 72-1) via a feed-back loop 74 on the other hand. The output of each stage is input to the next stage.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

明 細 書
発明の名称 .
半導体回路
技術分野
本発明は概括的に半導体回路に関 し、 特に基板上 にパイ ァ ス電 E発生回路を含みそのパイ ァ ス電 Eが 該基板に印加される如き構成の MOS 集積回路に関す o
背景技術
一般に MOS 集.積 J1!路は、 MOS 集積回路を形成する、
FET ( 電界効果型 ト ラ ン ジ ス タ ） の如き半導体素'子 の各々が所望の最適回路動作を維持し得る よ う に、 -パイ ァ ス電圧発生回路を備える 。 例えば、 ス レ ツ シ ョ ル ド電圧が特定のあ るいは正規の レ ベ ルを下ま わ つた とする と、 ノ イ ズ信号に よ って不必要に導通せ しめ られる こ とがある こ とから'、 該半導体素子の動 作は不安定と ]? 、 従っ て特に論理回路等に用いる 場合に不適当 と なる 。 これとは逆に、 も しそのス レ ッ シ ョ ル ド電 Eが所定の レ ベ ルを上ま わった とする と 、 半導体素子の動作速度は低下し、 そしてま た、 該半導体素子の制御電極に入力信号が印加されて も これを導通に至ら しめる こ とに失敗する こ と も ある。 力 く の如 く 、 ス レ ツ シ ョ ル ド電圧の レ ペ ルは所望の 最適レベルに維持されなければ ら い。 こ の ス レ
ΟΜΡΓ
. WIPO ッ シ ョ ル ド電圧を所望の最適レ ベル に維持する こ と は、 バ イ ア ス電圧発生回路に よ って成就され、 該パ ィ ァ ス電圧発生回路は、 基板中を流れる 、 いわゆる 基板電流 （ I B B ) を吸収する機能を果す。 動作上の 観点か らする と 、 MOS 集積回路は一般に 2 つの J1I賂 形式に'大別され、 その 1 っは スタ テ ィ ッ ク形回路で あ ]? 、 も う 1 つはダ イ ナ ミ ッ ク形回路である 。 ス タ テ ィ ッ ク形回路、 例えばスタ ティ ッ ク形の記憶装置 においては 、 その動作周波数に関 し何 ら制限はない。 ¾ぜ ¾ ら 、 この種のスタ テ ィ ッ ク形記憶装置はそれ に潜在する浮遊容量を利用 して動作するのではな く、 電源か ら供給される定常電流によ i? 動作するか らで ある 。 一方、 ダ イ ナ ミ ッ ク形回路、 例えばダイ ナ ミ ッ ク形の記憶装置に関しては、 その動作周波数に関 し下限がある 。 ぜ ら、 この種のダイ ナ ミ ッ ク形 記憶装置は前記浮遊容量に蓄積される電荷を利用 し て動作し、 該電荷はある R C 時定数を も つてそこか ら放電して しま う か らである。 一般的に前者のス タ テ ィ ッ ク形回路においては、 前記定常電流に よ ]3動 作するから、 基板電流の振幅は不変であ ])且つ一定 レ ベ ル に保持される 。 一方、 後者のダイ ナ ミ ッ ク形 回路においては、 前記浮遊容量に蓄積された電荷を 利用 して動作するか ら、 基板電流 （ I B B )の値は、 当 該回路の動作周波数に比例して変化する 。 すなわち、 動作周波数が低 く なる と 、 基板電流 （ IB B )の値は低 下せしめ られる 。 これとは逆に、 動作周波数が高 く なる と 、 基板電流 （ ιΒΒ ) の値は増大せしめられる 。 このため、 動作周波数が一般に広い周波数範囲に亘 つて変化する こ とか ら、 バイ アス電 E発生回路は許 容される最大値の基板電流 （ ιΒΒ ) を吸収するだけの 能力を備える よ う に設計されなければな らない。 こ の場合の基板電流 （ ιΒΒ ) は、 該回路が最高動作周波 数で動作する と き に流れる電流である 。 それ故、 こ の種のパイ ァス電 E発生回路は、 該回路が比較的低 い動作周波数で動作する場合であ っ ても 、 常に枏当 大き な電力を消費して しま う とになる。 この事実 —がするわち一般のパイ ァス電 E発生回路の短所であ る 0
こ の短所を改善すべく 、 改良されたパイ ァ ス電圧 発生'回路が、 えばフ レデ リ ッ ク J. スミ ス （Frederick J. Smith ) に よ ]? " MOS基板電 Eの自己パイ ァ ス技術" C SELF - BIASING TECHNIQUE FOR MOS SUBSTRATE VOLTAGE ) ¾ る名称で米国特許第 3,80 6,7 4 1号にお いて既に提案されている 。 こ のパイ ァス 電 E発生回 路は、 ダイ ナ ミ ッ ク形回路の動作周波数の変化に応 じて基板電流 （ IBB ) の値を変化させながら該基板電 流 （ IB B ) を吸収することができ る 、 と い う も のであ る 。 別-言すれば、 基板電流 （ IBB ) の値は常に動作周
O PI WIPO 波数と整合がとれてお 、 それ故既述した一般のパ ィ ァス電圧発生回路が有する短所を改善する こ とが でき る も のである 。
然しなが ら、 この改良されたバ イ ア ス電圧発生回 路にも不利点があ る 。 この不利点は、 該 ィ ァス 電 圧発生回路が非常に低い動作周波数を も. つて動作し えと き 、 動作周波数に比例して変化し得ない、 いわ ゆる接合 リ ーク電流の.存在に起因 して、 上記状況に 於いては十分に基板電流を吸収する こ とができ い、 とい う こ とである 。 別言すれば、 このバ イ ア ス電圧 発生回路は、 動作周波数が相当に低 く なつた場合に おいてこれに相当する非常に低い.値の基板電流（IBB ) を吸収し得るのみであるか ら、 該バ イ ア ス電 発生 回路は前記接合 リ ーク電流を吸収する こ とができ な い。 とい う のは、 該接合 リ ーク電流の値が、 上記の 場合'においてパイ ァ ス電圧発生回路が吸収 し得る電 流の値よ ]) も 高いか らである 。
発明の開示
本発明の 目的は、 ダイ ナ ミ ッ ク形回路な らびにパ ィ ァ ス電 BE発生回路を備える半導体シ ス テ ムにおい て、 該バ イ ア ス電王発生回路に関 し、 前述の改良さ. れたパイ ァ ス電 E発生回路が有する既述の不利点を 生じさせる こ との い よ う パ イ ァ ス電圧発生回路 を備えた半導体シ ス テ ムを提供する こ とである 。
REA O PI WIPO 本発明によれば、 第 1 のパイ 了 ス電圧発生回路お
よび第 2 のバ イ ア ス電 E発生回路を有し、 前者の発
生回路は、 その値がダイ ナ ミ ッ ク形回路の動作周波
数に比例する よ う な、 基板電流の第 1 .の部分を吸収
し、 一方、 後者の発生回路は、 その値がダイ ナ ミ ッ
ク形回路の動作周波数に比例しない よ う な、 基板電
流の第 2の部分を吸収する よ う に したも のである 。
図面の簡単 ¾説明
第 1 図は、 一般的な半導体デ バィ ス の 一例を示す
平面図 ；
第 2 図は、 第 1 図の A - A断面よ ]? みた本発明に
基づ く パイ ァス電圧発生回路の図解的 ¾断面図 ；
第 3 図は、 第 2 図に示 したデ バ イ ス の等価回路を
示す図— ； ""
第 4 図は、 基板電流 （ I B B ) と動作周波数の逆数
( 1/7 ) との関係を示すグ ラ フ ；
第 5 図は、 第 3 図の回路中の主要部分に現われる
信号の波形を示す図 ；
第 6 図は、 第 3 図における発振器 3 1 の一具'体例
を示す図 ；
第 7 図は、 第 3 図における発振器 3 1'の 一具体例
を示す図であ'る。
発明を実施するための最良の形態
一般的な半導体シ ス テ ム の一例を平面図で示す第
Ο ΡΙ
/,·. WIPO 4ι 1 図において、 ダ イ ナ ミ ッ ク形回路の一例と してダ ィ ナ ミ ッ ク形記憶装置が示されている 。 この記憶装 置は 、 左側 メ モ リ セル領域 1 1 - L と右側メ モ リ セ ル領域 1 1 - R と ワ ー ドデコ ーダ 1 2 と左側 ラ ム デコ ーダ 1 3 - L と右側コ ラ ム デコ ーダ 1 3 - U と 左側セ ン ス ア ン プ 1 4 - L と右側セ ン ス ア ン ： 7° 1 4 とから構成される。 この記憶装置はさ らに、 左 側周辺回路 1 5 - L および右側周辺回路 1 5 - R に も協働する 。 多数の入力 出力ハ° ッ ド 1 6 ( 16 ) が 基板 1 0 の両側に設け られている 。 以上述べた各構 成要素のそれぞれの機能は、 当該技術分野の当業者 において既に周知である 。 図中の参照番号 1 7 で表 — わ したパイ ァ ス電 E発生回路に対し本発明が適用さ れる も のである 。
第 1 図の A - A断面と して、 本発明に基づ く パイ 了 ス'電 E発生回路 1 7 の断面図を第 2 図に示す。 第 2 図に示すデパ イ ス の等価回路は第 3 図に示す。 こ れら第 2 図および第 3 図において、 同一の参照番号 若 し く は記号が付されたも のは相互に同一の構成要 素である 。 参照番号 2 0 は P -形基板を示す。 P - 形基板 2 0 内には複数個の N - 形領域 2 1 - 1 〜 2 1 - 6 が形成される 。 基板 2 0 上において、 グ一 ト 電極 2 3 ― 1 〜 2 3 - 4 がそれぞれゲー ト絶縁膜 2 2 - 1 〜 2 2 - 4上に形成される 。 従って、 FET
OMPI WIPO 3 ^ ( 第 3 図中に も 図示 ） は 、 N - 形領域 2 1 - 1 ( ソ ー ス ） 、 N - 形領域 2 1 - 2 ( ド レ イ ン ） 、 絶 緣膜 2 2 - 1 および電極 2 3 - 1 から構成される 。
FET 3 5' ( 第 3 図中に も図示 ） は、 FET 3 4,にも 共 通の N - 形領域 2 1 - 2 (' ド レ イ ン ） 、 N - 形領域 2 1 - 3 ( ソ ー ス ） 、 絶緣膜 2 2 - 2.お よ び電極
2 3 - 2 か ら構成される 。 同様に、 FET 3 4 および
3 5 は対 I する構成要素 2 1 - 4 〜 2 1 -.6 , 2 2 - 3 , 2 2 - 4 , 2 3 - 3 および 2 3 - 4 か ら構成 される 。 参照番号 3 1 は発振器を表わ し、 該発振器 - は、 第 1 図に示した記憶装置の如き ダイ ナ ミ ッ ク形
回路の動作周波数に比例した周波数を有するハ° ル ス 列を出力する。 参照番号 3 は発振器を表わし、 該 発振 | は予め定めた一定周波数を有するハ。 ル ス列を 出力する 。 （ 但 し、 発振周波数は一般には電源電圧 に依存するが、 以下では動作周波数に依 らない とい う こ とで一定と呼ぶ。 ） 参照番号 3 2 および 3 は それぞれキ ヤ ハ。 シ タ を表わす （ 第 2 図および第 3 図 中に図示 ） 。 参照番号 3 3 および 3 3'は浮遊容量
( 第 2 図中には図示せず ） を表わす。 浮遊容量 3 3 および 3 3'は、 例えば第 2 図中の P - 形基板と各 N ' - 形領域の接合部に形成される 。 参照番号 3 6 およ
び 3 6'は擬似ダイ ォ一 ド （ 第 2 図中には図示せず ） を表わす。 これらダイ オー ド 3 6 お rび 3 6'は、 第 一 OMPI 一 。 . 2 図に示した FET 3 5 および 3 5'を規定する P - 形 基板と各 N ―形領域の接合部においてそれぞれ不可 避的に形成されるダイ ォー ドである 。 第 3 図の参照 番号 3 7 は擬似パ ルク抵抗であ ]) 、 第 2 図において 導電層 2 4 と N - 形領域 2 1 - 1 の間における基板
2 0 中に、 そして導電層 2 4 と N - 形領域 2 1 - 6 の間における基板 2 0 中に存在する抵抗で-あ る 。 第
3 図の参照番号 3 8 は、 N - 形領域 2 1 - 1 と 'P - 形基板 2 0 の間に、 そして N - 形領域 2 1 - 6 と P
-形基板 2.0 の間に存在する擬似ダイ ォー ドを表わ す。
本発明に基づ く パ イ ァ ス電圧発生回路の動作原理 —は第 4 図を参照する こ とに よ ]? 明 らかと なる 。 基板 電流 （ IB B ) と動作周波数の逆数 （ l ) との関係を 示すグ ラ フ を表示したこの第 4 図において、 その横 軸には動作周波数の逆数 （ 1Z/ ) を と ]) 、 その縦軸 には基板電流 （ IBB ) の値をとつてその関係を示す。 既に述べた よ う に、 従来の改良されたパイ ァ ス 電 E 発生回路においては、 ダイ ナ ミ ッ ク形回路の動作周 波数の変化に応じて基板電流 （ IB B )の値が変化する よ う にる つている。 このため、 バ イ ア ス電圧発生回 路にて吸収されるべき基板電流 （ IB B ) は、 （ 1/7 ) の変化に対 し特性曲線 （ 4 1 ， 4 ) に沿って変化 する 。 然しながら この種のバ イ ア ス電圧発生回路で
― Oi.iPI IPO は上述した接合 リ ーク電流の存在を全 く 考慮してい ない。 この接合 リ ーク電流の振幅値は、 特性直線
( 2 ， 4 ） で示すよ う に、 動作周波数 （ ） の変 化に対して全く変動 しない。 該接合 リ 一ク電流は、 第 2 図における Ρ -形基板 2 0 と各 Ν 形領域 2 1
- 1 〜 2 1 - 6 との接合部を流れる-電流である 。 こ の結果、 従来の改良されたバ イ ア ス電 Ε発生回路で は、 電流 （ 4 2 ) と電流 （ 4 ) の差に相当する基 板電流 （ IBB ) を吸収するこ とができ なかった。 従つ て、 該バ イ ア ス電圧発生回路で吸収する こ とができ.
なかった基板電流は蓄積し、 基板電位は所望の最適 電位か ら外れて しま う結果と な った。 それ故、 ス レ ッ シ ョ ル ド電 Eを所望の最適値に維持する こ とがで き かった。
前述した従来の改良されたパイ ァ ス 電 発生回路 における不利点を除去するために、 本発明に基づ く バ イ ア ス電 E発生回路では、 特性 4 1 および 4 2 に 沿って基板電流 （ IBB ) を吸収する よ うな機能を持た せる こ と とする 。 すなわち、 ダイ ナ ミ ッ ク形回路が, 臨界動作周波数 （ /c ) よ ]? も 高い動作周波数 （/ν ) を も って動作する と き には、 該バ イ ア ス電圧発生回 路は基板電流 （ 4 1 ) を吸収する 。 その電流 （ 41 ) の振幅は動作周波数 （/v ) の変化に応 じて変化する' これとは逆に、 ダゃナ ミ ッ ク 回路が、 臨界周波数
OMPI . ( fc ) よ も低い動作周波数をも って動作する と き には、 該バ イ ア ス電圧発生回路は接合 リ ーク電流に 相当する基板電流 （ 4 2 ) を吸収する 。 この結果、 本発明のパイ ァ ス 電 E発生回路は常に最適の値の基 板電流 （ IBB ) を吸収可能とな ]?、 基板電位は所望の 最適電位か ら外れる こ とがない。
第 3 図に戻る と 、 本発明のバ イ ア ス電 E発生回路 は 2 つの部分に大別され、 その第 1 は可変バ イ ア ス 電 E発生回路 3 0 であ ]) 、 も う 1 つは一定パイ ァ ス 電圧発生回路 3 である 。 '前者の発生回路 3 0 は、 既述の構成要素 3 1 〜 3 6 から 、 後者の発生回 路 3 は既述の構成要素 3 〜 3 ^か なる 。 発生 回路 3 0 は可変基板電流 （ IBB ) ( 第 4図の特性（41) に相当 ） を吸収する機能を果し、 発生回路 3 は一 定基板電流 （ IBB ) (第 4図の特性（ 4 2 ) に相当 ） を吸収する機能を果す。 特性 （ 4 1 ) を得る よ う な 機能を果させるべ く 、 発生回路 3 0 は可変発振器 3 1 を含んでる る。 該発振器 3 1 は制御信号 S(/v) を受信 して、 該信号 s C v)の周波数に比例した周波 数 を有するハ° ル ス列を出力する 。 こ の周波数 /v は、 第 1 図に示した記憶装置の如き ダイ ナ ミ ッ ク 形 回路の動作周波数と等 しいか若し く は比例する ·。 こ れとは逆に、 特性 （ 4 2 ) を得る よ う な機能を果さ せるべ く 、 発生回路 3 は一定発振器 3 を含み、
OMPI
/ 7 WIPO 該発振器 3 は一定周波数を有するハ。 ル ス列を出力 する 。
各パイ ァ ス電圧発生回路の動作は次のと お ]) であ る 。 なお、 これら発生回路 3 0 お よび 3 は同一の 回路構成を有 しているので、 以下の説明は、 第 5 図 を参照 しながら 、 発生回路 3 についてのみ述べる も の とする 。 第 5 図は、 第 3 図 -の回路における主要 部分に現われる信号の波形を示す図である 。 発振器 3 (/か らの出力信号の波形は第 5 図の a) に示す。 こ
-の出力信号 P は一定周波数 c を有する。 周期①にぉ いて、 出力信号 P の電 E レ ベ ルは電圧 Vs s から電 E. Vc c に変わる 。 この電 VS S は、 第 2 図および第 3 図中において接地記号で示された外部接地点におけ る電圧である。 周期①における信号 P の立上 ]) にお いて、 ④部分 （ 第 2 図および第 3 図に図示 ） の電王 レペルはキ ヤ ハ。 シ タ 3 ^の存在に よ って急峻に立ち 上る （ 第 5 図 b) 参照 ） 。 その後、 ®部分の電 E レ ぺ ルは徐々 に ス レ ッ シ ョ ル ド電圧 Vt へ向って下降する なぜな ら 、 ④部分の電圧レ ベ ル が ス レ ツ シ ョ ル ド電 圧レ ベ ル Vt を超えたので、 FET 3 ^は導通せしめ ら れ、 こ の導通 した FET 3 ^を通して、 キ ヤ ハ。 シ タ
3 ^に蓄積 した電荷が接地点 （ Vs s )へ放電するから である 。 次に、 第 5 図の b) において、 周期①での信 号 P の立下 ]? で、 ④部分の電 E レ ベ ルは急激に降下
OMPI
WIPO ^ し電圧レ ベ ル V Q に向 う 。 この電 E レ ベ ル V。 は
レ 32,
VT - C C
レ 32,卞 C33'
に等 し く 、 こ こに記号 C32' および C33へは、 それぞれ キ ヤ ハ0 シタ 3 2' および 3 3' の容量値を意味-する 。 この場合、 擬似ダイ オー ド 3 6'は導通 し、 基板電 流 （ IB B ) は基板の⑧部分（第 2 図および第 3 図参照） からキ ヤ ハ。 シ タ 3 2 ' らびに浮遊容量 3 3'へ向って 流入する 。 このダイ オー ド 3 6'はそれ自身のス レ ツ シ ョ ル ド電圧、 例えば 0. 6 V 、 ¾有しているので、 該ダイ ォー ド 3 6 のパイ ハ。 ス経路を設けるのが望ま しい。 第 2 図および第 3 図において、 そのパ イ ハ0 ス 経路は FET 3 5 'か らなる 。 該 FET 3 5' の ス レ ツ シ ョ ル'ド電 Eは約 0 V である 。 か く のご と く 、 周期②に おいては、 いわゆる ダイ オー ドク ラ.ンプが形成され る 。. ' お、 ⑧部分はさ らに第 2 図の導電層 2 4 に接 続し得る こ とに注意すべき である 。 この周期②にお いて 、 電荷すなわち基板電流 （ IBB ) は基板の⑧部分 力 ¾ らキ ヤ ハ。 シ タ 3 2 および 3 3'へと吸収され、 その' 電荷 Q の電荷量は、
Q V+ -V BB
Figure imgf000014_0001
なる式で表わされ、 こ こに記号 vB B は基板パイ ァ ス 電 Eを意味する。 周期③ （ 第 5 図参照 ） における信
OMPI WIPO
、 應 ο 号 P の立上 ]? において、 ④部分の電圧レ ベ ルは再び 急峻に上昇する 。 同時に、 FET 3 ^は再び導通 し、 前 記電荷 Q は、 FET 3 ^を通して外部接地点 （ Vs s )へ 放電される 。 か く して、 電荷 Qす わ.ち基板電流
( IBB ) は、 出力信号 P の立上 ? が発生する毎に、 パ ィ -ァ ス電圧発生回路 3 0 'に よ ]) 、 基板か ら汲み出さ れる 。 出力信号 ' P は一定発振器' 3 に よ って規定さ れる一定周波数を有するか ら、 一定の基板電流
( IBB ) (第 4 図の特性 （ 4 2 ) 参照 ） が発生回路
3 (Tに よ っ て吸収される 。
第 3 図のバ イ ア ス電 ΕΕ·発生回路 3. 0 についてみる と 、 該発生回路 3 0 は、 ダイ ナ ミ ッ ク形回路の動作 -周波数 /ν に比例して発振する可変発振器 3 1 に よ つ て駆動されるか ら 、 も し該ダイ ナ ミ ッ ク形回路が比 較的高い動作周波数、 例えば第 4 図の h、 をも って 動作'した とすれば、 基板電流 （ IBB )の振幅は、 第 4 図の レ ベ ル Ih の如くか ])高 く なる 。 とい う のは、 前述した電荷の汲み出 し操作の回数が相当に多 く るか ら 、 相当に多量の電荷 Qが吸収されるためであ る 。 も し該ダイ ナ ミ ッ ク形回路が比較的低い動作周 波数、 例えば第 4 図の / 、 をも って動作した とする と 、 基板電流 （ IBB ) の振幅は、第 4 図の レ ベ ル I の如 く か D低 く な る 。 とい う のは剪述した電荷の 汲み出 し操作の回数が少 く るるか ら、 少量の電荷
Ο ΡΙ Qが吸収されるに-と どま る力 らである 。·
ダイ ミ ッ ク形回路の動作周波数 / vは、 外部タ イ ミ ン グク ロ ッ ク信号に よ つ，て定め られ、 該信号は通 常、 例えば第 1 図に示した入力 Z出力ハ。 ッ ド 1 ^に 印加される 。 このため、 こ の例においては-、 第 3 図 の可変発振器 3 1 の入力を、 該ハ ° ッ Γ 6'に接続す れぱよい。 該発振器 3 1 の一具体例を第 6 図に示す < 第 6 図において、 発振器 3 1 は一対の FET 6 1 およ び 6 2 カ ら ¾る 。 ΡΈΤ 6 1 は電源 （Vcc ) に接続され る 。 FET 6 2 は第 3 図に示 した制御信号 S (/v )'を受 信する 6 FE† 6 1 および FET 6 2 の接続点は、 第 3 図に示したキ ヤ ハ0 シ タ 3 2 につながる 。 第 6 図の発 振器 3 1 は、 通常のいわゆる レ ペ ル コ ン パ 一タ と称 しても 良い ものであ る 。
発振器 3 1 の一具体例は第 7 図に示される 。 該発 振器 は、 それぞれのゲー トが共通接続された複 数の 口 一 ド FET 7 1 — 1 〜 7 1 - 5 と 、 これと 同数 の ΡΈΤ 7 2 - 1 〜 7 2 - 5 と から る 。 これ ら FET の対の数は奇教でなければ ¾ らず、 本図では 5対の 例を示す。 最終段 （ 7 1 - 5 ， 7 2 - 5 ) の出力は. —方において、 パ ッ フ ァ手段 7 3 を介して第 3 図の キ ヤ ハ。 シ タ 3 2'に接続し、 他方において 、 フ ィ ー ド パ ッ ク ループ 7 4 を介 して初段 （ 7 1 - 1 ， 72 - 1 ) の入力に接続する 。 各段の出力はそれぞれ次段の入
OMPI 力ゲー ト に接続する 。
以上述べた よ う に、 動作周波数の変化に拘わ らず 常に最適ス レ ッ シ ョ ル ド、電圧を維持し得'る半導体デ パ イ スが実現される 。
O PI WIPO

Claims

求 の 範 囲
1. 共に同一基板上に搭載されるダ イ ナ ミ ッ ク形 回路およ びパイ ァス電庄生成回路か ら構成される半 導体回路に いて、 前記パイ ァス電圧生成回路は第 1 バ イ ア ス電圧発生回路 らびに第 2 パ イ ァ ス電圧 発生回路か ら ]? 、 該第 1 バ イ ア ス電圧発生回路は 前記ダイ ナ ミ ッ ク形回路の動作周波数に比例 した値 售
を有する第 1 基板電流部分を前記基板よ 吸収する よ う に機能 し、 該第 2 バ イ ア ス電圧発生回路は前記— ダ イ ナ ミ ッ ク形回路の動作周波数に比例する こ と の い第 2 基板電流部分を前記基板 よ 吸収する よ う に機能する こ と を特徵とする半導体回路。
_
2. 第 2 基板電流部分は、 基板内に現われる接合 リ ーク電流に相当する'電流である請求の範囲第 1 項 記載の半導体回路。
'
3. 第 1 バ イ ア ス電圧発生回路は第 1 発振器な ら びに該第 1 発振器の制御の も と に第 1 基板電流部分 を汲み出す第 1 手段か ら ！） 、 第 2 パイ ァ ス電圧発 生回路は第 2 発振器な らびに該第 2 発振器の制御の も とに第 2 基板電流部分を汲み出す第 2手段か らな ]？ 、 前記第 1 発振器はダイ ナ ミ ッ ク形回路の動作周 波数に比例 した周波数を有する ルス列を出力 し、 前記第 2 発振器は該ダイ ナ ミ ッ ク形回路の動作周波 数に比例 しない周波数を有する ° ル ス列を出力する Τ Γ £
Ο ΡΙ IPO 請求の範囲第 1 項記載の半導体回路。
4. 第 1 発振器はダ イ ナ ミ ッ ク形回路に.印加され るべき タ イ ミ ンダク ッ ク信号に よ っ て励起され、 —方、 第 2 発振器は 自励発振する請求の範囲第 3 項 記載の半導体回路。
' 5. 第 1 お よび第 2 基板電流部分をそれぞれ汲み 出す第 1 および第 2 手段の各々 は、 それぞれ対応す る発振器に直接接続する第 1 キ ヤ シ タ 、 1 端が外 部接地点 （V s s ) に接続される第 2 キ ヤ シ タ 、 基板 電流が流れ出す流出箇所 （⑧）、 よびそのグー ト に お て該第 2 キ ヤ シタ に接続 し且つ.その 1 端子に お て前記外部接地点 （V s s ) に'接続する と ころの FET か らな ]? 、 ある周期にお て前記第 2 キ ャ パ シ タ に蓄積された前記基板電流の電荷が、 その次の周 期にお て、 導通せ しめ られた前記 FET を通 して放 電される請求の範囲第 3 項記載の半導体回路。
6： 擬似ダ イ オー ドに対して他の FET が並歹 I に接 続される請求の範囲第 5 項記載の半導体回路。
7. 流出箇所 （⑧）が基板の表面に形成される請求 の範囲第 5項'記載の半導体回路。
8. 流出箇所 （(B )が基板の底面に形成された導電 層上に設け られる請求の範囲第 5 項記載の半導体回 路 o
PCT/JP1979/000274 1978-10-30 1979-10-29 Semiconductor circuit WO1980001021A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE7979901379T DE2965630D1 (en) 1978-10-30 1979-10-29 Semiconductor circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP13338478A JPS5559756A (en) 1978-10-30 1978-10-30 Semiconductor device
JP78/133384 1978-10-30

Publications (1)

Publication Number Publication Date
WO1980001021A1 true WO1980001021A1 (en) 1980-05-15

Family

ID=15103466

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1979/000274 WO1980001021A1 (en) 1978-10-30 1979-10-29 Semiconductor circuit

Country Status (5)

Country Link
US (1) US4430581A (ja)
EP (1) EP0022870B1 (ja)
JP (1) JPS5559756A (ja)
DE (1) DE2965630D1 (ja)
WO (1) WO1980001021A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0036246A2 (en) * 1980-02-16 1981-09-23 Fujitsu Limited Semiconductor memory device with substrate voltage biasing

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473761A (en) * 1982-04-23 1984-09-25 Motorola, Inc. Solid state transmission gate
JPS59162690A (ja) * 1983-03-04 1984-09-13 Nec Corp 擬似スタテイツクメモリ
US4585954A (en) * 1983-07-08 1986-04-29 Texas Instruments Incorporated Substrate bias generator for dynamic RAM having variable pump current level
US4547682A (en) * 1983-10-27 1985-10-15 International Business Machines Corporation Precision regulation, frequency modulated substrate voltage generator
JPS60170962A (ja) * 1984-02-16 1985-09-04 Nec Corp 半導体集積回路
US4590389A (en) * 1984-04-02 1986-05-20 Motorola Inc. Compensation circuit and method for stabilization of a circuit node by multiplication of displacement current
US4670669A (en) * 1984-08-13 1987-06-02 International Business Machines Corporation Charge pumping structure for a substrate bias generator
JPS6199363A (ja) * 1984-10-19 1986-05-17 Mitsubishi Electric Corp 基板電位発生回路
US5197033A (en) 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
JPH07111825B2 (ja) * 1985-07-22 1995-11-29 株式会社日立製作所 半導体記憶装置
DE3817918A1 (de) * 1987-05-27 1988-12-08 Mitsubishi Electric Corp Halbleiterspeichereinrichtung
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
JP2645142B2 (ja) * 1989-06-19 1997-08-25 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JP2644342B2 (ja) * 1989-09-01 1997-08-25 東芝マイクロエレクトロニクス株式会社 入力保護回路を備えた半導体装置
JPH04263194A (ja) * 1991-05-29 1992-09-18 Hitachi Ltd 半導体装置
US6031411A (en) * 1993-06-28 2000-02-29 Texas Instruments Incorporated Low power substrate bias circuit
JP2639473B2 (ja) * 1993-09-13 1997-08-13 株式会社日立製作所 半導体記憶装置
JPH07283405A (ja) * 1994-04-13 1995-10-27 Toshiba Corp 半導体装置の保護回路
JP3332123B2 (ja) * 1994-11-10 2002-10-07 株式会社東芝 入力保護回路及びこれを用いた半導体装置
DE10220354B4 (de) * 2002-05-07 2004-03-11 Infineon Technologies Ag Speicherschaltung mit mehreren Spannungsgeneratoren, Verfahren zur Herstellung und Verfahren zum Betreiben derselben
JP2007103863A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体デバイス

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
JPS5024054A (ja) * 1973-06-29 1975-03-14
FR2333296A1 (fr) * 1975-11-28 1977-06-24 Honeywell Inf Systems Tension de polarisation de substrat engendree par oscillateur de regeneration
JPS5382252A (en) * 1976-12-27 1978-07-20 Texas Instruments Inc Pumping circuit
JPS53102682A (en) * 1977-02-18 1978-09-07 Toshiba Corp Control method of self substrate bias voltage
FR2420877A1 (fr) * 1978-03-21 1979-10-19 Siemens Ag Circuit a semi-conducteurs comportant deux transistors a effet de champ reunis dans un cristal semi-conducteur

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53130990A (en) * 1977-04-20 1978-11-15 Toshiba Corp Integrated circuit device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
JPS5024054A (ja) * 1973-06-29 1975-03-14
FR2333296A1 (fr) * 1975-11-28 1977-06-24 Honeywell Inf Systems Tension de polarisation de substrat engendree par oscillateur de regeneration
JPS5382252A (en) * 1976-12-27 1978-07-20 Texas Instruments Inc Pumping circuit
JPS53102682A (en) * 1977-02-18 1978-09-07 Toshiba Corp Control method of self substrate bias voltage
FR2420877A1 (fr) * 1978-03-21 1979-10-19 Siemens Ag Circuit a semi-conducteurs comportant deux transistors a effet de champ reunis dans un cristal semi-conducteur

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0022870A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0036246A2 (en) * 1980-02-16 1981-09-23 Fujitsu Limited Semiconductor memory device with substrate voltage biasing
EP0036246A3 (en) * 1980-02-16 1981-09-30 Fujitsu Limited Semiconductor memory device with substrate voltage biasing

Also Published As

Publication number Publication date
JPS5559756A (en) 1980-05-06
EP0022870A4 (en) 1981-02-12
US4430581A (en) 1984-02-07
EP0022870A1 (en) 1981-01-28
EP0022870B1 (en) 1983-06-08
DE2965630D1 (en) 1983-07-14
JPS5644570B2 (ja) 1981-10-20

Similar Documents

Publication Publication Date Title
WO1980001021A1 (en) Semiconductor circuit
US4920280A (en) Back bias generator
JP2805991B2 (ja) 基板バイアス発生回路
JPH05298885A (ja) 電荷ポンプ回路
US4208595A (en) Substrate generator
JPS62114325A (ja) ゲ−ト回路
JPH0691457B2 (ja) 基板バイアス発生回路
JPS61117859A (ja) 基板ポンプ回路
KR830000539B1 (ko) 반도체 회로
JP2546167B2 (ja) 周波数逓倍回路
JPS6155788B2 (ja)
JPS6122490B2 (ja)
JPS6144454Y2 (ja)
JPS6243367B2 (ja)
JP2919187B2 (ja) 基板電位供給回路
JPH0658943B2 (ja) 基板電圧発生回路
JPH0584967B2 (ja)
JPH042007B2 (ja)
JPH1098367A (ja) 半導体論理回路
JPS63104300A (ja) 電圧判定回路
JPS63278266A (ja) 半導体装置の基板電圧発生回路
JPS58148456A (ja) 信号検出回路
KR970051234A (ko) Rc 딜레이를 이용한 반도체장치의 por 회로
JPH0234527B2 (ja)
JPS6216556A (ja) 基板バイアス発生回路

Legal Events

Date Code Title Description
AK Designated states

Designated state(s): US

AL Designated countries for regional patents

Designated state(s): DE FR GB NL