JPH04263194A

JPH04263194A - 半導体装置

Info

Publication number: JPH04263194A
Application number: JP3124349A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-29
Filing date: 1991-05-29
Publication date: 1992-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置において電
源投入時に生じる過大な過渡電源電流の抑制に好適な半
導体装置に係わる。

【０００２】

【従来の技術】半導体装置においては、電源投入直後か
ら通常の動作状態に安定する一定期間の間は、半導体装
置内部の状態が通常動作状態とは異なるため、種々の問
題を生じることが知られている。この電源投入時に生じ
る問題のうち、最も重要な問題の一つは、過大な過渡電
源電流の発生であり、場合によっては、半導体装置を駆
動するための電源装置あるいは半導体装置自身の破壊を
招くこともありうる。この過渡電源電流の発生のおよそ
の構成を図１を用いて説明しよう。

【０００３】図１はＭＯＳダイナミック形メモリ（以下
ＤＲＡＭと略記する）の主要構成部の断面構造を模式的
に示したものである。ここでは近年のＤＲＡＭにおいて
主流となっている基板電圧発生回路をチップ内に内蔵し
たものを例として示している。また、１ビットの情報を
記憶するメモリセルはスイッチング素子としてのＭＯＳ
トランジスタおよび情報電荷蓄積用のキャパシタ、各々
１個からなる、いわゆる１トランジスタ形セルを用いた
例を示している。図１（Ａ）で３００が上記のチップ内
蔵形の基板電圧発生回路である。ここで３００は便宜上
チップのシリコン基板１とは遊離して、かつ回路構成図
として示しているが、実際には基板１の主として表面上
、もしくはその近傍に一体化して設けられていることは
言うまでもない。３００内に示した回路構成は良く知ら
れているチャージポンプ方式により基板電圧ＶＢＢを発
生する場合の例であり、ＯＳＣはチャージポンプ用の周
期的信号を発生する回路であり、通常は自励発振形のリ
ングオツシレータ回路で構成される。ＣＰＢはチャージ
ポンプ用の容量であり、反転層容量を利用して形成され
る場合が多い。Ｄは整流用のダイオードであり、ＭＯＳ
トランジスタのドレインとゲートを接続してダイオード
として使用する場合が多い。これらの回路構成や動作の
詳細は、実開昭５６−２２００、あるいは１９７６　Ｉ
ＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　
Ｐａｐｅｒｓ，　ｐｐ．１３８〜１３９．　などに述べ
られている。

【０００４】１はシリコン基板であり、回路の主構成素
子がＮチャネル形ＭＯＳトランジスタの場合にはＰ形シ
リコン基板、主構成素子がＰチャネル形ＭＯＳトランジ
スタの場合にはＮ形シリコン基板が用いられるが、ここ
では前者の場合を例にして以下説明する。２は素子間分
離用の絶縁膜である。３ａ〜３ｅは比較的高濃度のＮ（
以下Ｎ＋と称する）形不純物拡散層、４ａ〜４ｃはゲー
ト電極であり、ポリシリコン、Ａｌ、あるいはＷ，Ｍｏ
などの高融点金属、あるいはＷＳｉ２，ＭｏＳｉ２など
のシリサイド材料などで形成される。４ａ〜４ｃは場合
によっては別の工程、あるいは異なる材料で形成される
こともある。４ａ〜４ｃと基板１の間には、ゲート絶縁
膜が存在するが、ここでは簡単のため省略してある。

【０００５】ここで４ａ，３ａ，３ｂはメモリセルのス
イッチＭＯＳを構成しており、４ｂは情報電荷蓄積用の
キャパシタの電極（以下プレート電極と称する）であり
、キャパシタはこの電極と、電極直下に形成される反転
層の５の間に形成される。なお、４ｂと５の間に存在し
、誘電体として作用する絶縁膜は前にも述べたように図
１（Ａ）では省略してある。４ｃ，３ｄ，３ｅもＭＯＳ
トランジスタを構成しており、メモリセル以外の回路を
構成するＭＯＳトランジスタを代表して示したものであ
る。

【０００６】図１（Ａ）で７，８は、メモリチップ内の
概略の領域分けを示すもので、７はメモリセルアレー部
、８はメモリセルアレーの動作を制御する周辺回路部を
示している。７，８共に複数のメモリセル、および複数
のＭＯＳトランジスタからなる複数の回路でそれぞれ構
成されていることは言うまでもない。

【０００７】さて、以下の如きメモリチップにおいて、
電源投入時の過大な過渡電流は次のような２つの機構に
よって主として発生する。

【０００８】まず第１は、電源投入直後の基板電圧発生
回路が充分作動しない期間は、基板電圧ＶＢＢが正規の
値より低く（絶対値が小さい）なるため、３ｄ，３ｅ，
４ｃなどで構成されるＭＯＳトランジスタのしきい電圧
が負となり、そのため電源電圧ＶＣＣから接地に向かっ
て過渡電流が流れることになる。すなわち、図１（Ｂ）
に示すように、基板電圧発生回路は電源電圧ＶＣＣがあ
る一定の電圧Ｖｃｒｔに達するまでは作動せず、したが
ってＶＢＢはほとんど０Ｖとなり、ＭＯＳトランジスタ
のしきい電圧が場合によって負となるため、過渡電流が
流れることになる。上記の現象については、１９８０　
ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ
　Ｐａｐｅｒｓ，　ｐｐ．２２８〜２２９に述べてある
。

【０００９】過渡電源電流の他のもう一つの発生機構は
電源電圧と基板間の容量結合によって生じるものである
。この現象は、メモリの集積度の増大に伴ない、電源電
圧と基板間の寄生容量が増大するため、近年特に問題に
なって来ている。最も影響の大きいのは、プレート電極
４ｂと基板間の寄生容量ＣＰＳによって生じる過渡電源
電流である。このとき電源電流ＩＣＣのピーク値ＩＰは

【００１０】

【数１】

【００１１】で表わされる。したがって、メモリの集積
度の増大により、ＣＰＢの値が極めて大きくなると、Ｃ
ＰＳを介してＶＣＣと基板間に流れる変位電流が極めて
大きくなる。また、電源電圧の立ち上りが急峻なほどＩ
Ｐは大きくなる。上記の電流が電源投入時の過渡電源電
流として観測されると同時に、次のような現象を生じ、
さらに過渡電流を増大することになる。すなわち、基板
電圧発生回路内蔵形においては、元々基板電圧発生回路
の駆動能力が低い上に、電源投入直後は基板電圧発生回
路は正常に作動していないため、基板１はほぼフローテ
ィング状態にある。したがって、ＣＰＳを通して電流が
流れると図１（Ｂ）に破線で示すように、ＶＢＢが正方
向に上昇する。その結果上に述べたＭＯＳトランジスタ
のしきい電圧はさらに負の方向に変化すると同時にさら
に重要な問題となる次のような現象を生じる。すなわち
、３ｃ，３ｅなどのＮ＋形拡散層とＰ形基板１間は順方
向バイアスとなり、Ｑ１，Ｑ２で示すような寄生的に生
じるバイポーラ形トランジスタが能動素子として働き、
ＩＱ１，ＩＱ２の如き電流が流れ、上述した変位電流に
加えてさらに過渡電流を増大することになる。すなわち
、容量ＣＰＳによって生じる電流がベース電流となるわ
けである。したがって、コレクターエミッタ間に流れる
電流はその値のｈｆｅ（電流増幅率）倍となり、Ｑ１，
Ｑ２などのｈｆｅに大きく依存する。この値はＱ１，Ｑ
２がラテラル形トランジスタとなっているため、通常の
ものに比べると小さいが、さらに高集積化が進んでエミ
ッタ、コレクタとして作用する拡散層間の間隔が狭くな
るにつれてｈｆｅも大きくなり、重要な問題になってく
る。

【００１２】以上、電源投入時の過渡電源電流の発生機
構をＮチャネルＭＯＳトランジスタを用いたＤＲＡＭを
例にして説明したが、１９８３　ＩＳＳＣＣ　Ｄｉｇｅ
ｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐ
ｐ．５６−５７，　２８５−２８６．　に見られるよう
な、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯ
Ｓトランジスタの両者を主構成素子として用いる、いわ
ゆるＣＭＯＳ形のＤＲＡＭの場合に、上記の過渡電流の
問題はさらに重要になる。

【００１３】なお、電源の切断時においては、容量結合
により、図１（Ｂ）のように基板電圧がより負方向に変
動するが、これは、ここで問題としている過渡電流には
さほど影響を与えない。したがって以下の各図面では切
断時の波形は省略し、また説明も省略する。

【００１４】図２はＣＭＯＳ形ＬＳＩの要部断面を示す
ものである。１はＰ形のシリコン基板、９はＮ形不純物
の拡散層であるが通常はウエル（井戸）と呼ばれ、この
領域にＰチャネルＭＯＳトランジスタが形成される。一
方ＮチャネルＭＯＳトランジスタはＰ形シリコン基板１
に直接形成される。なおシリコン基板をＮ形としてウエ
ルをＰ形として、ＮチャネルＭＯＳトランジスタをウエ
ル内に、ＰチャネルＭＯＳトランジスタを基板に形成す
る場合も勿論ありうる。３ｆ，３ｇはＭＯＳトランジス
タのソース、ドレインなどとなる拡散層を代表して示し
たもので、前者がＮ＋形拡散層、後者がＰ＋形拡散層で
ある。このような構造においてはＱ３，Ｑ４の如きＮＰ
Ｎ形、ＰＮＰ形の寄生バイポーラトランジスタ、および
Ｒ１，Ｒ２の如き寄生抵抗を生じる。これらは図２（Ｂ
）の如き、いわゆるサイリスタ素子と等価な結線になっ
ている。そのため、一たびサイリスタがオン状態（点弧
状態）になるとＶＣＣと接地間に過大な電流が流れ、つ
いには素子の破壊に到る場合もありうる。これが、いわ
ゆるＣＭＯＳ半導体装置におけるラッチアップ現象であ
り、１９８２　ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇ
ｅｓｔ，　ｐｐ．４５４−４７７などに詳述してある。このようなサイリスタ素子をオンとするためには、Ｑ３
もしくはＱ４のベースにある一定値以上の点弧電流を流
せば良い訳であるが、前に述べた電源投入時点で生じる
過渡電流が正にこの点弧電流として作用し、重大な問題
になる。

【００１５】以上述べた、過渡電源電流のうちＭＯＳト
ランジスタのしきい電圧が負になることにより生じるも
のは、素子定数の設定によりある程度低減可能なことが
前出の公知例１９８０　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏ
ｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ．２２
８−２２９．　に述べてある。しかしながら、容量結合
により生じる過渡電流は、高集積化と共に増々大きくな
るものであり、今後重要な問題になる。この問題を解決
するため、図１のプレート電極４ｂの電位ＶＣＣから接
地電位に変更する方法があるが、そのためには、４ｂが
接地電位であっても、常にチャネル５が形成されるよう
に、４ｂの直下に低濃度のＮ形不純層を設ける必要があ
る。その結果新たな製造工程が必要となる上に、写真蝕
刻工程におけるマスク合せ余裕が余分に必要となるため
、実効的なメモリセル面積が減小し、チップ面積を大き
くする必要を生じる。このため製造歩留りの低下や、価
格の上昇という本質的な問題を生じる。

【００１６】

【発明が解決しようとする課題】したがって、本発明の
目的は上記の電源投入時に生じる過渡電源電流を新たな
製造工程などの追加なしに効果的に減少せしめ、高性能
、高安定の半導体装置を実現可能な手段を提供すること
にある。

【００１７】

【課題を解決するための手段】本発明においては、電源
投入時に過渡電源電流を生じる原因となる回路部をチッ
プ内に設けた内部電源電圧発生回路によって動作させる
。

【００１８】

【作用】これによって、基板電圧発生回路が動作を開始
するとほぼ同時、もしくはそれ以降に上記回路部を動作
させるようにし、過渡電源電流の発生を効果的に抑制す
る。

【００１９】

【実施例】図３は本発明の基本概念を説明するための第
１の実施例である。

【００２０】図３（Ａ）において、１は半導体基板であ
る。２００は半導体装置の本体回路部、３００は基板電
圧ＶＢＢを発生して基板１にＶＢＢを供給する基板電圧
発生回路、４００は内部電源電圧ＶＩＮＴを発生して２
００にＶＩＮＴを供給する内部電源電圧発生回路を模式
的に示したものであり、これらの各部は、半導体基板、
もしくはチップ内に内蔵されている。１００は外部電源
電圧ＶＣＣである。ここで本体回路部２００には、半導
体装過の種類に応じて、例えば第１図に示した如きメモ
リ回路であったり、その他のマイクロコンピュータなど
種々の回路であったりする。本発明においては、本体回
路部２００は従来同様に主として、外部からのＶＣＣを
電源として動作するが、前述した電源投入時に過渡電源
電流発生の要因となる回路部は、内部電源電圧ＶＩＮＴ
で動作させることにより、過渡電流の抑制を図る。

【００２１】図３（Ｂ）は、本発明におけるＶＣＣ，Ｖ
ＢＢ，Ｖｉｎｔの電源投入時における相互関係を示す図
である。図３（Ｂ）のように、ＶＩＮＴはＶＣＣ，ＶＢ
Ｂに対し■ないし■の如く設定することにより、過渡電
流の抑制を図る。まず■においては、電源投入時におけ
るＶＩＮＴの立ち上りを遅くして、前に述べた容量結合
による電流を小さくすることにより、過渡電流の抑制を
図る。すなわち、数１に示した如く過渡電流が電源電圧
の立ち上り時間が大きいほど小さくなることを利用する
訳である。 ■においては、ＶＩＮＴの立ち上り開始時間をＶＢＢの
立ち下り開始時間とほぼ同時期として、たとえ容量結合
によって、変位電流による過渡電流が流れたとしても、
ＶＢＢの立ち下りと同時にすることによって基板電圧が
正方向、正確には図１，図２などで説明したバイポーラ
形トランジスタ、あるいはサイリスタなどが充分オンに
ならない程度以下に基板電圧の変動を抑制し、過渡電源
電流を抑制する。■はＶＩＮＴの立ち上り開始時間をさ
らに遅くして、■で述べた効果をさらに完全にしたもの
である。

【００２２】以上述べたように、本発明においては電源
投入時に過渡電源電流発生の要因となる回路部の動作電
圧の立ち上り時間を遅く、もしくはその立ち上り開始時
間を遅くすることによって過渡電源電流を図る。なお、
ＶＩＮＴの立ち上り時間、並びに立ち上り開始時間の制
御を同時に行なう方式も勿論可能である。

【００２３】以上のように、本発明によれば電源投入時
の過渡電源電流を効果的に抑制可能である。

【００２４】図４は上記の如き特性を実現する内部電源
電圧発生回路の第１の実施例である。図４（Ａ）でＲＩ
ＮＴは抵抗であり、Ｃ４０１は本回路の出力４０１に寄
生的に生じる容量である。本実施例によればＶＩＮＴは
ＲＩＮＴとＣ４０１によって定まる時定数で立ち上り、
図４（Ｂ）に示すようにＶＣＣより遅い立ち上りのＶＩ
ＮＴを実現できる。すなわち本実施例によって、図３（
Ｂ）に示した■の特性を実現できる訳である。これによ
り、前に述べたように過渡電源電流を効果的に抑制でき
る。なお、本実施例においてはＣ４０１の寄生容量を用
いているが、値が小さい場合は別途容量を付加すること
も勿論可能である。

【００２５】図５は内部電圧発生回路の第２の実施例で
あり、ここではＶＩＮＴの発生にチャージポンプ回路を
用いている。

【００２６】図５（Ａ）でＣＰ，ＣＰ′はチャージポン
プ回路の単位となる回路であり、ＯＳＣ′はチャージポ
ンプ用信号源であり、例えば前にも述べたように自励発
振形のリングオッシレータ回路などで構成する。ＩＮＶ
は反転信号を作るためのインバータ回路である。ＣＰＩ
，ＣＰＩ′はチャージポンプ用の容量、Ｄ１，Ｄ１′，
Ｄ２，Ｄ２′は整流用のダイオードである。図５（Ｂ）
は定常動作状態における動作の様子を示している。同図
のように、チップ内の発振器ＯＳＣ′からの振幅ＶＣＣ
のパルスφ′ｏｓｃが０ＶからＶＣＣに立ち上がると（
Ｔ２）、Ｄ１によって予めＶＣＣ−ＶＤ（ＶＤはダイオ
ードの順方向電圧）に充電されていたノード４２１は２
ＶＣＣ−ＶＤに昇圧される。これにともなって、ノード
４２２，４２１′はＤ２によってＶＤだけ降下した電圧
２（ＶＣＣ−ＶＤ）となる。次にφ′ｏｓｃが０Ｖになって、ノード４２０′がＶＣ
Ｃに立ち上がると（Ｔ３）、ノード４２１′はさらに昇
圧されて３ＶＣＣ−２ＶＤとなる。したがってノード４
２２′、すなわちＶｉｎｔはＤ２′によってＶＤ降下し
た電圧３（ＶＣＣ−ＶＤ）になる。このサイクルを多数
回繰返すことにより、出力４０１には直流の電圧３（Ｖ
ＣＣ−ＶＤ）が得られるようになる。以上定常状態での
動作について述べたが、電源投入時には、図５（Ｃ）の
如く動作する。電源投入によってＶＣＣが立ち上がるが
、ＯＳＣ′は図１において説明したように直ちには動作
せず、ＶＣＣがある一定の電圧Ｖ′ｃｒｔに達した時点
で動作を開始し、発振信号φ′ＯＳＣが出力される。し
たがって、ＶＩＮＴは同図のように電源投入から一定時
間経過後に立ち上がる。このとき、ＯＳＣ′の動作開始
電圧は、図１のＯＳＣの動作開始電圧とほぼ等しくなる
（もしくはほぼ等しく設計できる）ので、図５（Ｃ）の
ようにＶＩＮＴとＶＢＢはほぼ同時に立ち上がる（ＶＢ
Ｂは立ち上がる）ことになる。すなわち、本実施例によ
って、図３（Ｂ）に示した、■の如き特性が実現できる
訳である。これにより、電源投入時に生じる過渡電源電
流を効果的に抑制できる。また、本実施例によれば、Ｖ
ＩＮＴの立ち上り速度ｔｈＩＮＴはほぼ

【００２７】

【数２】

【００２８】のように表わされる。ここでｆ′ＯＳＣは
ＯＳＣ′の発振周波数である。このように電源電圧源と
しての駆動能力を、ＣＰＩ，Ｃ′ＰＩ，ｆ′ＯＳＣによ
って制御できる。したがって、ＣＰＩ，Ｃ′ＰＩ，ｆ′
ＯＳＣを任意に選ぶことによってｔｈＩＮＴを制御する
ことが可能であり、たとえばｔｈＩＮＴを大きくして、
さらに過渡電源電流の抑制を図ることができる。

【００２９】また、本実施例においては、ＶＩＮＴの値
は原理的に３（ＶＣＣ−ＶＤ）となるが、チャージポン
プ回路ＣＰの接続数によって制御できる。すなわち、今
ＣＰＩの接続数をｎとするとＶＩＮＴは、

【００３０】

【数３】

【００３１】のように表わされ、ｎを変えることにより
、ＶＩＮＴを制御できる。これらの詳細は、ＯＳＣ′，
ＩＮＶの回路も含めて、特開昭５９−１１１５１４に述
べてある。

【００３２】さて、以上に述べた実施例においては、Ｖ
ＣＣがＶ′ｃｒｔを越えた時点でＶＩＮＴが立ち上りを
開始するが、もしＶ′ｃｒｔが２ＶＤより大きい場合は
、チャージパンプ動作が開始する前に、図５（Ａ）のＤ
１′，Ｄ２′がオンとなり、図５（Ｃ）に示す破線のよ
うに、ＶＩＮＴが立ち上がる場合があり得る。このよう
になったとしても、ＶＩＮＴの立ち上り開始はＶＣＣよ
り遅れ、またその立ち上り時間は前述した数２により制
御できるため、過渡電源電流を抑制可能であるが、さら
に完全なものとするために、次のような実施例がある。

【００３３】図６は上記を可能にする第３の実施例であ
り、図６（Ａ）と図５（Ａ）とは、ＣＰ，ＣＰ′のノー
ド４２３，４２３′が接地（図５（Ａ）ではＶＣＣ）さ
れている点で異なる。したがつて、本実施例の通常動作
時の動作波形は図６（Ｂ）の如くなる。動作原理は図５
（Ｂ）と同一であるが、０Ｖを基準として動作するため
、出力ＶＩＮＴは２（ＶＣＣ−ＶＤ）−ＶＤとなる。こ
の値は、図５の実施例より低いが、さらに高い電圧が必
要な場合は、前にも述べたようにチャージポンプ回路の
接続数を増やすことによって、電圧を高くすればよい。なお本実施例におけるＶＩＮＴの値は回路数をｎとする
と、

【００３４】

【数４】

【００３５】となる。

【００３６】以上述べた本実施例によれば、ＶＩＮＴは
ＯＳＣ′が動作を開始しないと出力されず、図３（Ｂ）
の■と同様にほぼＶＢＢと同一時間に立ち上り初める特
性を実現でき、過渡電流の効果的な抑制が可能である。

【００３７】図７は、ＶＩＮＴ発生回路の第４の実施例
であり、図６と同様に接地、すなわち０Ｖを基準にして
動作させた上で、図５と同様の出力電圧値を得ることの
可能な実施例である。回路構成は、図７（Ａ）から明ら
かなように、４２３にＩＮＶ出力を印加した点で図６（
Ａ）と異なる。本回路の通常動作における動作波形は図
７（Ｂ）の如くなり、出力には図５と同様に、３（ＶＣ
Ｃ−ＶＤ）の電圧が得られ、ＣＰの回路数ｎと出力電圧
ＶＩＮＴの関係は数３と全く同一になる。

【００３８】本実施例によれば、ＶＩＮＴは図６と同様
、ＯＳＣ′が動作を開始しないと出力されず、またその
出力電圧値は図５と同様に高い電圧値を得ることができ
る。必要以上に電圧値が高い場合にはＣ′Ｐを除去して
、チャージポンプ回路の段数を減らせば低くできること
は数３から明らかなとおりである。本実施例により、電
源投入時の過渡電流の抑制をさらに効果的に行なうこと
が可能になる。

【００３９】以上述べた図４〜図７の各実施例を図３（
Ａ）の内部電圧発生回路４００として使用することによ
り、電源投入時に生ずる過渡電流を大幅に抑制すること
が可能になる。

【００４０】図５および図６の実施例において、チャー
ジポンプ回路の接続数によって、ＶＩＮＴの値を抑制可
能なことを前に述べたが、さらに細かい制御を要する場
合には、図８，図９の如き実施例を用いればよい。これ
らの実施例はダイオードＤで構成されたクランプ回路Ｃ
Ｌを内部電圧発生回路４００の出力端４０１に挿入した
もので、図８は対ＶＣＣ間、図９対接地間にそれぞれ挿
入している。このときのＶＩＮＴの値はダイオードの順
方向電圧をＶＤ，接続個数をｍとすると、図８の場合は
、

【００４１】

【数５】

【００４２】図４の場合は、

【００４３】

【数６】

【００４４】と表わされる。したがって、ｍの数を変え
ることにより、ＶＩＮＴの値を任意の値に設定すること
が可能となる。

【００４５】さて、以上述べた各実施例においては、チ
ャージポンプ回路などの構成素子としてダイオードを用
い大例を示したが、図１０に示す如くダイオードＤは、
ＭＯＳトランジスタＱＭ、もしくはバイポーラトランジ
スタＱＢでそのまま置き換えることができる。なお、そ
の場合、前に述べた説明図、数式などで用いたダイオー
ドの順方向電圧ＶＤは、それぞれＭＯＳトランジスタの
場合はそのしきい電圧ＶＴ、バイポーラトランジスタの
場合はそのベース−エミッタ間電圧ＶＢＦで置き換えら
れるべきものであることは勿論である。

【００４６】以上、述べた実施例において、電源投入時
の内部電圧ＶＩＮＴと基板電圧ＶＢＢの立ち上り開始時
間、あるいは立ち上り時間は互に同期していることが、
過渡電流の低減に望ましいことを述べた。上記各実施例
においてもこの目的を達成できることは勿論であるが、
より完全を期すために次のような実施例がある。すなわ
ち、ＶＩＮＴ並びにＶＢＢ発生に用いるチャージポンプ
信号を共用する方式である。

【００４７】図１１はその一実施例であり、リングオシ
レータなどで構成されるＯＳＣの発振出力をＶＢＢ発生
とＶＩＮＴ発生で共用している。図１１でＩＮＶ′はイ
ンバータ回路、Ｑ５，Ｑ６はＭＯＳトランジスタであり
、これらでプッシュプル形のバッファ回路を構成してい
る。ＣＰＢ，Ｑ７，Ｑ８が基板電圧発生用のポンプ容量
と整流用ＭＯＳトランジスタであり、図１に示した回路
のダイオードをＭＯＳトランジスタで置き換えた例であ
る。これは、図１０で説明したとおりである。これらの
動作の詳細は、特開昭５９−１１１５１４に述べてある
ので省略する。本実施例においてはバッファ回路の出力
を図５〜図７のＶＩＮＴ発生用のチャージポンプ信号φ
′ＯＳＣとして用いる。この結果、ＶＢＢとＶＩＮＴは
ＯＳＣの発振開始電圧などが、使用条件、製造条件など
により種々変化しても、ほぼ同時、もしくは同期して立
ち上るようになり、ＶＩＮＴ，ＶＢＢの相互関係を常に
一定に保つことが可能であり、電源投入時における過渡
電流の抑制をより効果的に行なうことが可能である。図
１２はさらに別の実施例を示すものである。本実施例で
は、図１１の実施例に、Ｃ′ＰＢ，Ｑ７′，Ｑ８′をさ
らに追加して、ＶＢＢ発生回路の供給能力を増大したも
のである。ＶＩＮＴ発生回路は前と同様Ｑ５，Ｑ６で構
成されたバッファ回路出力で動作する。これによれば、
図１２（Ｂ）のように電源投入時のＶＢＢの立ち下り時
間が小さくなり、ＶＩＮＴが充分立ち上る前にＶＢＢと
所定の値に設定することが可能になり、図１２で述べた
効果をさらに完全なものとすることができる。なお、こ
こでは、ＶＩＮＴとＶＢＢの供給能力を変えるために、
別のチャージポンプ回路を付加したが、数２で述べた関
係を用いて、例えばポンプ容量の大きさなどを変えるこ
とにより供給能力を変えることもできる。さらには、カ
ウンタ回路により周波数をカウントダウンして、φ′Ｏ
ＳＣとして使用し、ＶＩＮＴとＶＢＢの供給能力に差を
つけることもできる。

【００４８】なお、本実施例においてＶＢＢの供給能力
を増大するため、Ｃ′ＰＢ，Ｑ７′，Ｑ８′を追加した
が、これは主として電源投入時に機能するものであるか
ら、通常動作時はスイッチＳＷをオフにして、動作を停
止させ低消費電力化を図ることも可能である。ＳＷは動
作を停止させる機能を持たせれば良い訳であるから、そ
の挿入位置は同一機能を持たせられる位置であればどこ
でもよい。たとえば、Ｃ′ＰＢとＱ７′，Ｑ８′と接地
間、Ｑ７′とＶＢＢ間などのいずれの場所でもよい。ま
た、スイッチの構成手段はいかなるものでも良く、たと
えばＭＯＳトランジスタなどで構成することもできる。またそのオン，オフの制御は例えば電源電圧ＶＣＣ、も
しくはＶＩＮＴなどがある一定値になったのを検知して
、それ以降はスイッチをオフにする方式などがある。ま
た、ＶＢＢの値によりＭＯＳトランジスタのしきい電圧
が変化することを利用してオン，オフを制御することも
考えられる。これらの具体的構成法は、例えば１９７９
　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａ
ｌ　Ｐａｐｅｒｓ，　ｐｐ．１４２−１４３．などに述
べてある。

【００４９】なお、図１１，図１２（Ａ）において、各
チャージポンプ回路で共用するＯＳＣの出力信号は、Ｑ
５，Ｑ６のバッファ回路を介して取り出しているが、各
実施例の基本思想は、ＯＳＣを共用することにあり、信
号の取り出し位置はいずれでも良い。例えばＯＳＣの出
力から直接信号を分岐して各チャージパンプ回路に供給
してもよい。その時必要に応じてバッファ回路を設ける
ようにしてもよい。

【００５０】以上、ＶＩＮＴ並びにＶＢＢの発生法に関
する実施例を述べた。次にこれらを具体的な半導体装置
に適用した例について述べる。

【００５１】図１３は図１（Ａ）に示したＭＯＳダイナ
ミック形メモリにおいて、電源投入時の過渡電流発生に
特に影響を与える情報電荷蓄積用キャパシタのプレート
電極４ｂと基板間に形成される寄生容量ＣＰＳの効果を
抑制するため、プレート電極４ｂを内部電圧ＶＩＮＴで
駆動した例である。なお、このようにプレート電極に内
部で発生した電圧を印加する従来技術として、ＩＥＥＥ
　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃ
ｉｒｃｕｉｔｓ，　Ｖｏｌ．ＳＣ−１５，　Ｎｏ．５，
　Ｏｃｔ．１９８０，　ｐｐ８３９−８４６．　が知ら
れているが、電源投入時の過渡電流の点については何ら
配慮されておらず、また、本発明において特に重要なＶ
ＩＮＴとＶＢＢの関係については何も言及されていない
。本実施例では、ＶＩＮＴ発生回路はφ′ＯＳＣをＶＢ
Ｂ発生回路の発振信号と供用する、図７に示した方式を
用いる。なお、その他の図４〜図６に示した方式の回路
、若しくはそれらとの組み合せ方式の回路もそのまま適
用できることは勿論である。

【００５２】本実施例によれば、図１３（Ｂ）に示すよ
うに、ＶＢＢとＶＩＮＴはほぼ同時に立ち上るようにな
る。その結果、前にも述べたようにＣＰＳによる変位電流が
たとえ流れたとしても、バイポートランジスタＱ１，Ｑ
２がオンになる程にはＶＢＢは上昇せず、過渡電流の大
幅な抑制が可能になる。また、さらに数２で示したよう
にＶＩＮＴの立ち上り時間もＶＣＣのそれに比べ大きく
できるので、ＣＰＳによる変位電流自体も大幅に小さく
できる。

【００５３】図１４は、本発明をＣＭＯＳ形のＤＲＡＭ
に適用した例であり、ＶＩＮＴは図１３と同様にプレー
ト電極４ｂに供給している。

【００５４】図１４では図２と同様、Ｎウエル形のＣＭ
ＯＳを例示しており、９′はＮウエル、３ｄ′，３ｅ′
はＰ＋拡散層であり、ゲート電極４ｃ′と共にＰチャネ
ル形ＭＯＳトランジスタを構成している。

【００５５】本実施例においても、図１３と同様に電源
投入時において、ＶＢＢの正方向への変動量を少なくで
きるので、Ｑ３′，Ｑ４′などの寄生バイポーラトラン
ジスタなどにより生じるラッチアップ現象を生じる問題
を解決でき、過渡電流の抑制が可能となり、それによる
素子破壊の問題も解決できる。

【００５６】なお、本実施例においてＮウエル形のＣＭ
ＯＳを例にしたが、Ｐウエル形のＣＭＯＳにも電位関係
を逆にするだけでそのまま適用できる。

【００５７】図１５は、図１４の実施例において、メモ
リセルの蓄積キャパシタとして、特開昭４９−５７７７
９号にて公知となっている溝形の容量を用いた例である
。キャパシタはＳｉ基板内に掘り込んだ溝の測壁に形成
される。本実施例においても図１４と同様の効果が得ら
れると同時に、さらに次のような利点を有する。Ｃ′Ｐ
Ｓによる過渡電流を無くするためには、本発明の如き方
法の他に、多少製造工程の増加などの問題を伴なうが、
４ｂ′の電位を接地電位とする方法があることを前に述
べた。そのためには４ｂ′が接地電位であっても、常に
チャネル５′を形成するためのＮ形不純物層を溝の側面
に沿って形成する必要がある。しかしながら、このよう
な構造において上記を実現することは極めて困難である
。本発明によればこのように、プレート電極を接地電位
にすることが極めて困難なメモリセルを用いた場合でも
、効果的に電源投入時の過渡電流を低減できる。

【００５８】図１６は本発明をさらに効果的にならしめ
るための他の実施例であり、プレート電極に印加したＶ
ＩＮＴが、メモリの動作により変動するのを低減するに
好適な実施例を示している。

【００５９】図１６でＤ，Ｄ￣（以下、相補的関係にあ
るものを”￣”をつけて表すこととする），Ｄ′，Ｄ￣
′はデータ線、Ｗはワード線であり、その交点にメモリ
セルＭＣが配置されている。ＭＣとしては、例えば図１
３〜図１５で示した如きメモリセルが使用されるが、デ
ータ線に３ａ、ワード線に４ａが接続される。プレート
電極４ｂ、あるいは４ｂ′は、２次元のマトリクス状に
配置された複数のメモリセル間で共通のプレート電極と
してメモリセルアレー全体に分布しており、ここではＰ
Ｌ，ＰＬ￣￣，ＰＬ′，ＰＬ￣￣′として表わしている
。ここではＤ，Ｄ￣およびＤ′，Ｄ￣′がそれぞれ対と
なっており、ＭＣからＤ，Ｄ￣上、Ｄ′，Ｄ′上に現わ
れる微小読み出し信号を、各々中央に配置されたセンス
アンプＳＡで差動増幅する。このように本実施例では対
となるデータ線が左右に離れて配置されたいわゆる開放
形データ線構成（Ｏｐｅｎ　Ｄａｔａ　ｌｉｎｅ　Ｓｔ
ｒｕｃｔｕｒｅ）を用いた場合を示している。この詳細
はＩＥＥＰＲＯＣ．，　Ｖｏｌ．１３０，　ｐｔ．Ｉ，
　Ｎｏ３　Ｊｕｎｅ　１９３８，ｐｐ．１２７−１３５
．に詳しい。

【００６０】さて、このようなメモリにおいては、デー
タ線とプレート間に寄生容量ＣＤＰが存在し、多数のデ
ータ線が一度に動作するため、プレート電源がそれによ
って変動する。特に本発明の如く内部で発生したＶＩＮ
Ｔでプレート電極を駆動する場合は、ＶＩＮＴ発生回路
の駆動能力が小さいため、その変動が極めて大きくなる
。この変動はメモリの誤動作などの問題を生じる。

【００６１】そのため、本実施例においては、ＶＩＮＴ
発生回路４００とプレート電極の間にＳＷ′を挿入し、
プレート電極が変動する際には、ＳＷ′をオフとして４
００の出力に雑音を生じないようにしている。今、メモ
リセルアレーのうち、選択されたメモリセルアレーのみ
が動作する。すなわちＤ，Ｄ￣の属するメモリセルアレ
ー部内のＭＣが選択される場合には、Ｄ′，Ｄ￣′の属
するメモリセルアレーは休止状態となる構成のメモリを
想定し、その動作を、図１６（Ｂ）を用いて説明する。Ｄ〜Ｄ￣′は予めＶＤＰにプリチャージされており、時
刻ｔｗにおいてワード線に信号が印加されるとメモリセ
ルからＤもしくはＤ￣上に微小信号が出力される。この
とき、Ｄ′，Ｄ￣′は休止状態になるのでそのまま一定
値を保つ。次いでＳＡが動作するとＤ，Ｄ￣上の微小信
号の増幅され外部に出力される。メモリ動作終了時に再
びＶＤＰにプリチャージされる。このデータ線が動作す
るときプレート電極が変動するが、本実施例においては
データ線が変動する際にはオフとするため４０１にはそ
の変動は伝わらず問題を生じることはない。一方、プレ
ート電極の電位変動が大きいとまた誤動作の原因となる
が、本実施例においては次のようにしてこの問題を解決
している。

【００６２】まず、ＳＡ、もしくはＳＡ′でＭＣからの
微小信号増幅時にＰＬ，ＰＬ￣￣もしくはＰＬ′，ＰＬ
￣￣′のそれぞれに非同相雑音を生じないようにＰＬと
ＰＬ￣￣あるいはＰＬ′とＰＬ￣￣′がそれぞれ常に同
電位となるように、低抵抗の配線４０３，４０３′によ
って接続している。このことは対となるデータ線がそれ
ぞれ異なるプレート電極と容量結合することになる開放
形データ線構造において重要である（ＩＥＥＥ　ＰＲＯ
Ｃ．，　Ｖｏｌ．１３０，　ｐｔ．Ｉ，　Ｎｏ．３，　
Ｊｕｎｅ　１９８３，　ｐｐ１２７−１３５）さらに本
実施例においては、４０３，４０３′をやはり低抵抗の
配線４０２で接続し、非動作中のメモリセルアレー群の
有する寄生容量がフィルタとして作用するようにし、プ
レート電極の変動量の低減を図っている。

【００６３】以上では、ＳＷ′をメモリ動作中（たとえ
ば、ｔｗからデータ線がＶＤＰにプリチャージされるま
で）はオフにするとして説明したが、その制御法は他に
も考えられる。例えば、データ線電位が大きく変化する
時間、すなわちセンスアンプが動作する期間、あるいは
データ線がメモリ動作の終了時にＶＤＰにプリチャージ
される期間などにのみ、ＳＷ′をオフにする方法もある
。またさらに、必要に応じてＲ３，Ｒ４などの抵抗を付加
して雑音に対する時定数を調整するようにしてもよい。

【００６４】図１７は、本発明のさらに好適な実施例を
示すものであり、図１６（Ａ）とは、対となるデータ線
がほぼ平示して配置されるいわゆる折りたたみ形データ
線構成を用い、かつデータ線のプリチャージ電圧を電源
電圧ＶＣＣのほぼ１／２としている点で異なる。

【００６５】本実施例では対となるデータ線Ｄ，Ｄ￣、
もしくはＤ′，Ｄ￣′は同一のプレートＰＬ，ＰＬ′と
容量結合するので特に第１６図で問題となった非同相雑
音を気にすることはない。また、本実施例においては、
図１７（Ｂ）に示すように、データ線はほぼＶＣＣの１
／２にプリチャージされており、対となるデータ線が常
に逆方向に動作する構成になっているので、たとえデー
タ線とプレート電極間に結合容量が存在したとしても、
互いにキャンセルするため、プレート電極はほとんど変
動しなくなる利点を有する。したがって、このような構
成においては、場合によっては、４００の出力をＳＷ′
を介せず直接プレート電極に接続してもＶＩＮＴはほと
んど変動しなくなる。なお、本実施例において、データ
線プリチャージ電圧をＶＣＣ／２としたが、図１６と同
様にＶＣＣとしても良いし、また他の任意の電圧にでき
ることは言うまでもない。

【００６６】以上、各実施例において本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されず、種
々の変形が可能である。たとえば、内部電圧の適用個所
はプレート電極を例にして説明したが、他の個所、たと
えば基板との結合容量の大きいデータ線のプリチャージ
などにも適用できる。これによりさらに過渡電流低減の
効果を上げることができる。なお、内部で発生した電圧
によってデータ線をプリチャージする方法については特
開昭６０−６９４号に述べてある。また、内部電圧発生
回路の出力段に電流増幅回路を設け、その駆動能力を大
きくして動作の安定化を図ることもできる。図５〜図７
，図１２及び図１３などにおいて、ＶＩＮＴがＶＣＣよ
り電圧が高いように示しているが、これは特に重要な意
味を持つものでなく、ＶＩＮＴの値は図８，図９などの
回路により、必要に応じて種々変更できる。また、図８
，図９のクランプ回路は、他の公知のゼナーダイオード
などを用いて構成することもできる。また、図１３〜図
１５などの実施例ではＭＯＳトランジスタを主構成素子
とするメモリを例にして述べたが、バイポーラ形トラン
ジスタを主構成素子とするメモリにおいても適用できる
。

【００６７】図１８は内部電圧ＶＩＮＴの変動防止に好
適な他の実施例である。本実施例では過渡電流が問題に
なる電源投入時のみ内部電圧発生回路出力で必要回路部
を駆動し、それ以降の安定動作期には、外部電源電圧Ｖ
ＥＸＴで直接駆動する。したがって、本実施例では通常
動作におけるＶＩＮＴの変動は全く問題にならなくなる
。

【００６８】図１８（Ａ）で５００は電源投入時はオフ
、それ以降はオンとなるスイッチ手段であり、ここでは
半導体装置全体がＣＭＯＳで構成される場合を想定し、
ＰチャネルＭＯＳトランジスタＱ５００で構成した例を
示している。６００は電源投入時とそれ以降の状態を認
識検知する機能を有する手段であり、ここではＶＩＮＴ
とＶＥＸＴの電圧差がある一定以下の値になったことを
検知して上記機能を実現する場合を例示しており、Ｐチ
ャネルＭＯＳトランジスタＱ６０１、Ｎチャネルトラン
ジスタＱ６０２で構成したＣＭＯＳインバータ回路で構
成した例を示している。ここで、Ｑ６０１のｇｍをＱ６
０１のそれより充分大きく設定して、ＶＥＸＴとＶＩＮ
Ｔの差がほぼＱ６０１のしきい電圧ＶＴＰ以下になると
、出力“０”（低電圧）を出力するように設定してある
。

【００６９】図１８（Ｂ）に動作の概要が示してある。電源電圧１００が投入されると、４０１は既に述べたよ
うに遅れて立ち上る。このときＱ６０１のｇｍはＱ６０
２に比し充分大きく取ってあるので、６０１は１００と
ほぼ同時に立ち上がる。したがってＱ５００はオフ状態
となり、４０１の電圧は４００の出力に従って上昇する
。その後４０１が一定の時定数で上昇し、１００との差
がＶＴＰ以下になると６０１は低電圧（〜０Ｖ）になり
、Ｑ５００がオンとなる。その結果４０１は１００と同
電位のＶＥＸＴとなる。この結果、通常動作中に４０１
の電位が変動する問題を完全に解決することが可能にな
る。

【００７０】本実施例において、検出手段６００ではＶ
ＩＮＴの電圧によって状態を検知しているが、その他に
ＶＥＸＴ，ＶＢＢあるいはその他の個所の電圧を検知す
るようにしてもよい。また、６００の構成回路も同図に
限定されず種々変更できる。たとえば、演算増幅回路、
シュミットトリガ回路など、種々のものが使用できる。また、ここではＶＥＸＴとＶＩＮＴの電圧差がある一定
値以下になったことを検知するようにしているが、ＶＩ
ＮＴ，ＶＥＸＴ，ＶＢＢの絶体電圧の高低により検知す
るようにしてよいし、検出する電圧レベルは、目的に応
じて種々変更してよい。さらに、スイッチ手段５００は
ＰチャネルＭＯＳトランジスタで構成した例を示したが
、他のスイッチング機能を有するものであればいかなる
種々の素子であっても構わない。また、定常状態におい
ては、ＶＩＮＴをＶＥＸＴにする例を示したが、４００
より比較的出力インピーダンスの低い内部回路で発生さ
れる他の電圧に４０１を接続するようにしてもよい。ま
た、必要に応じて５００と直列に抵抗Ｒ５００などを挿
入してもよい。

【００７１】

【発明の効果】以上述べた本発明によれば、電源投入時
に生じる過渡電源電流を効果的に抑制することが可能で
ある。

【図面の簡単な説明】

【図１】従来技術を示す図

【図２】従来技術を示す図

【図３】本発明の基本概念を示す図

【図４】本発明の第１の実施例を示す図

【図５】本発明
の第２の実施例を示す図

【図６】本発明の第３の実施例
を示す図

【図７】本発明の第４の実施例を示す図

【図８
】本発明の第５の実施例を示す図

【図９】本発明の第６
の実施例を示す図

【図１０】本発明の第７の実施例を示
す図

【図１１】本発明の第８の実施例を示す図

【図１２
】本発明の第９の実施例を示す図

【図１３】本発明の第
１０の実施例を示す図

【図１４】本発明の第１１の実施
例を示す図

【図１５】本発明の第１２の実施例を示す図

【図１６】本発明の第１３の実施例を示す図

【図１７】
本発明の第１４の実施例を示す図

【図１８】本発明の第
１５の実施例を示す図

【符号の説明】

１００…外部電源電圧、２００…本体回路部、３００…
基板電圧発生回路、４００…内部電源電圧発生回路。

Claims

【特許請求の範囲】

【請求項１】外部電源電圧をチップ内で他の内部電圧に
変換する電圧変換手段と、該電圧変換手段を動作させる
信号を出力する信号発生回路とを有する半導体装置にお
いて、上記電圧変換手段は負荷に接続される出力が共通
な複数の内部電圧発生回路を含み、少なくとも１つの該
内部電圧発生回路はスイッチ手段を有し、上記電圧変換
手段の負荷駆動能力は該スイッチ手段によって変えられ
ることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上
記電圧変換手段の出力は、上記チップの基板に接続され
ていることを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、上
記スイッチ手段は、所望の期間に動作されることを特徴
とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、上
記所望の期間は、上記チップに上記外部電源電圧を印加
開始した時から相当の期間であることを特徴とする半導
体装置。
【請求項５】請求項１乃至請求項４の何れかに記載の半
導体装置において、上記電圧変換手段はその出力を検出
する検出手段を含み、該検出手段は上記電圧変換手段の
出力に応じて上記電圧変換手段を制御することを特徴と
する半導体装置。