JP3399519B2 - 直列接続デカップリング・コンデンサのためのバイアス回路 - Google Patents
直列接続デカップリング・コンデンサのためのバイアス回路Info
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- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は集積回路のための電
源に関し、特に、ＤＲＡＭ回路アレイ用の高電圧電源の
ためのデカップリング・コンデンサに関する。
源に関し、特に、ＤＲＡＭ回路アレイ用の高電圧電源の
ためのデカップリング・コンデンサに関する。
【０００２】
【従来の技術】１９９７年３月１８日付けのDuttらによ
る米国特許第５６１２６１３号"REFERENCE VOLTAGE GEN
ERATION CIRCUIT"は、ＡＣ入力電圧から導出されて、選
択ＤＣバイアス電圧によりシフトされるスケール化ＡＣ
入力電圧から成る合成入力電圧を用いる整流回路を開示
する。
る米国特許第５６１２６１３号"REFERENCE VOLTAGE GEN
ERATION CIRCUIT"は、ＡＣ入力電圧から導出されて、選
択ＤＣバイアス電圧によりシフトされるスケール化ＡＣ
入力電圧から成る合成入力電圧を用いる整流回路を開示
する。
【０００３】１９９７年１月７日付けのKanekoらによる
米国特許第５５９２４２１号"SEMICONDUCTOR INTEGRATE
D CIRCUIT FOR GENERATING AN INTERNAL POWER SOURCE
VOLTAGE WITH REDUCED POTENTIAL CHANGES"は、外部的
に印加される電源ポテンシャルが変化するとき、電源ポ
テンシャルの変化を制限する回路素子を開示する。
米国特許第５５９２４２１号"SEMICONDUCTOR INTEGRATE
D CIRCUIT FOR GENERATING AN INTERNAL POWER SOURCE
VOLTAGE WITH REDUCED POTENTIAL CHANGES"は、外部的
に印加される電源ポテンシャルが変化するとき、電源ポ
テンシャルの変化を制限する回路素子を開示する。
【０００４】１９９３年６月２２日のGalbiらによる米
国特許第５２２１８６４号"STABLE VOLTAGE REFERENCE
CIRCUIT WITH HIGH VT DEVICES"は、供給電圧から出力
オフセットを生成する電圧基準回路を開示し、そこでは
出力が外部電源の変化に関係無しに、比較的安定であ
る。
国特許第５２２１８６４号"STABLE VOLTAGE REFERENCE
CIRCUIT WITH HIGH VT DEVICES"は、供給電圧から出力
オフセットを生成する電圧基準回路を開示し、そこでは
出力が外部電源の変化に関係無しに、比較的安定であ
る。
【０００５】１９９０年５月２９日付けのGulezynskiに
よる米国特許第４９２９８４８号"HIGH ACCURACY REFER
ENCE LADDER"は、高精度を有する複数の基準信号を生成
するために、直列に接続されるコンデンサを含む基準ラ
ダー回路を開示する。
よる米国特許第４９２９８４８号"HIGH ACCURACY REFER
ENCE LADDER"は、高精度を有する複数の基準信号を生成
するために、直列に接続されるコンデンサを含む基準ラ
ダー回路を開示する。
【０００６】１９８９年６月６日付けのBergstromらに
よる米国特許第４８３７４５７号"HIGH VOLTAGE POWER
TRANSISTOR CIRCUITS"は、インダクタを通じて供給電圧
に直列に接続される１対のトランジスタを含む回路を開
示する。様々な動作期間を決定する他の部品がトランジ
スタに接続される。位相比較器が含まれ、その出力がト
ランジスタの同時非導通を保証するために使用される。
よる米国特許第４８３７４５７号"HIGH VOLTAGE POWER
TRANSISTOR CIRCUITS"は、インダクタを通じて供給電圧
に直列に接続される１対のトランジスタを含む回路を開
示する。様々な動作期間を決定する他の部品がトランジ
スタに接続される。位相比較器が含まれ、その出力がト
ランジスタの同時非導通を保証するために使用される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、集積
回路のための、改善されたダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）電源を提供することであ
る。
回路のための、改善されたダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）電源を提供することであ
る。
【０００８】本発明の別の目的は、低い電圧限界コンデ
ンサ構成を含む、集積回路のための改善された電源を提
供することである。
ンサ構成を含む、集積回路のための改善された電源を提
供することである。
【０００９】更に本発明の別の目的は、低い電圧限界を
有する直列接続されるアレイ・コンデンサを使用して、
より高い動作電圧電源にデカップリング容量を提供す
る、改善されたＤＲＡＭ電源を提供することである。
有する直列接続されるアレイ・コンデンサを使用して、
より高い動作電圧電源にデカップリング容量を提供す
る、改善されたＤＲＡＭ電源を提供することである。
【００１０】
【課題を解決するための手段】集積回路電源にデカップ
リング容量を提供する半導体回路が、ノードにおいて直
列に接続されるメモリ・セルのアレイから構成されるデ
カップリング容量を含む。バイアス電圧源がノードにお
いてメモリ・セルのアレイに接続され、ノードにおける
電圧レベルを、電源の電圧レベルよりも低く維持する。
リング容量を提供する半導体回路が、ノードにおいて直
列に接続されるメモリ・セルのアレイから構成されるデ
カップリング容量を含む。バイアス電圧源がノードにお
いてメモリ・セルのアレイに接続され、ノードにおける
電圧レベルを、電源の電圧レベルよりも低く維持する。
【００１１】本発明の他の特徴及び利点は、添付の図面
に関連する以下の説明から明らかとなろう。前述の一般
的な記述、及び以下の詳細な記述は例証的なものであ
り、本発明を制限するものではない。本発明に組み込ま
れ、その一部を成す添付の図面は、以下の説明と共に、
本発明の原理を大まかに説明するのに役立つ。同一の参
照番号は本開示を通じて、同一の部品を指し示す。
に関連する以下の説明から明らかとなろう。前述の一般
的な記述、及び以下の詳細な記述は例証的なものであ
り、本発明を制限するものではない。本発明に組み込ま
れ、その一部を成す添付の図面は、以下の説明と共に、
本発明の原理を大まかに説明するのに役立つ。同一の参
照番号は本開示を通じて、同一の部品を指し示す。
【００１２】
【発明の実施の形態】高性能ＤＲＡＭチップは、電荷貯
蔵器として機能するために、及び厳密な電源のリップ
ル、ノイズ及びリンギングを低減するために相当な量の
デカップリング容量を要求する。しかしながら、ＤＲＡ
Ｍチップが益々高密度のプロセス技術により形成される
とき、（デカップリング容量のための面積を含む）回路
のための面積が縮小するにも関わらず、電源に対する要
求は大きいままである。ＤＲＡＭアレイ・コンデンサ
は、図１に示されるタイプのプレーナＦＥＴコンデンサ
に渡る、１単位面積当たりのより高い有効容量により、
余分なデカップリング容量を提供するように適応化され
てきた。
蔵器として機能するために、及び厳密な電源のリップ
ル、ノイズ及びリンギングを低減するために相当な量の
デカップリング容量を要求する。しかしながら、ＤＲＡ
Ｍチップが益々高密度のプロセス技術により形成される
とき、（デカップリング容量のための面積を含む）回路
のための面積が縮小するにも関わらず、電源に対する要
求は大きいままである。ＤＲＡＭアレイ・コンデンサ
は、図１に示されるタイプのプレーナＦＥＴコンデンサ
に渡る、１単位面積当たりのより高い有効容量により、
余分なデカップリング容量を提供するように適応化され
てきた。
【００１３】しかしながら、アレイ・コンデンサを用い
てデカップリング容量を提供する主な欠点は、低い動作
電圧限界がアレイ・コンデンサにより要求されるため
に、アレイ・コンデンサが使用され得る電源のタイプが
制限されることである。
てデカップリング容量を提供する主な欠点は、低い動作
電圧限界がアレイ・コンデンサにより要求されるため
に、アレイ・コンデンサが使用され得る電源のタイプが
制限されることである。
【００１４】ＤＲＡＭメモリ・アレイ・コンデンサは非
常に薄い誘電体を有するので、信頼性を維持するための
ＤＲＡＭメモリ・コンデンサの電圧限界は、一般に、ほ
とんどの外部及び内部電源よりも低い。
常に薄い誘電体を有するので、信頼性を維持するための
ＤＲＡＭメモリ・コンデンサの電圧限界は、一般に、ほ
とんどの外部及び内部電源よりも低い。
【００１５】本発明は、アレイ・コンデンサを低い動作
電圧限界で使用可能にすることにより、ＤＲＡＭチップ
のより高い動作電圧電源にデカップリング容量を提供
し、それによりこの欠点を克服する。これはアレイ・コ
ンデンサを直列に接続し、直列接続ノードをリークに対
して最小待機電流によりバイアスする一方、大きな欠陥
リークに対処する能力を有するバイアス手段を提供する
ことにより達成される。
電圧限界で使用可能にすることにより、ＤＲＡＭチップ
のより高い動作電圧電源にデカップリング容量を提供
し、それによりこの欠点を克服する。これはアレイ・コ
ンデンサを直列に接続し、直列接続ノードをリークに対
して最小待機電流によりバイアスする一方、大きな欠陥
リークに対処する能力を有するバイアス手段を提供する
ことにより達成される。
【００１６】図１を参照すると、典型的な従来のプレー
ナＭＯＳデカップリング・コンデンサ１０が示され、こ
れは通常、電源のデカップル化回路ノード１２に接続さ
れる。ＤＲＡＭメモリ・アレイ・コンデンサは、１単位
面積当たり非常に高い容量を有するので、図２に示され
るように、それらを直列に接続することによりコンデン
サ２０及び２２がノード２６において接続され、１単位
面積当たり有用な静電容量が提供される。この場合、各
コンデンサにかかる電圧は、単一のコンデンサの場合の
半分に低減される。コンデンサは欠陥のために誘電体を
通じるリークを有するので、コンデンサ２０及び２２の
共通ノード２６は、直列に接続されるコンデンサ２０及
び２２にかかる総電圧のほぼ２分の１に維持されるよう
には保証されない。
ナＭＯＳデカップリング・コンデンサ１０が示され、こ
れは通常、電源のデカップル化回路ノード１２に接続さ
れる。ＤＲＡＭメモリ・アレイ・コンデンサは、１単位
面積当たり非常に高い容量を有するので、図２に示され
るように、それらを直列に接続することによりコンデン
サ２０及び２２がノード２６において接続され、１単位
面積当たり有用な静電容量が提供される。この場合、各
コンデンサにかかる電圧は、単一のコンデンサの場合の
半分に低減される。コンデンサは欠陥のために誘電体を
通じるリークを有するので、コンデンサ２０及び２２の
共通ノード２６は、直列に接続されるコンデンサ２０及
び２２にかかる総電圧のほぼ２分の１に維持されるよう
には保証されない。
【００１７】図２は本発明に従うデカップリング容量手
段を示し、そこでは直列に接続されるアレイ・コンデン
サ２０及び２２が、デカップル化回路ノード１２とグラ
ウンドとの間に接続される。用語"アレイ・コンデンサ"
は、ここでは小サイズ及び薄い誘電体を有することによ
り特徴化される、ＤＲＡＭなどのメモリ内の容量性記憶
素子のアレイの１つを指し示す。
段を示し、そこでは直列に接続されるアレイ・コンデン
サ２０及び２２が、デカップル化回路ノード１２とグラ
ウンドとの間に接続される。用語"アレイ・コンデンサ"
は、ここでは小サイズ及び薄い誘電体を有することによ
り特徴化される、ＤＲＡＭなどのメモリ内の容量性記憶
素子のアレイの１つを指し示す。
【００１８】図２において、ＤＲＡＭメモリ・アレイ・
コンデンサ２０及び２２は直列に接続されて、それらが
高電圧の電源上のデカップリング用に使用されるよう
に、たとえコンデンサ欠陥が存在する場合でも、各コン
デンサに安全な電圧がかかるように維持するためのバイ
アス回路２４が提供される。直列に接続されるデカップ
リング・コンデンサ内に欠陥が存在する場合に、直列に
接続されるデカップリング・コンデンサ・アレイ内の全
てのコンデンサに、安全な電圧がかかるように維持する
ためにバイアス回路は十分な電流を供給しなければなら
ない。この供給電流は、製造ＤＣ仕様に適合せず、テス
トの間に排除されるレベルまで十分に高く供給される。
コンデンサ２０及び２２は直列に接続されて、それらが
高電圧の電源上のデカップリング用に使用されるよう
に、たとえコンデンサ欠陥が存在する場合でも、各コン
デンサに安全な電圧がかかるように維持するためのバイ
アス回路２４が提供される。直列に接続されるデカップ
リング・コンデンサ内に欠陥が存在する場合に、直列に
接続されるデカップリング・コンデンサ・アレイ内の全
てのコンデンサに、安全な電圧がかかるように維持する
ためにバイアス回路は十分な電流を供給しなければなら
ない。この供給電流は、製造ＤＣ仕様に適合せず、テス
トの間に排除されるレベルまで十分に高く供給される。
【００１９】図２を参照すると、バイアス回路２４がア
レイ・コンデンサ２０及び２２間のノード２６に接続さ
れる。バイアス回路２４は、直列接続ノード２６におけ
る電圧ＶAの平均値を、ノード１２における供給電源の
大きさのほぼ２分の１に維持するバイアス電圧源を提供
し、アレイ・コンデンサ２０または２２のいずれかにか
かる最大電圧がコンデンサの最大電圧仕様を超えないよ
うに保証する。バイアス回路２４は、デカップル化回路
ノードからパワー供給され得る。従って、バイアス回路
２４は、コンデンサの１つが欠陥リーク電流を有する場
合、コンデンサ２０または２２のいずれかの電圧を、損
傷電圧以下に制限する。
レイ・コンデンサ２０及び２２間のノード２６に接続さ
れる。バイアス回路２４は、直列接続ノード２６におけ
る電圧ＶAの平均値を、ノード１２における供給電源の
大きさのほぼ２分の１に維持するバイアス電圧源を提供
し、アレイ・コンデンサ２０または２２のいずれかにか
かる最大電圧がコンデンサの最大電圧仕様を超えないよ
うに保証する。バイアス回路２４は、デカップル化回路
ノードからパワー供給され得る。従って、バイアス回路
２４は、コンデンサの１つが欠陥リーク電流を有する場
合、コンデンサ２０または２２のいずれかの電圧を、損
傷電圧以下に制限する。
【００２０】図２は直列に接続される２つのコンデンサ
２０及び２２を示すが、直列に接続される３つ以上のコ
ンデンサが回路内で使用されてもよい。ほとんどのアプ
リケーションでは、直列に接続されるデカップリング・
コンデンサの個々の対に対して、単一のバイアス回路を
使用することは、面積的に効率的でなく、実用的でな
い。また、直列に接続されるデカップリング・コンデン
サの全ての対に対して、単一のバイアス回路を使用する
ことも好ましくない。なぜなら、これはあるコンデンサ
内の１つの大きな欠陥が、直列に接続される全てのコン
デンサ上のバイアス電圧に影響することを可能にし、別
々のバイアス配線が集積回路全体に渡り引き回されるこ
とを要求するからである。
２０及び２２を示すが、直列に接続される３つ以上のコ
ンデンサが回路内で使用されてもよい。ほとんどのアプ
リケーションでは、直列に接続されるデカップリング・
コンデンサの個々の対に対して、単一のバイアス回路を
使用することは、面積的に効率的でなく、実用的でな
い。また、直列に接続されるデカップリング・コンデン
サの全ての対に対して、単一のバイアス回路を使用する
ことも好ましくない。なぜなら、これはあるコンデンサ
内の１つの大きな欠陥が、直列に接続される全てのコン
デンサ上のバイアス電圧に影響することを可能にし、別
々のバイアス配線が集積回路全体に渡り引き回されるこ
とを要求するからである。
【００２１】従って、直列に接続されるデカップリング
・コンデンサのグループに対して、バイアス回路を使用
することが好ましく、典型的な集積回路は、集積回路全
体に渡り分散される直列デカップリング・コンデンサの
多くの個々のグループを有し得る。図３は、本発明の実
施例を示すもので、バイアス回路２４が直列接続コンデ
ンサのグループに接続される。
・コンデンサのグループに対して、バイアス回路を使用
することが好ましく、典型的な集積回路は、集積回路全
体に渡り分散される直列デカップリング・コンデンサの
多くの個々のグループを有し得る。図３は、本発明の実
施例を示すもので、バイアス回路２４が直列接続コンデ
ンサのグループに接続される。
【００２２】非直列接続のデカップリング・コンデンサ
同様、容易に配置及び配線され、別々の電源を要求しな
い直列接続のデカップリング・コンデンサのグループに
対して、バイアス回路がデカップル化電源からパワー供
給される必要がある。デカップル化電源からパワー供給
されるバイアス回路において、単一のバイアス回路によ
りデカップル化電源から引き込まれる静止電流Ｉbiasin
は、各バイアス回路の静止電流にバイアス回路の数をか
け合わせた値が、半導体チップの総待機電流にほとんど
寄与しないように、非常に低くなければならない。
同様、容易に配置及び配線され、別々の電源を要求しな
い直列接続のデカップリング・コンデンサのグループに
対して、バイアス回路がデカップル化電源からパワー供
給される必要がある。デカップル化電源からパワー供給
されるバイアス回路において、単一のバイアス回路によ
りデカップル化電源から引き込まれる静止電流Ｉbiasin
は、各バイアス回路の静止電流にバイアス回路の数をか
け合わせた値が、半導体チップの総待機電流にほとんど
寄与しないように、非常に低くなければならない。
【００２３】デカップル化電源のピーク過渡電圧スイン
グは、バイアス回路にその出力において電流を引き込ん
だり（シンク）、流出（ソース）させず、またはデカッ
プル化電源からの電流ドレインを生じさせない。更に、
通常動作またはテストの間のデカップル化電源の最大平
均電圧は、バイアス回路がデカップル化電源から電流を
引き込むことを許可せず、バイアス回路は直列に接続さ
れるいずれかのコンデンサにかかる安全最大電圧（降伏
電圧Ｖbk未満）を維持しながら、ＤＣ電流Ｉli mitをシ
ンク及びソースしなければならない。
グは、バイアス回路にその出力において電流を引き込ん
だり（シンク）、流出（ソース）させず、またはデカッ
プル化電源からの電流ドレインを生じさせない。更に、
通常動作またはテストの間のデカップル化電源の最大平
均電圧は、バイアス回路がデカップル化電源から電流を
引き込むことを許可せず、バイアス回路は直列に接続さ
れるいずれかのコンデンサにかかる安全最大電圧（降伏
電圧Ｖbk未満）を維持しながら、ＤＣ電流Ｉli mitをシ
ンク及びソースしなければならない。
【００２４】図２、図４、図５、図６及び図７に関する
本発明の議論では、特定の電圧及び電流が添字により示
される。こうした電圧及び電流には、図２のノード２６
における電圧ＶA、及びノード２６の平均またはＤＣ電
圧ＶAnomが含まれる。
本発明の議論では、特定の電圧及び電流が添字により示
される。こうした電圧及び電流には、図２のノード２６
における電圧ＶA、及びノード２６の平均またはＤＣ電
圧ＶAnomが含まれる。
【００２５】Ｖsupply nomは、図２のノード１２におけ
るなどの、直列接続されるコンデンサによりデカップル
される電源の平均またはＤＣ電圧である。Ｖpeakは、デ
カップル化電源の正または負の最大過渡電圧変位であ
り、ＶAminは、デカップル化電源に負の最大ノイズ・ピ
ークが発生するときに、ノード２６が達する最小電圧で
あり、ＶAmaxは、デカップル化電源に正の最大ノイズ・
ピークが発生するときに、ノード２６が達する最大電圧
である。
るなどの、直列接続されるコンデンサによりデカップル
される電源の平均またはＤＣ電圧である。Ｖpeakは、デ
カップル化電源の正または負の最大過渡電圧変位であ
り、ＶAminは、デカップル化電源に負の最大ノイズ・ピ
ークが発生するときに、ノード２６が達する最小電圧で
あり、ＶAmaxは、デカップル化電源に正の最大ノイズ・
ピークが発生するときに、ノード２６が達する最大電圧
である。
【００２６】Ｉbiasinは、バイアス回路により電源から
引き込まれる電流である。ここで電源はデカップル化電
源であっても、そうでなくてもよい。Ｉbiasoutは、バ
イアス回路により、直列接続コンデンサのバイアス・ノ
ード２６に供給される電流である。ＶBVc1及びＶ
BVc2は、図２のコンデンサ２０及び２２などの直列接続
コンデンサの降伏電圧であり、Ｉlimitは定義済みの正
または負のテスト電流限界である。
引き込まれる電流である。ここで電源はデカップル化電
源であっても、そうでなくてもよい。Ｉbiasoutは、バ
イアス回路により、直列接続コンデンサのバイアス・ノ
ード２６に供給される電流である。ＶBVc1及びＶ
BVc2は、図２のコンデンサ２０及び２２などの直列接続
コンデンサの降伏電圧であり、Ｉlimitは定義済みの正
または負のテスト電流限界である。
【００２７】バイアス回路は前述の要求を満たすため
に、次の基準を満足しなければならない。すなわち、回
路動作電流ドレインＩbiasinが、他の回路から引き込ま
れる待機電流及び半導体チップ上のリークよりも、遥か
に小さくなければならない。更に、図６に示されるよう
に、いずれかのコンデンサにかかる電圧が、降伏電圧Ｖ
BVc1またはＶBVc2以上のとき、出力における電流Ｉ
biasoutが、図示の定義済みの絶対テスト電流限界＋[Ｉ
limit]または−[Ｉlimit]よりも大きくなければならな
い。
に、次の基準を満足しなければならない。すなわち、回
路動作電流ドレインＩbiasinが、他の回路から引き込ま
れる待機電流及び半導体チップ上のリークよりも、遥か
に小さくなければならない。更に、図６に示されるよう
に、いずれかのコンデンサにかかる電圧が、降伏電圧Ｖ
BVc1またはＶBVc2以上のとき、出力における電流Ｉ
biasoutが、図示の定義済みの絶対テスト電流限界＋[Ｉ
limit]または−[Ｉlimit]よりも大きくなければならな
い。
【００２８】デカップル化回路ノード上の過渡電流負荷
は、ノイズとして知られる回路ノード上の電圧変化を生
成する。このノイズが図５において、平均電圧Ｖ
supply nomを基準とする正及び負の電圧変位Ｖpeakによ
り示される。図２のコンデンサ２０及び２２は、１／２
のコンデンサ分割比を形成する。従って、ノード２６に
おけるノイズは、デカップル化回路ノード上のノイズの
１／２であり、図示のように平均値ＶAnomを有する。バ
イアス回路の別の要求は、バイアス回路出力に供給され
るノード２６上のノイズの結果、追加のチップ電流が消
費されないことである。この要求を満たすために、図６
に示されるように、バイアス回路出力電流Ｉ
bi asoutは、電圧範囲ＶAmin及びＶAmaxに渡って実質的
に０であり、ＶAminはＶAno m−1/2Ｖpeak以下であり、
ＶAmaxはＶAnom＋1/2Ｖpeak以上である。
は、ノイズとして知られる回路ノード上の電圧変化を生
成する。このノイズが図５において、平均電圧Ｖ
supply nomを基準とする正及び負の電圧変位Ｖpeakによ
り示される。図２のコンデンサ２０及び２２は、１／２
のコンデンサ分割比を形成する。従って、ノード２６に
おけるノイズは、デカップル化回路ノード上のノイズの
１／２であり、図示のように平均値ＶAnomを有する。バ
イアス回路の別の要求は、バイアス回路出力に供給され
るノード２６上のノイズの結果、追加のチップ電流が消
費されないことである。この要求を満たすために、図６
に示されるように、バイアス回路出力電流Ｉ
bi asoutは、電圧範囲ＶAmin及びＶAmaxに渡って実質的
に０であり、ＶAminはＶAno m−1/2Ｖpeak以下であり、
ＶAmaxはＶAnom＋1/2Ｖpeak以上である。
【００２９】本発明の特徴は、バイアス回路２４が非常
に低い消費電流を有することであり、これは一般に名目
上約５ｎＡであり、短いチャネル長及び低い素子しきい
値電圧の最悪条件下では、２５ｎＡ以下である。この特
徴は、全般的なチップ待機電流を大幅に増加することな
く、デカップリング・コンデンサの個々のグループによ
り、チップ上で多くのバイアス回路の適用を可能にす
る。例えば、チップ上の１００個のこうしたバイアス回
路は、総待機電流を２．５μＡ増加するだけである。
に低い消費電流を有することであり、これは一般に名目
上約５ｎＡであり、短いチャネル長及び低い素子しきい
値電圧の最悪条件下では、２５ｎＡ以下である。この特
徴は、全般的なチップ待機電流を大幅に増加することな
く、デカップリング・コンデンサの個々のグループによ
り、チップ上で多くのバイアス回路の適用を可能にす
る。例えば、チップ上の１００個のこうしたバイアス回
路は、総待機電流を２．５μＡ増加するだけである。
【００３０】多くのこうした回路をチップ上に含む能力
は、単一の配線バイアスをチップ全体にはい回す必要性
を排除し、また１つの致命的な欠陥が、瞬時に全てのこ
うした直列接続コンデンサに対するバイアスを不能に
し、低電圧に制限されたコンデンサの好ましくない過剰
ストレスを生じる可能性を排除する。
は、単一の配線バイアスをチップ全体にはい回す必要性
を排除し、また１つの致命的な欠陥が、瞬時に全てのこ
うした直列接続コンデンサに対するバイアスを不能に
し、低電圧に制限されたコンデンサの好ましくない過剰
ストレスを生じる可能性を排除する。
【００３１】或いは、バイアス回路はより高い総欠陥電
流許容差を提供するように、相互接続され得る。
流許容差を提供するように、相互接続され得る。
【００３２】バイアス回路の別の特徴は、低電流の領域
を維持することにより、直列接続コンデンサのグループ
の共通ノードへのＡＣ結合が、バイアス回路により引き
込まれる電流を生じないことである。
を維持することにより、直列接続コンデンサのグループ
の共通ノードへのＡＣ結合が、バイアス回路により引き
込まれる電流を生じないことである。
【００３３】バイアス回路の第３の特徴は、平坦な低電
流領域のいずれの側においても、バイアス回路が欠陥に
対処するための大きな電流（Ｉbiasout）を提供するよ
うに、電流が次第にソースまたはシンクされる一方、コ
ンデンサの過剰ストレスを回避するために、十分なバイ
アス電圧を維持するか、または素子がＤＣ選別により拒
絶されるように、大きな電流が供給されることを可能に
する。更に、図２の回路２４により、過渡電圧変位の間
に直列接続ノード２６において、電流がソースまたはシ
ンクされない。
流領域のいずれの側においても、バイアス回路が欠陥に
対処するための大きな電流（Ｉbiasout）を提供するよ
うに、電流が次第にソースまたはシンクされる一方、コ
ンデンサの過剰ストレスを回避するために、十分なバイ
アス電圧を維持するか、または素子がＤＣ選別により拒
絶されるように、大きな電流が供給されることを可能に
する。更に、図２の回路２４により、過渡電圧変位の間
に直列接続ノード２６において、電流がソースまたはシ
ンクされない。
【００３４】図３を参照すると、本発明の実施例が示さ
れ、そこではバイアス回路２４がノード２６−１、２６
−２、２６−３、．．．、２６−ｎにおいて、複数の直
列接続アレイ・デカップリング・コンデンサ２０−１、
２０−２、２０−３、．．．、２０−ｎ及び２２−１、
２２−２、２２−３、．．．、２２−ｎに接続される。
これは、チップの周辺回路領域全体に渡って分散される
空き領域に配置される分散容量性デカップリングを提供
し、余分な大域バイアス作用無しに、プレーナＦＥＴコ
ンデンサよりも良好な１単位面積当たりの静電容量を有
し、また直列接続されないコンデンサに等価な特性を有
する。前述のように、バイアス回路はコンデンサが欠陥
リーク電流を有する場合に、コンデンサの電圧を損傷電
圧以下に制限するので、グループ内の１つのコンデンサ
の欠陥は、他のグループには影響しない。
れ、そこではバイアス回路２４がノード２６−１、２６
−２、２６−３、．．．、２６−ｎにおいて、複数の直
列接続アレイ・デカップリング・コンデンサ２０−１、
２０−２、２０−３、．．．、２０−ｎ及び２２−１、
２２−２、２２−３、．．．、２２−ｎに接続される。
これは、チップの周辺回路領域全体に渡って分散される
空き領域に配置される分散容量性デカップリングを提供
し、余分な大域バイアス作用無しに、プレーナＦＥＴコ
ンデンサよりも良好な１単位面積当たりの静電容量を有
し、また直列接続されないコンデンサに等価な特性を有
する。前述のように、バイアス回路はコンデンサが欠陥
リーク電流を有する場合に、コンデンサの電圧を損傷電
圧以下に制限するので、グループ内の１つのコンデンサ
の欠陥は、他のグループには影響しない。
【００３５】図４を参照すると、バイアス回路２４の実
施例が示される。バイアス回路は２つの主ステージ３０
及び３２から構成される。第１のステージ３０は基準生
成ステージであり、２．５ＶのＶin１における第１の入
力リード４２と、グラウンド４４との間に直列に接続さ
れるＰタイプ・トランジスタ３４、３６、３８及び４０
を含む。トランジスタ３４、３６、３８及び４０は、導
電性のしきい値下（sub-threshold）領域で動作する分
圧回路を構成し、一般に０．３６ｎＡを引き込む。図４
の特定の実施例では、回路内の全てのトランジスタが同
一にバイアスされる。選択されるタップに応じて分圧器
ステージからの出力電圧は、Ｖin１／４、２（Ｖin１／
４）または３（Ｖin１／４）である。トランジスタ４０
のウェル・バイアスは、トランジスタ４０のしきい値電
圧を僅かに上昇させるように変化され、それによりノー
ド４８及び５０における電圧レベルを僅かに上昇させ
る。２．５ＶのＶin１により、ノード４８の電圧は約
１．９Ｖであり、ノード５０の電圧は約１．３Ｖであ
る。ノード４８及び５０におけるこれらの電圧は、バイ
アス回路特性として、ＶAmin及びＶAmax電圧ポイントを
セットする基準電圧である。
施例が示される。バイアス回路は２つの主ステージ３０
及び３２から構成される。第１のステージ３０は基準生
成ステージであり、２．５ＶのＶin１における第１の入
力リード４２と、グラウンド４４との間に直列に接続さ
れるＰタイプ・トランジスタ３４、３６、３８及び４０
を含む。トランジスタ３４、３６、３８及び４０は、導
電性のしきい値下（sub-threshold）領域で動作する分
圧回路を構成し、一般に０．３６ｎＡを引き込む。図４
の特定の実施例では、回路内の全てのトランジスタが同
一にバイアスされる。選択されるタップに応じて分圧器
ステージからの出力電圧は、Ｖin１／４、２（Ｖin１／
４）または３（Ｖin１／４）である。トランジスタ４０
のウェル・バイアスは、トランジスタ４０のしきい値電
圧を僅かに上昇させるように変化され、それによりノー
ド４８及び５０における電圧レベルを僅かに上昇させ
る。２．５ＶのＶin１により、ノード４８の電圧は約
１．９Ｖであり、ノード５０の電圧は約１．３Ｖであ
る。ノード４８及び５０におけるこれらの電圧は、バイ
アス回路特性として、ＶAmin及びＶAmax電圧ポイントを
セットする基準電圧である。
【００３６】ステージ３２内のＰタイプ・トランジスタ
５４及びＮタイプ・トランジスタ５６、５８及び６０
は、電流駆動トランジスタを含む。トランジスタ６０は
トランジスタ５４と共に、名目上しきい値下で動作し、
トランジスタ６０のゲート−ソース間電圧（Ｖgs６０）
と、トランジスタ５４のゲート−ソース間電圧（Ｖgs５
４）の和が、Ｖin１／４すなわち２．５Ｖ／４＝０．６
２５Ｖに等しくなる。
５４及びＮタイプ・トランジスタ５６、５８及び６０
は、電流駆動トランジスタを含む。トランジスタ６０は
トランジスタ５４と共に、名目上しきい値下で動作し、
トランジスタ６０のゲート−ソース間電圧（Ｖgs６０）
と、トランジスタ５４のゲート−ソース間電圧（Ｖgs５
４）の和が、Ｖin１／４すなわち２．５Ｖ／４＝０．６
２５Ｖに等しくなる。
【００３７】出力リード６４上のバイアス電圧Ｖ
outは、両方のトランジスタに渡って大ざっぱに分割さ
れ、ノード４８及び５０における電圧の間の値（１．６
Ｖ）を取る。トランジスタ６０のサイズは、電流が出力
リード６４から取り出され、トランジスタ６０のソース
をその平衡電圧以下に引っ張るときのＩ−Ｖ特性を決定
する。トランジスタ５８はトランジスタ５６と共に、
４：１電流ミラー構成内に存在する。トランジスタ５６
及び５８のサイズは、電流が出力リード６４に追加さ
れ、トランジスタ５４のソースをその平衡電圧以上に上
昇させるときの出力のＩ−Ｖ特性を決定する。
outは、両方のトランジスタに渡って大ざっぱに分割さ
れ、ノード４８及び５０における電圧の間の値（１．６
Ｖ）を取る。トランジスタ６０のサイズは、電流が出力
リード６４から取り出され、トランジスタ６０のソース
をその平衡電圧以下に引っ張るときのＩ−Ｖ特性を決定
する。トランジスタ５８はトランジスタ５６と共に、
４：１電流ミラー構成内に存在する。トランジスタ５６
及び５８のサイズは、電流が出力リード６４に追加さ
れ、トランジスタ５４のソースをその平衡電圧以上に上
昇させるときの出力のＩ−Ｖ特性を決定する。
【００３８】図５を参照すると、デカップル化回路電源
ノード１２における電圧Ｖsupply n om、及びノード２６
における電圧ＶAnomの曲線が示され、それぞれプラス及
びマイナスのＶsupply nomピーク、及びノード２６にお
ける対応する値すなわちプラス及びマイナス1/2Ｖ
supply nomピークを有する。
ノード１２における電圧Ｖsupply n om、及びノード２６
における電圧ＶAnomの曲線が示され、それぞれプラス及
びマイナスのＶsupply nomピーク、及びノード２６にお
ける対応する値すなわちプラス及びマイナス1/2Ｖ
supply nomピークを有する。
【００３９】図６は、バイアス回路出力リード６４上の
出力バイアス電流Ｉbiasoutと、バイアス回路ノード２
６における電圧の最小値、公称値及び最大値、及びコン
デンサ２０及び２２における電圧との関係を示す。
出力バイアス電流Ｉbiasoutと、バイアス回路ノード２
６における電圧の最小値、公称値及び最大値、及びコン
デンサ２０及び２２における電圧との関係を示す。
【００４０】図７を参照すると、図４のバイアス回路の
出力バイアス電流と、出力電圧特性との関係を示す曲線
が示される。
出力バイアス電流と、出力電圧特性との関係を示す曲線
が示される。
【００４１】以上述べたように、特定の電圧を高精度に
またはバイアス制御に独立に維持するのではなく、バイ
アス回路が、所望の電流−電圧（Ｉ−Ｖ）曲線を最小の
寄生電流により提供する。
またはバイアス制御に独立に維持するのではなく、バイ
アス回路が、所望の電流−電圧（Ｉ−Ｖ）曲線を最小の
寄生電流により提供する。
【００４２】本発明に従うバイアス回路の利点は、それ
が非常に小型に形成され得ることであり、従って、直列
接続されるデカップリング・コンデンサのグループに、
ほとんど面積的なオーバヘッドを追加しない。たとえバ
イアス回路及び特殊な境界ダミー形状のオーバヘッドを
有しても、１８４ｐＦの直列接続コンデンサ構造は１６
５６０μｍ2の面積を有し、１単位面積当たり実質１
１．１ｆＦ／μｍ2の容量を産出する。それに対して同
一技術でのプレーナＦＥＴコンデンサの理論的最大容量
は、４．６ｆＦ／μｍ2であり、１２３７０μｍ2の面積
を有する実際のプレーナＦＥＴは、３８ｐＦの容量を有
し、３．０７ｆＦ／μｍ2を産出するに過ぎない。従っ
てほぼ３分の１の効率となる。
が非常に小型に形成され得ることであり、従って、直列
接続されるデカップリング・コンデンサのグループに、
ほとんど面積的なオーバヘッドを追加しない。たとえバ
イアス回路及び特殊な境界ダミー形状のオーバヘッドを
有しても、１８４ｐＦの直列接続コンデンサ構造は１６
５６０μｍ2の面積を有し、１単位面積当たり実質１
１．１ｆＦ／μｍ2の容量を産出する。それに対して同
一技術でのプレーナＦＥＴコンデンサの理論的最大容量
は、４．６ｆＦ／μｍ2であり、１２３７０μｍ2の面積
を有する実際のプレーナＦＥＴは、３８ｐＦの容量を有
し、３．０７ｆＦ／μｍ2を産出するに過ぎない。従っ
てほぼ３分の１の効率となる。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４４】（１）内部半導体電源のためのデカップリ
ング容量を提供する半導体回路であって、直列に接続さ
れる複数のメモリ・セル・コンデンサと、選択ノードに
おいて前記メモリ・セル・コンデンサに接続され、前記
ノードにおける電圧レベルを、内部半導体電源の電圧レ
ベルよりも低く維持するバイアス電圧源とを含む、半導
体回路。 （２）前記バイアス電圧源がバイアス電圧Ｖbiasuoutを
提供し、半導体チップの総電流に比較して非常に低い静
止電流を引き込む、前記（１）記載の半導体回路。 （３）１つ以上の前記コンデンサが欠陥リーク電流を有
する場合、前記バイアス電圧源が前記選択ノードにおけ
る電圧レベルを制御する、前記（１）記載の半導体回
路。 （４）前記メモリ・セル・コンデンサがデカップリング
容量を提供する、前記（１）記載の半導体回路。 （５）前記バイアス電圧源が定義済みの電圧限界間で実
質的にゼロ電流を有する、前記（１）記載の半導体回
路。 （６）バイアス電圧ＶAがＶAminとＶAmax間の電圧範囲
を有するものにおいて、ＶAがＶAminとＶAmax間の値を
有する場合、及びＶAminがＶAnom−1/2Ｖpeak以下の場
合、及びＶAmaxがＶAnom＋1/2Ｖpeak以上の場合、前記
電圧バイアス回路がほぼゼロの値を有する出力バイアス
電流Ｉbiasoutを提供する、前記（２）記載の半導体回
路。 （７）直列に接続される前記コンデンサの１つにかかる
電圧が、降伏電圧Ｖbk以上の場合、出力バイアス電流Ｉ
biasoutがＩlimit以上の絶対値Ｉbiasoutを有する、前
記（５）記載のバイアス回路。 （８）前記複数のメモリ・セル・コンデンサが、直列に
接続されるコンデンサのグループに構成されるものにお
いて、前記バイアス電圧源が、直列に接続される前記コ
ンデンサ・グループに接続される、前記（１）記載の半
導体回路。 （９）前記複数のメモリ・セル・コンデンサが、直列に
接続されるコンデンサの複数のグループに構成されるも
のにおいて、単一のバイアス電圧源が各前記コンデンサ
・グループに接続される、前記（１）記載の半導体回
路。 （１０）前記複数のメモリ・セル・コンデンサが、直列
に接続されるコンデンサの第１の複数のグループに構成
され、前記第１の複数のコンデンサ・グループが第２の
複数のバイアス電圧源に接続されるものにおいて、別々
の前記バイアス電圧源が別々の前記コンデンサ・グルー
プに接続される、前記（１）記載の半導体回路。 （１１）前記複数のメモリ・セル・コンデンサが、直列
に接続されるコンデンサの第１の複数のグループに構成
され、前記第１の複数のコンデンサ・グループが第２の
複数のバイアス電圧源に接続されるものにおいて、選択
された前記バイアス電圧源が、選択された前記コンデン
サ・グループに接続される、前記（１）記載の半導体回
路。 （１２）前記バイアス電圧源が２つの直列接続されるコ
ンデンサ間のノードに接続されて、前記ノードにおいて
選択電圧レベルを提供する、前記（１）記載の半導体回
路。 （１３）２つの直列接続される前記コンデンサ間の前記
ノードにおける電圧レベルが、内部半導体電源の電圧レ
ベルの約２分の１である、前記（１２）記載の半導体回
路。 （１４）選択バイアス電圧レベルを提供するバイアス回
路であって、第１の電圧レベルの第１の入力リードに接
続されて、複数の直列接続トランジスタを含み、基準生
成電圧を提供する第１のトランジスタ回路パスと、第２
の電圧レベルの第２の入力リードに接続されて、複数の
直列接続バイアス・トランジスタを含む、第２のトラン
ジスタ回路パスと、前記第２のトランジスタ回路パスの
前記直列接続バイアス・トランジスタの第１及び第２の
トランジスタ間に接続されて、出力バイアス電圧を提供
する出力リードと、前記出力リードと、前記第２のトラ
ンジスタ回路パスの前記直列接続バイアス・トランジス
タの第２及び第３のトランジスタ間とに接続される、ト
ランジスタとを含み、前記第２のトランジスタ回路パス
の前記第１及び第２の直列接続バイアス・トランジスタ
が、前記第１のトランジスタ回路パスの前記直列接続ト
ランジスタ間の電圧タップに接続される、バイアス回
路。 （１５）前記第１のトランジスタ回路パスが、直列に接
続される第１、第２、第３及び第４のＰタイプ・トラン
ジスタを含み、前記第２のトランジスタ回路パスが、直
列に接続される第１のＮタイプ・バイアス・トランジス
タ、第２のＰタイプ・バイアス・トランジスタ、及び第
３のＮタイプ・バイアス・トランジスタを含む、前記
（１４）記載のバイアス回路。 （１６）前記第２のトランジスタ回路パスの前記第１の
Ｎタイプ・バイアス・トランジスタが、前記第１のトラ
ンジスタ回路パスの前記第１及び第２のＰタイプ・トラ
ンジスタ間の電圧タップに接続されるゲートを有し、前
記第２のトランジスタ回路パスの前記第２のＰタイプ・
バイアス・トランジスタが、前記第１のトランジスタ回
路パスの前記第２及び第３のＰタイプ・トランジスタ間
の電圧タップに接続されるゲートを有する、前記（１
５）記載のバイアス回路。
ング容量を提供する半導体回路であって、直列に接続さ
れる複数のメモリ・セル・コンデンサと、選択ノードに
おいて前記メモリ・セル・コンデンサに接続され、前記
ノードにおける電圧レベルを、内部半導体電源の電圧レ
ベルよりも低く維持するバイアス電圧源とを含む、半導
体回路。 （２）前記バイアス電圧源がバイアス電圧Ｖbiasuoutを
提供し、半導体チップの総電流に比較して非常に低い静
止電流を引き込む、前記（１）記載の半導体回路。 （３）１つ以上の前記コンデンサが欠陥リーク電流を有
する場合、前記バイアス電圧源が前記選択ノードにおけ
る電圧レベルを制御する、前記（１）記載の半導体回
路。 （４）前記メモリ・セル・コンデンサがデカップリング
容量を提供する、前記（１）記載の半導体回路。 （５）前記バイアス電圧源が定義済みの電圧限界間で実
質的にゼロ電流を有する、前記（１）記載の半導体回
路。 （６）バイアス電圧ＶAがＶAminとＶAmax間の電圧範囲
を有するものにおいて、ＶAがＶAminとＶAmax間の値を
有する場合、及びＶAminがＶAnom−1/2Ｖpeak以下の場
合、及びＶAmaxがＶAnom＋1/2Ｖpeak以上の場合、前記
電圧バイアス回路がほぼゼロの値を有する出力バイアス
電流Ｉbiasoutを提供する、前記（２）記載の半導体回
路。 （７）直列に接続される前記コンデンサの１つにかかる
電圧が、降伏電圧Ｖbk以上の場合、出力バイアス電流Ｉ
biasoutがＩlimit以上の絶対値Ｉbiasoutを有する、前
記（５）記載のバイアス回路。 （８）前記複数のメモリ・セル・コンデンサが、直列に
接続されるコンデンサのグループに構成されるものにお
いて、前記バイアス電圧源が、直列に接続される前記コ
ンデンサ・グループに接続される、前記（１）記載の半
導体回路。 （９）前記複数のメモリ・セル・コンデンサが、直列に
接続されるコンデンサの複数のグループに構成されるも
のにおいて、単一のバイアス電圧源が各前記コンデンサ
・グループに接続される、前記（１）記載の半導体回
路。 （１０）前記複数のメモリ・セル・コンデンサが、直列
に接続されるコンデンサの第１の複数のグループに構成
され、前記第１の複数のコンデンサ・グループが第２の
複数のバイアス電圧源に接続されるものにおいて、別々
の前記バイアス電圧源が別々の前記コンデンサ・グルー
プに接続される、前記（１）記載の半導体回路。 （１１）前記複数のメモリ・セル・コンデンサが、直列
に接続されるコンデンサの第１の複数のグループに構成
され、前記第１の複数のコンデンサ・グループが第２の
複数のバイアス電圧源に接続されるものにおいて、選択
された前記バイアス電圧源が、選択された前記コンデン
サ・グループに接続される、前記（１）記載の半導体回
路。 （１２）前記バイアス電圧源が２つの直列接続されるコ
ンデンサ間のノードに接続されて、前記ノードにおいて
選択電圧レベルを提供する、前記（１）記載の半導体回
路。 （１３）２つの直列接続される前記コンデンサ間の前記
ノードにおける電圧レベルが、内部半導体電源の電圧レ
ベルの約２分の１である、前記（１２）記載の半導体回
路。 （１４）選択バイアス電圧レベルを提供するバイアス回
路であって、第１の電圧レベルの第１の入力リードに接
続されて、複数の直列接続トランジスタを含み、基準生
成電圧を提供する第１のトランジスタ回路パスと、第２
の電圧レベルの第２の入力リードに接続されて、複数の
直列接続バイアス・トランジスタを含む、第２のトラン
ジスタ回路パスと、前記第２のトランジスタ回路パスの
前記直列接続バイアス・トランジスタの第１及び第２の
トランジスタ間に接続されて、出力バイアス電圧を提供
する出力リードと、前記出力リードと、前記第２のトラ
ンジスタ回路パスの前記直列接続バイアス・トランジス
タの第２及び第３のトランジスタ間とに接続される、ト
ランジスタとを含み、前記第２のトランジスタ回路パス
の前記第１及び第２の直列接続バイアス・トランジスタ
が、前記第１のトランジスタ回路パスの前記直列接続ト
ランジスタ間の電圧タップに接続される、バイアス回
路。 （１５）前記第１のトランジスタ回路パスが、直列に接
続される第１、第２、第３及び第４のＰタイプ・トラン
ジスタを含み、前記第２のトランジスタ回路パスが、直
列に接続される第１のＮタイプ・バイアス・トランジス
タ、第２のＰタイプ・バイアス・トランジスタ、及び第
３のＮタイプ・バイアス・トランジスタを含む、前記
（１４）記載のバイアス回路。 （１６）前記第２のトランジスタ回路パスの前記第１の
Ｎタイプ・バイアス・トランジスタが、前記第１のトラ
ンジスタ回路パスの前記第１及び第２のＰタイプ・トラ
ンジスタ間の電圧タップに接続されるゲートを有し、前
記第２のトランジスタ回路パスの前記第２のＰタイプ・
バイアス・トランジスタが、前記第１のトランジスタ回
路パスの前記第２及び第３のＰタイプ・トランジスタ間
の電圧タップに接続されるゲートを有する、前記（１
５）記載のバイアス回路。
【図１】従来技術によるプレーナＭＯＳデカップリング
・コンデンサを示す図である。
・コンデンサを示す図である。
【図２】本発明の原理に従う、直列接続アレイ・デカッ
プリング・コンデンサ及びバイアス回路を示す図であ
る。
プリング・コンデンサ及びバイアス回路を示す図であ
る。
【図３】本発明の原理に従う、直列接続アレイ・デカッ
プリング・コンデンサ・グループ及びバイアス回路を示
す図である。
プリング・コンデンサ・グループ及びバイアス回路を示
す図である。
【図４】本発明の原理に従う、直列接続アレイ・デカッ
プリング・コンデンサ・グループのためのバイアス回路
を示す図である。
プリング・コンデンサ・グループのためのバイアス回路
を示す図である。
【図５】図２及び図３のノード１２及び２６における電
圧を示す曲線を示す図である。
圧を示す曲線を示す図である。
【図６】図４のバイアス回路のバイアス電流と、図２及
び図３のノード２６上の電圧との関係を示す曲線を示す
図である。
び図３のノード２６上の電圧との関係を示す曲線を示す
図である。
【図７】図４のバイアス回路のバイアス電流と出力電圧
との関係を示す曲線を示す図である。
との関係を示す曲線を示す図である。
１０ プレーナＭＯＳデカップリング・コンデンサ１
１２ デカップル化回路ノード
２０、２２ コンデンサ
２４ バイアス回路
２６、４８、５０ ノード
３０、３２ 主ステージ
３４、３６、３８、４０、５４、５６、５８、６０ ト
ランジスタ ４２ 入力リード ４４ グラウンド ６４ 出力リード
ランジスタ ４２ 入力リード ４４ グラウンド ６４ 出力リード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 クリストファー・ピィ・ミラー
アメリカ合衆国05489、バーモント州ア
ンダーヒル、ブライドル・トレイル 18
(56)参考文献 特開 平10−12838（ＪＰ，Ａ)
特開 平10−289573（ＪＰ，Ａ)
特開 平６−124131（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4099
Claims (13)
- 【請求項１】内部半導体電源のためのデカップリング容
量を提供する半導体回路であって、 直列に接続される複数のメモリ・セル・コンデンサと、 選択ノードにおいて前記メモリ・セル・コンデンサに接
続され、前記ノードにおける電圧レベルを、内部半導体
電源の電圧レベルよりも低く維持するバイアス電圧源と
を含み、 選択バイアス電圧レベルを提供するバイアス回路であっ
て、 第１の電圧レベルの第１の入力リードに接続されて、複
数の直列接続トランジスタを含み、基準生成電圧を提供
する第１のトランジスタ回路パスと、 第２の電圧レベルの第２の入力リードに接続されて、複
数の直列接続バイアス・トランジスタを含む、第２のト
ランジスタ回路パスと、 前記第２のトランジスタ回路パスの前記直列接続バイア
ス・トランジスタの第１及び第２のトランジスタ間に接
続されて、出力バイアス電圧を提供する出力リードと、 前記出力リードと、前記第２のトランジスタ回路パスの
前記直列接続バイアス・トランジスタの第２及び第３の
トランジスタ間とに接続される、トランジスタとを含む
バイアス回路とを含み、 前記第２のトランジスタ回路パスの前記第１及び第２の
直列接続バイアス・トランジスタが、前記第１のトラン
ジスタ回路パスの前記直列接続トランジスタ間の電圧タ
ップに接続され、 前記第１のトランジスタ回路パスが、直列に接続される
第１、第２、第３及び第４のＰタイプ・トランジスタを
含み、前記第２のトランジスタ回路パスが、直列に接続
される第１のＮタイプ・バイアス・トランジスタ、第２
のＰタイプ・バイアス・トランジスタ、及び第３のＮタ
イプ・バイアス・トランジスタを含み、 前記第２のトランジスタ回路パスの前記第１のＮタイプ
・バイアス・トランジスタが、前記第１のトランジスタ
回路パスの前記第１及び第２のＰタイプ・トラ ンジスタ
間の電圧タップに接続されるゲートを有し、前記第２の
トランジスタ回路パスの前記第２のＰタイプ・バイアス
・トランジスタが、前記第１のトランジスタ回路パスの
前記第２及び第３のＰタイプ・トランジスタ間の電圧タ
ップに接続されるゲートを有する、 半導体回路。 - 【請求項２】前記バイアス電圧源がバイアス電圧Ｖbias
uoutを提供し、半導体チップの総電流に比較して非常に
低い静止電流を引き込む、請求項１記載の半導体回路。 - 【請求項３】１つ以上の前記コンデンサが欠陥リーク電
流を有する場合、前記バイアス電圧源が前記選択ノード
における電圧レベルを制御する、請求項１記載の半導体
回路。 - 【請求項４】前記メモリ・セル・コンデンサがデカップ
リング容量を提供する、請求項１記載の半導体回路。 - 【請求項５】前記バイアス電圧源が定義済みの電圧限界
間で実質的にゼロ電流を有する、請求項１記載の半導体
回路。 - 【請求項６】バイアス電圧ＶAがＶAminとＶAmax間の電
圧範囲を有するものにおいて、ＶAがＶAminとＶAmax間
の値を有する場合、及びＶAminがＶAnom−1/2Ｖpeak以
下の場合、及びＶAmaxがＶAnom＋1/2Ｖpeak以上の場
合、前記バイアス回路がほぼゼロの値を有する出力バイ
アス電流Ｉbiasoutを提供する、請求項２記載の半導体
回路。 - 【請求項７】直列に接続される前記コンデンサの１つに
かかる電圧が、降伏電圧Ｖbk以上の場合、出力バイアス
電流ＩbiasoutがＩlimit以上の絶対値Ｉbiasoutを有す
る、請求項５記載の半導体回路。 - 【請求項８】前記複数のメモリ・セル・コンデンサが、
直列に接続されるコンデンサのグループに構成されるも
のにおいて、前記バイアス電圧源が、直列に接続される
前記コンデンサ・グループに接続される、請求項１記載
の半導体回路。 - 【請求項９】前記複数のメモリ・セル・コンデンサが、
直列に接続されるコンデンサの複数のグループに構成さ
れるものにおいて、単一のバイアス電圧源が各前記コン
デンサ・グループに接続される、請求項１記載の半導体
回路。 - 【請求項１０】前記複数のメモリ・セル・コンデンサ
が、直列に接続されるコンデンサの第１の複数のグルー
プに構成され、前記第１の複数のコンデンサ・グループ
が第２の複数のバイアス電圧源に接続されるものにおい
て、別々の前記バイアス電圧源が別々の前記コンデンサ
・グループに接続される、請求項１記載の半導体回路。 - 【請求項１１】前記複数のメモリ・セル・コンデンサ
が、直列に接続されるコンデンサの第１の複数のグルー
プに構成され、前記第１の複数のコンデンサ・グループ
が第２の複数のバイアス電圧源に接続されるものにおい
て、選択された前記バイアス電圧源が、選択された前記
コンデンサ・グループに接続される、請求項１記載の半
導体回路。 - 【請求項１２】前記バイアス電圧源が２つの直列接続さ
れるコンデンサ間のノードに接続されて、前記ノードに
おいて選択電圧レベルを提供する、請求項１記載の半導
体回路。 - 【請求項１３】２つの直列接続される前記コンデンサ間
の前記ノードにおける電圧レベルが、内部半導体電源の
電圧レベルの約２分の１である、請求項１２記載の半導
体回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7177135B2 (en) * | 2003-09-23 | 2007-02-13 | Samsung Electronics Co., Ltd. | On-chip bypass capacitor and method of manufacturing the same |
| US7061308B2 (en) * | 2003-10-01 | 2006-06-13 | International Business Machines Corporation | Voltage divider for integrated circuits |
| US7282902B2 (en) * | 2004-03-07 | 2007-10-16 | Faraday Technology Corp. | Voltage regulator apparatus |
| KR100753032B1 (ko) * | 2004-07-14 | 2007-08-30 | 주식회사 하이닉스반도체 | 입력단 회로 |
| EP2062110A1 (en) * | 2006-06-26 | 2009-05-27 | Nxp B.V. | A constant voltage generating device |
| JP2008077705A (ja) | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
| EP2385616A2 (en) * | 2008-07-18 | 2011-11-09 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
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| US9030248B2 (en) * | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US7821244B1 (en) | 2008-07-31 | 2010-10-26 | National Semiconductor Corporation | Apparatus and method for charge storage and recovery for variable output voltage regulators |
| KR101046993B1 (ko) * | 2008-12-05 | 2011-07-06 | 주식회사 하이닉스반도체 | 저장 커패시터 어레이 회로 |
| DE102009051830B3 (de) | 2009-11-04 | 2011-06-30 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V., 80686 | Kapazitiver Spannungsteiler |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US8610188B2 (en) * | 2011-09-15 | 2013-12-17 | GlobalFoundries, Inc. | Integrated circuit decoupling capacitor arrangement |
| US8780628B2 (en) * | 2011-09-23 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including a voltage divider and methods of operating the same |
| CN105321541B (zh) * | 2015-11-26 | 2019-03-15 | 上海兆芯集成电路有限公司 | 数据接收芯片 |
| US10097216B2 (en) * | 2015-12-08 | 2018-10-09 | Skyworks Soultions, Inc. | Active harmonic filters for integrated radio frequency power amplifiers |
| CN111316423A (zh) * | 2017-11-24 | 2020-06-19 | 株式会社半导体能源研究所 | 半导体装置及动态逻辑电路 |
| KR20190140162A (ko) * | 2018-06-11 | 2019-12-19 | 삼성전자주식회사 | 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템 |
| US11606089B2 (en) * | 2020-07-27 | 2023-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Decoupling system, method of operating same, and method of fabricating same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4056739A (en) * | 1976-08-02 | 1977-11-01 | Westinghouse Air Brake Company | Fail-safe electronic polarized relay |
| US4158182A (en) * | 1978-07-31 | 1979-06-12 | Harris Corporation | Low noise oscillator circuit |
| JPS60179998A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | 電圧検出回路 |
| US4837457A (en) | 1986-12-19 | 1989-06-06 | U.S. Philips Corp. | High voltage power transistor circuits |
| US4929848A (en) | 1989-01-31 | 1990-05-29 | Zdzislaw Gulczynski | High accuracy reference ladder |
| JPH02312096A (ja) * | 1989-05-26 | 1990-12-27 | Ricoh Co Ltd | センスアンプ装置 |
| US5221864A (en) | 1991-12-17 | 1993-06-22 | International Business Machines Corporation | Stable voltage reference circuit with high Vt devices |
| US5424656A (en) * | 1993-05-07 | 1995-06-13 | Microelectronics And Computer Technology Corporation | Continuous superconductor to semiconductor converter circuit |
| GB9314262D0 (en) | 1993-07-09 | 1993-08-18 | Sgs Thomson Microelectronics | A multistandard ac/dc converter embodying mains voltage detection |
| JP3155879B2 (ja) | 1994-02-25 | 2001-04-16 | 株式会社東芝 | 半導体集積回路装置 |
| US5434816A (en) * | 1994-06-23 | 1995-07-18 | The United States Of America As Represented By The Secretary Of The Air Force | Two-transistor dynamic random-access memory cell having a common read/write terminal |
| JP3590115B2 (ja) * | 1994-12-20 | 2004-11-17 | 株式会社日立製作所 | 半導体メモリ |
| EP0772201B1 (en) * | 1995-11-01 | 2002-01-30 | Matsushita Electric Industrial Co., Ltd. | Analog memory circuit and method for recording analog signal |
| US5949276A (en) * | 1996-11-25 | 1999-09-07 | United Microelectronics Corp. | Adjustable bias voltage generating apparatus |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| US6204723B1 (en) * | 1999-04-29 | 2001-03-20 | International Business Machines Corporation | Bias circuit for series connected decoupling capacitors |
-
1999
- 1999-04-29 US US09/303,359 patent/US6204723B1/en not_active Expired - Fee Related
-
2000
- 2000-04-21 JP JP2000121557A patent/JP3399519B2/ja not_active Expired - Fee Related
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-
2001
- 2001-05-31 US US09/871,265 patent/US6429730B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224211B2 (en) | 2004-08-30 | 2007-05-29 | Fujitsu Limited | Midpoint potential generating circuit for use in a semiconductor device |
| US7348835B2 (en) | 2004-08-30 | 2008-03-25 | Fujitsu Limited | Midpoint potential generating circuit for use in a semiconductor device |
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