KR100380948B1 - 디커플링을 제공하는 반도체 회로 및 바이어스 회로 - Google Patents

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Abstract

집적 회로 전원에 대해 디커플링 캐패시턴스를 제공하는 반도체 회로가 개시되는데, 이 반도체 회로는 노드에 직렬 접속된 메모레 셀 어레이로 이루어진 디커플링 캐패시터와, 노드의 전압 레벨을 전원의 전압 레벨보다 낮게 유지하기 위해 이 노드의 메모리 셀 어레이에 접속되는 바이어싱 전압원을 포함한다.

Description

디커플링을 제공하는 반도체 회로 및 바이어스 회로{BIAS CIRCUIT FOR SERIES CONNECTED DECOUPLING CAPACITORS}
본 발명은 집적 회로용 전원(power supplies)에 관한 것으로, 보다 구체적으로는 DRAM 회로 어레이용 고 전압원(high voltage supplies)을 위한 디커플링 캐패시터(decoupling capacitors)에 관한 것이다.
1997년 3월 18일자로 듀트 등(Dutt et al.)에게 발행된 발명의 명칭이 "REFERENCE VOLTAGE GENERATION CIRCUIT"인 미국 특허 제 5,612,613호에는 정류 회로와, 복합 입력 전압을 이용하는 AC 입력 전압이 개시되어 있는데, 이 때의 복합 입력 전압은 AC 입력 전압으로부터 유도되며 선택된 DC 바이어스 전압만큼 시프트된 스케일링된 AC 입력 전압으로 이루어진 것이다.
1997년 1월 7일자로 가네코 등(Kaneko et al.)에게 발행된 발명의 명칭이 "SEMICONDUCTOR INTEGRATED CIRCUIT FOR GENERATING AN INTERNAL POWER SOURCE VOLTAGE WITH REDUCED POTENTIAL CHANGES"인 미국 특허 제 5,592,421호에는, 외부에서 제공되는 전원 전위가 변할 때 전원 전위의 변화를 제한하는 회로 장치가 개시되어 있다.
1993년 1월 22일자로 갈비 등(Galbi et al.)에게 발행된 발명의 명칭이 "STABLE VOLTAGE REFERENCE CIRCUIT WITH HIGH VT DEVICES"인 미국 특허 제5,221,864호에는 전원 전압으로부터 출력 오프셋(output offset)을 산출하는 전압 기준 회로가 개시되어 있는데, 이 때의 출력은 외부 전원의 변화와 무관하게 비교적 안정하다.
1990년 5월 29일자로 글레진스키(Gulezinski)에게 발행된 발명의 명칭이 "HIGH ACCURACY REFERENCE LADDER"인 미국 특허 제 4,929,848호에는 높은 정확도를 갖는 다수의 기준 신호를 발생시키는 직렬 접속의 캐패시터를 포함하는 사다리형 기준 회로(reference ladder circuit)가 개시되어 있다.
1989년 6월 6일자로 베르그스트롬 등(Bergstrom et al.)에게 발행된 발명의 명칭이 "HIGH VOLTAGE POWER TRANSISTOR CIRCUITS"인 미국 특허 제 4,837,457호에는 인덕터를 통해 전원에 직렬 접속된 한 쌍의 트랜지스터를 포함하는 회로가 개시되어 있다. 다양한 동작 주기를 결정하는 다른 성분들도 트랜지스터에 접속되어 있다. 출력을 갖는 위상 비교기도 포함되는데 이것은 요구되는 트랜지스터의 동시 비전도를 보장하는데 이용된다.
본 발명의 목적은 개선된 집적 회로용 DRAM 전원을 제공하는 것이다.
본 발명의 다른 목적은 낮은 전압 한계 캐패시터 구성(lower voltage limit capacitor configuration)을 포함하는 개선된 집적 회로용 전원을 제공하는 것이다.
본 발명의 또 다른 목적은 낮은 전압 한계(lower voltage limits)를 갖는 직렬 접속 어레이 캐패시터를 이용하여 높은 동작 전압 전원에 디커플링 캐패시턴스를 제공하는 개선된 DRAM 전원을 제공하는 것이다.
본 발명의 그 밖의 특징, 장점 및 이점은 이후의 도면과 연계한 이후의 설명에서 명확해질 것이다. 전술한 개론과 이후의 상세한 설명은 예시 및 설명을 위한 것일 뿐, 본 발명을 한정하기 위한 것이 아님을 이해할 것이다. 본 명세서에 포함되어 본 발명의 일부를 구성하고 있는 첨부 도면은 설명과 함께 발명의 원리를 개괄적으로 설명하기 위한 것이다. 명세서 전반적으로 동일한 부호는 동일한 부분을 나타낸다.
도 1은 종래 기술에 따른 플레이너 MOS 디커플링 캐패시터(planer MOS decoupling capacitor)를 보여주는 개략적인 예시도,
도 2는 본 발명의 원리에 따라 바이어스 회로와 결합된 직렬 접속 어레이 디커플링 캐패시터를 보여주는 개략적인 예시도,
도 3은 본 발명의 원리에 따라 바이어스 회로와 결합된 직렬 접속 어레이 디커플링 캐패시터 그룹을 보여주는 개략적인 예시도,
도 4는 본 발명의 원리에 따른 직렬 접속 어레이 디커플링 캐패시터 그룹을 위한 바이어스 회로를 보여주는 개략적인 예시도,
도 5 내지 도 7은 도 2 및 도 3의 노드(12 및 26)에서의 바이어스 전류와 전압간의 관계를 예시하는 곡선.
도면의 주요 부분에 대한 부호의 설명
10 : 디커플링 캐패시터 12 : 디커플된 회로 노드
20, 22 : 직렬 접속 캐패시터 24 : 바이어스 회로
34, 36, 38, 40, 54, 56, 58, 60 : 트랜지스터
고성능 DRAM 칩은 전하 저장소로서 작용하면서 주요 전원상의 리플(ripple), 잡음, 링잉(ringing)을 최소화하기 위해 막대한 디커플링 캐패시턴스를 필요로 한다. 그러나 DRAM 칩이 점차 조밀한 공정 기법으로 제조될 경우, 디커플링 캐패시턴스용 회로를 포함하는 회로 영역은 감소하지만, 전원에 대한 요구는 사실상 그대로이다. DRAM 어레이 캐패시터는 도 1에 도시된 유형의 플레이너 FET 캐패시터를 능가하는 높은 단위 면적당 유효 캐패시턴스로 인해 여분의 디커플링 캐패시턴스를 제공하려는 시도로 도입되었다.
그러나, 디커플링 캐패시턴스를 제공하는 어레이 캐패시터를 이용함에 있어서의 큰 단점은 어레이 캐패시터가 낮은 동작 전압 한계를 필요로 한다는 것이며, 어레이 캐피시터가 사용될 수 있는 전원의 유형에 대한 제약(limitation)이 존재하게 된다.
DRAM 메모리 어레이 캐패시터는 매우 박막인 유전체를 가지므로, 신뢰성을 유지하기 위한 DRAM 메모리 캐패시터에 대한 전압 한계는 대부분의 외부 및 내부 전원보다 전형적으로 더 낮다.
본 발명은 낮은 동작 전압 한계를 갖는 어레이 캐패시터의 이용을 허용함으로써 DRAM 칩의 높은 동작 전압 전원에 디커플링 캐패시턴스를 제공하여 전술한 단점을 극복한다. 이것은 어레이 캐패시터를 직렬로 접속하는 것과, 누설에 대비해 최소 대기 전류(단, 중대한 결함 누설을 처리하기 위한 용량을 가짐)로 이 직렬 접속 노드를 바이어스하는 바이어스 수단을 제공하는 것에 의해 달성된다.
도 1을 참조하면, 동 도면에는 전형적인 종래의 플레이너 MOS 디커플링 캐패시터(10)가 도시되어 있고, 이 캐패시터는 흔히 전원의 디커플된 회로 노드(decoupled circuit node)(12)에 접속된다. DRAM 메모리 어레이 캐패시터는 단위 면적당 캐패시턴스가 매우 높으므로 도 2에 도시된 것처럼 이들을 직렬 접속하며, 이 때 노드(26)에 직렬 접속된 캐패시터(20 및 22)는 유용한 단위 면적당 캐패시턴스를 제공하는 반면, 각 캐패시터 양단의 전압을 단일 캐패시터일 때와 비교해 그 절반 값으로 줄인다. 캐패시터는 결함으로 인해 유전체를 통한 누설이 있을 수 있으므로, 캐패시터(20 및 22)의 공통 노드(26)가 직렬 접속 캐패시터(20 및 22) 양단의 총 전압의 1/2 수준을 반드시 유지한다고 보장할 수는 없다.
도 2는 본 발명에 따른 디커플링 캐패시턴스 수단을 예시하는데, 이 때 직렬 접속된 어레이 캐패시터(20 및 22)는 디커플된 회로 노드(12)와 접지 사이에 접속된다. 본원에서 사용하는 "어레이 캐패시터"라는 용어는 소규모이면서 박막 유전체를 갖는 것을 특징으로 하는 예컨대 DRAM같은 메모리의 용량성 축적 소자들의 어레이중 하나이다.
도 2에서, DRAM 메모리 어레이 캐패시터(20 및 22)는 고 전압의 전원상의 디커플링용으로 사용되도록 직렬 접속되며, 캐피시터 결함이 존재할 경우에도 각 캐패시터 양단의 전압을 안전하게 유지하도록 바이어스 회로(24)가 제공된다. 만약 직렬 접속된 디커플링 캐패시터에 결함이 존재하면, 바이어스 회로는 모든 직렬 접속된 디커플링 캐패시터 어레이의 모든 캐패시터 양단 전압이 소정 레벨까지 안전하게 유지될 정도로 충분한 전류를 공급해야 하는데, 이 때 공급된 전류는 제조 DC 사양이 없을 정도로 상당히 높아서 테스트동안 선별되어 진다.
도 2를 참조하면, 바이어스 회로(24)는 어레이 캐패시터(20 및 22) 사이의 노드(26)에 접속된다. 바이어스 회로(24)는, 어레이 캐패시터(20) 또는 (22)의 양단의 최대 전압이 캐패시터의 최대 전압 사양을 초과하지 못하게 하기 위해, 직렬 접속 노드(26)의 전압 VA의 평균값을 노드(12)에 인가되는 전원의 크기의 절반 수준으로 유지시키는 레벨을 갖는 바이어스 전압원을 제공한다. 바이어스 회로(24)는 디커플된 회로 노드로부터 전력이 공급될 것이다. 따라서, 캐패시터중 하나가 결함 누설 전류를 가질 때 바이어스 회로(24)는 캐패시터(20) 또는 (22)의 전압을 손상 전압 이하로 제한할 수 있다.
도 2에는 두 개의 캐패시터(20 및 22)가 직렬 접속된 것으로 도시했지만, 직렬 접속된 2개 이상의 캐패시터가 회로에서 이용될 수 있다. 대부분의 응용에서, 직렬 접속된 디커플링 캐패시터의 각 쌍마다 단일 바이어스 회로를 이용하는 것은 면적 이용면에서 효율적이거나 실용적이지 못하다. 또한, 직렬 접속된 디커플링 캐패시터의 모든 쌍마다 단일 바이어스 회로를 이용하는 것은, 하나의 캐패시터의 하나의 큰 결함이 모든 직렬 접속 캐패시터의 바이어스 전압에 영향을 미칠 수 있으며, 또한 집적 회로 전반에 전체적으로 독립된 바이어스 도선을 배선하는 것을 필요로 하므로, 바람직하지 않다.
따라서, 직렬 접속된 디커플링 캐패시터의 그룹별로 바이어스 회로를 이용하는 것이 바람직하며, 전형적인 집적 회로는 집적 회로 전반적으로 분포되어 있는 많은 개별적인 직렬 디커플링 캐패시터 그룹을 가질 수 있다. 도 3은 직렬 접속된 캐패시터 그룹에 접속되어 있는 바이어스 회로(24)를 갖는 본 발명의 일 실시예를 도시한다.
직렬 접속 디커플링 캐패시터 그룹은 비직렬 접속의 디커플링 캐패시터 만큼 쉽게 위치 및 배선되면서 별도의 전원을 필요로 하지 않으므로, 바이어스 회로는 디커플된 전원으로부터 전력을 공급할 필요가 있다. 바이어스 회로가 디커플된 전원으로부터 전력을 공급받을 경우, 단일 바이어스 회로가 디커플된 전원으로부터 인입된 정지 전류(quiescent current) I(biasin)는, 예시된 바이어스 회로의 개수와 각 회로의 정지 전류를 곱한 것이 반도체 칩의 전체 대기 전류에 그다지 기여하지 않을 만큼 매우 작아야 한다.
또한, 디커플된 전원의 피크 과도 전압 스윙(peak transient voltage swing)은 바이어스 회로가 그 출력단에서 전류를 흡수 또는 공급하지 않도록 하거나 혹은 디커플된 전원의 전류 소모를 초래하지 않도록 한다. 더 나아가, 정규 동작 혹은 테스트 동안 디커플된 전원의 최대 평균 전압은 바이어스 회로가 디커플된 전원으로부터 전류를 인입하지 않도록 하며, 바이어스 회로는 직렬 접속된 캐패시터의 한쪽의 양단에 안전한 최대 전압(항복 전압보다 작음, Vbk)을 유지하면서 DC 전류 Ilimit를 흡수 및 공급해야 한다.
도 2와, 도 4 내지 도 7과 관련한 본 발명의 논의에서 특별한 전압과 전류는 첨자로 표시할 것이다. 이러한 전압 및 전류의 예로서, 도 2의 노드(26)의 전압인 VA와 노드(26)의 평균 혹은 DC 전압인 VANOM가 있다.
Vsupply nom은 도 2의 노드(12)처럼 전원의 평균 혹은 DC 전압인데, 직렬 접속 캐패시터에 의해 디커플되어 있다. Vpeak는 디커플된 전원의 양 혹은 음의 최대 과도 전압 변위(maximum positive or negative transient voltage excursion)이고, VAmin은 디커플된 전원상에 음의 최대 노이즈 피크(the most negative noise peak)가 발생할 때에 노드(26)가 도달하는 최소 전압이고, VAmax는 디커플된 전원상에 양의 최대 노이즈 피크가 발생할 때에 노드(26)가 도달하는 최대 전압이다.
Ibiasin은 전원으로부터 전력이 공급된 바이어스 회로에 의해 인입되는 전류인데, 이 때 전원은 디커플된 것일 수도 있고 아닐 수도 있다. Ibiasout은 직렬 접속 캐패시터의 바이어스 노드(26)에 바이어스 회로에 의해 공급되는 전류이다. VBVc1와 VBVc2는 예컨대 도 2의 캐패시터(20 및 22)처럼 직렬 접속된 캐패시터의 항복 전압이고, Ilimit는 사전 정의된 양 혹은 음 테스트 전류 제한이다.
바이어스 회로가 전술한 요구 조건을 만족하는 경우, 다음의 기준들을 충족해야 한다. 회로 동작 전류 소모 Ibiasin은 반도체 칩상의 누설 혹은 다른 회로로부터 인입되는 대기 전류보다 상당히 작아야 한다. 또한 도 6에 예시된 것처럼, 한쪽 캐패시터 양단의 전압이 항복 전압 VBVc2또는 VBVc1이하일 때 출력에서의 전류 Ibiasout은 도시된 것처럼 각각 사전 정의된 절대 테스트 전류 제한 +[Ilimit] 혹은 -[Ilimit] 이상이어야 한다.
디커플된 회로 노드상의 과도 전류 부하는 본 기술 분야에서 잘 알려진 것처럼 노이즈로서 회로 노드상에 전압 변화를 발생시킨다. 이 노이즈는 도 5에서 도시된 바와 같이 평균 전압 Vsupply nom주변의 양 혹은 음의 전압 진폭 Vpeak로 표시되었다. 도 2의 캐패시터(20 및 22)는 1/2의 캐패시터 분할비를 형성한다. 그러므로, 노드(26)의 노이즈는 디커플된 회로 노드상의 노이즈의 1/2이며, 도시된 것처럼 평균값 VAnom을 가질 것이다. 바이어스 회로의 또다른 요구 조건은 바이어스 출력이 제공되는 노드(26)상의 노이즈의 결과로 어떠한 추가적인 칩 전류도 소모되어서는 안된다는 것이다. 이러한 요구 조건을 만족하기 위해, 바이어스 회로 출력 전류 Ibiasout은 도 6에 도시된 바와 같이 VAmin와 VAmax의 전압 범위에 걸쳐 사실상 0이어야 하며, 이 때 VAmin은 VAnom-(1/2)Vpeak이하이고, VAmax는 VAnom+(1/2)Vpeak이상이다.
본 발명의 중요한 특징은 바이어스 회로(24)가 매우 낮은 대기 전류(standby current) 소모를 갖는다는 것으로, 통상적으로 5nA 정도의 공칭값을 가지며, 짧은 채널 길이와 저 장치 임계 전압의 최악 조건일 경우에는 25nA 미만이다. 이 특징에 의해 바이어스 회로의 많은 응용이 전체 칩 대기 전류를 별로 추가시키지 않으면서 디커플링 캐패시터 그룹을 갖는 칩상에서 이용될 수 있다. 예를 들면, 칩상에 이러한 회로가 백 개 있어도 전체 대기 전류는 2.5㎂만 추가된다.
칩상에 많은 전술한 회로를 포함할 수 있는 능력은 칩 주변을 단일 배선 바이어스로 연결해야 하는 필요성을 제거하고, 이러한 직렬 접속 캐패시터를 위한 바이어스를 동시에 동작 불능으로 만들어서 저 전압 제한 캐패시터에 바람직하지 않은 과도한 스트레스를 초래하는 하나의 재앙적(catastrophic) 결함의 가능성도 제거한다.
선택적으로, 바이어스 회로는 더 높은 전체 결함 전류 허용 한계를 제공하도록 상호 접속될 수도 있다.
바이어스 회로의 또다른 특징은 직렬 접속 캐패시터 그룹의 공통 노드에 대한 AC 커플링이 결국 바이어스 회로에 의해 인입되는 전류가 되지 않도록 저 전류 영역을 유지한다는 것이다.
바이어스 회로의 세 번째 특징은, 평평한 저 전류 영역의 한 쪽에서 전류가 점진적으로 공급 또는 흡수되어, 캐패시터의 과도한 스트레스를 막거나 또는 장치가 DC 차단으로 제거될 수 있을 정도로 큰 전류가 공급되도록 하는 충분한 바이어스 전압을 유지하면서 바이어스 회로는 결함을 다루는 중요한 전류(Ibiasout)를 제공한다는 것이다. 더 나아가, 도 2의 회로(24)로는 과도 전압 진폭동안 직렬 접속 노드(26)에 어떠한 전류도 공급/흡수되지 않는다.
도 3을 참조하면, 본 발명의 일 실시예가 도시되어 있는데, 여기에서 바이어스 회로(24)는 노드(26-1, 26-2, 26-3...26-n)에서 다수의 직렬 접속된 어레이 디커플링 캐패시터(20-1, 20-2, 20-3...20-n 및 22-1, 22-2, 22-3... 22-n)에 접속되어 있고, 이 다수의 직렬 접속된 어레이 디커플링 캐패시터는 칩의 주변 회로 영역 전반에 분포된 빈 영역에 위치되는 분포 용량성 디커플링에 플레이너 FET 캐패시터보다 단위 면적당 더 나은 캐패시턴스를 제공하는데, 이것은 여분의 전체적인 바이어싱없이 직렬 접속되지 않은 캐패시터와 동등한 특성을 갖는다. 전술한 것처럼, 캐패시터가 결함 누설 전류를 가질 때, 바이어스 회로는 캐패시터의 전압을 손상 전압 미만으로 제한할 수 있으므로, 그룹내의 캐패시터중 하나의 결함이 다른 그룹에 영향을 미치지 않는다.
도 4를 참조하면, 바이어스 회로(24)의 실시예의 개략적인 예시도가 도시되어 있다. 바이어스 회로는 두 개의 주요 부분(30, 32)으로 이루어진다. 첫 번째 부분(30)은 2.5V의 Vin1의 제 1 입력 리드(42)와 접지(44) 사이에 직렬 접속된 P형 트랜지스터(34, 36, 38, 40)를 포함하는 기준 발생부이다. 트랜지스터(34, 36, 38, 40)는 도전의 부 임계 영역에서 동작하는 전압 디바이더 회로를 포함한다. 도 4의 특별한 실시예에 있어서, 회로내의 모든 트랜지스터는 동일하게 바이어스된다. 탭(tap) 선택에 따라, 전압 디바이더 부분의 출력 전압은 Vin1/4, 2(Vin1/4), 혹은 3(Vin1/4)이다. 트랜지스터의 적절한 바이어스가 변경되면 트랜지스터(40)의 임계 전압을 약간 상승시키고, 그에 의해 노드(48, 50)의 전압 레벨도 약간 상승시킨다. Vin1이 2.5V이면, 노드(48)의 전압은 거의 1.9V이고, 노드(50)의 전압은 거의 1.3V이다. 노드(48, 50)의 이러한 전압은 기준 전압으로, 바이어스 회로 특성에 대한 VAmin, VAmax전압점을 설정한다.
부분(32)의 P형 트랜지스터(54)와 N형 트랜지스터(56, 58, 60)는 전류 구동 트랜지스터를 포함한다. 트랜지스터(60)는 트랜지스터(54)와 함께 부 임계값에서 명목상 동작하여, 트랜지스터(60)의 게이트 대 소스 전압(Vgs60)과 트랜지스터(54)의 게이트 대 소스 전압(Vgs54)을 더한 것이 Vin1/4와 같고, 이 값은 2.5V/4=0.625V이다.
출력 리드(64)상의 바이어스 전압 Vout은 두 트랜지스터 양단에서 대략 분할되어, 노드(48, 50)의 전압들 사이에 존재한다(1.6V). 전류가 출력 리드(64)로부터 추출되어 트랜지스터(60)의 소스를 그 평형 전압 이하로 내릴 때, 트랜지스터(60)의 사이즈는 I-V특성을 결정한다. 트랜지스터(58)는 트랜지스터(56)를 이용해 4:1 전류 미러를 구성한다. 전류가 출력 리드(64)에 부가되어 트랜지스터(54)의 소스를 그 평형 전압 이상으로 상승시킬 때, 트랜지스터(56, 58)의 사이즈는 출력의 I-V특성을 결정한다.
도 5를 참조하면, 디커플된 회로 전압원 노드(12)의 전압 Vsupply nom과 노드(26)의 전압 VAnom은 ±Vsupply nom피크와, ±Vsupply nom피크에 대응하는 노드(26)의 값과 함께 표시되었다.
도 6은 바이어스 회로 출력 리드(64) 상의 출력 바이어스 전류 Ibiasout에 대하여 바이어스 회로(26)의 최소, 공칭 및 최대 전압값과 캐패시터(20, 22)의 전압 사이의 관계를 예시한다.
도 7을 참조하면, 출력 바이어스 전류 대 도 4의 바이어스 회로의 출력 전압 특성의 곡선이 예시되어 있다.
고 정밀도로 혹은 바이어스 제어와 무관하게 특정 전압을 유지하는 것 외에도 최소 기생 전류를 갖는 원하는 전류-전압 I-V 곡선을 기본적으로 제공하는 바이어스 회로가 전술되어 있다.
본 발명에 따른 바이어스 회로의 장점은 매우 소형으로 만들어 질 수 있어서 직렬 접속된 디커플링 캐패시터 그룹을 포함하기 위해 매우 작은 영역을 추가한다는 것이다. 바이어스 회로와 특별한 경계 의사 형상을 포함하더라도, 184pF의 직렬 접속 캐패시터 구조는 단위 면적당 실제 11.1fF/㎛2캐패시턴스를 만드는데 16560㎛2의 면적을 갖는다. 이와 비교하면, 동일한 기술로 플레이너 FET 캐패시터의 이론적으로 최대인 캐패시턴스는 4.6fF/㎛2이고, 12370㎛2의 면적을 갖는 실제 플레이너 FET는 38㎊의 캐패시턴스를 가져서 단지 3.07fF/㎛2만을 만들고, 그러므로 거의 1/3 이하의 효율이다.
본 발명이 바람직한 실시예와 연계하여 설명되었을지라도, 본 발명의 범주를 전술한 특별한 형태로 한정하려던 의도는 아니며, 그와 반대로 첨부된 특허청구범위에 정의된 본 발명의 사상과 범주내에 포함될 수 잇는 모든 대체물, 변형물 및 등가물도 포함하도록 의도되었다.
따라서 본 발명에 따르면, 노드에 직렬 접속된 메모레 셀 어레이로 이루어진 디커플링 캐패시터와, 노드의 전압 레벨을 전원의 전압 레벨보다 낮게 유지하기 위해 이 노드의 메모리 셀 어레이에 접속되는 바이어싱 전압원을 포함하는 개선된 집적 회로용 DRAM 전원이 제공된다.

Claims (16)

  1. 내부 반도체 전압원(internal semiconductor voltage supply)에 대해 디커플링 캐패시턴스를 제공하는 반도체 회로에 있어서,
    선택된 노드에서 직렬 접속된 다수의 메모리 셀 캐패시터와,
    상기 선택된 노드에서 상기 직렬 접속된 메모리 셀 캐패시터에 접속되어 상기 노드의 전압 레벨을 상기 내부 반도체 전압원의 전압 레벨보다 낮게 유지하는 바이어싱 전압원(source of biasing voltage) -상기 바이어싱 전압원은 바이어스 전압 Vbiasout을 제공하고, 반도체 칩의 전체 전류에 비해 매우 낮은 정지 전류(quiescent current)를 인입함- 을 포함하되,
    상기 바이어스 전압 VA는 VAmin과 VAmax사이의 전압 범위를 가지며, 상기 바이어싱 전압원은, VAmin이 VAnom-(1/2)Vpeak이하일 때와, VAmax가 VAnom+(1/2)Vpeak이상일 때에 거의 0인 값(0.0㎃mps)을 갖는 출력 바이어스 전류 Ibiasout을 제공하는
    반도체 회로.
  2. 삭제
  3. 삭제
  4. 반도체 전압원에 대해 디커플링 캐패시턴스를 제공하는 반도체 회로에 있어서,
    일정한 레벨 전압원 사이에 접속된 제 1 및 제 2 메모리 셀 디커플링 캐패시터의 다수의 쌍 -각각의 상기 제 1 및 제 2 캐패시터는 하나의 공통 선택된 노드에서 직렬 접속되고, 각각의 상기 제 1 및 제 2 캐패시터는 소정 값의 항복 전압 Vbk을 가짐- 과,
    상기 하나의 공통 선택된 노드에 접속되어 정적 바이어스 전압(a static bias voltage)을 상기 노드에 공급하며, 상기 선택된 노드의 전압 레벨을 상기 반도체 전압원의 상기 일정한 전압 레벨보다 더 낮게 유지하는 바이어스 회로 -여기서 상기 바이어스 전압은 상기 소정의 항복 전압 Vbk의 값보다 작은 각각의 캐패시터 양단의 전압 차를 제공함- 를 포함하는
    반도체 회로.
  5. 제 4 항에 있어서,
    상기 바이어스 회로는 바이어스 전압 Vbiasout을 제공하고, 반도체 칩의 전체 전류와 비교해 매우 낮은 정지 전류(quiescent current)를 인입하는
    반도체 회로.
  6. 제 4 항에 있어서,
    상기 바이어스 전압은 하나 이상의 상기 캐패시터가 결함 누설 전류를 가질 때 상기 선택된 노드의 전압 레벨을 제어하는
    반도체 회로.
  7. 제 1 항에 있어서,
    상기 직렬 접속된 메모리 셀 캐패시터는 항복 전압 Vbk를 가지며,
    상기 바이어스 전류 Ibiasout은, 상기 직렬 접속 캐패시터 중 하나의 양단 전압이 상기 항복 전압 Vbk이상일 때 Ilimit이상인 절대값을 갖는
    반도체 회로.
  8. 제 1 항에 있어서,
    상기 다수의 메모리 셀 캐패시터는 직렬 접속된 캐패시터의 그룹(group)으로 구성되고, 상기 바이어싱 전압원은 상기 직렬 접속 캐패시터 그룹에 접속되는
    반도체 회로.
  9. 제 1 항에 있어서,
    상기 다수의 메모리 셀 캐패시터는 다수의 그룹의 직렬 접속된 캐패시터로 구성되고, 상기 다수의 그룹의 직렬 접속 캐패시터의 각 그룹에는 단일 바이어싱 전압원이 접속되는
    반도체 회로.
  10. 다수의 바이어싱 전압원을 포함하는 제 1 항의 반도체 회로에 있어서,
    상기 다수의 메모리 셀 캐패시터는 상기 다수의 바이어싱 전압원에 접속된 제 1 다수의 그룹의 직렬 접속 캐패시터로 구성되고, 개별 바이어싱 전압원이 상기 다수의 그룹의 직렬 접속 캐패시터의 각각에 접속되는
    반도체 회로.
  11. 다수의 바이어싱 전압원을 포함하는 제 1 항의 반도체 회로에 있어서,
    상기 다수의 메모리 셀 캐패시터는 상기 다수의 바이어싱 전압원에 접속된 제 1 다수의 그룹의 직렬 접속 캐패시터로 구성되고, 상기 다수의 바이어싱 전압원 중 선택된 전압원은 상기 다수의 그룹의 직렬 접속 캐패시터 중 선택된 그룹과 접속되는
    반도체 회로.
  12. 제 1 항에 있어서,
    상기 바이어싱 전압원은 두 개의 직렬 접속된 캐패시터 사이의 노드에 접속되어, 상기 노드에 선택된 전압 레벨을 제공하는
    반도체 회로.
  13. 제 12 항에 있어서,
    상기 두 개의 직렬 접속된 캐패시터 사이의 상기 노드에서의 상기 전압 레벨은 상기 내부 반도체 전압원의 상기 전압 레벨의 약 절반인
    반도체 회로.
  14. 선택된 바이어스 전압 레벨을 제공하는 바이어스 회로에 있어서,
    제 1 전압 레벨의 제 1 입력 리드에 접속되어 있으며, 다수의 직렬 접속 트랜지스터를 포함하며, 기준 발생 전압을 제공하는 제 1 트랜지스터 회로 경로와,
    다수의 직렬 접속 바이어스 트랜지스터를 포함하며, 제 2 전압 레벨의 제 2 입력 리드에 접속된 제 2 트랜지스터 회로 경로와,
    상기 제 2 트랜지스터 회로 경로의 상기 직렬 접속된 바이어스 트랜지스터의 제 1 및 제 2 바이어스 트랜지스터 사이에 접속되어 출력 바이어스 전압을 제공하는 출력 리드와,
    상기 출력 리드와, 상기 제 2 트랜지스터 회로 경로의 상기 직렬 접속된 바이어스 트랜지스터의 제 2 및 제 3 바이어스 트랜지스터 사이에 접속된 트랜지스터를 포함하되,
    상기 제 2 트랜지스터 회로 경로의 상기 제 1 및 제 2 직렬 접속된 바이어스 트랜지스터는 상기 제 1 트랜지스터 회로 경로의 상기 직렬 접속된 트랜지스터 사이의 전압 탭(taps)에 접속되는
    바이어스 회로.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터 회로 경로는 직렬 접속된 제 1, 제 2, 제 3 및 제 4 P형 트랜지스터를 포함하고, 상기 제 2 트랜지스터 회로 경로는 직렬 접속된 제 1 N형 바이어스 트랜지스터, 제 2 P형 바이어스 트랜지스터 및 제 3 N형 바이어스 트랜지스터를 포함하는
    바이어스 회로.
  16. 제 15 항에 있어서,
    상기 제 2 트랜지스터 회로 경로의 상기 제 1 N형 바이어스 트랜지스터는 상기 제 1 트랜지스터 회로 경로의 상기 제 1 및 제 2 P형 트랜지스터 사이의 전압 탭에 접속된 게이트를 가지며, 상기 제 2 트랜지스터 회로 경로의 상기 제 2 P형 바이어스 트랜지스터는 상기 제 1 트랜지스터 회로 경로의 상기 제 2 및 제 3 P형 트랜지스터 사이의 전압 탭에 접속된 게이트를 갖는
    바이어스 회로.
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