TWI665676B - 記憶體系統 - Google Patents

記憶體系統 Download PDF

Info

Publication number
TWI665676B
TWI665676B TW106146652A TW106146652A TWI665676B TW I665676 B TWI665676 B TW I665676B TW 106146652 A TW106146652 A TW 106146652A TW 106146652 A TW106146652 A TW 106146652A TW I665676 B TWI665676 B TW I665676B
Authority
TW
Taiwan
Prior art keywords
odt
signal
memory
circuit
enable signal
Prior art date
Application number
TW106146652A
Other languages
English (en)
Other versions
TW201835926A (zh
Inventor
平嶋康伯
小柳勝
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201835926A publication Critical patent/TW201835926A/zh
Application granted granted Critical
Publication of TWI665676B publication Critical patent/TWI665676B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本發明之實施形態提供一種可提高處理能力之非揮發性半導體記憶裝置及記憶體系統。實施形態之記憶體系統1包括第1非揮發性半導體記憶裝置10與控制器100。第1非揮發性半導體記憶裝置10包含：第1電路60，其連接於接收第2信號REn之第1端子；及第2電路52，其根據第1信號ODTEN而控制第1電路60。第2電路52於當切換第1信號ODTEN之邏輯位準之際，於第2信號REn為第1邏輯(“H”)位準之情形時，將第1及第2開關元件61及62斷開，且於第2信號REn為第2邏輯(“L”)位準之情形時，將第1及第2開關元件61及62接通。

Description

記憶體系統
本發明之實施形態係關於一種非揮發性半導體記憶裝置及記憶體系統。
作為非揮發性半導體記憶裝置，已知有NAND(Not AND，與非)型快閃記憶體。
本發明之實施形態提供一種可提高處理能力之非揮發性半導體記憶裝置及記憶體系統。
實施形態之記憶體系統包括第1非揮發性半導體記憶裝置與控制器。控制器可將第1信號及控制讀出動作中讀出資訊之時序之第2信號發送至第1非揮發性半導體記憶裝置。第1非揮發性半導體記憶裝置包含：第1端子，其連接於控制器，且接收第2信號；第1電路，其包含連接於第1端子之第1及第2電阻元件、將第1電阻元件與電源電壓線電性連接之第1開關元件、及將第2電阻元件與接地電壓線電性連接之第2開關元件；及第2電路，其使用第1信號控制第1電路。第2電路於當切換第1信號之邏輯位準之際，於第2信號處於第1邏輯位準之情形時，將第1及第2開關元件斷開，且於第2信號處於第2邏輯位準之情形時，將第1及第2開關元件接通。
1‧‧‧記憶體系統
10‧‧‧記憶體
10_0‧‧‧記憶體
10_1‧‧‧記憶體
10_2‧‧‧記憶體
20‧‧‧介面晶片
21‧‧‧凸塊
30‧‧‧記憶體晶片
30a‧‧‧記憶體晶片
30b‧‧‧記憶體晶片
30c‧‧‧記憶體晶片
30d‧‧‧記憶體晶片
30e‧‧‧記憶體晶片
30f‧‧‧記憶體晶片
30g‧‧‧記憶體晶片
30h‧‧‧記憶體晶片
31‧‧‧TSV
32‧‧‧凸塊
33‧‧‧配線
40‧‧‧封裝基板
41‧‧‧凸塊
42‧‧‧凸塊
50‧‧‧輸入輸出控制電路
51‧‧‧邏輯電路
52‧‧‧ODT控制電路
53‧‧‧記憶胞陣列
54‧‧‧參數記憶部
60‧‧‧ODT電路
61‧‧‧p通道MOS晶體管
62‧‧‧n通道MOS晶體管
63a、63b‧‧‧可變電阻元件
64‧‧‧輸入接收器
65‧‧‧輸出驅動器
70‧‧‧記憶體晶片
70a‧‧‧記憶體晶片
70b‧‧‧記憶體晶片
70c‧‧‧記憶體晶片
70d‧‧‧記憶體晶片
70e‧‧‧記憶體晶片
70f‧‧‧記憶體晶片
70g‧‧‧記憶體晶片
70h‧‧‧記憶體晶片
71‧‧‧端子
100‧‧‧控制器
200‧‧‧主機機器
ALE‧‧‧位址鎖存賦能信號
ALEx‧‧‧位址鎖存賦能信號
AD1‧‧‧位址資料
AD2‧‧‧位址資料
AD3‧‧‧位址資料
AD4‧‧‧位址資料
AD5‧‧‧位址資料
CADD‧‧‧晶片位址
Cen‧‧‧晶片賦能信號
CEnx‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
CLEx‧‧‧指令鎖存賦能信號
DQ[7：0]‧‧‧資料線
DQS‧‧‧時鐘信號
DQSn‧‧‧時鐘信號
E/O‧‧‧奇數/偶數位元線
L‧‧‧低位頁面
M‧‧‧中間頁面
ODTEN‧‧‧ODT賦能信號
ODTS‧‧‧閘極被輸入信號
ODTSn‧‧‧閘極被輸入信號
RE‧‧‧讀出賦能信號
REn‧‧‧讀出賦能信號
R/Bn‧‧‧就緒/忙碌信號
RD‧‧‧讀出資料
S1~S7‧‧‧步驟
U‧‧‧高位頁面
VCC‧‧‧電源電壓
VSS‧‧‧接地電壓
WD‧‧‧寫入資料
WL‧‧‧字元線
WEn‧‧‧寫入賦能信號
WEnx‧‧‧寫入賦能信號
WPn‧‧‧寫入保護信號
WPnx‧‧‧寫入保護信號
W-B0‧‧‧資料
W-B1‧‧‧資料
W-B2‧‧‧資料
W-B3‧‧‧資料
xxh‧‧‧位址資料
yyh‧‧‧位址資料
圖1係第1實施形態之記憶體系統之框圖。
圖2係第1實施形態之非揮發性半導體記憶裝置之剖視圖。
圖3係第1實施形態之非揮發性半導體記憶裝置之框圖。
圖4係模式性地表示第1實施形態之非揮發性半導體記憶裝置中之輸入輸出端子與輸入輸出控制電路之連接之電路圖。
圖5係模式性地表示第1實施形態之非揮發性半導體記憶裝置中之輸入輸出端子與邏輯電路之連接之電路圖。
圖6係表示第1實施形態之記憶體系統中之ODT電路之控制之流程圖。
圖7係表示第1實施形態之記憶體系統中之ODT電路之控制模式與各種控制信號之邏輯狀態之關係之圖。
圖8係第1實施形態之記憶體系統中之Set Feature時之各種信號之時序圖。
圖9係第1實施形態之記憶體系統中之寫入動作時之各種信號之時序圖。
圖10係第1實施形態之記憶體系統中之讀出動作時之各種信號之時序圖。
圖11係表示第1實施形態之記憶體系統中之各種控制信號與ODT電路之動作時序之關係之時序圖。
圖12係第2實施形態之非揮發性半導體記憶裝置之剖視圖。
圖13係第2實施形態之非揮發性半導體記憶裝置中之記憶體晶片之框圖。
圖14係表示第3實施形態之記憶體系統中之ODT電路之控制模式與各 種控制信號之邏輯狀態之關係之圖。
圖15係第3實施形態之記憶體系統中之寫入動作時之各種信號之時序圖。
圖16係第3實施形態之記憶體系統中之讀出動作時之各種信號之時序圖。
圖17係表示第3實施形態之記憶體系統中之各種控制信號與ODT電路之動作時序之關係之時序圖。
圖18係表示第4實施形態之記憶體系統中之ODT電路之控制模式與各種控制信號之邏輯狀態之關係之圖。
圖19係表示第4實施形態之記憶體系統中之各種控制信號與ODT電路之動作時序之關係之時序圖。
圖20係表示第5實施形態之第1例之非揮發性半導體記憶裝置之動作狀態與寫入保護信號之關係之表格。
圖21係表示第5實施形態之第2例之記憶體系統中之ODT電路之控制模式與各種控制信號之邏輯狀態之關係之圖。
圖22係第5實施形態之第2例之記憶體系統中之寫入動作時之各種信號之時序圖。
圖23係第5實施形態之第2例之記憶體系統中之讀出動作時之各種信號之時序圖。
圖24係表示第5實施形態之第2例之記憶體系統中之各種控制信號與ODT電路之動作時序之關係之時序圖。
圖25係表示第6實施形態之記憶體系統中之ODT電路之控制模式與各種控制信號之邏輯狀態之關係之圖。
圖26係第6實施形態之自記憶體系統中之ODT電路斷開後至轉變為寫入保護狀態為止之時序圖。
圖27係表示第7實施形態之記憶體系統中之第1動作與第2動作之關係之圖。
圖28係表示第8實施形態之記憶體系統中之ODT之動作對象之說明圖。
[相關申請案]
本申請案享有以日本專利申請案2015-213299號(申請日：2015年10月29日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下，參照附圖對實施形態進行說明。於該說明時，於所有圖中對共通之部分標註共通之參照符號。
1.第1實施形態
對第1實施形態之非揮發性半導體記憶裝置及記憶體系統進行說明。以下，作為非揮發性半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於記憶體系統之整體構成
首先，利用圖1對本實施形態之記憶體系統之整體構成進行說明。
如圖1所示，記憶體系統1包括例如複數個記憶體10(10_0、10_1、10_2、...)、及1個控制器100。
複數個記憶體10經由NAND匯流排而連接於控制器100。記憶體10為 非揮發性半導體記憶裝置，例如為NAND型快閃記憶體。記憶體10分別可包括複數個記憶體晶片。此處，記憶體10可使用任意之記憶體晶片，更具體而言，例如，可使用所有類型之NAND型快閃記憶體晶片。再者，於圖1中，記憶體10配置有3個，但並不限定於3個，可適當進行變更。再者，於本實施形態中，使用NAND型快閃記憶體作為非揮發性半導體記憶裝置，但並不限定於此。
控制器100連接於主機機器200。控制器100係根據例如來自主機機器200之指令而進行各記憶體10之控制或資訊之接收發送等。
1.1.2關於記憶體之構成
其次，利用圖2及圖3對記憶體10之構成進行說明。以下，對記憶體10_0進行說明，但其他記憶體10(10_1、10_2、...)亦為相同之構成。
首先，對記憶體10_0之剖面構成進行說明。
如圖2所示，記憶體10_0包括封裝基板40、介面晶片20、及複數個(例如8個)記憶體晶片30(30a~30f)。例如介面晶片20及複數個記憶體晶片30利用塑模樹脂(未圖示)而密封於封裝基板40上。
封裝基板40安裝介面晶片20及記憶體晶片30。封裝基板40對記憶體晶片30及介面晶片20供給例如電源電壓VCC及接地電壓VSS。再者，封裝基板40於控制器100與介面晶片20之間傳輸資訊等。
介面晶片20於封裝基板40與各記憶體晶片30之間傳輸資訊等。
記憶體晶片30記憶來自控制器100之資訊等。再者，於圖2中，記憶體晶片30(30a~30f)積層有8個，但並不限定於8個，可適當進行變更。
其次，對記憶體10_0之剖面構成更具體地進行說明。
於封裝基板(半導體基板)40之下表面設置有凸塊41。於非揮發性半 導體記憶裝置為BGA(Ball Grid Array，球柵陣列)封裝之情形時，凸塊41為焊球。封裝基板40經由凸塊41而與控制器100電性連接。
於封裝基板40之上表面設置有介面晶片(半導體晶片)20。
於介面晶片20及封裝基板40之上表面之上方設置有8個記憶體晶片30(30a~30f)。8個記憶體晶片30a~30h自下方側依次積層。於除最上層之記憶體晶片30h以外之各記憶體晶片30a~30g之各者設置有自其上表面到達至下表面之貫通電極(TSV：through silicon via，矽穿孔)31。而且，於鄰接之2個記憶體晶片30之間，用以將各記憶體晶片30之TSV31電性連接而設置有凸塊32。再者，最上層之記憶體晶片30h亦可包含TSV31。
於最下層之記憶體晶片30a之下表面上設置有配線33。於該配線33與介面晶片20之間設置有凸塊21。於配線33與封裝基板40之間設置有凸塊42。
其次，對介面晶片20及記憶體晶片30之構成進行說明。
如圖3所示，介面晶片20及各記憶體晶片30經由TSV31而連接。而且，各記憶體晶片30經由介面晶片20而與控制器接收發送資訊等。
記憶體晶片30包含用來記憶資訊等之記憶胞陣列53。例如，記憶體晶片30可為包含將記憶胞二維地配置於半導體基板上而成之記憶胞陣列53之平面型NAND型快閃記憶體，亦可為包含將記憶胞三維地配置於半導體基板上方而成之記憶胞陣列53之三維積層型NAND型快閃記憶體。
再者，關於三維積層型NAND型快閃記憶體中之記憶胞陣列53之構成，例如記載於題為「三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)」之於2009年3月19日提出申請之美國專利申請案12/407,403 號。再者，記載於題為「三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)」之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為「非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)」之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為「半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)」之於2009年3月23日提出申請之美國專利申請案12/532,030號。該些專利申請案之全部內容藉由參照而引用於本申請案之說明書中。
介面晶片20包含輸入輸出控制電路50、邏輯電路51、及ODT(on die termination，片內終結器)控制電路52。再者，介面晶片20係用以與外部(控制器100)進行包含資訊之各信號之接收發送而包含與8位元之資料線DQ[7：0]、時鐘信號DQS、DQSn、讀出賦能信號RE、REn、晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、及ODT賦能信號ODTEN對應之複數個端子。
邏輯電路51自控制器100接收各控制信號、例如讀出賦能信號RE及REn、晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、以及ODT賦能信號ODTEN。邏輯電路51連接於與複數個控制信號對應之複數個端子。邏輯電路51包含連接於接收例如讀出賦能信號RE及REn之端子之未圖示之 ODT電路(詳細情形將於下文進行敍述)。ODT電路係於信號之輸入輸出中使於與外部(控制器100)之間產生之信號之反射終結之電路。再者，邏輯電路51將接收到之信號傳輸至ODT控制電路52。
晶片賦能信號CEn係用來對記憶體10賦能之信號，且以低(“L”)位準被斷言。指令鎖存賦能信號CLE係表示輸入輸出信號I/O為指令之信號，且以高(“H”)位準被斷言。位址鎖存賦能信號ALE係表示輸入輸出信號I/O為位址之信號，且以“H”位準被斷言。寫入賦能信號WEn係用來將接收到之信號擷取至記憶體10內之信號，且每當自控制器100接收到指令、位址、及資訊等時以“L”位準被斷言。由此，每當觸發WEn時，信號被擷取至記憶體10。讀出賦能信號RE及REn係用來使控制器100自記憶體10讀出各資訊之信號。讀出賦能信號REn係信號RE之反轉信號。例如，讀出賦能信號REn以“L”位準被斷言。寫入保護信號WPn係用來命令寫入動作之禁止之信號，且以“L”位準被斷言。ODT賦能信號ODTEN係控制記憶體10內之ODT電路之接通/斷開(ON/OFF)狀態之信號，且以“H”位準被斷言。
輸入輸出控制電路50和與資料線DQ[7：0]、以及時鐘信號DQS及DQSn對應之端子連接。輸入輸出控制電路50包含和與資料線DQ[7：0]、以及時鐘信號DQS及DQSn對應之端子連接之ODT電路。輸入輸出控制電路50係對於控制器100與記憶體10之間經由資料線DQ[7：0]接收發送之8位元之輸入輸出資料信號IO[7：0]、以及時鐘信號DQS及DQSn之輸入輸出進行控制。輸入輸出資訊信號IO[7：0]係8位元之資訊信號，包含各種指令、位址、資訊等。再者，輸入輸出資訊信號IO並不限定於8位元，可適當進行設定。時鐘信號DQS及DQSn係資訊之輸入輸出時所使用之時鐘 信號，時鐘信號DQSn係時鐘信號DQS之反轉信號。
以下，只要不特別限定，則各種信號係經由將控制器100與各記憶體10共通地連接之信號線(以下，稱為“共通信號線”)而接收發送。
再者，於本實施形態中，關於晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及ODT賦能信號ODTEN，既可使用共通信號線，亦可使用將控制器100與各記憶體10個別地連接之信號線(以下，稱為“個別信號線”)。
ODT控制電路52包含參數記憶部54。ODT控制電路52係根據記憶於參數記憶部54之參數之設定、及自邏輯電路51發送之ODT賦能信號及其他信號，而對輸入輸出控制電路50及邏輯電路51所包含之ODT電路進行控制。
參數記憶部54記憶與ODT電路相關之參數。再者，ODT控制電路52亦可不包含記憶區域，亦可將參數保存於其他記憶區域。
1.1.3關於ODT電路之構成
其次，利用圖4及圖5對ODT電路之構成進行說明。
首先，對輸入輸出控制電路50中所包含之ODT電路進行說明。
如圖4所示，輸入輸出控制電路50係針對所對應之每一端子而包含ODT電路60、輸入接收器64、及輸出驅動器65。
輸入接收器64係作為例如緩衝器發揮功能，將來自控制器100之輸入信號轉換為例如用來於記憶體10內進行處理之恰當之電壓位準而傳輸至介面晶片20內之其他電路、及記憶體晶片30。
輸出驅動器65係作為例如緩衝器發揮功能，將自記憶體晶片30傳輸之信號轉換為恰當之電壓位準而輸出至控制器100。
ODT電路60設置於端子與輸入接收器64之間。ODT電路60包含p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體61、n通道MOS電晶體62、以及可變電阻元件63a及63b。
p通道MOS電晶體61係閘極被輸入信號ODTSn，源極被施加電源電壓VCC，且汲極連接於可變電阻元件63a之一端。p通道MOS電晶體61係作為用來將被施加電源電壓VCC之電壓線(電源電壓線)與可變電阻元件63a連接之第1開關元件發揮功能。
可變電阻元件63a之另一端連接於將端子與輸入接收器連接之配線、及可變電阻元件63b之一端。ODT控制電路52係根據設置特徵(Set Feature)時所寫入之參數而設定可變電阻元件63a及63b之電阻值。
n通道MOS電晶體62係閘極被輸入信號ODTS，汲極連接於可變電阻元件63b之另一端，且源極被施加接地電壓VSS。n通道MOS電晶體62係作為用來將被施加接地電壓VSS之電壓線(接地電壓線)與可變電阻元件63b連接之第2開關元件發揮功能。
信號ODTS及信號ODTSn係用以控制ODT電路60而自ODT控制電路52賦予之信號。信號ODTSn係信號ODTS之反轉信號。ODT控制電路52係於將ODT電路60接通之情形時，使信號ODTS為“H”位準，且使信號ODTSn為“L”位準。
其次，對邏輯電路51中所包含之ODT電路60進行說明。
如圖5所示，邏輯電路51係針對所對應之每一端子(圖5之參照符號“PAD”)而包含輸入接收器64。而且，於與讀出賦能信號REn及RE對應之端子與輸入接收器64之間設置有ODT電路60。
再者，亦可不設置和與讀出賦能信號REn及RE對應之端子連接之 ODT電路60，亦可設置連接於其他端子之ODT電路60，可任意進行設定。
1.2關於ODT電路之動作
其次，對ODT電路60之動作進行說明。ODT控制電路52具有稱為“DIN模式”與“DOUT模式”之2種控制模式。ODT控制電路52根據各控制模式而選擇接通之ODT電路60。DIN模式係於任一記憶體10進行資訊之寫入動作時控制器100輸出資訊之情形時選擇之模式。另一方面，DOUT模式係於任一記憶體10進行資訊之讀出動作時成為對象之記憶體10輸出資訊之情形時選擇之模式。以下，於本實施形態中，對如下情形進行說明，即，於DIN模式時，將與資料線DQ[7：0]、以及時鐘信號DQS及DQSn對應之ODT電路60接通，於DOUT模式時，將與資料線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應之ODT電路60接通。
1.2.1關於ODT電路之控制流程
首先，利用圖6對ODT電路60之控制流程進行說明。
如圖6所示，對於ODT電路60之控制，若大致劃分則存於2個動作。首先，於第1動作中，控制器100設定ODT電路60之參數(步驟S1)。以下，將參數之寫入動作稱為“Set Feature”。於Set Feature時，亦進行ODT電路60以外之各種參數之寫入。
更具體而言，控制器100例如於電源接通後，於第1動作中執行Set Feature而設定各種參數。此時，控制器100對係否於各記憶體10之介面晶片20使用ODT電路60進行設定。例如，設定為如下，即，僅將控制器100與記憶體10連接之信號線(NAND匯流排)之長度最長之記憶體10之介面晶片20使用ODT電路60，而其他記憶體10之介面晶片20不使用ODT電路 60。然後，控制器100對使用ODT電路60之介面晶片20分別設定DIN模式及DOUT模式時之可變電阻元件63a及63b之電阻值。各介面晶片20之ODT控制電路52將與ODT電路60之使用可否、及可變電阻元件63a及63b之電阻值相關之參數信息保存於參數記憶部54。
其次，於第2動作中，控制器100發送ODT賦能信號ODTEN。各記憶體10之介面晶片20之ODT控制電路52係根據利用第1動作所設定之參數信息、及ODT賦能信號ODTEN，而控制ODT電路60之接通/斷開。
更具體而言，首先，控制器100將ODT賦能信號ODTEN設為“H”位準而發送至各記憶體10(步驟S2)。
接收到ODT賦能信號之各記憶體10之ODT控制電路52於在步驟S1中設為可使用ODT電路60之情形時(步驟S3_是(Yes))，選擇ODT電路60之控制模式。另一方面，於設為不可使用ODT電路60之情形時(步驟S3_否(No))，省略步驟S3之後之ODT電路60之控制動作。
ODT控制電路52係於任一記憶體10執行寫入動作之情形時(步驟S4_是)選擇DIN模式。
其次，ODT控制電路52將與資料線DQ[7：0]、以及時鐘信號DQS及DQSn對應之ODT電路60接通(步驟S5)。更具體而言，ODT控制電路52係使對應之ODT電路60之信號ODTS為“H”位準且使信號ODTSn為“L”位準。由此，電晶體61及62接通，且ODT電路60接通。
另一方面，ODT控制電路52係於任一記憶體10均不執行寫入動作之情形時，即，於讀出動作之情形時，選擇DOUT模式，並將與資料線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應之ODT電路60接通(步驟S6)。
其次，控制器100使ODT賦能信號ODTEN為“L”位準。對應於此，ODT控制電路52將ODT電路60斷開(步驟S7)。
控制器100係於無須變更參數之情形時，對應於寫入及讀出動作而重複第2動作，對ODT電路60進行控制。
1.2.2關於ODT電路之控制模式選擇
其次，利用圖7對ODT電路60之控制模式之選擇進行說明。
如圖7所示，記憶體10(ODT控制電路52)係於ODT賦能信號ODTEN自“L”切換為“H”位準之時序，將讀出賦能信號REn鎖存。然後，於讀出賦能信號REn為“H”位準之情形時，記憶體10選擇DIN模式並將對應之ODT電路60接通。另一方面，於讀出賦能信號REn為“L”位準之情形時，記憶體10選擇DOUT模式並將對應之ODT電路60接通。即，控制器100係於寫入動作之情形時，使讀出賦能信號REn為“H”位準，並將ODT賦能信號ODTEN自“L”切換為“H”位準，於讀出動作之情形時，將讀出賦能信號REn設為“L”位準，並將ODT賦能信號ODTEN自“L”切換為“H”位準。
再者，於ODT賦能信號ODTEN為“L”位準之期間，記憶體10將ODT電路60斷開。
1.2.3關於Set Feature
其次，利用圖8對Set Feature時之控制器100與各記憶體10之間之信號之接收發送進行說明。
如圖8所示，首先，控制器100斷言晶片賦能信號CEn(“L”位準)。
其次，控制器100發行通知執行Set Feature之指令、例如“D5h”，並且斷言指令鎖存賦能信號CLE(“H”位準)。
其次，控制器100發行位址資料“xxh”及“yyh”，並且斷言位址鎖存賦 能信號ALE(“H”位準)。例如，位址資料“xxh”係與Set Feature之設定相關之位址資料，“yyh”係表示對應之記憶體10之位址資料。再者，位址資料之詳細情形及循環數並無特別限定。
該些指令及位址係每當觸發寫入賦能信號WEn時，分別記憶於對應之記憶體10。
其次，控制器100發送時鐘信號DQS及DQSn，並且發行資料“W-B0”~“W-B3”。例如，“W-B0”表示與ODT電路60之使用可否及可變電阻元件63a及63b之設定相關之資訊，資訊“W-B1”~“W-B3”表示與其他參數相關之資訊。再者，資訊之循環數可根據必須設定之參數而任意地設定。
記憶體10開始參數之寫入而成為忙碌狀態。記憶體10係於忙碌狀態之期間，使通知處於不受理各種信號之狀態之就緒/忙碌信號R/Bn為“L”位準而發送至控制器100。
當記憶體10完成寫入動作時，就緒/忙碌信號R/Bn恢復為“H”位準。
1.2.4關於寫入動作時之ODT電路之控制
其次，針對寫入動作時之控制器100與各記憶體10之間之信號之接收發送，尤其著眼於非選擇記憶體10中之ODT電路60之控制而利用圖9進行說明。於圖9中，省略指令鎖存賦能信號CLE、位址鎖存賦能信號ALE等。
如圖9所示，首先，控制器100斷言晶片賦能信號CEn(“L”位準)。再者，控制器100係於寫入動作時，將讀出賦能信號REn維持為“H”位準。
其次，控制器100發行通知執行寫入動作之指令、例如“80h”及位址資料“AD1”、“AD2”、“AD3”、“AD4”、及“AD5”。例如，位址資料“AD1”及“AD2”表示記憶體晶片30中之行位址，位址資料“AD3”、 “AD4”、及“AD5”表示列位址。於選擇記憶體10，每當觸發寫入賦能信號WEn時，將指令及位址資料保持於記憶體10內。
再者，位址資料之循環數並不限定於5循環，可任意地進行設定。進而，位址資料亦可包含指定記憶體10之位址、指定記憶體10內之記憶體晶片30之晶片位址(CADD)。進而，列位址亦可包含區塊位址、頁面位址。進而，頁面位址亦可包含例如與字元線WL、奇數/偶數位元線(E/O)、串位址、或低位頁面/中間頁面/高位頁面(L/M/U)等相關之信息。
關於頁面位址之構成，例如記載於題為「非揮發性半導體記憶裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)」之於2013年3月4日提出申請之美國專利申請案13/784,753號。本專利申請案之全部內容藉由參照而引用於本申請案之說明書中。
其次，控制器100使ODT賦能信號ODTEN為“H”位準。此時，於可使用ODT電路60、即利用第1動作(Set Feature)而設定有ODT電路60之參數之非選擇記憶體10，由於讀出賦能信號REn為“H”位準，所以ODT控制電路52選擇DIN模式而將對應之ODT電路60接通。另一方面，於未使用ODT電路60、即未利用第1動作(Set Feature)設定ODT電路60之參數之非選擇記憶體10，ODT控制電路52不管ODT賦能信號ODTEN而均不將ODT電路60接通。
其次，控制器100發送時鐘信號DQS及DQSn，並且發行寫入資料“WD”。
當選擇記憶體10中之寫入動作完成時，控制器100使晶片賦能信號CEn為“H”位準，並使ODT賦能信號ODTEN為“L”位準。可使用ODT電路 60之非選擇記憶體10當使ODT賦能信號ODTEN為“L”位準時將ODT電路60斷開。
1.2.5關於讀出動作時之ODT電路之控制
其次，針對讀出動作時之控制器100與各記憶體10之間之信號之接收發送，尤其著眼於非選擇記憶體10中之ODT電路60之控制而利用圖10進行說明。於圖10中，省略指令鎖存賦能信號CLE、位址鎖存賦能信號ALE等。
如圖10所示，控制器100斷言晶片賦能信號CEn(“L”位準)。
其次，控制器100依次發行通知執行讀出動作之指令、例如“05h”、位址資料“AD1”~“AD5”、及執行讀出動作之指令、例如“E0h”。於選擇記憶體10，每當觸發寫入賦能信號WEn時，將指令及位址資料保持於記憶體10內。
其次，控制器100使讀出賦能信號REn於某個期間為“L”位準。而且，控制器100於該期間內使ODT賦能信號ODTEN自“L”為“H”位準。此時，於可使用ODT電路60之非選擇記憶體10，由於讀出賦能信號REn為“L”位準，所以，ODT控制電路52選擇DOUT模式並將對應之ODT電路60接通。另一方面，於未使用ODT電路60之非選擇記憶體10，ODT控制電路52不管ODT賦能信號ODTEN而均不將ODT電路60接通。
其次，於選擇記憶體10執行讀出動作，對應於讀出賦能信號REn及RE之觸發而輸出讀出資料“RD”及時鐘信號DQS及DQSn。
當選擇記憶體10中之讀出動作完成時，控制器100使晶片賦能信號CEn為“H”位準，並使ODT賦能信號ODTEN為“L”位準。可使用ODT電路60之非選擇記憶體10當使ODT賦能信號ODTEN為“L”位準時將ODT電路 60斷開。
1.2.6關於ODT電路之動作時序
其次，利用圖11對ODT賦能信號ODTEN與ODT電路60之接通/斷開之切換之時序進行說明。
如圖11所示，記憶體10以如下方式設定，即，於寫入賦能信號WEn自“L”切換為“H”位準之後，於預先所設定之期間不受理包含讀出賦能信號REn之各種信號。或者，控制器100亦能以於該期間不自發地發行各種信號之方式設定。以下，將預先所設定之期間、即自寫入賦能信號WEn自“L”切換為“H”位準後至可受理讀出賦能信號REn為止之待機期間稱為“tWHR”。例如，於寫入動作中，於輸入位址資料“AD5”後(圖9)設定該待機期間tWHR，於讀出動作中，於輸入指令“30h”後(圖10)設定該待機期間tWHR。
經過待機期間tWHR後，記憶體10受理讀出賦能信號REn(讀出賦能信號REn成為有效)。控制器100於自待機期間tWHR結束後25nsec以上之期間，於寫入動作之情形時以“H”位準維持讀出賦能信號REn，於讀出動作之情形時以“L”位準維持讀出賦能信號REn(以下，將該期間稱為“REn維持期間”)。控制器100於從自REn維持期間開始(即待機期間tWHR結束)經過5nsec以上後至REn維持期間結束為止之期間(例如20nsec之期間)，將ODT賦能信號ODTEN自“L”切換為“H”位準。即，控制器100只要自REn維持期間開始後經過5nsec以上，則可與其他信號不同步地切換ODT賦能信號ODTEN。
ODT控制電路52係於ODT賦能信號ODTEN自“L”切換為“H”位準之時序，將讀出賦能信號REn鎖存，並選擇ODT電路60之控制模式。而且， ODT控制電路52於ODT賦能信號ODTEN自“L”切換為“H”位準後經過例如25nsec後，將對應之ODT電路60接通。再者，ODT控制電路52於ODT賦能信號ODTEN自“H”切換為“L”位準後經過例如25nsec後，將對應之ODT電路60斷開。
1.3關於本實施形態之效果
利用本實施形態之構成，可提高處理能力。以下，對本效果進行說明。
於利用匯流排將控制器100與複數個記憶體10共通地連接之記憶體系統1中，來自非選擇記憶體10之信號之反射傳遞至作為信號之輸入目的地之選擇記憶體10或者控制器100，因此，該反射信號成為輸入信號中之雜訊。因此，已知有使用ODT電路60抑制信號之反射之方法。
例如，存於如下方法，即，於非選擇記憶體10控制ODT電路60之接通/斷開動作之情形時，於寫入或讀出動作之前後，對非選擇記憶體10分別發送通知ODT電路60之使用開始與結束之指令(及位址資料)。但係，於該情形時，必須與寫入或讀出動作不同地對非選擇記憶體10進行通知，因此，寫入及讀出動作之處理時間變長，記憶體系統1之處理能力降低。
再者，於寫入動作與讀出動作中，於控制器100與選擇記憶體10間接收發送之信號之狀態不同。更具體而言，例如，於讀出動作中，對應於讀出賦能信號REn之觸發而讀出資訊，與此相對，於寫入動作中，讀出賦能信號REn維持於“H”位準。因此，與讀出賦能信號REn對應之ODT電路60優選於讀出動作時使用而不於寫入動作時使用。必須如此般根據記憶體系統之動作狀態而控制ODT電路60之接通/斷開。
相對於此，於本實施形態之構成中，控制器100可發行用來控制ODT 電路60之信號(ODT賦能信號ODTEN)。而且，控制器100可於寫入及讀出動作中將ODT賦能信號ODTEN發送至各記憶體10。再者，各記憶體10可根據ODT賦能信號ODTEN而控制ODT電路60。由此，控制器100可省略於寫入或讀出動作之前後進行之對非選擇記憶體10之與ODT電路60相關之通知。由此，可縮短寫入及讀出動作之處理時間，從而可提高記憶體系統之處理能力。
進而，於本實施形態之構成中，可根據讀出賦能信號REn而切換ODT之控制模式。更具體而言，記憶體10當ODT賦能信號ODTEN自“L”切換為“H”位準時，於讀出賦能信號REn為“H”位準之情形時，可選擇DIN模式，於讀出賦能信號REn為“L”位準之情形時，可選擇DOUT模式。由此，記憶體10可於寫入及讀出動作中選擇最佳之ODT電路60之控制狀態。由此，可有效地降低由信號之反射所致之雜訊，從而可提高信號之品質。因此，可抑制由信號之劣化所致之誤動作，從而可提高記憶體系統之可靠性。
2.第2實施形態
其次，對第2實施形態進行說明。與第1實施形態之不同之處在於，記憶體10之構成不同，且各記憶體晶片包含ODT電路。以下，僅對與第1實施形態不同之方面進行說明。
2.1關於記憶體之構成
利用圖12及圖13對本實施形態之記憶體10之構成進行說明。以下，對記憶體10_0進行說明，但其他記憶體10(10_1、10_2、...)亦為相同之構成。
首先，對記憶體10之剖面構成進行說明。
如圖12所示，記憶體10_0包括封裝基板40、及8個記憶體晶片70(70a~70h)。例如，複數個記憶體晶片70藉由塑模樹脂(未圖示)而密封於封裝基板40上。再者，於本實施形態中之記憶體10_0，廢除第1實施形態之利用圖2及圖3所說明之介面晶片20。
記憶體晶片70係與第1實施形態之利用圖2及圖3所說明之記憶體晶片30同樣地，記憶來自控制器100之資訊等。再者，記憶體晶片70(70a~60f)積層有8個，但並不限定於8個，可適當進行變更。各記憶體晶片70係於記憶體晶片70之上表面備置用來與外部(控制器100等)接收發送信號之複數個端子71。
記憶體晶片70a~70h係於以端子71露出之方式例如呈階梯狀將中心偏移之狀態下，自下方側依次積層於封裝基板40之上表面上。而且，各記憶體晶片70之端子71利用例如金配線而與封裝基板40電性連接。
其次，對記憶體晶片70之構成進行說明。以下，對記憶體晶片70a進行說明，但其他記憶體晶片70b~70h亦為相同之構成。
如圖13所示，記憶體晶片70a包含第1實施形態之利用圖3所說明之介面晶片20所包含之輸入輸出控制電路50、邏輯電路51、及ODT控制電路52、以及記憶體晶片30所包含之記憶胞陣列53。再者，記憶體晶片70a包含與讀出賦能信號RE及REn、晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、以及ODT賦能信號ODTEN分別對應之端子。由此，與第1實施形態同樣地，記憶體晶片70a之輸入輸出控制電路50包含和與資料線DQ[7：0]、以及時鐘信號DQS及DQSn對應之端子連接之ODT電路60，邏輯電路51包含和與讀出賦能信號REn及RE對應之端子連接之ODT電路60。
2.2關於ODT電路之動作
其次，對各記憶體晶片70所包含之ODT電路60之動作進行說明。關於ODT電路60之控制之流程，與第1實施形態之圖6相同。但係，於第1動作中，控制器100當執行Set Feature時，於第1實施形態中對每一記憶體10(介面晶片20)設定與ODT電路60相關之參數，與此相對，於本實施形態中，對每一記憶體晶片70設定與ODT電路60相關之參數。而且，於第2動作中，根據與控制器100接收發送之信號，各記憶體晶片70之ODT控制電路52控制ODT電路60之動作。
2.3關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
進而，於本實施形態之構成中，各記憶體晶片70包含ODT電路60，因此，可於每一記憶體晶片70設定ODT電路60。由此，記憶體系統1可進行用來抑制反射信號之更詳細之設定。由此，可更有效地降低由信號之反射所致之雜訊，從而可提高信號之品質。
3.第3實施形態
其次，對第3實施形態進行說明。與第1及第2實施形態之不同之處在於，於決定ODT電路60之控制模式時晶片賦能信號CEn亦用於判定。以下，僅對與第1及第2實施形態不同之方面進行說明。
3.1關於記憶體系統之整體構成
首先，對記憶體系統1之整體構成進行說明。於本實施形態中之記憶體系統1，關於晶片賦能信號CEn，控制器100與各記憶體10(10_0、10_1、10_2、...)利用個別信號線而連接。即，控制器100可使用個別信號線對各記憶體10分別發送不同之晶片賦能信號CEn。以下，控制器100 使用個別信號線發送晶片賦能信號CEn之情形、即表示複數個晶片賦能信號CEn之情形稱為晶片賦能信號“CEnx”。
再者，關於指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及ODT賦能信號ODTEN，既可使用共通信號線，亦可使用個別信號線。
3.2關於ODT電路之控制模式選擇
首先，利用圖14對ODT電路60之控制模式之選擇進行說明。
如圖14所示，於本實施形態中，ODT控制電路52於ODT賦能信號ODTEN自“L”位準切換為“H”位準之時序，將晶片賦能信號CEnx及讀出賦能信號REn鎖存。然後，於晶片賦能信號CEnx及讀出賦能信號REn均為“H”位準之情形時，ODT控制電路52選擇DIN模式，並將對應之ODT電路60接通。再者，於晶片賦能信號CEnx為“H”位準且讀出賦能信號REn為“L”位準之情形時，ODT控制電路52選擇DOUT模式，並將對應之ODT電路60接通。再者，於晶片賦能信號CEnx為“L”位準之情形時，不管讀出賦能信號REn，ODT控制電路52均將ODT電路60斷開。
再者，於ODT賦能信號ODTEN為“L”位準之期間，ODT控制電路52將ODT電路60斷開。
3.3關於寫入動作時之ODT電路之控制
其次，利用圖15對寫入動作時之控制器100與各記憶體10之間之信號之接收發送進行說明。
如圖15所示，首先，控制器100斷言選擇記憶體10中之晶片賦能信號CEnx(“L”位準)。再者，控制器100於寫入動作之期間將非選擇記憶體10中之晶片賦能信號CEnx維持於“H”位準。
其次，控制器100於發行寫入動作所需之指令及位址資料後，使ODT賦能信號ODTEN為“H”位準。此時，於可使用ODT電路60之非選擇記憶體10，由於晶片賦能信號CEnx及讀出賦能信號REn為“H”位準，所以ODT控制電路52選擇DIN模式，並將對應之ODT電路60接通。
當選擇記憶體10中之寫入動作完成時，控制器100使選擇記憶體10之晶片賦能信號CEn為“H”位準，並使ODT賦能信號ODTEN為“L”位準。可使用ODT電路60之非選擇記憶體10當使ODT賦能信號ODTEN為“L”位準時將ODT電路60斷開。
3.4關於讀出動作中之ODT電路之控制
其次，利用圖16對讀出動作時之控制器100與各記憶體10之間之信號之接收發送進行說明。
如圖16所示，首先，控制器100斷言選擇記憶體10中之晶片賦能信號CEnx(“L”位準)。再者，控制器100於讀出期間將非選擇記憶體中之晶片賦能信號CEnx維持於“H”位準。
其次，控制器100於發行讀出動作所需之指令及位址資料後，於REn維持期間之期間使讀出賦能信號REn為“L”位準。而且，控制器100於該期間內使ODT賦能信號ODTEN為“H”位準。於可使用ODT電路60之非選擇記憶體10，由於晶片賦能信號CEnx為“H”位準，而且，讀出賦能信號REn為“L”位準，所以ODT控制電路52選擇DOUT模式並將對應之ODT電路60接通。
當選擇記憶體10中之讀出動作完成時，控制器100使選擇記憶體10之晶片賦能信號CEnx為“H”位準，並使ODT賦能信號ODTEN為“L”位準。可使用ODT電路60之非選擇記憶體10當使ODT賦能信號ODTEN為“L”位 準時將ODT電路60斷開。
3.5關於ODT電路之動作時序
其次，利用圖17對ODT賦能信號ODTEN與ODT電路60之接通/斷開之切換之時序進行說明。
如圖17所示，經過例如待機期間tWHR後，於晶片賦能信號CEnx成為有效之狀態(記憶體10可受理各種信號之狀態)下，控制器100使非選擇記憶體10之晶片賦能信號CEnx為“H”位準。然後(例如10nsec後)，控制器100於寫入動作之情形時，以“H”位準維持讀出賦能信號REn。另一方面，控制器100於讀出動作之情形時，使讀出賦能信號REn為“L”位準，且於REn維持期間(25nsec以上)，維持“L”位準。
再者，控制器100於自REn維持期間開始(即待機期間tWHR結束)後經過5nsec以上後至REn維持期間結束為止之期間，將ODT賦能信號ODTEN自“L”切換為“H”位準。例如，於圖17之例中，於自晶片賦能信號CEnx成為有效之狀態後經過10nsec後成為REn維持期間，自此經過5nsec後(晶片賦能信號CEnx成為有效之狀態後經過15nsec後)，使ODT賦能信號ODTEN為“H”位準。
ODT控制電路52係於ODT賦能信號ODTEN自“L”切換為“H”位準之時序，將晶片賦能信號CEnx及讀出賦能信號REn鎖存，選擇ODT電路60之控制模式，於經過例如25nsec後，將對應之ODT電路60接通。
3.6關於本實施形態之效果
本實施形態可應用於第1及第2實施形態。因此，可獲得與第1及第2實施形態相同之效果。
再者，於本實施形態之構成中，控制器100對每一記憶體10發送不同 之晶片賦能信號CEnx。而且，ODT控制電路52可根據晶片賦能信號CEnx與讀出賦能信號REn而選擇ODT電路60之控制模式。因此，ODT控制電路52可僅於對應之記憶體10(或記憶體晶片70)為非選擇狀態(晶片賦能信號CEnx為“H”位準之狀態)之情形時使ODT電路60進行動作。即，記憶體系統1可根據所選擇之記憶體10，而進行更佳之ODT電路60之控制。由此，可更有效地降低由信號之反射所致之雜訊，從而可提高信號之品質。
4.第4實施形態
其次，對第4實施形態進行說明。與第3實施形態之不同之處在於，當ODT賦能信號ODTEN及晶片賦能信號CEnx為“H”位準時，ODT電路60接通。以下，僅對與第3實施形態不同之方面進行說明。
4.1關於ODT電路之控制模式選擇
首先，利用圖18對ODT電路60之控制模式之選擇進行說明。
如圖18所示，當使晶片賦能信號CEnx及ODT賦能信號ODTEN均為“H”位準時，若讀出賦能信號REn為“H”位準，則ODT控制電路52選擇DIN模式，並將對應之ODT電路60接通。另一方面，若讀出賦能信號REn為“L”位準，則ODT控制電路52選擇DOUT模式，並將對應之ODT電路60接通。ODT控制電路52將ODT電路60接通時之讀出賦能信號REn鎖存。 由此，即使於ODT電路60接通之期間讀出賦能信號REn自“H”變更為“L”位準或者自“L”變更為“H”位準，ODT控制電路52於將ODT電路60斷開之前亦維持DIN模式或DOUT模式。
再者，於晶片賦能信號CEnx及ODT賦能信號ODTEN之至少一者為“L”位準之情形時，不管讀出賦能信號REn，ODT控制電路52均使ODT電路60斷開。
4.2關於ODT電路之動作時序
其次，利用圖19對ODT賦能信號ODTEN與ODT電路60之接通/斷開之切換之時序進行說明。於圖19之例中，對如下情形進行說明，即，於ODT賦能信號ODTEN為“H”位準之期間，非選擇記憶體10之晶片賦能信號CEnx維持於“H”位準。
如圖19所示，與第3實施形態同樣地，於晶片賦能信號CEnx有效之狀態(記憶體10可受理各種信號之狀態)下，控制器100使非選擇記憶體10之晶片賦能信號CEnx為“H”位準。然後，控制器100於自REn維持期間開始後經過5nsec以上後至REn維持期間結束為止之期間，將ODT賦能信號自“L”切換為“H”位準。
ODT控制電路52於使晶片賦能信號CEnx及ODT賦能信號ODTEN均為“H”位準之時序，將讀出賦能信號REn鎖存，並選擇ODT電路60之控制模式。而且，於自ODT賦能信號ODTEN自“L”切換為“H”位準後經過例如25nsec後，ODT控制電路52將對應之ODT電路60接通。
其次，控制器100將ODT賦能信號ODTEN自“H”切換為“L”位準。再者，控制器100於將ODT賦能信號ODTEN自“H”切換為“L”位準後至經過例如15nsec以上為止，將晶片賦能信號CEnx維持於“H”位準。ODT控制電路52於ODT賦能信號ODTEN自“H”切換為“L”位準後經過例如25nsec後，將對應之ODT電路60斷開。
再者，控制器100亦可於晶片賦能信號CEnx成為有效之狀態之前將ODT賦能信號ODTEN自“L”切換為“H”位準。進而，控制器100亦可相較ODT賦能信號ODTEN而先將晶片賦能信號CEnx自“H”切換為“L”位準。
4.3關於本實施形態之效果
本實施形態可應用於第1及第2實施形態，因此，可獲得與第1及第2實施形態相同之效果。
再者，若為本實施形態之構成，則可獲得與第3實施形態相同之效果。
進而，於本實施形態之構成中，ODT控制電路52可於晶片賦能信號CEnx及ODT賦能信號ODTEN均為“H”位準之情形時將ODT電路60接通。
5.第5實施形態
其次，對第5實施形態進行說明。與第1至第4實施形態之不同之處在於，寫入保護信號WPn具有作為寫入保護之控制信號之功能與作為ODT電路60之控制信號之功能。於本實施形態中，對2個例進行說明。以下，僅對與第1至第4實施形態不同之方面進行說明。
5.1第1例
首先，對本實施形態之第1例進行說明。於本例中，對於藉由Set Feature設定參數之前後自端子輸入之信號之作用不同之情形進行說明。
5.1.1關於記憶體系統之整體構成
對記憶體系統1之整體構成進行說明。於本例中之記憶體系統1，控制器100使用個別信號線對各記憶體10(10_0、10_1、10_2、...)分別發送不同之寫入保護信號WPn。以下，將控制器100對每一記憶體10發送之寫入保護信號稱為寫入保護信號“WPnx”，將各記憶體10之與寫入保護信號WPnx對應之端子稱為“WPnx端子”。由此，於本例中，成為如下構成，即，於第1實施形態之圖3及圖5或第2實施形態之圖13中，將寫入保護信號WPn改稱為WPnx，並將與ODT賦能信號ODTEN對應之端子廢除。
再者，關於晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦 能信號ALE、寫入賦能信號WEn，既可使用共通信號線，亦可使用個別信號線。
5.1.2關於WPnx端子之信號
首先，利用圖20對WPnx端子之信號與記憶體10之關係進行說明。
如圖20所示，WPnx端子之信號(寫入保護信號WPnx)於藉由Set Feature設定與ODT電路60相關之參數之前(第1動作之前)，作為寫入保護控制信號發揮功能，於設定參數後，作為ODT電路60之控制信號(ODT賦能信號ODTEN)發揮功能。
更具體而言，控制器100當記憶體10啟動(通電(Power ON))時，為了防止於電源電壓不穩定之狀態下之寫入動作，而使寫入保護信號WPnx為“L”位準。此時之寫入保護信號WPnx作為寫入保護控制信號而進行處理，記憶體10於寫入保護信號WPnx為“L”位準之期間，禁止寫入動作(可執行寫入保護)。
於電源電壓確定(穩定)後，控制器100使寫入保護信號WPnx為“H”位準。此時之寫入保護信號WPnx作為寫入保護控制信號進行處理，記憶體10將寫入動作之禁止解除。
其次，控制器100執行Set Feature，進行與ODT電路60相關之參數之設定。記憶體10於設定參數(執行Set Feature)後，將寫入保護信號WPnx作為ODT賦能信號ODTEN而進行處理。更具體而言，於寫入保護信號WPnx為“L”位準之情形時，ODT控制電路52以將ODT電路60接通之方式進行控制。另一方面，於寫入保護信號WPnx為“H”位準之情形時，ODT控制電路52以將ODT電路60斷開之方式進行控制。
5.1.3關於ODT電路之控制模式選擇
關於本例中之ODT電路60之控制模式，可應用第1、第3、及第4實施形態中所說明之圖7、圖14、及圖18之關係。於該情形時，只要將ODT賦能信號ODTEN替換為寫入保護信號WPnx即可。
5.2第2例
其次，對本實施形態之第2例進行說明。第2例為如下例，即，於第1例中，執行Set Feature後，寫入保護信號WPnx亦具有作為寫入保護控制信號之功能。以下，僅對與第1例不同之方面進行說明。
5.2.1關於記憶體系統之整體構成
對記憶體系統1之整體構成進行說明。於本例中之記憶體系統1中，控制器100使用個別信號線對各記憶體10(10_0、10_1、10_2、...)分別發送不同之寫入保護信號WPnx與晶片賦能信號CEnx。
再者，關於指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn，既可使用共通信號線，亦可使用個別信號線。
5.2.2關於ODT電路之控制模式選擇
首先，利用圖21對ODT電路60之控制模式之選擇進行說明。
如圖21所示，ODT控制電路52於寫入保護信號WPnx自“H”切換為“L”之時序，將晶片賦能信號CEnx(對每一記憶體10分別)、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn鎖存。而且，ODT控制電路52於使晶片賦能信號CEnx及寫入賦能信號WEn為“H”位準且使指令鎖存賦能信號CLE及位址鎖存賦能信號ALE為“L”位準之情形時，將寫入保護信號WPnx判定為ODT電路60之控制信號。然後，於讀出賦能信號REn為“H”位準之情形時，ODT控制電路52選擇DIN模式，並將對應之ODT電路60接通。另一方面，於讀出賦能信號 REn為“L”位準之情形時，ODT控制電路52選擇DOUT模式，並將對應之ODT電路60接通。
再者，於晶片賦能信號CEnx、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入賦能信號WEn為上述組合以外之情形時，ODT控制電路52將ODT電路60斷開。記憶體10將寫入保護信號WPnx判定為寫入保護控制信號而禁止寫入動作。
再者，於寫入保護信號WPnx為“H”位準之期間，ODT控制電路52將ODT電路60斷開。
5.2.3關於寫入動作時之ODT電路之控制
其次，利用圖22對寫入動作時之控制器100與各記憶體10之間之信號之接收發送進行說明。於圖22之例中，對指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx於每一記憶體10不同之情形進行說明。
如圖22所示，控制器100於寫入動作之期間，將非選擇記憶體10中之晶片賦能信號CEnx及寫入賦能信號WEnx維持於“H”位準，並將指令鎖存賦能信號CLEx及位址鎖存賦能信號ALEx維持於“L”位準。
控制器100於發行寫入動作所需之指令及位址資料後，使寫入保護信號WPnx為“L”位準。此時，於可使用ODT電路60之非選擇記憶體10，由於使晶片賦能信號CEnx、寫入賦能信號WEn、及讀出賦能信號REn為“H”位準且使指令鎖存賦能信號CLE及位址鎖存賦能信號ALE為“L”位準，所以，ODT控制電路52選擇DIN模式並將對應之ODT電路60接通。
當選擇記憶體10中之寫入動作完成時，控制器100使選擇記憶體10之晶片賦能信號CEn為“H”位準，並使寫入保護信號WPnx為“H”位準。於可 使用ODT電路60之非選擇記憶體10，若使寫入保護信號WPnx為“H”位準，則ODT控制電路52將ODT電路60斷開。
5.2.4關於讀出動作時之ODT電路之控制
其次，利用圖23對讀出動作時之控制器100與各記憶體10之間之信號之接收發送進行說明。於圖23之例中，與圖22同樣地，對指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx於每一記憶體10不同之情形進行說明。
如圖23所示，控制器100於讀出動作之期間，將非選擇記憶體10中之晶片賦能信號CEnx及寫入賦能信號WEnx維持為“H”位準，並將指令鎖存賦能信號CLEx及位址鎖存賦能信號ALEx維持為“L”位準。
控制器100於發行讀出動作所需之指令及位址資料後，於REn維持期間之期間使讀出賦能信號REn為“L”位準。而且，控制器100於該期間內使寫入保護信號WPnx為“L”位準。於可使用ODT電路60之非選擇記憶體10，由於使晶片賦能信號CEnx及寫入賦能信號WEn為“H”位準且使指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及讀出賦能信號REn為“L”位準，所以，ODT控制電路52選擇DOUT模式並將對應之ODT電路60接通。
當選擇記憶體10中之讀出動作完成時，控制器100使選擇記憶體10之晶片賦能信號CEnx為“H”位準，並使寫入保護信號WPnx為“H”位準。於可使用ODT電路60之非選擇記憶體10，若使寫入保護信號WPnx為“H”位準，則ODT控制電路52將ODT電路60斷開。
5.2.5關於ODT電路之動作時序
其次，利用圖24對寫入保護信號WPnx與ODT電路60之接通/斷開之 切換之時序進行說明。
如圖24所示，於例如待機期間tWHR後，於各種信號有效之狀態(記憶體10可受理各種信號之狀態)下，控制器100使非選擇記憶體10之晶片賦能信號CEnx、寫入賦能信號WEnx、及讀出賦能信號REn為“H”位準，且使指令鎖存賦能信號CLEx及位址鎖存賦能信號ALEx為“L”位準。然後，控制器100於自REn維持期間開始後經過5nsec以上後至REn維持期間結束為止之期間，將寫入保護信號WPnx自“H”切換為“L”位準。
ODT控制電路52於寫入保護信號WPnx切換為“H”位準之時序，將晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn鎖存。於圖24之例中，由於使晶片賦能信號CEnx及寫入賦能信號WEnx為“H”位準，且使指令鎖存賦能信號CLEx及位址鎖存賦能信號ALEx為“L”位準，所以，ODT控制電路52將寫入保護信號WPnx作為ODT電路60之控制信號而進行處理，並根據讀出賦能信號REn之“H”/“L”位準而選擇DIN/DOUT模式。然後，於WPnx端子之信號自“H”切換為“L”位準後經過例如25nsec後，將對應之ODT電路60接通。
其次，控制器100將寫入保護信號WPnx自“L”切換為“H”位準。ODT控制電路52於自寫入保護信號WPnx自“L”切換為“H”位準後經過例如25nsec後，將對應之ODT電路60斷開。
5.3關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1至第4實施形態相同之效果。
進而，於本實施形態中，可使寫入保護信號WPnx具有作為寫入保護 之控制信號之功能與作為ODT電路60之控制信號之功能。即，可使寫入保護信號WPn與ODT賦能信號ODTEN共通。由此，可省略控制器100及記憶體10中之與ODT賦能信號ODTEN對應之端子、用來接收發送ODT賦能信號ODTEN之資料線。由此，可於記憶體系統中抑制端子數及資料線之條數增加而抑制晶片面積增大。
進而，於本實施形態中，於藉由Set Feature設定ODT電路60之參數後，亦針對1個信號使其具有作為寫入保護控制信號之功能與作為ODT電路60之控制信號之功能。更具體而言，記憶體10係於寫入保護信號WPnx自“H”位準切換為“L”位準之時序，將晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn鎖存。而且，記憶體10可根據各信號之狀態判定寫入保護信號WPnx為寫入保護控制信號還係ODT電路60之控制信號。藉由使用晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn進行判定，可防止寫入保護或ODT電路60之誤動作。由此，可提高記憶體系統之可靠性。
再者，於本實施形態中，使用晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、及寫入賦能信號WEnx來判定WPnx端子之信號為寫入保護信號WPnx還係ODT賦能信號ODTENx，但用於判定之信號之種類、及信號之邏輯位準之組合並不限定於此。
進而，使寫入保護信號WPnx具有作為ODT賦能信號ODTEN之功能，但並不限定於寫入保護信號WPnx。
6.第6實施形態
其次，對第6實施形態進行說明。第6實施形態與不於第5實施形態之 第2例中將晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx鎖存之情形相關。以下，僅對與第5實施形態之第2例不同之方面進行說明。
6.1關於記憶體系統之整體構成
首先，對記憶體系統1之整體構成進行說明。於本實施形態中之記憶體系統1，寫入保護信號WPnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx使用個別信號線自控制器100發送至各記憶體10。
6.2關於ODT電路之控制模式選擇
其次，利用圖25對ODT電路60之控制模式之選擇進行說明。
如圖25所示，使晶片賦能信號CEnx及寫入賦能信號WEnx為“H”位準，且使指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入保護信號WPnx為“L”位準時，若讀出賦能信號REn為“H”位準，則ODT控制電路52選擇DIN模式並將ODT電路60接通。另一方面，若讀出賦能信號REn為“L”位準，則ODT控制電路52選擇DOUT模式並將ODT電路60接通。ODT控制電路52將ODT電路60接通時之讀出賦能信號REn鎖存。由此，即使於將ODT電路60接通之期間讀出賦能信號REn自“H”變更為“L”位準或者自“L”變更為“H”位準，ODT控制電路52於將ODT電路60斷開之前亦維持DIN模式或DOUT模式。
再者，於晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、及寫入賦能信號WEnx之至少一者並非上述邏輯位準之狀態下，於寫入保護信號WPnx為“L”位準之情形時，ODT控制電路52將ODT電路60斷開。然後，記憶體10成為寫入保護狀態而寫入被禁止。因 此，於ODT電路60接通之情形時，當晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、及寫入賦能信號WEnx之至少一者之邏輯位準反轉時，記憶體10亦將ODT電路60斷開而轉變為寫入保護狀態。
再者，於寫入保護信號WPnx為“H”位準之情形時，ODT控制電路52將ODT電路60斷開。
6.3關於自ODT電路之控制狀態向寫入保護狀態之轉變
其次，利用圖26對自ODT電路60之控制狀態向寫入保護狀態轉變時之時序進行說明。
如圖26所示，於使晶片賦能信號CEnx及寫入賦能信號WEnx為“H”位準且使指令鎖存賦能信號CLEx及位址鎖存賦能信號ALEx為“L”位準之狀態下，若寫入保護信號WPnx自“H”變為“L”位準，則ODT控制電路52將ODT電路60接通。
若於該狀態下例如寫入賦能信號WEnx自“H”變為“L”，則ODT控制電路52將ODT電路60斷開。而且，記憶體10於ODT電路斷開後經過例如100nsec後轉變為寫入保護狀態。
再者，於圖26之例中，將寫入賦能信號WEnx自“H”切換為“L”位準，但亦可對晶片賦能信號CEnx、指令鎖存賦能信號CLEx、及位址鎖存賦能信號ALEx中之任一信號之邏輯位準進行切換。
6.3關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1至第5實施形態相同之效果。
進而，於本實施形態中，藉由於ODT電路60接通之狀態下變更晶片 賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、及寫入賦能信號WEnx中之任一者之邏輯位準，可連續地進行ODT電路60之斷開動作與向寫入保護狀態之轉變。
7.第7實施形態
其次，對第7實施形態進行說明。與第1至第6實施形態之不同之處在於，於Set Feature時，將ODT電路60之控制模式設定為DIN模式及DOUT模式中之任一者。以下，僅對與第1至第6實施形態不同之方面進行說明。
7.1關於ODT電路之控制之流程
利用圖27對ODT電路60之控制流程進行說明。
如圖27所示，首先，控制器100於執行Set Feature(第1動作)時，選擇DIN模式或DOUT模式中之任一者，並設定參數。
其次，控制器100於寫入或讀出動作時，將ODT賦能信號ODTEN自“L”設為“H”位準。ODT控制電路52於ODT賦能信號ODTEN為“H”位準之期間，於藉由Set Feature預先所設定之DIN模式或DOUT模式下，將對應之ODT電路60接通。
7.2關於本實施形態之效果
若為本實施形態之構成，則可獲得與第1至第6實施形態相同之效果。
進而，於本實施形態中，藉由Set Feature預先設定DIN模式或DOUT模式中之任一者，由此，ODT控制電路52可不對ODT電路60之控制模式進行選擇而控制ODT電路60之動作。由此，可簡化ODT控制電路52之構成，從而可減小ODT控制電路52之電路面積。因此，可抑制晶片面積增加。
8.第8實施形態
其次，對第8實施形態進行說明。第8實施形態係於第2實施形態中，根據晶片位址資料CADD，對將ODT電路60接通之記憶體晶片70a~70h進行選擇。以下，僅對與第2實施形態不同之方面進行說明。
8.1關於記憶體晶片之選擇
利用圖28對記憶體晶片70a~70h之選擇簡單地進行說明。圖28係簡單地表示第2實施形態中之圖12之說明圖。再者，於圖28之例中，選擇最高位之記憶體晶片70h，但並不限定於此。進而，所選擇之記憶體晶片70亦可為複數個。
如圖28所示，各記憶體晶片70(70a~70h)之ODT控制電路52於寫入或讀出動作時，根據自控制器100發送來之晶片位址資料CADD而掌握所搭載之記憶體晶片70於各記憶體10中安裝於哪一位置。而且，於為例如最高位之記憶體晶片70h之情形時，ODT控制電路52根據ODT賦能信號ODTEN將對應之ODT電路60接通。
8.2關於本實施形態中之效果
若為本實施形態之構成，則可獲得與第2實施形態相同之效果。
進而，於本實施形態中，可根據晶片位址資料CADD於各記憶體10中僅選擇反射信號有效地降低之記憶體晶片70而使ODT電路60進行動作。由此，可進一步進行最佳之ODT電路60之控制，可更有效地降低由信號之反射所致之雜訊，因此，可提高信號之品質。
進而，於本實施形態中，可根據晶片位址資料CADD掌握成為寫入或讀出動作之對象之記憶體晶片70，因此，可根據成為對象之記憶體晶片70控制ODT電路60之動作。由此，可進行更佳之ODT電路60之控制，從 而可更有效地降低由信號之反射所致之雜訊，因此，可提高信號之品質。
進而，於本實施形態中，即使ODT賦能信號ODTEN於各記憶體晶片70中共通，亦可根據晶片位址資料CADD選擇使ODT電路60接通之記憶體晶片70。由此，可將連接控制器100與各記憶體10之ODT賦能信號之信號線設為共通信號線。由此，可簡化記憶體系統之構成，而可抑制晶片面積增大。
9.變化例等
上述實施形態之記憶體系統包括第1非揮發性半導體記憶裝置(圖1中之10)與控制器(圖1中之100)。控制器可將第1信號與控制讀出動作時讀出資訊之時序之第2信號(圖3中之REn)發送至第1非揮發性半導體記憶裝置。第1非揮發性半導體記憶裝置包含：第1端子，連接於控制器，並接收第2信號；第1電路(圖3中之60)，包含連接於第1端子之第1及第2電阻元件(圖4中之63a及63b)、將第1電阻元件與電源電壓線(圖4中之VCC)電性連接之第1開關元件(圖4中之61)、及將第2電阻元件與接地電壓線(圖4中之VSS)電性連接之第2開關元件(圖4中之62)；及第2電路(圖3中之52)，使用第1信號(圖3中之ODTEN)控制第1電路。第2電路於當切換第1信號之邏輯位準時(圖7中之L到H)第2信號處於第1邏輯位準(圖7中之H)之情形時，將第1及第2開關元件斷開，於第2信號處於第2邏輯位準之情形時(圖7中之L)，將第1及第2開關元件接通。
藉由應用上述實施形態，可提供一種能提高處理能力之非揮發性半導體記憶裝置及記憶體系統。
再者，實施形態並不限定於上述所說明之方式，可進行各種變化。 進而，各實施形態能於可能之範圍內進行組合。例如，亦可於第2實施形 態之構成中應用第5實施形態之第1例與第8實施形態，省略與ODT賦能信號ODTEN對應之端子，根據晶片位址資料CADD選擇將ODT電路60接通之記憶體晶片70。
進而，於上述實施形態中，控制器100亦可包括ODT電路60。例如，於記憶體10間進行信號之接收發送之情形時，亦可將控制器100之ODT電路60接通。
進而，於上述實施形態中，對ODT電路60和與資料線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應之端子連接之情形進行了說明，但連接ODT電路60之端子並不限定於該些。
進而，於上述實施形態中，對和與讀出賦能信號REn及RE對應之端子連接之ODT電路60於DIN模式下斷開且於DOUT模式下接通之情形進行了說明，但以DIN模式與DOUT模式切換接通與斷開之ODT電路60並不限定於該些。
進而，於上述實施形態中，ODT控制電路52之可變電阻元件63a及63b亦可於DIN模式與DOUT模式下設定不同之電阻值。
進而，於上述實施形態中，使用ODT電路60之介面晶片20(或記憶體晶片70)並不限定於非選擇記憶體10(或記憶體晶片70)。
進而，上述實施形態亦可應用於平面型NAND型快閃記憶體或三維積層型NAND型快閃記憶體中之任一者。
進而，上述實施形態中之“連接”亦包含於中間介置例如電晶體或電阻等其他某個部件而間接地連接之狀態。
對本發明之若干實施形態進行了說明，但該些實施形態係作為例提出者，並不意圖限定發明之範圍。該些實施形態能以其他多種方式實施， 可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該些實施形態或其變化包含於發明之範圍或主旨中，同樣包含於權利要求書所記載之發明及其均等之範圍內。
再者，於與本發明相關之各實施形態中，亦可如下述般。例如，記憶胞電晶體MT可保持2位(4值)之資訊，當將保持有4值中之某一個時之閾值位準按照自低到高之順序設為E位準(刪除位準)、A位準、B位準、及C位準時，
(1)讀出動作中： 於A位準之讀出動作中施加至所選擇之字元線之電壓為例如0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一者之間。
於B位準之讀出動作中施加至所選擇之字元線之電壓為例如1.5V~2.3V之間。並不限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一者之間。
於C位準之讀出動作中施加至所選擇之字元線之電壓為例如3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V中之任一者之間。
作為讀出動作之時間(tR)，亦可設為例如25μs~38μs、38μs~70μs、或70μs~80μs之間。
(2)寫入動作如上述般包含編程動作與驗證動作。寫入動作中： 編程動作時最初施加至所選擇之字元線之電壓為例如13.7V~14.3V之間。並不限定於此，亦可設為例如13.7V~14.0V及14.0V~14.6V中之任一者之間。
亦可改變對第奇數條字元線進行寫入時最初施加至所選擇之字元線之電壓、及對第偶數條字元線進行寫入時最初施加至所選擇之字元線之電壓。
當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為躍階電壓，可列舉例如0.5V左右。
作為施加至非選擇字元線之電壓，亦可設為例如6.0V~7.3V之間。 並不限定於該情形，亦可設為例如7.3V~8.4V之間，還可設為6.0V以下。
亦可根據非選擇字元線為第奇數條字元線還係第偶數條字元線而改變施加之通路電壓。
作為寫入動作之時間(tProg)，亦可設為例如1700μs~1800μs、1800μs~1900μs、或1900μs~2000μs之間。
(3)刪除動作中： 最初施加至形成於半導體基板上部且於上方配置著上述記憶胞之阱之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、或19.8V~21V之間。
作為刪除動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、或4000μs~9000μs之間。
(4)記憶胞之構造： 具有介隔膜厚為4~10nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷累積層。該電荷累積層可設為膜厚為2~3nm之SiN或SiON等之絕緣膜與膜厚為3~8nm之多晶矽之積層構造。再者，亦可對多晶矽添加Ru等金屬。於電荷累積層之上具有絕緣膜。該絕緣膜例如具有隔於膜 厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜之間之膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。再者，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3~10nm之功函數調整用之材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料為TaO等之金屬氧化膜、TaN等之金屬氮化膜。控制電極可使用W等。
再者，可於記憶胞間形成氣隙。

Claims (9)

  1. 一種記憶體系統，其包括：第一記憶體，其包含：第一端子，其可自外部接收指示ODT電阻值之切換的第一信號；第二端子，其可自外部接收指示於讀出動作中資料之輸出的第二信號；複數個第三端子，其可於上述讀出動作中向外部發送資料，且可於寫入動作中自外部接收資料；第一ODT電路，其與上述第二端子連接；複數個第二ODT電路，其分別與上述複數個第三端子連接；及ODT控制電路，其基於經由上述第一端子而接收之上述第一信號，可切換上述第一ODT電路之上述ODT電阻值與上述第二ODT電路之上述ODT電阻值；及控制器，其可向上述第一記憶體發送上述第一信號與上述第二信號，且可與上述第一記憶體之間進行上述資料之接收發送；其中上述讀出動作包含：第一期間，其中上述控制器一邊將上述第二信號維持於第一位準，一邊使上述第一信號自非斷言(negate)狀態變更為斷言(assert)狀態；及第二期間，其於上述第一期間之後，上述控制器使上述第二信號連續而反轉，上述第一記憶體與上述第二信號之反轉同步而連續地輸出資料；上述寫入動作係包含：第三期間，其中上述控制器一邊將上述第二信號維持於與上述第一位準相異之第二位準，一邊使上述第一信號自非斷言狀態變更為斷言狀態；及第四期間，其於上述第三期間之後，上述控制器向上述第一記憶體連續地輸出資料；上述ODT控制電路係：在上述讀出動作中，於上述第一期間中上述第一信號成為斷言時，而上述第二信號為上述第一位準之情況下，於上述第二期間中，將上述第一ODT電路之上述ODT電阻值維持在第一設定，而將上述第二ODT電路之上述ODT電阻值維持在第二設定；及在上述寫入動作中，於上述第三期間中上述第一信號成為斷言時，而上述第二信號為上述第二位準之情況下，於上述第四期間中，將上述第一ODT電路之上述ODT電阻值維持在第三設定，而將上述第二ODT電路之上述ODT電阻值維持在第四設定；且上述第一設定與上述第三設定相異。
  2. 如請求項1之記憶體系統，其中上述第一ODT電路與上述第二ODT電路之各個包括：連接於上述第一端子之第一電阻元件及第二電阻元件；將上述第一電阻元件與電源電壓線電性連接之第一開關元件；及將上述第二電阻元件與接地電壓線電性連接之第二開關元件；上述ODT控制電路係：於上述第三設定之情況下，使上述第一開關元件及上述第二開關元件斷開(off)，且於上述第一設定、上述第二設定及上述第四設定之情況下，使上述第一開關元件及上述第二開關元件接通(on)。
  3. 如請求項1之記憶體系統，其中上述控制器係可發送且可接收時鐘信號；於上述寫入動作中，於上述第四期間，上述控制器係使上述時鐘信號連續而反轉；上述第一記憶體係於使上述第一信號為斷言之期間中，與上時鐘信號之反轉同步而擷取資料。
  4. 如請求項3之記憶體系統，其中上述第一記憶體包含：第四端子，其接收及發送上述時鐘信號；及第三ODT電路，其連接於上述第四端子；上述ODT控制電路係：於上述讀出動作中，使上述第一ODT電路、上述第二ODT電路及上述第三ODT電路接通；於上述寫入動作中，使上述第一ODT電路斷開，並使上述第二ODT電路及上述第三ODT電路接通。
  5. 如請求項1之記憶體系統，其中上述第一信號係非同步信號。
  6. 如請求項1之記憶體系統，其中上述第二設定與上述第四設定為相同。
  7. 如請求項1之記憶體系統，其中上述第一期間係25nsec以上；且上述控制器係於上述讀出動作中，自上述第一期間之開始經過5nsec以上之後使上述第一信號自非斷言狀態變更為為斷言狀態。
  8. 如請求項1之記憶體系統，其中上述第一信號係作為對上述第一記憶體指示寫入動作之禁止的信號而發揮功能。
  9. 如請求項8之記憶體系統，其中上述控制器係可設定上述ODT控制電路之參數；且上述ODT控制電路係基於藉由上述控制器而設定後之上述參數，將上述第一信號作為ODT信號或寫入防止信號之任一者而接收。
TW106146652A 2015-10-29 2016-03-11 記憶體系統 TWI665676B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-213299 2015-10-29
JP2015213299A JP6509711B2 (ja) 2015-10-29 2015-10-29 不揮発性半導体記憶装置及びメモリシステム

Publications (2)

Publication Number Publication Date
TW201835926A TW201835926A (zh) 2018-10-01
TWI665676B true TWI665676B (zh) 2019-07-11

Family

ID=58638540

Family Applications (4)

Application Number Title Priority Date Filing Date
TW108112653A TWI791105B (zh) 2015-10-29 2016-03-11 記憶體系統
TW106146652A TWI665676B (zh) 2015-10-29 2016-03-11 記憶體系統
TW105107648A TWI620183B (zh) 2015-10-29 2016-03-11 Memory device and memory system
TW111150681A TWI846250B (zh) 2015-10-29 2016-03-11 記憶裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW108112653A TWI791105B (zh) 2015-10-29 2016-03-11 記憶體系統

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW105107648A TWI620183B (zh) 2015-10-29 2016-03-11 Memory device and memory system
TW111150681A TWI846250B (zh) 2015-10-29 2016-03-11 記憶裝置

Country Status (4)

Country Link
US (2) US9792983B2 (zh)
JP (1) JP6509711B2 (zh)
CN (2) CN106653082B (zh)
TW (4) TWI791105B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101781277B1 (ko) * 2012-11-30 2017-09-22 인텔 코포레이션 집적 회로 패키지의 다수의 칩들에 대한 종단을 제공하는 장치, 방법 및 시스템
JP6509711B2 (ja) 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2019054181A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
KR102553266B1 (ko) * 2017-11-03 2023-07-07 삼성전자 주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
US10424356B2 (en) * 2017-11-22 2019-09-24 Micron Technology, Inc. Methods for on-die memory termination and memory devices and systems employing the same
SG11202100432XA (en) 2018-09-13 2021-02-25 Kioxia Corp Memory system and control method
JP2020047340A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 不揮発性メモリ及びメモリシステム
JP7214464B2 (ja) 2018-12-20 2023-01-30 キオクシア株式会社 半導体記憶装置
JP2020102286A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
CN114127697A (zh) * 2019-09-13 2022-03-01 铠侠股份有限公司 存储器系统
JP2021043848A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
JP2021149659A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路、メモリコントローラ、およびメモリシステム
JP2022049552A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置および方法
JP7383831B2 (ja) * 2020-09-23 2023-11-20 キオクシア株式会社 半導体記憶装置及びメモリシステム
US11888475B2 (en) * 2021-05-24 2024-01-30 Oki Electric Industry Co., Ltd. Integrated circuit, circuit board, and electronic apparatus
TWI831035B (zh) * 2021-08-02 2024-02-01 瑞昱半導體股份有限公司 半導體裝置、資料儲存系統與終端電路控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011016934A2 (en) * 2009-07-28 2011-02-10 Rambus Inc. Method and system for synchronizing address and control signals in threaded memory modules
US20110216613A1 (en) * 2008-09-30 2011-09-08 Intel Corporation Low power termination for memory modules
US20130307582A1 (en) * 2012-05-16 2013-11-21 Yasuhiro Ikeda Semiconductor device
WO2014062543A2 (en) * 2012-10-15 2014-04-24 Rambus Inc. Memory rank and odt configuration in a memory system
WO2015095612A1 (en) * 2013-12-18 2015-06-25 Rambus Inc. High capacity memory system with improved command-address and chip-select signaling mode

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11306086A (ja) 1998-04-23 1999-11-05 Toshiba Microelectronics Corp メモリモジュール装置
US6026016A (en) * 1998-05-11 2000-02-15 Intel Corporation Methods and apparatus for hardware block locking in a nonvolatile memory
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
KR100553681B1 (ko) * 2003-03-06 2006-02-24 삼성전자주식회사 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
CN101002276B (zh) 2004-07-29 2010-09-01 斯班逊有限公司 在非易失性存储装置中信息设定之方法及设备
JP4887607B2 (ja) * 2004-08-30 2012-02-29 富士通株式会社 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法，抵抗値補償プログラム及び回路の抵抗値試験プログラム
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
KR100744039B1 (ko) * 2005-09-27 2007-07-30 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100640158B1 (ko) * 2005-09-27 2006-11-01 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100733430B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100857854B1 (ko) * 2007-01-10 2008-09-10 주식회사 하이닉스반도체 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5346259B2 (ja) * 2009-09-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
KR101065336B1 (ko) 2010-04-29 2011-09-16 주식회사 하이닉스반도체 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법
KR20110133308A (ko) * 2010-06-04 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 집적회로
US8274308B2 (en) * 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
KR101841622B1 (ko) * 2010-11-04 2018-05-04 삼성전자주식회사 온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법
KR101204672B1 (ko) * 2010-12-10 2012-11-26 에스케이하이닉스 주식회사 임피던스조절회로 및 임피던스조절방법
KR20120098027A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR20130003551A (ko) * 2011-06-30 2013-01-09 삼성전자주식회사 온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법
KR101853874B1 (ko) 2011-09-21 2018-05-03 삼성전자주식회사 메모리 장치의 동작 방법 및 상기 방법을 수행하기 위한 장치들
JP2014063555A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
JP2014102867A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
KR101977684B1 (ko) * 2012-12-12 2019-05-13 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러 동작방법, 상기 메모리 컨트롤러, 상기 메모리 컨트롤러를 포함하는 메모리 시스템 및 비휘발성 메모리 장치
KR20140080945A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9218859B2 (en) * 2013-03-20 2015-12-22 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102098243B1 (ko) * 2013-07-19 2020-05-26 삼성전자주식회사 집적 회로 및 그것의 데이터 입력 방법
US9698778B2 (en) * 2014-09-30 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. On-die termination/driving circuit and method of using the same
JP6509711B2 (ja) 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110216613A1 (en) * 2008-09-30 2011-09-08 Intel Corporation Low power termination for memory modules
WO2011016934A2 (en) * 2009-07-28 2011-02-10 Rambus Inc. Method and system for synchronizing address and control signals in threaded memory modules
US20130307582A1 (en) * 2012-05-16 2013-11-21 Yasuhiro Ikeda Semiconductor device
WO2014062543A2 (en) * 2012-10-15 2014-04-24 Rambus Inc. Memory rank and odt configuration in a memory system
WO2015095612A1 (en) * 2013-12-18 2015-06-25 Rambus Inc. High capacity memory system with improved command-address and chip-select signaling mode

Also Published As

Publication number Publication date
TW201715528A (zh) 2017-05-01
CN106653082A (zh) 2017-05-10
US20170125092A1 (en) 2017-05-04
TW202333159A (zh) 2023-08-16
TW201835926A (zh) 2018-10-01
CN112017719A (zh) 2020-12-01
JP6509711B2 (ja) 2019-05-08
CN106653082B (zh) 2020-10-30
JP2017084432A (ja) 2017-05-18
TW201944420A (zh) 2019-11-16
USRE49783E1 (en) 2024-01-02
US9792983B2 (en) 2017-10-17
TWI620183B (zh) 2018-04-01
TWI846250B (zh) 2024-06-21
TWI791105B (zh) 2023-02-01

Similar Documents

Publication Publication Date Title
TWI665676B (zh) 記憶體系統
US11507316B2 (en) Memory device
US10102915B2 (en) Semiconductor device including nonvolatile memory configured to switch between a reference current reading system and a complimentary reading system
US10789992B2 (en) Non-volatile memory with capacitors using metal under pads
JP2005243132A (ja) 半導体装置
CN105097026B (zh) 半导体存储器件
TWI676174B (zh) 半導體記憶體裝置
JP6856691B2 (ja) 不揮発性半導体記憶装置及びメモリシステム
JP2010176831A (ja) ページバッファー回路
CN108447519B (zh) 半导体存储装置
US11444016B2 (en) Non-volatile memory with capacitors using metal under signal line or above a device capacitor
TWI820880B (zh) 記憶體系統
JP4521618B2 (ja) 不揮発性メモリ装置
US10468094B2 (en) Semiconductor memory device
US11031071B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
TWI806089B (zh) 半導體記憶裝置
JP2006331564A (ja) 不揮発性半導体メモリ
TWI848381B (zh) 記憶體系統