TWI606444B - 半導體記憶體裝置 - Google Patents

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TWI606444B
TWI606444B TW105118234A TW105118234A TWI606444B TW I606444 B TWI606444 B TW I606444B TW 105118234 A TW105118234 A TW 105118234A TW 105118234 A TW105118234 A TW 105118234A TW I606444 B TWI606444 B TW I606444B
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半導體能源研究所股份有限公司
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Description

半導體記憶體裝置
本發明係關於一種半導體記憶體裝置。
DRAM(動態隨機存取記憶體Dynamic Random Access Memory)是可以使一個電晶體和一個電容器保持1位元的資料的半導體記憶體裝置。DRAM是每單位記憶體單元的面積小，當模組化時容易整合，且可以低廉地製造。
在DRAM中，因為累積在電容器中的電荷由於電晶體的截止電流洩漏，所以在所需要的電荷的消失之前需要進行充電(進行刷新)。
[專利文獻1]日本專利申請特開第2010-147392號公報
使用圖11A所示的DRAM的電路圖進行說明。DRAM具有位元線BL、字線WL、感應放大器SAmp、電晶體Tr、電容器C。
如圖11B所示，由於藉由電晶體Tr的洩漏，保持在 電容器C中的電位隨著時間的經過漸漸地降低。首先從V0進行充電到V1的電位隨著一定時間的經過下降到讀出data1的限界點的VA。以該期間為保持期間T_1。即，當使用二位準記憶體單元時，需要在保持期間T_1中進行刷新。
在專利文獻1所記載的發明中，提案對在使用矽的半導體基板中形成通道的電晶體的結構進行改進，而降低截止電流。然而，難以充分降低該電晶體的截止電流。因此，即使不重寫保持在現有的DRAM中的資訊，也需要按所定的週期(例如，按每個一秒幾十次)進行刷新。
另一方面，即使只將DRAM縮小化，也對每單位面積的記憶體模組的儲存容量的增加有限制，從而需要在每個記憶體單元中保持多個資料的多位準單元操作。
接著，對可以讀出data1及data2的3值記憶體單元進行說明。在圖11C中，讀出data2的限界點為V1，以可以讀出data2的期間為保持期間T_2。保持期間T_2比2值記憶體單元的保持期間T_1短。因此，需要進一步提高刷新的頻率。因此，考慮到讀出的正確性，難以實現多位準的記憶體單元。
因此，本發明的課題之一是使每單位面積的記憶體模組的儲存容量增加。
另外，本發明的課題之一是提供一種耗電量小的記憶 體模組。
藉由記憶體單元的多位準操作及疊層結構化，使每單位面積的記憶體模組的儲存容量增加。
本發明的一個實施例是一種半導體記憶體裝置，包括：位元線；兩個以上的字線；以及具有包括電晶體及電容器的兩個以上的子記憶體單元的記憶體單元，其中，電晶體的源極及汲極中的一方與位元線連接，電晶體的源極及汲極中的另一方與電容器連接，電晶體的閘極與字線之一連接，並且，電容器的電容按每個子記憶體單元不同。
從電容器的電荷的消失由於電晶體的截止電流而發生。截止電流是指當電晶體處於截止狀態時流過源極與汲極之間的電流。藉由截止電流的流過，累積在電容器中的電荷隨著時間的經過消失。藉由為了避免這樣的現象使用截止電流小的電晶體，來可以延長電容器的電位的保持期間。
電晶體的截止電流由於半導體膜的載子的複合而發生。因此，半導體膜的能隙越大，或者，成為載子的複合中心的雜質越少，截止電流越不容易流過。例如，作為電晶體，可以使用被高純度化的能隙為2.5eV以上，較佳為2.8eV以上，更佳為3eV以上的氧化物半導體膜、碳化矽膜、氮化鎵膜等。
尤其是，藉由使用濺射裝置等來可以容易形成氧化物半導體膜，並且由於根據本發明的一個實施例的將氧化物半導體膜用於主動層的電晶體實現截止電流的降低，所以 是對本發明的實施適當的材料。例如，使用包含In-Ga-Zn-O的氧化物半導體膜的電晶體的截止電流為1×10-18A以下，使用被高純度化的包含In-Ga-Zn-O的氧化物半導體膜的電晶體的截止電流為1×10-21A以下，當進一步降低雜質時截止電流為1×10-24A以下的極小的值。這是在包含矽的半導體基板中形成通道的電晶體的截止電流的1014分之一至108分之一，而電容器的電荷的保持期間成為108倍至1014倍。
像這樣，藉由使用截止電流小的電晶體，即使降低刷新的頻率也可以較長期間保持電容器的電荷。
另外，藉由降低刷新工作的頻率，可以減少耗電量。
另外，由於電荷的消失幾乎不發生，所以可以判斷微小的電容差，因此可以縮小電容器的尺寸。由於可以將記憶體單元縮小化，所以可以實現記憶體模組的小面積化。
再者，藉由以組合電容器的電容彼此不同的兩個以上的子記憶體單元的方式構成記憶體單元，可以實現利用電容的差的多位準記憶體單元。
例如，使用具有電容C1的電容器的第一子記憶體單元(、具有電容C2的電容器的第二子記憶體單元)至具有電容Cn的電容器的第n子記憶體單元(n是2以上的自然數)而構成記憶體單元。在此，藉由將電容設定為C1(：C2)：Cn=1(：2)：2n-1，2n個組合的電位被保持在記憶體單元中，而可以製造2n值記憶體單元。但是，在n的值變大的情況下，也應該使電容器的面積變大。因此，在n 的值變大的情況下，有時不利於小面積化。而且，由於有時難以讀出電位，所以較佳將n的範圍設定為適當的範圍。例如，可以將n設定為2至8，較佳將n設定為3至5。
另外，在本發明的一個實施例中，可以重疊子記憶體單元形成記憶體單元。這是因為藉由濺射法等可以形成氧化物半導體膜的緣故。藉由重疊設置子記憶體單元可以製造面積小的記憶體單元，可以使按每個單位面積的記憶體模組的儲存容量更增加。
另外，也可以採用重疊設置記憶體單元的結構。子記憶體單元的尺寸受電容器的面積的影響很大。當重疊具有電容最大的電容器的子記憶體單元(也稱為最大子記憶體單元)與具有電容最小的電容器的子記憶體單元(也稱為最小子記憶體單元)時，2n值記憶體單元的面積成為與最大子記憶體單元的面積相等。即，在排列記憶體單元而模組化的情況下，整合對應於最大子記憶體單元的面積的數量的記憶體單元。另外，藉由將子記憶體單元配置在同一層上製造記憶體單元，此後重疊相同尺寸的記憶體單元，來成為當模組化時不容易產生剩餘空間的結構。因此，可以使按每個單位面積的記憶體模組的儲存容量更增加。
另外，本發明的一個實施例是一種半導體記憶體裝置，包括：位元線；兩個以上的字線；具有兩個以上的由電晶體及電容器構成的子記憶體單元的記憶體單元；第一選擇電晶體；第二選擇電晶體；放大器；第一選擇線；第 二選擇線；以及子位元線，其中，第一選擇電晶體的閘極與第一選擇線連接，第一選擇電晶體的源極及汲極中的一方與位元線連接，第一選擇電晶體的源極及汲極中的另一方連接到子位元線，藉由子位元線，第一選擇電晶體與各子記憶體單元中的電晶體的源極及汲極中的一方，以及放大器中的一端連接，放大器中的另一端與第二的選擇電晶體的源極及汲極中的一方連接，第二選擇電晶體的源極及汲極中的另一方與位元線連接，第二選擇電晶體的閘極與第二選擇線連接，電晶體的源極及汲極中的另一方與電容器連接，電晶體的閘極與字線之一連接，並且，各子記憶體單元中的電容器的電容彼此不同。
在現有的DRAM中，當讀出資料時，由於位元線的寄生電容被追加，所以在記憶體單元的電容器中需要一定的電容。藉由如本發明的一個實施例那樣在每個記憶體單元中設置子位元線，可以降低讀出資料時的位元線的寄生電容的影響。即，容易識別多位準操作時的資料。因此，可以進一步降低記憶體單元的電容器的電容。
藉由記憶體單元的多位準單元操作及疊層結構化，可以使按每個單位面積的記憶體模組的儲存容量增加。
另外，藉由使刷新工作的頻率降低，可以降低記憶體模組的耗電量。
400‧‧‧區域
401‧‧‧矽晶圓
404‧‧‧閘極絕緣膜
406‧‧‧層間膜
410‧‧‧子記憶體單元
412‧‧‧基底膜
413‧‧‧電極
414‧‧‧閘極絕緣膜
415‧‧‧半導體膜
416‧‧‧層間膜
417‧‧‧閘極電極
418‧‧‧電極
419‧‧‧電容佈線
420‧‧‧子記憶體單元
429‧‧‧電容佈線
430‧‧‧子記憶體單元
439‧‧‧電容佈線
450‧‧‧電晶體
451‧‧‧電晶體
461‧‧‧電容器
462‧‧‧電容器
463‧‧‧電容器
464‧‧‧電容器
571‧‧‧記憶體單元
572‧‧‧記憶體單元
573‧‧‧記憶體單元
581‧‧‧記憶體單元
582‧‧‧記憶體單元
583‧‧‧記憶體單元
590‧‧‧區域
603‧‧‧電極
609‧‧‧電容佈線
630‧‧‧子記憶體單元
640‧‧‧凸部
651‧‧‧電晶體
663‧‧‧電容器
664‧‧‧電容器
1101‧‧‧基底絕緣層
1102‧‧‧埋入絕緣物
1103a‧‧‧半導體區
1103b‧‧‧半導體區
1103c‧‧‧半導體區
1104‧‧‧閘極絕緣膜
1105‧‧‧閘極
1106a‧‧‧側壁絕緣物
1106b‧‧‧側壁絕緣物
1107‧‧‧絕緣物
1108a‧‧‧源極
1108b‧‧‧汲極
1500‧‧‧基板
1502‧‧‧基底絕緣膜
1504‧‧‧保護絕緣膜
1506‧‧‧氧化物半導體膜
1506a‧‧‧高電阻區
1506b‧‧‧低電阻區
1508‧‧‧閘極絕緣膜
1510‧‧‧閘極電極
1512‧‧‧側壁絕緣膜
1514‧‧‧一對電極
1516‧‧‧層間絕緣膜
1518‧‧‧佈線
1600‧‧‧基板
1602‧‧‧基底絕緣膜
1606‧‧‧氧化物半導體膜
1608‧‧‧閘極絕緣膜
1610‧‧‧閘極電極
1614‧‧‧一對電極
1616‧‧‧層間絕緣膜
1618‧‧‧佈線
1620‧‧‧保護膜
在圖式中： 圖1是示出半導體記憶體裝置的例子的電路圖；圖2A和圖2B是說明半導體記憶體裝置的寫入的電路圖；圖3A和圖3B是說明半導體記憶體裝置的寫入及讀出的電路圖；圖4是示出半導體記憶體裝置的例子的電路圖；圖5是示出半導體記憶體裝置的模組化的例子的電路圖；圖6是說明半導體記憶體裝置的記憶體單元的剖面結構的圖；圖7是說明半導體記憶體裝置的記憶體模組的剖面結構的圖；圖8是說明半導體記憶體裝置的記憶體模組的剖面結構的圖；圖9是說明半導體記憶體裝置的記憶體單元的剖面結構的圖；圖10是說明半導體記憶體裝置的記憶體單元的剖面結構的圖；圖11A至圖11C是說明現有的半導體記憶體裝置的圖；圖12A至圖12E是說明氧化物半導體的結晶結構的圖；圖13A至圖13C是說明氧化物半導體的結晶結構的圖； 圖14A至圖14C是說明氧化物半導體的結晶結構的圖；圖15是說明藉由計算獲得的場效應遷移率的閘電壓依賴性的圖；圖16A至圖16C是說明藉由計算獲得的汲電流和場效應遷移率的閘電壓依賴性的圖；圖17A至圖17C是說明藉由計算獲得的汲極電流和場效應遷移率的閘電壓依賴性的圖；圖18A至圖18C是說明藉由計算獲得的汲極電流和場效應遷移率的閘電壓依賴性的圖；圖19A和圖19B是說明用於計算的電晶體的剖面結構的圖；圖20A至圖20C是使用氧化物半導體膜的電晶體特性的圖表；圖21是示出樣品A及樣品B的XRD光譜的圖；圖22是示出電晶體的截止電流與測量時基板溫度的關係的圖；圖23是示出Id及場效應遷移率的Vg依賴性的圖；圖24A和圖24B是示出基板溫度和臨界值電壓的關係以及基板溫度和場效應遷移率的關係的圖；圖25A和圖25B是半導體裝置的俯視圖及剖面圖；以及圖26A和圖26B是半導體裝置的俯視圖及剖面圖。
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下的說明，本領域的技術人員能夠容易地理解，其方式和細節可以作各種各樣的變換。此外，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的圖式標記在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序數詞不表示特定發明的事項的固有名稱。
以下對本發明進行說明，首先對在本說明書中使用的用詞進行簡單的說明。首先，在本說明書中，關於電晶體的源極及汲極，當將一方稱為汲極時將另一方稱為源極。即，不根據電位的高低來區別它們。從而，在本說明書中，也可以將設定為源極的部分稱為汲極。
在本說明書中，即使表示為“連接”，也在實際上的電路中，有時沒有物理連接的部分，而只有延伸的佈線。例如，在絕緣閘型場效應電晶體(MISFET)的電路中，有時一個佈線兼用多個MISFET的閘極。在此情況下，在電路圖中，有時一個佈線分為多個佈線。在本說明書中，在此情況下，有時也表示為“佈線連接到閘極”。
另外，在本說明書中，當矩陣上使用特定的行、列、 位置時，對圖式標記加上表示座標的符號，例如，表示為“第一選擇電晶體STr1_n_m”、“位元線BL_m”、“子位元線SBL_n_m”，但是尤其是在沒有特定行、列、位置的情況、在集合在一起的情況、以及在可以明顯確定位置的情況下，有時也表示為“第一選擇電晶體STr1”、“位元線BL”、“子位元線SBL”或簡單地表示為“第一選擇電晶體”、“位元線”、“子位元線”。
實施例1
在本實施例中，參照圖1對半導體記憶體裝置的記憶體單元的結構及其工作的例子進行說明。
圖1是具有位元線BL、字線WL_1(、WL_2)至WL_n、電晶體Tr_1(、Tr_2)至Tr_n、電容器C_1(、C_2)至C_n、感應放大器SAmp的記憶體單元的電路圖。
電晶體Tr_1的閘極與字線WL_1連接，電晶體Tr_1的源極及汲極中的一方與位元線BL連接，電晶體Tr_1的源極及汲極中的另一方與電容器C_1的一端連接，電容器C_1的另一端與GND連接。與此同樣，電晶體Tr_2的閘極與字線WL_2連接，電晶體Tr_2的源極及汲極中的一方與位元線BL連接，電晶體Tr_2的源極及汲極中的另一方與電容器C_2的一端連接，電容器C_2的另一端與GND連接。與此同樣，電晶體Tr_n的閘極與字線WL_n連接，電晶體Tr_n的源極及汲極中的一方與位元線BL連接，電晶體Tr_n的源極及汲極中的另一方與電容器C_n 的一端連接，電容器C_n的另一端與GND連接。位元線BL與感應放大器SAmp連接。注意，連接到GND是指接地。
在此，將一個電晶體與一個電容器連接的結構稱為子記憶體單元SCL。明確而言，將電晶體Tr_1與電容器C_1連接的結構稱為子記憶體單元SCL_1，將電晶體Tr_2與電容器C_2連接的結構稱為子記憶體單元SCL_2，將電晶體Tr_n與電容器C_n連接的結構稱為子記憶體單元SCL_n。
作為電晶體Tr_1(、Tr_2)至Tr_n，採用截止電流小的電晶體。明確而言，可以使用將被高純度化的能隙為2.5eV以上，較佳為2.8eV以上，更佳為3eV以上的氧化物半導體膜、碳化矽膜或氮化鎵膜等的半導體膜用於主動層的電晶體。由於上述半導體膜的能隙大，並且雜質能階少，所以載子的複合少，並且截止電流小。
藉由將截止電流小的電晶體用於子記憶體單元，可以抑制保持在電容器中的電位的變動。從而，由於電位的保持期間延長，所以也可以降低刷新工作的頻率，因此可以期待耗電量的降低。另外，由於可以抑制電位的變動，所以可以減小電容器的電容，因此可以縮小記憶體單元的面積。
再者，藉由控制各子記憶體單元中的電容器的電容，來可以施加多個被保持的電位。即可以製造多位準記憶體單元。
例如，藉由將電容設定為C_1：C_2：C_n=1：2：2n-1(n為自然數)，來可以製造2n個電位的組合。此時，將電容最小的電容器C_1的電容設定為0.1fF以上且1fF以下，即可。但是，在n的值變大的情況下，也應該使電容器的面積變大。因此，在n的值變大的情況下，有時不利於小面積化。而且，因為有時難以讀出電位，所以較佳將n的範圍設定為適當的範圍。例如，可以將n設定為2至8，較佳將n設定為3至5。
例如，對n=3，電容器C_1的電容為1fF，電容器C_2的電容為2fF，電容器C_3的電容為4fF時的寫入方法進行說明。
各電容的寫入可以被獨立進行。即，可以將位元線設定為所定的電位VDD(充分進行電容器的充電的電位)，並將VH施加到連接到具有進行寫入的電容器的子記憶體單元的字線。在本說明書中，VH是指比對電晶體的臨界值電壓(Vth)加VDD的電壓高的電壓。在表1中，示出各字線的電位與電容器的電容的組合。
藉由使用感應放大器檢出被累積的電位，來可以讀出3位元(8位準)的資料。即藉由應用n=3，來可以製造8位準記憶體單元。
當使用在現有的由矽構成的半導體基板上形成通道的電晶體時，由於截止電流大，所以不能夠保持電位而難以實現多位準記憶體單元，反之藉由使用截止電流小的電晶體，來可以實現多位準記憶體單元。
本實施例可以與其他實施例適當地組合。
實施例2
在本實施例中，參照圖4對半導體記憶體裝置的記憶體單元的結構及其工作的與實施例1不同的例子進行說明。
圖4是具有位元線BL、子位元線SBL、第一先擇線SL_1、第二先擇線SL_2、字線WL_1(、WL_2)至 WL_n、第一選擇電晶體STr_1、第二選擇電晶體STr_2、電晶體Tr_1(、Tr_2)至Tr_n、電容器C_1(、C_2)至C_n、放大器Amp的記憶體單元的電路圖。
電晶體Tr_1(、Tr_2)至Tr_n、電容器C_1(、C_2)至C_n、子記憶體單元SCL_1(、SCL_2)至SCL_n可以採用與實施例1同樣的結構。
第一選擇電晶體STr_1的源極及汲極中的一方與位元線BL連接，第一選擇電晶體STr_1的源極及汲極中的另一方藉由子位元線SBL與電晶體Tr_1(、Tr_2)至Tr_n的源極及汲極中的一方連接，並藉由放大器Amp與第二選擇電晶體STr_2的源極及汲極中的一方連接，第二選擇電晶體STr_2的源極及汲極中的另一方與位元線BL連接。
由於子位元線的物理的距離比位元線短，所以可以降低寄生電容。因此，即使記憶體單元的電容小也可以不引起錯誤工作地放大信號，並可以將被放大的信號輸出到位元線。
因此，可以比實施例1進一步降低子記憶體單元的電容器的電容，從而可以實現記憶體單元的小面積化。明確而言，電容器的電容可以減小到0.1fF以上且1fF以下。當然，也可以將電容器的電容設定為大於1fF。
另外，由於在子位元線中有放大器，即使不設置感應放大器也可以判別電位。當然，與實施例1同樣，也可以採用設置感應放大器的結構。
藉由採用本實施例，由於電位的保持期間延長，所以也可以降低刷新工作的頻率，因此可以期待耗電量的降低。另外，由於不但可以抑制電位的變動，而且設置子位元線，所以可以減小電容器的電容，因此可以進一步縮小記憶體單元的面積。
本實施例可以與其他實施例適當地組合。
實施例3
在本實施例中，作為半導體記憶體裝置的例子，參照圖5對使用在實施例1中所示的記憶體單元的n行m列(n、m為3以上的自然數)的記憶體模組進行說明。
圖5是具有位元線BL_1、BL_2至BL_m、字線WL_1、WL_2至WL_n、電晶體Tr_1_1至Tr_m_n、電容器C_1_1至C_m_n、感應放大器SAmp_1、SAmp_2至SAmp_m的記憶體模組。
各電晶體、各電容器、各子記憶體單元(SCL_1_1至SCL_m_n)都可以採用與實施例1相同的結構。
示出記憶體單元CL_1的結構。電晶體Tr_1_1的閘極與字線WL_1連接，電晶體Tr_1_1的源極及汲極中的一方與位元線BL_1連接，電晶體Tr_1_1的源極及汲極中的另一方與電容器C_1_1的一端連接，電容器C_1_1的另一端與GND連接。與此同樣，電晶體Tr_1_2的閘極與字線WL_2連接，電晶體Tr_1_2的源極及汲極中的一方與位元線BL_1連接，電晶體Tr_1_2的源極及汲極中的另一 方與電容器C_1_2的一端連接，電容器C_1_2的另一端與GND連接。與此同樣，電晶體Tr_1_n的閘極與字線WL_n連接，電晶體Tr_1_n的源極及汲極中的一方與位元線BL_1連接，電晶體Tr_1_n的源極及汲極中的另一方與電容器C_1_n的一端連接，電容器C_1_n的另一端與GND連接。位元線BL_1與感應放大器SAmp_1連接。
除了位元線及感應放大器以外，記憶體單元CL_2至CL_m還可以採用與記憶體單元CL_1同樣的結構。即，記憶體單元CL_2至CL_m使用位元線BL_2至BL_m、感應放大器SAmp_2至SAmp_m，然而同一行的子記憶體單元共用字線。明確而言，第一行的電晶體(Tr_1_1、Tr_2_1至Tr_m_1)的閘極與字線WL_1連接，第二行的電晶體(Tr_1_2、Tr_2_2至Tr_m_2)的閘極與字線WL_2連接，第n行的電晶體(Tr_1_n、Tr_2_n至Tr_m_n)的閘極與字線WL_n連接。
藉由採用上述結構，來可以製造與m個2n位準記憶體單元連接的大電容的記憶體模組。
在本實施例中，雖然示出連接具有與實施例1同樣的結構的多個記憶體單元的例子，但是本實施例不侷限於此，而還可以與其他的實施例適當地組合，諸如使用實施例2所示的記憶體單元等。
實施例4
在本實施例中，使用圖6示出半導體記憶體裝置的記 憶體單元的製造方法的例子。
圖6是重疊子記憶體單元410、子記憶體單元420、子記憶體單元430而構成的記憶體單元的剖面圖。藉由採用重疊各子記憶體單元的結構，來可以實現記憶體單元的小面積化。注意，為了簡化起見，省略感應放大器、放大器、位元線、字線。
區域400是製造感應放大器或放大器等(未圖示)的區域，該區域包括矽晶圓401、矽晶圓401上的閘極絕緣膜404、閘極絕緣膜404上的層間膜406等而構成。注意，區域400不侷限於上述結構。例如，也可以使用以鍺基板、SOI(Silicon On Insulator)基板等為代表的半導體基板代替矽晶圓。
閘極絕緣膜404例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化釔穩定氧化鋯等，並形成為疊層或單層。例如，可以利用熱氧化法、CVD法、濺射法等形成該閘極絕緣膜404。
層間膜406例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等，並形成為疊層或單層。例如，可以利用熱氧化法、CVD法、濺射法等形成該層間膜406。
在區域400的表面藉由CMP(化學機械拋光Chemical Mechanical Polishing)等平坦化的情況下，容易重疊形成子記憶體單元，因此是較佳的。
接著，製造子記憶體單元410。子記憶體單元410由電晶體451及電容器461構成。
電晶體451由基底膜412、基底膜412上的半導體膜415、其一部分與半導體膜415接觸的電極413及電極418、其一部分與半導體膜415接觸並覆蓋電極413及電極418的閘極絕緣膜414、夾著閘極絕緣膜414設置在半導體膜415上的閘極電極417構成。注意，雖然電晶體451採用頂閘頂接觸結構，但是不侷限於此，也可以採用頂閘底接觸結構、底閘頂接觸結構或底閘底接觸結構。
基底膜412例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等，並形成為疊層或單層。例如，可以利用熱氧化法、CVD法、濺射法等形成該基底膜412。但是，在後述的半導體膜415是氧化物半導體膜的情況下，可以將藉由加熱處理放出氧的絕緣膜形成為200nm以上，較佳地形成為300nm以上。例如，作為藉由加熱處理放出氧的絕緣膜，可以舉出利用濺射法形成的氧化矽膜等。藉由將藉由加熱處理放出氧的絕緣膜用於基底膜，來可以填氧化物半導體膜中的氧缺陷，因此可以製造電特性良好且可靠性高的電晶體。
半導體膜415使用被高純度化的能隙為2.5eV以上，較佳為2.8eV以上，更佳為3eV以上的半導體膜。例如，可以使用氧化物半導體膜、碳化矽膜、氮化鎵膜等。
當使用氧化物半導體膜時，較佳地至少包含銦(In)或鋅(Zn)。尤其是，較佳地包含In和Zn。另外，除了上述元素以外，較佳還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體 的電晶體的電特性偏差。另外，作為穩定劑較佳地具有錫(Sn)。另外，作為穩定劑較佳地具有鉿(Hf)。另外，作為穩定劑較佳地具有鋁(Al)。
另外，作為其他穩定劑，也可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，也可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類材料、In-Hf-Ga-Zn-O類材料、In-Al-Ga-Zn-O類材料、In-Sn-Al-Zn-O類材料、In-Sn-Hf-Zn-O類材料、In-Hf-Al-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料(也稱為IGZO)、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；In-O類材料；Sn-O類材料；Zn-O類材料等。另外，也可以使上述材料包含氧化矽。這裏， 例如In-Ga-Zn-O類材料是指具有銦(In)、鎵(Ga)和鋅(Zn)的氧化物，對其比率沒有特別的限制。另外，也可以包含In、Ga、Zn以外的元素。
另外，氧化物半導體膜可以將以InMO3(ZnO)m(m>0)表示的材料用於薄膜而被形成。這裏，M表示選自Ga、Al、Fe、Mn和Co中的一種金屬元素或多種金屬元素。例如，作為M，也可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。另外，作為氧化物半導體膜，也可以使用以In3SnO5(ZnO)n(n>0)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1或In：Ga：Zn=2：2：1的In-Ga-Zn-O類材料或具有與其類似的組成的氧化物半導體膜。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3或In：Sn：Zn=2：1：5的In-Sn-Zn-O類材料或具有與其類似的組成的氧化物半導體膜。
但是，不侷限於上述材料，氧化物半導體膜根據所需要的半導體特性(遷移率、臨界值電壓等)可以使用適當的組成的材料。另外，氧化物半導體膜為了獲得所需要的半導體特性，較佳適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn-O類材料可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn-O類材料時也可以藉由減小塊內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物半導體材料的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物半導體材料的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物半導體材料也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用如在非晶體中含有具有結晶性的區域那樣的不完全的非晶。
非晶態的氧化物半導體膜可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體膜形成電晶體時，可以減小介面散射而較容易實現較高的場效應遷移率。
另外，利用具有結晶性的氧化物半導體膜製造的電晶體可以進一步減小塊內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體膜更高的場效應遷移率。為了提高表面的平坦性，較佳在平坦的被成膜面上成膜氧化物半導體膜。具體來說，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的被成膜面上成膜氧化物半導體膜。
在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下數式定義。
另外，在上述式中，S0表示測定面(由座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的四個點圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
氧化物半導體膜藉由濺射法、PLD法、噴射法等可以形成。
例如，In-Sn-Zn-O類材料使用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35等的靶材藉由濺射法可以成膜。
尤其是，在利用濺射法而形成高純度且缺陷少的氧化物半導體膜的情況下，成膜時的氧分壓較佳為10%以上。另外，藉由將成膜溫度設定為200℃以上且450℃以下，來可以降低膜中的雜質(氫等)濃度。
再者，藉由在成膜之後進行熱處理，來可以形成高純度且缺陷少的氧化物半導體膜。明確而言，將溫度設定為150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，並在被高純度化的氮、氧、稀有氣體下或者在這些氣體的混合氣圍下進行6min以上且24個小時以下的熱處理即可。處理時間也可以長於24個小時，然而在時間過長的情況下其成本效益變小。
電極413及電極418可以使用同一層形成。作為其材料，可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、鎢的單體金屬、合金或金屬氮化物。
另外，作為電極413及電極418的材料，也可以包含氧化銦、氧化錫或氧化鋅的透明導電材料。
另外，電極413及電極418也可以採用疊層上述材料的結構。
閘極絕緣膜414可以採用與閘極絕緣膜404同樣的結構。
閘極電極417可以採用與電極413及電極418同樣的結構。
電容器461由電極413、覆蓋電極413的閘極絕緣膜414、使用與閘極電極同一的層形成的電容佈線419構成。即，在本實施例中，採用閘極絕緣膜兼作電容器用絕緣膜的結構。因此，不需要重新形成電容器用絕緣膜，而可以簡化製程。當然，本發明不應該被解釋為僅限於此，而可以分別形成閘極絕緣膜和電容器用絕緣膜。
在此，由於夾在電容佈線419與電極413之間的閘極絕緣膜414的面積及閘極絕緣膜414的厚度，電容器461的電容被決定。當閘極絕緣膜414過薄時有可能洩漏電容器461的電荷。另外，由於當厚度過厚時有可能電晶體450的電特性的降低及可靠性的降低，所以將厚度設定為5nm以上且100nm以下。較佳的是，設定為10nm以上且30nm以下。閘極絕緣膜414的厚度越小，按每個單位面 積的電容越大，因此可以實現記憶體單元的小面積化。另外，藉由將相對介電常數高(High-k)的材料用於閘極絕緣膜414，來也可以實現記憶體單元的小面積化。
子記憶體單元410具有覆蓋電晶體451及電容器461的層間膜416。
為了容易重疊形成子記憶體單元，較佳的是，藉由CMP等平坦化層間膜416的表面。
子記憶體單元420及子記憶體單元430也可以採用與子記憶體單元410同樣的結構。
在此，可以將子記憶體單元420及子記憶體單元430中的電容器462及電容器463的電容分別設定為電容器461的電容的2倍及4倍。因此，例如，可以將電容器462及電容器463的面積設定為電容器461的面積的2倍及4倍。另外，為了改變電容器462及電容器463的面積，可以分別改變電容佈線429及電容佈線439的面積。或者，也可以將子記憶體單元420及子記憶體單元430的閘極絕緣膜的厚度設定為閘極絕緣膜414的2分之一及4分之一。或者，也可以藉由適當地組合閘極絕緣膜的相對介電常數與厚度，來控制電容值。當然，當採用另行設置電容器用絕緣膜的結構時也是同樣的。
在本實施例中，採用重疊3層子記憶體單元的結構，然而不應該被解釋為僅限於3層，而也可以重疊4層以上的子記憶體單元。
藉由採用這樣的結構，來可以實現記憶體的小面積 化。因此，藉由使用在本實施例所示的多個記憶體單元，來可以製造按每個單位面積的儲存容量大的記憶體模組。
本實施例可以與其他實施例適當地組合。
實施例5
在本實施例中，示出實施例1至實施例3所示的半導體記憶體裝置的記憶體單元的製造方法的與實施例4不同的例子。
在本實施例中，對在同一層上製造子記憶體單元而形成記憶體單元的結構進行說明。
藉由在同一層上製造子記憶體單元，來可以進一步實現記憶體模組的小面積化。
圖7是將在實施例4中製造的記憶體單元(記憶體單元581、記憶體單元582及記憶體單元583)排列為3列而製造的記憶體模組的剖面圖的例子。
注意，由於實施例4已經示出了子記憶體單元410、子記憶體單元420及子記憶體單元430的結構，所以省略對該結構進行說明。
如區域590例示那樣，可知在該結構中，各記憶體單元之間有不使用的空間。這是因為為了使將電容器461的電容(C1)、電容器462的電容(C2)與電容器463的電容(C3)的關係設定為C1：C2：C3=1：2：4，調整電容佈線的面積的緣故。即，這是因為電容佈線419的面積、電容佈線429的面積及電容佈線439的面積彼此不同的緣故。
圖8是使在同一層中製造子記憶體單元410、子記憶體單元420及子記憶體單元430的記憶體單元(記憶體單元571、記憶體單元572及記憶體單元573)重疊為三段而製造的記憶體模組的剖面圖的例子。
藉由使記憶體模組具有圖8所示的結構，來可以縮小如圖7的區域590所示那樣的空間，從而可以製造進一步小面積化的記憶體模組。
在本實施例中，尤其是使用具有3個記憶體單元的記憶體模組的例子進行說明，然而不侷限於此，而也可以採用具有4個以上的記憶體單元的記憶體模組的結構。當然，也可以採用具有兩個記憶體單元的結構。
另外，例如，如本實施例那樣製造記憶體模組，而在同一層上可以排列多個該記憶體模組。即，可以採用具有多個2n位準記憶體單元的結構。
藉由採用這樣的結構，來可以實現記憶體模組的小面積化。因此，可以製造按每個單位面積的儲存容量大的記憶體模組。
本實施例可以與其他實施例適當地組合。
實施例6
在本實施例中，對將電容器之一設置在區域400中的例子進行說明。
藉由將電容器設置在區域400中，來可以縮小最大子記憶體單元的尺寸，而在整體記憶體單元中也可以小面積 化。
藉由將凹部或凸部形成在矽晶圓上，並將電容器形成在該凹部或凸部上，來可以擴大矽晶圓的按每個單位面積的電容。該結構也稱為深溝結構。
圖9是將凹部形成在矽晶圓401上，並以與該凹部重疊的方式形成電容器663的記憶體模組的剖面圖。注意，電容器663被用作子記憶體單元630的電容器。
子記憶體單元630具有電晶體651。電晶體651可以採用與實施例4所示的電晶體451同樣的結構。
在區域400中的矽晶圓401上，考慮到電容器461及電容器462的電容，以電容器663具有所需要的電容的方式形成凹部。注意，凹部的形狀不侷限於圖9所示的形狀。例如，也可以採用將其他的凹部設置在凹部中的結構、將凸部設置在凹部中的結構、以及組合這些結構的結構。
另外，閘極絕緣膜404被用作電容器663的電容層。雖然示出將閘極絕緣膜404用於電容層的例子，但是也可以採用另行設置電容器用絕緣膜的結構。
由於電容器663是子記憶體單元630的電容器，所以該電容器663藉由接觸孔與電晶體651的源極電極或汲極電極連接。
作為電極603，也可以使用與用於設置在區域400中的感應放大器等的電晶體的電極同一的層。電容佈線609也是同樣的。
電極603及電容佈線609可以採用與實施例4所示的電極413及電極418同樣的結構。
藉由將凹部形成在矽晶圓401上，來使電極603的表面積增加，從而可以使用電極603和電容佈線609的電容器663的電容增大。因此，可以製造進一步小面積化的儲存容量相等的記憶體單元。
圖10是將凸部640形成在矽晶圓401上，並形成電容器664的記憶體模組的剖面圖。注意，電容器664被用作子記憶體單元630的電容器。
在區域400中的矽晶圓401上，考慮到電容器461及電容器462的電容，以電容器664具有所需要的電容的方式形成凸部640。注意，凸部的形狀不侷限於圖10所示的形狀。例如，也可以採用將凹部設置在凸部中的結構、將其他的凸部設置在凸部中的結構、以及組合這些結構的結構。
可知藉由將凸部640形成在矽晶圓401上，電極603的表面積增加，從而使用電極603和電容佈線609的電容器664的電容增大。因此，可以製造進一步小面積化的儲存容量相等的記憶體單元。
注意，雖然示出將閘極絕緣膜404用於電容層的例子，但是也可以採用另行設置電容器用絕緣膜的結構。
另外，雖然未圖示，但是在使用碳化矽基板或氮化鎵基板代替矽晶圓401的情況下，也可以採用將電晶體651設置在區域400的結構。由於碳化矽及氮化鎵的能隙大所 以截止電流低，從而可以充分儲存容量器的電位。藉由採用將電晶體設置在區域400中的結構，在區域400中也可以製造子記憶體單元，從而可以製造儲存容量大的記憶體單元，所以是較佳的。
本實施例可以與其他實施例適當地組合。
實施例7
在本實施例中，對利用本發明的一個實施例的半導體記憶體裝置的工作的例子進行說明。
圖2A至圖3B是具有兩個3位元的記憶體單元(CL_1、CL_2)的半導體記憶體裝置。記憶體單元CL_1具有與實施例1同樣的結構的3個子記憶體單元(SCL_1_1、SCL_1_2至SCL_1_3)。另外，記憶體單元CL_2具有與實施例1同樣的結構的3個子記憶體單元(SCL_2_1、SCL_2_2至SCL_2_3)。子記憶體單元SCL_1_1和子記憶體單元SCL_2_1的電晶體的閘極與字線WL_1連接，子記憶體單元SCL_1_2和子記憶體單元SCL_2_2的電晶體的閘極與字線WL_2連接，子記憶體單元SCL_1_3和子記憶體單元SCL_2_3的電晶體的閘極與字線WL_3連接。子記憶體單元SCL_1_1、SCL_1_2及SCL_1_3與位元線BL_1連接，子記憶體單元SCL_2_1、SCL_2_2及SCL_2_3與位元線BL_2連接。雖然未圖示，但是位元線BL_1及BL_2連接到感應放大器。
在此，說明對記憶體單元CL_1、CL_2分別進行 data5、data3的寫入及讀出的工作。
首先，將字線WL_1設定為VH，將字線WL_2及WL_3設定為GND，並將位元線BL_1及BL_2設定為VDD。由此，data1寫入到子記憶體單元SCL_1_1及SCL_2_1中(參照圖2A)。
接著，將字線WL_2設定為VH，將字線WL_1及WL_3設定為GND，將位元線BL_1設定為GND，並將位元線BL_2設定為VDD。由此，data0寫入到子記憶體單元SCL_1_2中，data1寫入到子記憶體單元SCL_2_2中(參照圖2B)。
接著，將字線WL_3設定為VH，將字線WL_1及WL_2設定為GND，將位元線BL_1設定為VDD，並將位元線BL_2設定為GND。由此，data1寫入到子記憶體單元SCL_1_3中，data0寫入到子記憶體單元SCL_2_3中(參照圖3A)。
藉由進行以上的工作，來可以對記憶體單元CL_1、CL_2分別進行dataCL_1(data5)、dataCL_2(data3)的寫入。注意，雖然在此示出按每個行寫入資料的方法，但是不侷限於此，而也可以採用按每個子記憶體單元寫入資料的方法。
為了讀出資料，首先，使位元線BL_1及BL_2成為適當的電位。
接著，將字線WL_1、WL_2及WL_3設定為VH(參照圖3B)。由此，位元線BL_1及BL_2的電位根據被寫 入的資料而分別變動到dataCL_1及dataCL_2。藉由使用感應放大器讀取該電位，來可以輸出兩個3位元的資料。注意，雖然在此示出按每個行讀出資料的方法，但是不侷限於此，而也可以採用按每個子記憶體單元讀出資料的方法。
實施例8
在本實施例中，說明包含一種結晶(CAAC：C Axis Aligned Crystal：c軸配向結晶)的氧化物，該結晶進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然包含CAAC的氧化物不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成包含CAAC的氧化物的各結晶部分的c軸也可以 在固定的方向上(例如，垂直於支撐包含CAAC的氧化物的基板面或包含CAAC的氧化物的表面等的方向)一致。或者，構成包含CAAC的氧化物的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐包含CAAC的氧化物的基板面或包含CAAC的氧化物的表面等的方向)。
包含CAAC的氧化物根據其組成等而成為導體、半導體或絕緣體。另外，包含CAAC的氧化物根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖12A至圖14C詳細說明CAAC的結晶結構的一個例子。另外，在沒有特別的說明時，在圖12A至圖14C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖12A至圖12E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖12A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖 然圖12A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖12A的上一半及下一半中分別具有三個四配位O。圖12A所示的小組的電荷為0。
圖12B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖12B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖12B所示的結構。圖12B所示的小組的電荷為0。
圖12C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖12C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖12C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖12C所示的小組的電荷為0。
圖12D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖12D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12D所示的小組的電荷為+1。
圖12E示出包括兩個Zn的小組。在圖12E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖12E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖12A所示的 六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖12B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖12C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)及四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖13A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖13B示出由三個中組構成的大組。另外，圖13C 示出從c軸方向上觀察圖13B的層結構時的原子排列。
在圖13A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖13A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖13A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖13A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖12E所示 的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖13B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以以組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料(也表示為IGZO)、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料等。
例如，圖14A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖14A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別 有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖14A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
實施例9
在本實施例中，對使用氧化物半導體膜的電晶體的場效應遷移率進行說明。
除了氧化物半導體膜之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的場效應遷移率低。作為使場效應遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以本來的場效應遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以以下述算式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以以下述算式表示其關係。
在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以以下述算式表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當用Vg除上述算式的兩邊，且對兩邊取對數時，成為下述算式。
算式5的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Vg-Id特性可以對缺陷密度進行評價。在In、Sn及Zn的比率為In：Sn：Zn=1：1：1[原子數比]的氧化物半導體膜中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ0=120cm2/Vs。在使用有缺陷的In-Sn-Zn-O膜的電晶體中測量出來的場效應遷移率為35cm2/Vs左右。但是，可以預測到使用沒有半導體內部及半導體和閘極絕緣膜之間的介面的缺陷的氧化物半導體膜的電晶體的場效應遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受半導體和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的場效應遷移率μ1可以以下述算式表示。
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式6的第二項也增加，所以場效應遷移率μ1降低。
圖15示出計算一種電晶體的場效應遷移率μ2而得到 的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體膜用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體膜，將能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5eV，將源極的功函數設定為4.6eV，並且將汲極的功函數設定為4.6eV。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道寬度都為10μm，而汲極電壓Vd為0.1V。
如圖15所示，雖然當閘極電壓為1V多時可以得到場效應遷移率為100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散亂的影響變大，並場效應遷移率降低。另外，為了降低介面散亂的影響，較佳在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖16A至圖18C示出對使用上述理想的氧化物半導體膜形成微型電晶體時的特性進行計算而得到的結果。另外，圖19A和圖19B示出用於計算的電晶體的剖面結構。圖19A和圖19B所示的電晶體在氧化物半導體膜中具有呈現n+導電型的半導體區1103a及半導體區1103c。半導體區1103a及半導體區1103c的電阻率為2×10-3Ωcm。
圖19A所示的電晶體形成在基底絕緣層1101和以埋入在基底絕緣層1101中的方式形成的由氧化鋁形成的埋入絕緣物1102上。電晶體包括半導體區1103a、半導體區1103c、夾在它們之間且成為通道形成區的本質半導體區1103b、閘極1105。閘極1105的寬度為33nm。
在閘極1105和半導體區1103b之間具有閘極絕緣膜1104，在閘極1105的雙側面具有側壁絕緣物1106a及側壁絕緣物1106b，並且在閘極1105的上部具有用來防止閘極1105與其他佈線的短路的絕緣物1107。側壁絕緣物的寬度為5nm。另外，以接觸於半導體區1103a及半導體區1103c的方式具有源極1108a及汲極1108b。另外，該電晶體的通道寬度為40nm。
圖19B所示的電晶體與圖19A所示的電晶體的相同之處為：形成在基底絕緣層1101和由氧化鋁形成的埋入絕緣物1102上；並且包括半導體區1103a、半導體區1103c、夾在它們之間的半導體區1103b、寬度為33nm的閘極1105、閘極絕緣膜1104、側壁絕緣物1106a及側壁絕緣物1106b、絕緣物1107以及源極1108a及汲極1108b。
圖19A所示的電晶體與圖19B所示的電晶體的不同之處為側壁絕緣物1106a及側壁絕緣物1106b下的半導體區的導電型。在圖19A所示的電晶體中側壁絕緣物1106a及側壁絕緣物1106b下的半導體區為呈現n+導電型的半導體區1103a及半導體區1103c，而在圖19B所示的電晶體 中側壁絕緣物1106a及側壁絕緣物1106b下的半導體區為本質的半導體區1103b。換言之，在圖19B所示的半導體中具有既不與半導體區1103a(半導體區1103c)重疊也不與閘極1105重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物1106a(側壁絕緣物1106b)的寬度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖16A至圖16C示出圖19A所示的結構的電晶體的汲電流(Id，實線)及場效應遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性。將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。
圖16A為閘極絕緣膜的厚度為15nm時的圖，圖16B為閘極絕緣膜的厚度為10nm時的圖，並且圖16C為閘極絕緣膜的厚度為5nm時的圖。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，場效應遷移率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
圖17A至圖17C示出在圖19B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓 設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。圖17A為閘極絕緣膜的厚度為15nm時的圖，圖17B為閘極絕緣膜的厚度為10nm時的圖，並且圖17C為閘極絕緣膜的厚度為5nm時的圖。
另外，圖18A至圖18C示出在圖19B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。圖18A為閘極絕緣膜的厚度為15nm時的圖，圖18B為閘極絕緣膜的厚度為10nm時的圖，並且圖18C為閘極絕緣膜的厚度為5nm時的圖。
無論在圖17A至圖17C中還是在圖18A至圖18C中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是場效應遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖16A至圖16C中場效應遷移率μ的峰值為80cm2/Vs左右，而在圖17A至圖17C中場效應遷移率μ的峰值為60cm2/Vs左右，且在圖18A至圖18C中場效應遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，場效應遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘電壓為1V前後時汲極電流 超過記憶元件等所需要的10μA。
實施例10
在本實施例中，對使用氧化物半導體膜的電晶體的例子進行說明。
在包含In、Sn及Zn的氧化物半導體膜中具有通道形成區的電晶體藉由當形成該氧化物半導體膜時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。
藉由在形成包含In、Sn及Zn的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界值電壓向正方向漂移來可以實現常關閉化。在此，使電晶體常關閉化是指使臨界值電壓向正方向漂移。
例如，圖20A至圖20C示出使用包含In、Sn及Zn的氧化物半導體膜的電晶體的特性。注意，在測量中使用的電晶體使用通道長度L為3μm且通道寬度W為10μm以及厚度為100nm的閘極絕緣膜。另外，Vd為10V。
圖20A示出意圖性地不加熱基板藉由濺射法形成包含In、Sn及Zn的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2/Vs。另一方面，藉由意圖性地加熱基板形成包含In、Sn及Zn的氧化物半導體膜，可以提高場效應遷移率。圖20B示出將基板加熱為200℃來形成包含In、Sn及Zn的氧化物半導體膜時的電晶體特性，此時 的場效應遷移率為32.2cm2/Vs。
藉由在形成包含In、Sn及Zn的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖20C示出在200℃下藉由濺射法形成包含In、Sn及Zn的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2/Vs。
藉由意圖性地加熱基板，可以期待降低成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放而去除氫、羥基、水分等，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體膜去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體膜會能夠實現理想的超過100cm2/Vs的場效應遷移率。
也可以對包含In、Sn及Zn的氧化物半導體膜注入氧離子，藉由熱處理釋放該氧化物半導體膜所含有的氫、羥基、水分等，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體膜晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體膜。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常關閉化。將意圖性地不加熱基板來形成的在包 含In、Sn及Zn的氧化物半導體膜中具有通道形成區的電晶體有臨界值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界值電壓的負漂移化的問題。換言之，臨界值電壓向電晶體成為常關閉的方向漂移，並且從圖20A和圖20B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的組成比來控制臨界值電壓，採用In：Sn：Zn=2：1：3[原子數比]來可以實現電晶體的常關閉化。另外，藉由作為靶材採用In：Sn：Zn=2：1：3[原子數比]，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳地設定為200℃以上，更佳地設定為400℃以上。藉由更高的溫度下的成膜或熱處理，可以實現電晶體的常關閉化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓．應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
熱處理可以在氧氣圍中進行，但是也可以首先在氮等的惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體膜，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離 子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體膜中及該氧化物半導體膜與接觸於該氧化物半導體膜的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體膜中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體膜中含有氧。
此外，藉由熱處理在氧化物半導體膜的一部分中含有結晶區，可以獲得更穩定的氧化物半導體膜。例如，在使用原子數比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行包含In、Sn及Zn的氧化物半導體膜的XRD分析。作為XRD衍射，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm 的包含In、Sn及Zn的氧化物半導體膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成包含In、Sn及Zn的氧化物半導體膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行熱處理。首先，在氮氣圍下進行一個小時的熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的熱處理。藉由上述步驟製造的樣品為樣品B。
圖21示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成包含In、Sn及Zn的氧化物半導體膜時意圖性地進行加熱及/或在成膜後進行熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體膜來說是惡性雜質的氫、羥基、水分等或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體膜中成為施體雜質的氫、羥基、水分等來可以實現高純度化，由此可以實現電晶體的常關閉化，並且藉由氧化物半導體膜被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流 值。
圖22示出使用包含In、Sn及Zn的氧化物半導體膜的電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖22所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳地，當125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。與作為半導體膜使用矽的電晶體相比，這些截止電流值極低是顯而易見的。
當然，為了防止當形成氧化物半導體膜時氫、羥基、水分等混入到膜中，較佳充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現用於成膜的氣體的高純度化。例如，為了防止水分被包含在膜中，作為用於成膜的氣體較佳地使用其露點為-70℃以下的氣體。另外，較佳地使用靶材本身不含有氫、羥基、水分等的雜質的被高純度化的靶材。包含In、Sn及Zn的氧化物半導體膜可以藉由熱處理去除膜中的水分，但是與包含In、Ga及Zn的氧化物半導體膜相比水分的釋放溫度高，所以較佳地形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體膜之後進行650℃的熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行電特性的測量。在此，在電晶體中，將閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分的寬度稱為dW。
圖23示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖24A示出基板溫度與臨界值電壓的關係，而圖24B示出基板溫度與場效應遷移率的關係。
根據圖24A可知基板溫度越高臨界值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界值電壓為1.09V至-0.23V。
此外，根據圖24B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在上述那樣的在包含In、Sn及Zn的氧化物半導體膜中具有通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vs以上，較佳地設定為40cm2/Vs以上，更佳地設定為 60cm2/Vs以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用矽半導體製造的積體電路中混裝有使用氧化物半導體膜的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
<製造例子1>
在製造例子中，參照圖25A和圖25B等對使用包含In、Sn及Zn的氧化物半導體膜的電晶體的一個例子進行說明。
圖25A和圖25B是頂閘頂接觸結構的電晶體的俯視圖以及剖面圖的一個例子。圖25A示出電晶體的俯視圖。另外，圖25B示出對應於圖25A的鏈式線A1-A2的剖面圖。
圖25B所示的電晶體包括：基板1500；設置在基板1500上的基底絕緣膜1502；設置在基底絕緣膜1502附近的保護絕緣膜1504；設置在基底絕緣膜1502及保護絕緣膜1504上的具有高電阻區1506a及低電阻區1506b的氧化物半導體膜1506；設置在氧化物半導體膜1506上的閘極絕緣膜1508；以隔著閘極絕緣膜1508與氧化物半導體膜1506重疊的方式設置的閘極電極1510；與閘極電極1510的側面接觸地設置的側壁絕緣膜1512；至少與低電 阻區1506b接觸地設置的一對電極1514；以至少覆蓋氧化物半導體膜1506、閘極電極1510及一對電極1514的方式設置的層間絕緣膜1516；以及以藉由設置在層間絕緣膜1516中的開口部至少與一對電極1514中的一方連接的方式設置的佈線1518。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣膜1516及佈線1518地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣膜1516的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
<製造例子2>
在本製造例子中，示出與上述製造例子1不同的使用包含In、Sn及Zn的氧化物半導體膜的電晶體的另一個例子。
圖26A和圖26B是示出在本製造例子中製造的電晶體的結構的俯視圖以及剖面圖。圖26A是電晶體的俯視圖。另外，圖26B是對應於圖26A的鏈式線B1-B2的剖面圖。
圖26B所示的電晶體包括：基板1600；設置在基板1600上的基底絕緣膜1602；設置在基底絕緣膜1602上的氧化物半導體膜1606；與氧化物半導體膜1606接觸的一對電極1614；設置在氧化物半導體膜1606及一對電極1614上的閘極絕緣膜1608；以隔著閘極絕緣膜1608與氧化物半導體膜1606重疊的方式設置的閘極電極1610；覆 蓋閘極絕緣膜1608及閘極電極1610地設置的層間絕緣膜1616；藉由設置在層間絕緣膜1616中的開口部與一對電極1614連接的佈線1618；以及以覆蓋層間絕緣膜1616及佈線1618的方式設置的保護膜1620。
作為基板1600使用玻璃基板，作為基底絕緣膜1602使用氧化矽膜，作為氧化物半導體膜1606使用包含In、Sn及Zn的氧化物半導體膜，作為一對電極1614使用鎢膜，作為閘極絕緣膜1608使用氧化矽膜，作為閘極電極1610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜1616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線1618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜1620使用聚醯亞胺膜。
另外，在具有圖26A所示的結構的電晶體中，將閘極電極1610與一對電極1614重疊的部分的寬度稱為Lov。同樣地，將一對電極1614的從氧化物半導體膜1606超出的部分的寬度稱為dW。
C_1‧‧‧電容器
C_2‧‧‧電容器
C_n‧‧‧電容器
BL‧‧‧位元線
SAmp‧‧‧感應放大器
SCL_1‧‧‧子記憶體單元
SCL_2‧‧‧子記憶體單元
SCL_n‧‧‧子記憶體單元
Tr_1‧‧‧電晶體
Tr_2‧‧‧電晶體
Tr_n‧‧‧電晶體
WL_1‧‧‧字線
WL_2‧‧‧字線
WL_n‧‧‧字線

Claims (17)

  1. 一種半導體裝置，包含：基板；該基板上的第一電晶體和第一電容器；以及該第一電晶體和該第一電容器上的第二電晶體和第二電容器，其中該第一電晶體和該第二電晶體各者包含氧化物半導體膜、電連接至該氧化物半導體膜的一對電極、閘極絕緣膜以及閘極電極，其中該第一電容器和該第二電容器各者包含該對電極中的一者、該閘極絕緣膜以及電容器佈線，以及其中該第一電容器的電容不同於該第二電容器的電容。
  2. 根據申請專利範圍第1項之半導體裝置，其中該基板為矽晶圓。
  3. 根據申請專利範圍第1項之半導體裝置，其中該電容器佈線在該閘極絕緣膜上且與該閘極絕緣膜接觸。
  4. 根據申請專利範圍第1項之半導體裝置，其中該電容器佈線與該閘極電極為相同的材料。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第一電容器的該電容小於該第二電容器的該電容。
  6. 根據申請專利範圍第1項之半導體裝置，其中該第二電容器的該電容器佈線的表面積大於該第一電容器的該電容器佈線的表面積。
  7. 根據申請專利範圍第1項之半導體裝置，其中該第二電晶體的該對電極的該者的表面積大於該第一電晶體的該對電極的該者的表面積。
  8. 根據申請專利範圍第1項之半導體裝置，更包含：電連接至該對電極的另一者的放大器。
  9. 一種半導體裝置，包含：基板；該基板上的電容器；以及該電容器上的電晶體，其中該電晶體包含氧化物半導體膜、電連接至該氧化物半導體膜的一對電極、閘極絕緣膜以及閘極電極；並且其中該氧化物半導體膜與該電容器重疊。
  10. 根據申請專利範圍第9項之半導體裝置，其中該基板為矽晶圓。
  11. 根據申請專利範圍第9項之半導體裝置，其中該閘極電極在該氧化物半導體膜上。
  12. 根據申請專利範圍第9項之半導體裝置，其中該電容器包含電容器電極、該電容器電極上的絕緣膜以及該絕緣膜上的電容器佈線。
  13. 根據申請專利範圍第12項之半導體裝置，其中該電容器佈線與該閘極電極為相同的材料。
  14. 根據申請專利範圍第12項之半導體裝置，其中該對電極中的一者電連接至該電容器電極。
  15. 根據申請專利範圍第12項之半導體裝置，其中該電容器佈線比該電容器電極寬。
  16. 根據申請專利範圍第12項之半導體裝置，其中該電容器電極在該基板的凹部上。
  17. 根據申請專利範圍第12項之半導體裝置，更包含：包含該對電極中的一者、該閘極絕緣膜以及第二電容器佈線的第二電容器，其中該電容器的電容不同於該第二電容器的電容。
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