TWI395341B - Group III nitride semiconductor crystal and its manufacturing method, Group III nitride semiconductor device and manufacturing method thereof, and light emitting machine - Google Patents

Group III nitride semiconductor crystal and its manufacturing method, Group III nitride semiconductor device and manufacturing method thereof, and light emitting machine Download PDF

Info

Publication number
TWI395341B
TWI395341B TW094116106A TW94116106A TWI395341B TW I395341 B TWI395341 B TW I395341B TW 094116106 A TW094116106 A TW 094116106A TW 94116106 A TW94116106 A TW 94116106A TW I395341 B TWI395341 B TW I395341B
Authority
TW
Taiwan
Prior art keywords
group iii
nitride semiconductor
iii nitride
semiconductor crystal
substrate
Prior art date
Application number
TW094116106A
Other languages
English (en)
Other versions
TW200610192A (en
Inventor
Seiji Nakahata
Hideaki Nakahata
Koji Uematsu
Makoto Kiyama
Youichi Nagai
Takao Nakamura
Original Assignee
Sumitomo Electric Industries
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries filed Critical Sumitomo Electric Industries
Publication of TW200610192A publication Critical patent/TW200610192A/zh
Application granted granted Critical
Publication of TWI395341B publication Critical patent/TWI395341B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Description

Ⅲ族氮化物半導體結晶及其製造方法，Ⅲ族氮化物半導體裝置及其製造方法以及發光機器
本發明係關於一種用於半導體裝置之III族氮化物半導體結晶及其製造方法，III族氮化物半導體裝置及其製造方法以及包含其III族氮化物半導體裝置之發光機器。
III族氮化物半導體結晶廣泛用於發光二極體(Light Emitting Diode，以下稱LED)，雷射二極體(Laser Diode，以下稱LD)等之半導體裝置。
先前，包含III族氮化物半導體結晶之III族氮化物半導體裝置係經過以下許多步驟來製造。亦即，係經過以下步驟：在基底基板上形成III族氮化物半導體結晶，自該結晶除去基底基板及切割上述結晶；將經切割之結晶安裝於研削盤及/或研磨盤之結晶托架；縮小研磨粒徑同時表面加工上述結晶之一方主面(稱為研削及/或研磨，以下均同)；自結晶托架取出一方主面經加工之結晶；將一方主面經加工之結晶，以對另一方主面加工之方式而安裝於結晶托架上；縮小研磨粒徑同時將上述結晶之另一方主面實施加工；自結晶托架取出兩方主面經加工之結晶；及洗淨兩方主面經加工之結晶；而獲得潔淨度高且為特定厚度之III族氮化物半導體結晶基板。再者，經過在該III族氮化物半導體結晶基板上形成1層以上之III族半導體結晶層之步驟，及切割成特定大小之晶片之步驟，而獲得特定大小之半導體裝置(如參照專利文獻1)。
此時，係藉由生長基底基板之III族氮化物以外之材料而構成之異種基板時，為了獲得大的III族氮化物半導體結晶，還需要以下步驟：在異種基板上生長約100μm~200μm之III族氮化物半導體結晶，除去異種基板之一部分，再度生長約100μm~200μm之III族氮化物半導體結晶，除去剩餘之異種基板，再於其上生長III族氮化物半導體結晶等(如參照專利文獻2)。
如此，先前之製造方法如上述，製造步驟多，特別是III族氮化物半導體結晶之切割及研削．研磨步驟以及切割成晶片之步驟花費時間長，因此沒有效率。
因此，要求有效製造特定大小之III族氮化物半導體裝置。
專利文獻1：特開2002－261014號公報專利文獻2：特開平11－1399號公報
有鑑於上述狀況，本發明之目的在提供一種半導體裝置程度尺寸之III族氮化物半導體結晶及其有效之製造方法，III族氮化物半導體裝置及其有效之製造方法以及包含其III族氮化物半導體裝置之發光機器。
本發明之III族氮化物半導體結晶之製造方法包含以下步驟：在基底基板上生長1個以上之III族氮化物半導體結晶，及自基底基板分離III族氮化物半導體結晶，且III族氮化物半導體結晶之厚度為10μm以上，600μm以下，寬度為0.2 mm以上，50 mm以下。
本發明之III族氮化物半導體結晶之製造方法中，可使III族氮化物半導體結晶之主面面積比前述基底基板之主面面積小。
此外，本發明之III族氮化物半導體結晶之製造方法中，生長1個以上之III族氮化物半導體結晶之步驟包含以下步驟：在基底基板上形成具有1個以上開口部之掩模層，及至少在位於該掩模層之開口部下之基底基板之開口面上生長III族氮化物半導體結晶。
此外，本發明之III族氮化物半導體結晶之製造方法中，上述開口部可藉由2個以上之小開口部群而形成。亦即，生長1個以上III族氮化物半導體結晶之步驟可包含以下步驟：在基底基板上形成具有1個以上藉由2個以上之小開口部群而形成之開口部之掩模層；及至少在位於該掩模層之開口部下之基底基板之開口面上生長III族氮化物半導體結晶。
此外，本發明之III族氮化物半導體結晶之製造方法中，生長1個以上之III族氮化物半導體結晶之步驟可包含以下步驟：在基底基板上配置1個以上之種結晶，及將該種結晶作為核心，而生長III族氮化物半導體結晶。
此外，本發明之III族氮化物半導體結晶之製造方法中，自基底基板分離III族氮化物半導體結晶之步驟中，可使用蝕刻、雷射及劈開中之任何一種方法。
此外，可將藉由本發明之III族氮化物半導體結晶之製造方法而獲得之III族氮化物半導體結晶之形狀形成六角平板狀、四方平板狀或三角平板狀。
此外，本發明之III族氮化物半導體結晶之製造方法中，可將III族氮化物半導體結晶之生長速度設定在10μm/hr以上，300μm/hr以下。此外，可將III族氮化物結晶之雜質濃度設定在5×101 9 cm－ 3 以下。此外，可將III族氮化物結晶之主面與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何一面形成之偏角設定在0°以上，4°以下。
本發明係使用上述III族氮化物半導體結晶之製造方法而製造之III族氮化物半導體結晶。
本發明之III族氮化物半導體裝置之製造方法包含以下步驟：在基底基板上生長1個以上之III族氮化物半導體結晶基板，在III族氮化物半導體結晶基板上生長1層以上之III族氮化物半導體結晶層，及自基底基板分離包含III族氮化物半導體結晶基板及III族氮化物半導體結晶層之III族氮化物半導體結晶，且III族氮化物半導體結晶之厚度為10μm以上，600μm以下，寬度為0.2 mm以上，50 mm以下。本發明之III族氮化物半導體裝置之製造方法中，可使III族氮化物半導體結晶基板之主面面積比前述基底基板之主面面積小。
此外，本發明之III族氮化物半導體裝置之製造方法中，生長1個以上之III族氮化物半導體結晶基板之步驟可包含以下步驟：在基底基板上形成具有1個以上開口部之掩模層，及至少在位於該掩模層之開口部下之基底基板之開口面上生長III族氮化物半導體結晶基板。
此外，本發明之III族氮化物半導體裝置之製造方法中，上述開口部可藉由2個以上之小開口部群而形成。亦即，生長1個以上III族氮化物半導體結晶基板之步驟可包含以下步驟：在基底基板上形成具有1個以上藉由2個以上之小開口部群而形成之開口部之掩模層；及至少在位於該掩模層之開口部下之基底基板之開口面上生長III族氮化物半導體結晶。
此外，本發明之III族氮化物半導體裝置之製造方法中，生長1個以上之III族氮化物半導體結晶基板之步驟可包含以下步驟：在基底基板上配置1個以上之種結晶，及將該種結晶作為核心，而生長III族氮化物半導體結晶基板。
此外，本發明之III族氮化物半導體裝置之製造方法中，自基底基板分離包含III族氮化物半導體結晶基板及III族氮化物半導體結晶層之III族氮化物半導體結晶之步驟中，可使用蝕刻、雷射及劈開中之任何一種方法。
此外，可將藉由本發明之III族氮化物半導體裝置之製造方法而獲得之III族氮化物半導體結晶基板及III族氮化物半導體結晶層之形狀形成六角平板狀、四方平板狀或三角平板狀。
此外，本發明之III族氮化物半導體裝置之製造方法中，可將III族氮化物半導體結晶基板之生長速度設定在10μm/hr以上，300μm/hr以下。此外，可將III族氮化物結晶基板之雜質濃度設定在5×101 9 cm－ 3 以下。此外，可將III族氮化物結晶基板之主面與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何一面形成之偏角設定在0°以上，4°以下。
此外，本發明係使用上述III族氮化物半導體裝置之製造方法而製造之III族氮化物半導體裝置。
本發明之III族氮化物半導體裝置中，可於III族氮化物半導體結晶基板之背面形成凹凸表面。再者，本發明之III族氮化物半導體裝置中，可將形成於III族氮化物半導體結晶基板背面之凹凸表面之表面粗度RP － V 設定為0.01μm以上，50μm以下。此時，所謂III族氮化物半導體基板之背面，係指III族氮化物半導體基板中，與形成有1層以上之III族氮化物半導體結晶層之面相反側之面。
再者，本發明之發光機器之特徵為：包含上述III族氮化物半導體裝置，且III族氮化物半導體裝置具備：III族氮化物半導體結晶基板；在III族氮化物半導體結晶基板第一主面側之n型III族氮化物半導體層，及自III族氮化物半導體基板觀察，遠離n型III族氮化物半導體結晶層之p型III族氮化物半導體結晶層；及位於n型III族氮化物半導體結晶層及p型III族氮化物半導體結晶層之間之發光層；III族氮化物半導體結晶基板之電阻率為0.5Ω．cm以下，安裝時使p型III族氮化物半導體結晶層之一側朝下，自與III族氮化物半導體結晶基板之第一主面相反側之主面即第二主面放出光。
如上述，採用本發明可提供半導體裝置程度大小之III族氮化物半導體結晶及其有效之製造方法，III族氮化物半導體裝置及其有效之製造方法以及包含其III族氮化物半導體裝置之發光機器。
 (實施形態1)
本發明之一種III族氮化物半導體結晶之製造方法，參照圖1，係包含以下步驟：如圖1A及圖1B所示，在基底基板1上生長1個以上之III族氮化物結晶10，及如圖1C或圖1D所示，自基底基板1分離該III族氮化物結晶10，且III族氮化物半導體結晶之厚度為10μm以上，600μm以下，寬度為0.2 mm以上，50 mm以下之半導體裝置程度大小。此時，所謂III族氮化物半導體結晶之寬度，於III族氮化物半導體結晶之形狀為圓形時，係指其直徑，為多角形狀時，係指一邊與相對之邊或角之距離。藉由該製造方法，不採用先前製造方法之III族氮化物半導體結晶之切割、表面加工及晶片化等步驟，而可直接且有效獲得半導體裝置程度之大小之III族氮化物半導體結晶。
本實施形態之III族氮化物半導體結晶之製造方法中，參照圖1，III族半導體結晶之主面(相當於圖1中之下面10a或上面10b)之面積可比基底基板1之主面1h之面積小。藉此，即使使用大的基底基板，仍可直接且有效地製造半導體裝置程度大小之III族氮化物結晶。
本實施形態之III族氮化物半導體結晶之製造方法，其在基底基板1上生長1個以上III族氮化物結晶10之步驟，詳細而言包含以下步驟：顯示於圖1A之在基底基板1上形成具有1個以上之開口部2a之掩模層2；及顯示於圖1B之在位於掩模層2之開口部2a下之基底基板1之開口面1a上生長III族半導體氮化物結晶10。
顯示於圖1A之形成具有開口部2a之掩模層2之步驟中，開口部2a之大小並無特別限制，不過從可輕易獲得寬度為0.2 mm以上，50 mm以下之III族氮化物半導體結晶之觀點而言，開口部2a之開口寬W宜為0.2 mm以上，50 mm以下。此外，開口部之分布亦無特別限制，不過從可輕易獲得大小均一之III族氮化物半導體結晶之觀點而言，宜均一地分散。開口部之形狀並無特別限制，為圓形或多角形狀均可，不過，由於屬於六方晶系或立方晶系之III族氮化物半導體結晶容易形成六角平板狀、四方平板狀或三角平板狀之形狀，因此宜為六角形狀、四方形狀或三角形狀。此時所謂開口部之開口寬，為圓形之開口部時，係指直徑，為多角形時，係指一邊與相對之邊或角之距離。再者，掩模層並無特別限制，只要係抑制III族氮化物半導體結晶之生長者即可，而宜使用二氧化矽(SiO2 )、四氮化三矽(Si3 N4 )、鎢、鎳及鈦等。
顯示於圖1B之在基底基板1之開口面1a上生長III族氮化物半導體結晶之步驟中，生長之III族氮化物半導體結晶10並不限定於1層之結晶層，亦可為2層以上之結晶層。如III族氮化物半導體結晶10亦可為包含：III族氮化物半導體結晶基板11及形成於其III族氮化物半導體結晶基板11上之1層以上之III族氮化物半導體結晶層12者。此時，生長III族氮化物半導體結晶之步驟包含以下步驟：在基底基板1之開口面1a上生長III族氮化物半導體結晶基板11，及在III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12。
此外，III族氮化物結晶之生長方法並無特別限制，而宜採用HVPE(Hydride Vapor Phase Epitaxy；氫化物氣相生長法)法、MOCVD(Metal Organic Chemical Vapor Deposition；有機金屬化學氣相堆積法)法及MBE(MoIecular Beam Epitaxy；分子線磊晶)法等各種氣相生長法。其中形成III族氮化物半導體結晶基板11等厚層時，特別宜採用HVPE法，於生長雖然較薄仍要求表面平坦性之III族氮化物半導體結晶層12時，特別宜採用MOCVD法。
本實施形態中，III族氮化物半導體結晶10僅生長於基底基板之開口面1a上，而不生長於掩模層2上。此種III族氮化物半導體結晶之生長，於掩模層中開口部之間隔Pw 與開口部之開口寬Ww 之差異小時，掩模層之材質使用四氮化三矽或鎢時容易引起，此外於結晶之生長溫度高而生長時間短時容易引起。
自上述基底基板1分離III族氮化物半導體結晶10之方法並無特別限制，不過從III族氮化物半導體結晶10之損傷小之觀點而言，宜採用藉由雷射及劈開等機械性分離之方法，以及藉由蝕刻等化學性分離之方法。
所謂藉由雷射而機械性分離之方法，參照圖1C，係藉由在III族氮化物半導體結晶10中，藉由雷射切斷與基底基板1接觸之下面(基底基板側表面)10a與基底基板之開口面1a，而自基底基板1分離III族氮化物半導體結晶10之方法。
上述雷射之分離方法，宜在如III族氮化物半導體結晶10之帶隙能比基底基板1之帶隙能小時採用。此時，藉由自基底基板1側照射雷射，不致造成基底基板損傷，而可分離III族氮化物結晶10與基底基板1，因此可再度利用基底基板。
此外，III族氮化物半導體結晶之帶隙能與基底基板之帶隙能相等或此等差異小情況下，藉由在掩模層形成後之基底基板與III族氮化物結晶之間預先形成帶隙能比III族氮化物半導體結晶及基底基板之帶隙能小之分離層，自基底基板側照射雷射來切斷分離層，不致造成損傷，而可分離III族氮化物結晶與基底基板。
所謂藉由劈開而機械性分離之方法，係利用III族氮化物半導體結晶在特定之指數面(如(0001)面、(1－100)面，此時所謂指數面，係指具有其面指數之面，以下相同)中容易分割之性質，而自基底基板1分離III族氮化物半導體結晶10之方法。如在將(1－100)面作為主面之基底基板上生長將(1－100)面作為主面之III族氮化物半導體結晶，藉由劈開基底基板與III族氮化物半導體結晶之界面，不致造成損傷而可分離III族氮化物結晶與基底基板。
其他機械性分離之方法，亦有在基底基板1與生長於其上之III族氮化物半導體結晶之間插入機械性脆弱之層之方法。具體而言，係在基底基板1上生長摻雜碳(C)之厚度為數μm~數10μm之III族氮化物結晶層(機械性脆弱之層)後，生長希望之III族氮化物結晶之方法。亦即，由於摻雜碳之III族氮化物結晶比未摻雜碳之結晶脆弱，因此施加弱的力，即可自基底基板1分離。另外，獲得脆弱層用之摻雜物並不僅限定於碳，只要是可使結晶脆弱之摻雜物即可。
此外，藉由蝕刻而化學性分離之方法，如參照圖1D，使用蝕刻劑，在掩模層2及III族氮化物半導體結晶中，藉由蝕刻與基底基板1接觸之下面10a，而自基底基板1分離III族氮化物半導體結晶10之方法。此時，蝕刻四氮化三矽及二氧化矽等之掩模層2用之蝕刻劑，係使用氟酸等腐蝕性酸，蝕刻鎢、鎳、鈦等之掩模層2用之蝕刻劑，係使用包含：硝酸、氟酸、硫酸銅等混合酸，在III族氮化物半導體結晶10中，蝕刻與基底基板1接觸之下面10a用之蝕刻劑，係使用氫氧化鉀(KOH)等強鹼。
此時，具有纖鋅礦構造之III族氮化物半導體結晶，在結晶之<0001>方向具有交互排列包含：氮元素之原子層與包含III族元素之原子層之結晶構造，在與結晶之<0001>方向垂直之面存在包含：氮元素之原子面與包含III族元素之原子面。在基底基板上，於<0001>方向生長III族氮化物半導體結晶時，通常係自基底基板上，在結晶之生長方向，以包含氮元素之原子層、包含III族元素之原子層、包含氮元素之原子層、包含III族元素之原子層…之順序結晶生長，因此，參照圖1D，於III族氮化物半導體結晶10中，與基底基板1接觸之下面10a成為包含氮元素之原子面，上面10b成為包含III族元素之原子面。III族氮化物半導體結晶係化學性穩定之結晶，自包含III族元素之原子面之上面10b不易蝕刻，不過，自包含氮元素之原子面之下面10a，藉由氫氧化鉀等強鹼，可輕易蝕刻。
另外，藉由蝕刻而化學性分離之方法，亦可藉由蝕刻除去基底基板1，不過圖上並未顯示。蝕刻矽等基底基板用之蝕刻劑，係使用氟酸等腐蝕性酸。
本實施形態之III族氮化物半導體結晶之生長速度宜為10μm/hr以上，300μm/hr以下。III族氮化物半導體結晶之生長速度未達10μm/hr時，製造效率降低，超過300μm/hr時，容易在III族氮化物半導體結晶中導入空孔等瑕疵，而容易發生龜裂。
此外，本實施形態之III族氮化物結晶之雜質濃度宜為5×101 9 cm－ 3 以下。III族氮化物半導體結晶之雜質濃度超過5×101 9 cm－ 3 時，容易在III族氮化物半導體結晶中導入瑕疵，而容易發生龜裂。
此外，本實施形態之III族氮化物結晶之主面，與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何一面形成之偏角宜為0°以上，4°以下。此時所謂偏角為0°，係指III族氮化物結晶之主面與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何面係平行。該偏角超過4°時，容易在III族氮化物結晶中導入瑕疵，而容易發生龜裂。
此時，結晶系為六方晶系之基底基板時，通常將與基底基板主面之指數面相同指數面作為主面之III族氮化物結晶容易生長。此外，基底基板為其他結晶系時，為模仿基底基板表面之原子排列之面，如矽(111)面時，III族氮化物結晶之(0001)面容易生長。此外，基底基板之主面與某個指數面之偏角，以及III族氮化物結晶之主面與其指數面之偏角大致一致。
(實施形態2)
本發明之其他III族氮化物半導體結晶之製造方法，參照圖2，在基底基板1上生長1個以上III族氮化物結晶10之步驟包含以下步驟：顯示於圖2A之在基底基板1上形成具有1個以上之開口部2a之掩模層2；及顯示於圖2B之在位於掩模層2之開口部2a下之基底基板之開口面1a及包圍開口部2a之掩模層之一部分上面2b上生長III族氮化物半導體結晶10。
實施形態1僅在位於掩模層之開口部下之基底基板1之開口面1a上生長III族氮化物半導體結晶，而本實施形態不同之處在於，除位於掩模層2之開口部2a下之基底基板1之開口面1a上之外，亦在包圍開口部2a之掩模層2之一部分上面2b上生長III族氮化物半導體結晶10。此種III族氮化物半導體結晶之生長，於掩模層中，當開口部之間隔Pw 與開口部之開口寬Ww 之差異大時容易引起，此外，於結晶之生長溫度高，原料氣體壓力低，且生長時間短時容易引起。
本實施形態中，自上述基底基板1分離III族氮化物半導體結晶10之方法，宜為圖2C及圖2D所示之藉由蝕刻而化學性分離之方法。亦即，如圖2C所示，使用氟酸等腐蝕性酸，蝕刻二氧化矽及四氮化三矽等之掩模層2後，如圖2D所示，藉由使用氫氧化鉀等強鹼，蝕刻III族氮化物半導體結晶中與基底基板1接觸之下面10a，而自基底基板1分離III族氮化物半導體結晶10。本實施形態中，由於掩模層2形成進入III族氮化物半導體結晶10中之基底基板側表面一部分之形狀，因此，藉由蝕刻掩模層2而除去，III族氮化物半導體結晶中與基底基板接觸之下面10a之包含氮元素之原子面之蝕刻容易。
此外，關於本實施形態之III族氮化物半導體結晶之生長速度、雜質濃度及主面與指數面之偏角，與實施形態1相同。
(實施形態3)
本發明之另外III族氮化物半導體結晶之製造方法，參照圖3，於基底基板1上生長1個以上III族氮化物結晶10之步驟包含以下步驟：顯示於圖3A之在基底基板1上形成具有1個以上開口部2a之掩模層2；及顯示於圖3B之在位於掩模層2之開口部2a下之基底基板之開口面1a上生長III族氮化物半導體結晶10，並且在掩模層2上生長極性反轉之III族氮化物半導體極性反轉結晶3。此種III族氮化物半導體結晶10及III族氮化物半導體極性反轉結晶3之生長，於掩模層中，開口部之間隔Pw 與開口部之開口寬Ww 之差異大時，在掩模層之材質使用鎳或鈦時容易引起，此外，在結晶之生長溫度低，原料氣體壓力高時容易引起。
此時，所謂極性反轉，係指III族氮化物半導體結晶中，構成垂直於<hklu>軸而相對之兩面之(hklu)面與(－h－k－l－u)面之原子面反轉(此時為1＝－h－k)。如上述，III族氮化物半導體結晶在基底基板上生長時，通常自基底基板而在結晶之生長方向上，係以包含氮元素之原子層、包含III族元素之原子層、包含氮元素之原子層、包含III族元素之原子層…之順序結晶生長，因此，參照圖3B，在III族氮化物半導體結晶10中，與基底基板1接觸之下面10a成為包含氮元素之原子面，上面10b成為包含III族元素之原子面。
另外，III族氮化物半導體結晶生長於二氧化矽、鎳及鈦等之掩模層上時，由於自掩模層上在結晶之生長方向上，係以包含III族元素之原子層、包含氮元素之原子層、包含III族元素之原子層、包含氮元素之原子層…之順序結晶生長，因此，參照圖3B，在III族氮化物半導體極性反轉結晶中，與掩模層2接觸之下面3a成為包含III族元素之原子面，上面3b成為包含氮元素之原子面。此外，III族氮化物半導體結晶如上述，自包含III族元素之原子面不易蝕刻，而自包含氮元素之原子面，藉由氫氧化鉀等之強鹼容易蝕刻。
因此，本實施形態中，自上述基底基板1分離III族氮化物半導體結晶10之步驟，如圖3C所示，係自上面3b之包含氮元素之原子面，使用氫氧化鉀等強鹼蝕刻生長於掩模層2上之III族氮化物半導體極性反轉結晶3後，使用氟酸等腐蝕性酸或包含硝酸、氟酸、硫酸銅等之混合酸來蝕刻二氧化矽、鎳及鈦等之掩模層2。再者，如圖3D所示，藉由使用氫氧化鉀等強鹼，蝕刻III族氮化物半導體結晶10中與基底基板1接觸之下面10a，可自基底基板1分離III族氮化物半導體結晶10。
另外，III族氮化物半導體結晶之下面之面積大，而上述蝕刻困難時，藉由雷射等切斷III族氮化物半導體結晶與基底基板之界面，亦可自上述基底基板分離III族氮化物半導體結晶，不過圖上並未顯示。
此外，關於本實施形態之III族氮化物半導體結晶之生長速度、雜質濃度及主面與指數面之偏角，與實施形態1相同。
(實施形態4)
本發明之另外III族氮化物半導體結晶之製造方法，在基底基板1上生長1個以上之III族氮化物結晶10之步驟，參照圖4，包含以下步驟：如圖4A所示地在基底基板1上形成具有1個以上藉由2個以上之小開口部2s之群而形成之開口部2a之掩模層2；及如圖4B所示地，至少在位於該掩模層2之開口部2a下之基底基板1之開口面1a上生長III族氮化物半導體結晶10。
開口部2a之大小愈大，在生長之III族氮化物結晶上愈容易發生龜裂，不過藉由小開口部2s之群形成開口部2a，可抑制III族氮化物半導體結晶發生龜裂。藉由小開口部來抑制III族氮化物半導體結晶龜裂之效果，於III族氮化物結晶之寬度(與開口部之寬度大致相等)為200μm以上時效果特別大，亦可不產生龜裂而生長寬度為50000μm之III族氮化物半導體結晶。
參照圖5，掩模層2之開口部2a由2個以上之小開口部2s之群而形成。小開口部2s之排列並無特別限制，不過從均一生長III族氮化物半導體結晶之觀點而言，宜均一地以一定間隔，小開口部之中心成為正三角形或正方形之頂點之方式排列。此外，小開口部之寬度WS 宜為0.5μm以上，200μm以下，小開口部之間隔PS 宜為1μm以上，250μm以下。小開口部之寬度WS 未達0.5μm時，無法使用廉價之光蝕刻，製造成本提高，超過200μm時，抑制III族氮化物半導體結晶之龜裂之效果減低。小開口部之間隔PS 未達1μm時，無法使用廉價之光蝕刻，製造成本提高，超過250μm時，抑制III族氮化物半導體結晶之龜裂之效果減低。
本實施形態中，如上述，由於小開口部之寬度WS 及小開口部之間隔PS 小，因此，除開口面1a之區域內之小開口面1s上，III族氮化物半導體結晶亦生長於掩膜部2p上。此外，關於本實施形態之III族氮化物半導體結晶之生長速度、雜質濃度、主面與指數面之偏角，與實施形態1相同。此外，本實施形態亦可適用於實施形態2及實施形態3之情況。
(實施形態5)
本發明之另外III族氮化物半導體結晶之製造方法，參照圖6，在基底基板1上生長1個以上III族氮化物結晶10之步驟包含以下步驟：顯示於圖6A之在基底基板1上配置1個以上之種結晶4；及顯示於圖6B之將種結晶4作為核心，而生長III族氮化物半導體結晶10。另外，種結晶並無特別限制，不過從獲得品質佳之結晶之觀點而言，宜為與生長之III族氮化物半導體結晶相同種類之結晶。
配置種結晶之一種方法(實施形態5a)，在基底基板1上設置種結晶4時，將種結晶作為核心而生長之III族氮化物半導體結晶10固著於基底基板1少，如圖6C所示，僅施加少許之力，即可自基底基板1分離III族氮化物半導體結晶10。另外，III族氮化物半導體結晶10不易自基底基板1脫離時，藉由雷射等切斷III族氮化物半導體結晶10中之與基底基板1接觸之下面10a，或是藉由氫氧化鉀等強鹼蝕刻，亦可自基底基板1分離III族氮化物半導體結晶10。
此外，配置種結晶之其他方法(實施形態5b)，係包含以下步驟：如圖7A所示，在基底基板1上形成基底III族氮化物結晶9；形成具有1個以上之開口部2a之掩模層2(掩膜部2p)；如圖7B所示，蝕刻位於開口部2a下之基底III族氮化物結晶9a；及如圖7C所示，除去掩膜部2p；並將其餘之基底III族氮化物結晶作為種結晶4，而配置於基底基板1上者。
實施形態5b中，將作為種結晶4而保留之基底III族氮化物結晶作為核心，生長III族氮化物半導體結晶10，藉由雷射等切斷生長之III族氮化物半導體結晶10中與基底基板1之種結晶4接觸之下面10a，或是藉由氫氧化鉀等之強鹼蝕刻，可自基底基板1分離III族氮化物半導體結晶10。
本實施形態(實施形態5a及實施形態5b)中，由於基底基板與種結晶之密合度低，或接觸面積小，因此不致發生龜裂，而可生長寬度為50000μm之III族氮化物半導體結晶。
關於本實施形態中之III族氮化物半導體結晶之生長速度及雜質濃度，與實施形態1相同。III族氮化物半導體結晶之主面及主面與指數面之偏角，與種結晶之主面及主面與指數面之偏角關係密切。亦即，結晶系為六方晶系之種結晶時，通常將與種結晶之主面之指數面相同之指數面作為主面之III族氮化物結晶容易生長。此外，種結晶為其他結晶系時，模仿基底基板表面之原子排列之面，如為矽(111)面時，III族氮化物結晶之(0001)面容易生長。此外，種結晶之主面與某個指數面之偏角，以及III族氮化物結晶之主面與其指數面之偏角大致一致。
此時，由於III族氮化物半導體結晶屬於六方晶系或立方晶系，因此如圖8所示，上述實施形態1~實施形態5中生長之III族氮化物半導體結晶10之形狀，容易形成下面10a及上面10b係六角形狀之六角平板狀(圖8A)，下面10a及上面10b係四方形狀之四方平板狀(圖8B)或下面10a及上面10b係三角形狀之三角平板狀(圖8C)。此時之四方平板中，四方形之形狀包含正方形、長方形及菱形。此外，如圖8所示，上述六角平板、四方平板或三角平板之下面10a與側面10s之形成角θ，依結晶之生長條件可取30°~90°之角度。特別是上述之角θ多取60°及90°附近之值。
另外，如圖8所示，所謂III族氮化物半導體結晶10之寬度W，係指下面10a之一邊與相對之邊或角之距離，所謂III族氮化物半導體結晶10之厚度T，係指下面10a與上面10b之距離。
(實施形態6)
本發明之一種III族氮化物半導體裝置之製造方法，參照圖1，係包含以下步驟：如圖1A及圖1B所示，在基底基板1上生長1個以上之III族氮化物半導體結晶基板11；如圖1B所示，在III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12；及如圖1C或圖1D所示，自基底基板1分離包含III族氮化物半導體結晶基板11及III族氮化物半導體結晶層12之III族氮化物半導體結晶10；且III族氮化物半導體結晶10之厚度為10μm以上，600μm以下，寬度為0.2 mm以上，50 mm以下。
本實施形態之III族氮化物半導體裝置之製造方法中，參照圖1，III族氮化物半導體結晶基板11之主面(相當於圖1中之下面10a)之面積可比基底基板1之主面1h之面積小。藉此，即使使用大的基底基板，仍可直接且有效製造半導體裝置程度大小之III族氮化物半導體裝置。
本實施形態之III族氮化物半導體裝置之製造方法，詳細而言，在基底基板1上生長1個以上III族氮化物半導體結晶基板11之步驟包含以下步驟：顯示於圖1A之在基底基板1上形成具有1個以上之開口部2a之掩模層2；及顯示於圖1B之在位於掩模層2之開口部2a下之基底基板1之開口面1a上生長III族氮化物半導體結晶基板11。此時，生長III族氮化物半導體結晶基板11之方法及條件與實施形態1中之生長III族氮化物半導體結晶10之方法及條件相同。
其次，如圖1B所示，在上述III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12。如此藉由設置在已經成晶片狀之III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12之步驟，可省略包含III族氮化物半導體結晶基板11及III族氮化物半導體結晶層12之III族氮化物半導體結晶10之表面加工以及爾後之晶片化步驟。此時，III族氮化物半導體結晶層12之生長方法並無特別限制，宜採用HVPE法、MOCVD法、MBE法等各種氣相生長法，而從結晶層表面之平坦性佳之觀點而言，尤宜採用MOCVD法。
此時，如圖1B所示，在III族氮化物半導體結晶基板11上之1層以上之III族氮化物半導體結晶層12，如依序生長n型III族氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0 . 2 Ga0 . 8 N層22a及Al0 . 2 Ga0 . 8 N層22b、p型III族氮化物半導體結晶層23之p型氮化鎵層。此時，n型III族氮化物半導體結晶層21、發光層22及p型III族氮化物半導體結晶層23均係在III族氮化物半導體結晶基板11之主面上，亦即在與基底基板1之主面1h大致平行之面上生長。
其次，在III族氮化物半導體結晶層12之最上面(相當於p型III族氮化物半導體結晶層23之上面)形成p側電極(圖上並未顯示)後，如圖1C或圖1D所示，自基底基板1分離包含III族氮化物半導體結晶基板11與III族氮化物半導體結晶層12之III族氮化物半導體結晶10。自基底基板1分離該III族氮化物半導體結晶10之方法與實施形態1相同。如以上所述，III族氮化物半導體結晶基板11、III族氮化物半導體結晶層12及p側電極之各個主面亦與基底基板1之主面1h大致平行地堆疊。
再者，藉由在自基底基板1分離之III族氮化物半導體10之下面10a(相當於III族氮化物半導體基板11之下面)形成n側電極，而獲得半導體裝置，不過圖上並未顯示。
參照圖8，上述III族氮化物結晶10之形狀容易取六角平板狀、四方平板狀或三角平板狀之形狀，由於該平板之側面10s與下面10a之構成角θ可取30°以上，90°以下之角，因此上述實施形態5中獲得之半導體裝置之形狀亦容易取六角平板狀、四方平板狀或三角平板狀之形狀，該平板之側面與下面之構成角θ亦可取30°以上，90°以下之角。因此，半導體裝置之上面與下面之大小雖未必一致，但是由於對半導體裝置之寬度，其厚度顯著較小，因此上面與下面之大小差異小，而可照樣用作半導體裝置。此外，半導體裝置之側面，藉由對下面及上面垂直之方式截斷，亦可使上面與下面之大小一致。另外，其就以下之實施形態7~實施形態10中之半導體裝置亦同。
本實施形態之III族氮化物半導體結晶基板之生長速度宜為10μm/hr以上，300μm/hr以下。III族氮化物半導體結晶基板之生長速度未達10μm/hr時，製造效率降低，超過300μm/hr時，容易在III族氮化物半導體結晶基板中導入空孔等瑕疵，而容易發生龜裂。
此外，本實施形態之III族氮化物結晶基板之雜質濃度宜為5×101 9 cm－ 3 以下。III族氮化物結晶基板之雜質濃度超過5×101 9 cm－ 3 時，容易在III族氮化物半導體結晶基板中導入瑕疵，而容易發生龜裂。
此外，本實施形態之III族氮化物結晶基板之主面，與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何一面形成之偏角宜為0°以上，4°以下。此時所謂偏角為0°，係指III族氮化物結晶基板之主面與(0001)面、(1－100)面、(11－20)面、(1－101)面、(1－102)面、(11－21)面及(11－22)面中之任何面係平行。該偏角超過4°時，容易在III族氮化物結晶基板中導入瑕疵，而容易發生龜裂。
此時，結晶系為六方晶系之基底基板時，通常將與基底基板主面之指數面相同指數面作為主面之III族氮化物結晶基板容易生長。此外，基底基板為其他結晶系時，為模仿基底基板表面之原子排列之面，如矽(111)面時，III族氮化物結晶之(0001)面容易生長。此外，基底基板之主面與某個指數面之偏角，以及III族氮化物結晶基板之主面與其指數面之偏角大致一致。
(實施形態7)
本發明之其他III族氮化物半導體裝置之製造方法，參照圖2，在基底基板1上生長1個以上III族氮化物結晶基板11之步驟包含以下步驟：顯示於圖2A之在基底基板1上形成具有1個以上之開口部2a之掩模層2；及顯示於圖2B之在位於掩模層2之開口部2a下之基底基板之開口面1a及包圍開口部2a之掩模層之一部分上面2b上生長III族氮化物半導體結晶基板11。此時，生長III族氮化物半導體結晶基板11之方法及條件與實施形態2中生長III族氮化物半導體結晶10之方法及條件相同。
其次，如圖2B所示，與實施形態5同樣地，在上述III族氮化物半導體結晶基板上生長1層以上之III族氮化物半導體結晶層12。其次，在III族氮化物半導體結晶層12之最上面形成p側電極，不過圖上並未顯示。其次，如圖2C及圖2D所示，與實施形態2同樣地，自上述基底基板1分離包含III族氮化物半導體結晶基板11及III族氮化物半導體結晶層12之III族氮化物半導體結晶10。再者，藉由在自基底基板1分離之III族氮化物半導體10之下面10a(相當於III族氮化物半導體基板11之下面)形成n側電極，而獲得半導體裝置，不過圖上並未顯示。
此外，關於本實施形態中之III族氮化物半導體結晶基板之生長速度、雜質濃度、主面與指數面之偏角，與實施形態6相同。
(實施形態8)
本發明之另外III族氮化物半導體裝置之製造方法，參照圖3，於基底基板1上生長1個以上III族氮化物結晶基板11之步驟包含以下步驟：顯示於圖3A之在基底基板1上形成具有1個以上開口部2a之掩模層2；及顯示於圖3B之在位於掩模層2之開口部2a下之基底基板之開口面1a上生長III族氮化物半導體結晶基板11，並且在掩模層2上生長極性反轉之III族氮化物半導體極性反轉結晶3。此時，生長III族氮化物半導體結晶基板11之方法及條件與實施形態3中之生長III族氮化物半導體結晶10之方法及條件相同。
其次，如圖3B所示，與實施形態5同樣地，在上述III族氮化物半導體結晶基板上生長1層以上之III族氮化物半導體結晶層12。其次，在III族氮化物半導體結晶層12之最上面形成p側電極，不過圖上並未顯示。其次，如圖3C及圖3D所示，與實施形態3同樣地，自上述基底基板1分離包含III族氮化物半導體結晶基板11及III族氮化物半導體結晶層12之III族氮化物半導體結晶10。再者，藉由在自基底基板1分離之III族氮化物半導體10之下面10a(相當於III族氮化物半導體基板11之下面)形成n側電極，而獲得半導體裝置，不過圖上並未顯示。
此外，關於本實施形態中之III族氮化物半導體結晶基板之生長速度、雜質濃度、主面與指數面之偏角，與實施形態6相同。
(實施形態9)
本發明之另外III族氮化物半導體裝置之製造方法，在基底基板1上生長1個以上之III族氮化物結晶基板11之步驟，參照圖4，包含以下步驟：如圖4A所示地在基底基板1上形成具有1個以上藉由2個以上之小開口部2s之群而形成之開口部2a之掩模層2；如圖4B所示地，至少在位於該掩模層2之開口部2a下之基底基板1之開口面1a上生長III族氮化物半導體結晶基板11；及同樣如圖4B所示，在III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12。
開口部2a之大小愈大，在生長之III族氮化物結晶基板11上愈容易發生龜裂，不過藉由小開口部2s之群形成開口部2a，可抑制III族氮化物半導體結晶基板11發生龜裂。藉由小開口部來抑制III族氮化物半導體結晶基板龜裂之效果，於III族氮化物結晶基板之寬度(與開口部之寬度大致相等)為200 μm以上時效果特別大，亦可不產生龜裂而生長寬度為50000 μm之III族氮化物半導體結晶基板。
參照圖5，掩模層2之開口部2a由2個以上之小開口部2s之群而形成。小開口部2s之排列並無特別限制，不過從均一生長III族氮化物半導體結晶基板之觀點而言，宜均一地以一定間隔，小開口部之中心成為正三角形或正方形之頂點之方式排列。此外，小開口部之寬度WS 宜為0.5 μm以上，200 μm以下，小開口部之間隔PS 宜為1 μm以上，250 μm以下。小開口部之寬度WS 未達0.5 μm時，無法使用廉價之光蝕刻，製造成本提高，超過200 μm時，抑制III族氮化物半導體結晶基板之龜裂之效果減低。小開口部之間隔PS 未達1 μm時，無法使用廉價之光蝕刻，製造成本提高，超過250 μm時，抑制III族氮化物半導體結晶基板之龜裂之效果減低。
本實施形態中，如上述，由於小開口部之寬度WS 及小開口部之間隔PS 小，因此，除開口面1a之區域內之小開口面1s上，III族氮化物半導體結晶基板亦生長於掩膜部2p上。此外，關於本實施形態之III族氮化物半導體結晶基板之生長速度、雜質濃度、主面與指數面之偏角，與實施形態6相同。此外，本實施形態亦可適用於實施形態7及實施形態8之情況。
(實施形態10)
本發明之另外III族氮化物半導體裝置之製造方法，參照圖6，在基底基板1上生長1個以上III族氮化物結晶基板11之步驟包含以下步驟：顯示於圖6A之在基底基板1上配置1個以上之種結晶4；及顯示於圖6B之將種結晶4作為核心，而生長III族氮化物半導體結晶基板11。另外，種結晶並無特別限制，不過從獲得品質佳之結晶之觀點而言，宜為與生長之III族氮化物半導體結晶基板相同種類之結晶。
其次，如圖6B所示，與實施形態5同樣地，在上述III族氮化物半導體結晶基板11上生長1層以上之III族氮化物半導體結晶層12。其次，在III族氮化物半導體結晶層12之最上面形成p側電極，不過圖上並未顯示。
其次，如圖6C所示，與實施形態5同樣地，自上述基底基板1分離包含III族氮化物半導體結晶基板11及III族氮化物半導體結晶層12之III族氮化物半導體結晶10。本實施形態中與實施形態5a同樣地，在基底基板1上設置種結晶4時(實施形態10a)，將種結晶4作為核心而生長之III族氮化物半導體結晶10固著於基底基板1少，僅施加少許之力，即可自基底基板1分離III族氮化物半導體結晶10。
此外，配置種結晶之其他方法(實施形態10b)，係包含以下步驟：如圖7A所示，在基底基板1上形成基底III族氮化物結晶9；形成具有1個以上之開口部2a之掩模層2(掩膜部2p)；如圖7B所示，蝕刻位於開口部2a下之基底III族氮化物結晶9a；及如圖7C所示，除去掩膜部2p；並將其餘之基底III族氮化物結晶作為種結晶4，而配置於基底基板1上者。
實施形態10b中，將作為種結晶4而保留之基底III族氮化物結晶作為核心，生長III族氮化物半導體結晶基板11，在該III族氮化物半導體結晶基板11上生長1層以上之III族氮化物結晶層12，而形成III族氮化物半導體結晶10(參照圖7D)，藉由雷射等切斷該III族氮化物半導體結晶10中與基底基板1之種結晶4接觸之下面10a，或是藉由氫氧化鉀等之強鹼蝕刻，可自基底基板1分離III族氮化物半導體結晶10(參照圖7E)。
本實施形態(實施形態10a及實施形態10b)中，由於基底基板與種結晶之密合度低，或接觸面積小，因此不致發生龜裂，而可生長寬度為50000μm之III族氮化物半導體結晶。
再者，藉由在自基底基板1分離之III族氮化物半導體結晶10之下面10a(相當於III族氮化物半導體結晶基板11之下面)形成n側電極，而獲得半導體裝置，不過圖上並未顯示。
上述實施形態6~實施形態10中，藉由雷射照射或蝕刻而自基底基板1分離III族氮化物半導體結晶10時，在成為分離面之III族氮化物半導體結晶基板11之背面(係指未形成III族氮化物半導體結晶層之面，以下相同)(圖1~圖4及圖6、圖7中，相當於III族氮化物半導體結晶10之下面10a)上形成凹凸表面。藉由存在該凹凸表面，光之取得效率提高。此外，該凹凸表面之表面粗度RP － V 宜為0.01μm以上，50μm以下。RP － V 未達0.01μm時，光取得效率之提高效果小，RP － V 超過50μm時，n側電極之形成困難。此時所謂凹凸表面之表面粗度RP － V ，係指凹凸表面中之凸部與凹部之高低差距離之最大值。另外，凹凸表面之表面粗度RP － V 可使用雷射干擾儀等來測定。
(實施形態11)
本發明之一種半導體裝置，參照圖9，係包含III族氮化物半導體結晶10之III族氮化物半導體裝置，上述III族氮化物半導體結晶10包含：III族氮化物半導體結晶基板11及生長於其上之1層以上之III族氮化物半導體結晶層12。具有該構造之III族氮化物半導體裝置可以比先前少之步驟有效製造。
上述半導體裝置更具體而言，參照圖9，係在III族氮化物半導體結晶基板11上，依序生長n型氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0.2 Ga0.8 N層22a及Al0.2 Ga0.8 N層22b、p型氮化物半導體結晶層23之p型氮化鎵層，作為1層以上之III族氮化物半導體結晶層12，再者，起作用作為在III族氮化物半導體結晶10之下面(相當於III族氮化物半導體結晶基板11之下面)形成有n側電極51，在III族氮化物半導體結晶10之上面(相當於p型氮化物半導體結晶層23之上面)形成有p側電極52之LED之III族氮化物半導體裝置90，且進行發光98。另外，亦可將發光層22形成如多層重疊氮化鎵層與In0.2 Ga0.8 N層之兩層構造之MQW(多重量子井)構造。
(實施形態12)
本發明之其他半導體裝置具體而言，參照圖10，係在III族氮化物半導體結晶基板11之氮化鎵基板上，依序形成i型氮化鎵層12a及i型Alx Ga1-x N層(0≦x≦1)12b，作為1層以上之III族氮化物半導體結晶層12，再者，起作用作為在Alx Ga1-x N層12b之上面形成有：源極電極53、閘極電極54及汲極電極55之HEMT(高電子移動率電晶體；High Electron Mobility Transistor)之半導體裝置100。
(實施形態13)
本發明之另外半導體裝置具體而言，參照圖11，係在III族氮化物半導體結晶基板11之氮化鎵基板上形成有n－ 型氮化鎵層，作為1層以上之III族氮化物半導體結晶層12，進一步起作用作為在III族氮化物半導體結晶基板11之下面形成有歐姆電極56，在n－ 型氮化鎵層之上面形成有肖特基電極57之肖特基二極體之半導體裝置110。
(實施形態14)
本發明之另外半導體裝置具體而言，參照圖12，係在III族氮化物半導體結晶基板11之氮化鎵基板上，作為1層以上之III族氮化物半導體結晶層12而形成有n－ 型氮化鎵層12c，在該n－ 型氮化鎵層12c之一部分區域形成有p型層12d及n＋ 型層12e，進一步起作用作為在III族氮化物半導體結晶基板11之下面形成有汲極電極55，在n－ 型氮化鎵層之上面形成有閘極電極54，在n＋ 型層12e之上面形成有源極電極53之縱型MIS(金屬－絕緣體－半導體；Metal Insulator Semiconductor)電晶體之半導體裝置120。
(實施形態15)
本發明之一種發光機器，參照圖13，其特徵為：係包含上述一種III族氮化物半導體裝置之發光機器130，且該III族氮化物半導體裝置具備：III族氮化物半導體結晶基板11；在III族氮化物半導體結晶基板之第一主面11a之側之n型III族氮化物半導體結晶層21；自III族氮化物半導體結晶基板11觀察，位於比n型III族氮化物半導體結晶層21遠之p型III族氮化物半導體結晶層23；及位於n型III族氮化物半導體結晶層21及p型III族氮化物半導體結晶層23間之發光層22；III族氮化物半導體結晶基板11之電阻率為0.5Ω．cm以下，朝下安裝p型III族氮化物半導體結晶層23之側，而自與III族氮化物半導體結晶基板11之第一主面相反側之主面之第二主面11b放出光。
該構造由於在電阻低之氮化物半導體基板之背面(第二主面11b)設置n側電極，因此，即使以小的覆蓋率亦即大之開口率設置n側電極，仍可使電流流經氮化物半導體基板全體。因而，在放出面吸收光之比率小，而可提高發光效率。另外，光之放出，除第二主面之外，當然亦可自側面放出。以下之發光機器中亦同。
此外，由於電阻高之p型氮化物半導體結晶層23之側不致形成光放出面，因此可在p型氮化物半導體結晶層23之全面形成p側電極52，可取在流入大電流而抑制發熱上，及傳導、散發產生之熱上均適合之構造。亦即，因熱要素而受到之限制非常緩和。因而，無須為了降低電阻而形成使p側電極與n側電極複雜之梳型形狀等。
(實施形態16)
本發明之其他發光機器參照圖13，其特徵為：係包含上述一種III族氮化物半導體裝置之發光機器130，且該III族氮化物半導體裝置具備：III族氮化物半導體結晶基板11之氮化鎵基板；在氮化鎵基板之第一主面側之n型III族氮化物半導體結晶層21之n型Alx Ga1 － x N層(0≦x≦1)；自氮化鎵基板觀察位於比n型Alx Ga1 － x N層遠之p型III族氮化物半導體結晶層23之p型Alx Ga1 － x N層(0≦x≦1)；及位於n型Alx Ga1 － x N層及p型Alx Ga1 － x N層間之發光層22；氮化鎵基板之差排密度為108 /cm2 以下，朝下安裝p型Alx Ga1 － x N層之側，而自與氮化鎵基板之前述第一主面相反側之主面之第二主面放出光。
由於該構造係以上述本發明之氮化鎵基板具有導電性為前提，容易減低電阻，因此除上述發光裝置中之作用效果之外，由於氮化鎵基板之差排密度係108 /cm2 以下，因此結晶性高，以及藉由高開口率可提高自第二主表面輸出光。此外，亦自側面放出光。
再者，由於氮化鎵基板之導電性佳，因此無須特別設置對電湧電壓之保護電路，此外亦可形成耐壓性極佳者。此外，由於不進行複雜之加工步驟，因此亦容易降低製造成本。
本實施形態之發光機器中，III族氮化物結晶基板之氮化鎵基板藉由摻雜矽(Si)及/或氧(O)而成n型化，氧原子濃度宜為1×101 7 cm－ 3 ~5×101 9 cm－ 3 之範圍，氮化鎵基板之厚度宜為100μm以上，600μm以下。基板之矽原子及/或氧原子濃度對基板之電阻率及光透過率之影響大，基板之厚度對基板之光透過率之影響大。矽原子及/或氧原子濃度未達1×101 7 cm－ 3 時，光透過率雖大，不過電阻率變大，超過5×101 9 cm－ 3 時，電阻率雖小，不過光透過率變小，結果發光效率降低。此外，基板之厚度未達100 μm時，機械性強度降低，超過600 μm時，光透過率降低，而發光效率降低。
再者，從提高發光效率之觀點，基板之矽原子及/或氧原子濃度宜為5×1018 cm-3 以上，2×1019 cm-3 以下，基板之厚度宜為200 μm以上，600 μm以下，及第二主面之放出光之矩形狀之面之兩方之寬度宜為50 mm以下；基板之矽原子及/或氧原子濃度宜為3×1018 cm-3 以上，5×1018 cm-3 以下，基板之厚度宜為400 μm以上，600 μm以下，及第二主面之放出光之矩形狀之面之兩方之寬度宜為3 mm以下；基板之矽原子及/或氧原子濃度宜為5×1018 cm-3 以上，5×1019 cm-3 以下，基板之厚度宜為100 μm以上，200 μm以下，及第二主面之放出光之矩形狀之面之兩方之寬度宜為3 mm以下。
此外，本實施形態之發光機器中，宜具備：與上述p型Alx Ga1-x N層(0≦x≦1)接觸，而位於下側之p型氮化鎵緩衝層；及與其p型氮化鎵緩衝層接觸而設置之p型Iny Ga1-y N接觸層(0≦y≦1)。藉由具備p型氮化鎵緩衝層，以p型氮化鎵緩衝層提高全體濃度，而可提高發光效率，藉由具備p型Iny Ga1-y N接觸層，可減低p側電極之接觸電阻。再者，上述p型Iny Ga1-y N接觸層之鎂原子濃度宜為1×1018 cm-3 以上，1×1021 cm-3 以下。鎂原子濃度未達1×1018 cm-3 時，接觸電阻之減低效果小，超過1×1021 cm-3 時，p型Iny Ga1-y N接觸層之結晶性惡化，且接觸電阻之減低效果小。此外，與上述p型Iny Ga1-y N接觸層接觸之p側電極宜由銀、鋁及銠之任何一種形成。藉由從銀、鋁及銠之任何一種形成p側電極，可增加自搭載部，亦即發光元件底部之反射率，而減少洩漏之光，並可增加光之輸出。
(實施形態17)
本發明之其他發光機器參照圖13，其特徵為：係包含上述一種III族氮化物半導體裝置之發光機器130，且該III族氮化物半導體裝置具備：III族氮化物半導體結晶基板11之氮化鋁(AlN)基板；在氮化鋁基板之第一主面側之n型III族氮化物半導體結晶層21之n型Alx Ga1 － x N層(0≦x≦1)；自氮化鋁基板觀察，位於比n型Alx Ga1 － x N層遠之p型III族氮化物半導體結晶層23之p型Alx Ga1 － x N層(0≦x≦1)；及位於n型Alx Ga1 － x N層及p型Alx Ga1 － x N層間之發光層；氮化鋁基板之導熱率為100W/(m．K)以上，朝下安裝p型Alx Ga1 － x N層之側，而自與氮化鋁基板之第一主面相反側之主面之第二主面放出光。
由於氮化鋁之導熱率非常高，散熱性佳，因此可自上述p型Alx Ga1 － x N層傳導熱至引導框架等，來抑制發光機器中之溫度上昇。此外，亦自上述氮化鋁基板散發熱，而有助於抑制溫度上昇。
本實施形態之發光機器宜具備：與p型氮化物半導體結晶層接觸，在其p型氮化物半導體結晶層之整個表面離散性配置之第一p側電極；及填充其第一p電極之間隙，而覆蓋p型氮化物半導體層與第一p側電極之由銀、鋁及銠之任何一種構成之第二p側電極。藉由具備此種第一及第二p側電極，藉由將導入p電極之電流充分擴及整個面內後，可提高反射率而提高光輸出。再者，上述第一p電極在p型氮化物半導體層表面之覆蓋率宜為10%以上，40%以下。第一p電極在p型氮化物半導體層表面之覆蓋率未達10%時，無法將電流均一地擴及磊晶層全面，超過40%時，無法忽略離散性配置之p側電極對光取得效率之不良影響。
另外，全部之實施形態中，作為基底基板1之有效結晶，從減少瑕疵密度之觀點而言，係構成裝置之結晶層與結晶構造以及晶格常數為相同者，如最宜為基底基板1係使用氮化鎵結晶，III族氮化物結晶11係使用氮化鎵結晶，III族氮化物半導體層12係堆疊氮化鎵層者。其次，結晶構造相同，且晶格常數接近者，如宜為基底基板1係使用氮化鋁結晶或碳化矽(SiC)結晶，I、II族氮化物結晶11係使用氮化鎵結晶，III族氮化物半導體層12係堆疊氮化鎵層。
實施例
以下，將依據本發明之III族氮化物半導體結晶之製造方法而製作之半導體裝置作為實施例，將依據先前之III族氮化物半導體結晶之製造方法而製作之半導體裝置作為比較例來具體說明。
(比較例1)
參照圖14，如圖14A所示，在作為基底基板1之30 mm×30 mm×厚度為400μm之藍寶石基板上，藉由濺射法形成掩模層2之厚度為50 nm之二氧化矽層(第一步驟)後，藉由光蝕刻法，以8μm之間隔設置開口部寬為4μm之四方形狀之開口部(第二步驟)。
其次，如圖14B所示，在基底基板1及掩模層2上，藉由HVPE法，在氯化鎵(GaCl)氣體流量為35 sccm(所謂1 sccm，表示標準狀態(1013 hPa,0℃)之氣體於1分鐘流入1 cm3 之流量，以下相同)，氨(NH3 )氣流量為6000 sccm，生長溫度為1050℃，生長時間為15小時之條件下，生長成為III族氮化物半導體結晶基板11之厚度為1300μm之氮化鎵結晶(第三步驟)。而後，如圖14C所示，藉由研削除去基底基板1之藍寶石基板(第四步驟)後，藉由內周刃切割上述氮化鎵結晶(第五步驟)，而獲得兩片厚度為550μm之氮化鎵基板。
再者，經過將該氮化鎵基板安裝於研削．研磨盤之結晶托架之步驟(第六步驟)；研削氮化鎵基板之鎵面(包含鎵原子之原子面)側之步驟(第七步驟)；自結晶托架取出氮化鎵基板，將其表面背面顛倒安裝於結晶托架之步驟(第八步驟)；研削氮化鎵基板之氮面(包含氮原子之原子面)側之步驟(第九步驟)；研磨氮化鎵基板之氮面側之步驟(第十步驟)；自結晶托架取出氮化鎵基板，將其表面背面顛倒而安裝於結晶托架之步驟(第十一步驟)；繼續，研磨鎵面側之步驟(第十二步驟)；自結晶托架取出氮化鎵基板之步驟(第十三步驟)及洗淨氮化鎵基板之步驟(第十四步驟)，而獲得III族氮化物半導體結晶基板11之厚度為400μm之氮化鎵基板。
其次，如圖14D所示，在上述厚度為400μm之氮化鎵基板(III族氮化物半導體結晶基板11)上，藉由MOCVD法，依序生長作為1層以上之III族氮化物半導體結晶層12之厚度為5μm之n型氮化鎵層21、厚度為3 nm之In0 . 2 Ga0 . 8 N層22、厚度為60 nm之Al0 . 2 Ga0 . 8 N層23及厚度為150 nm之p型氮化鎵層24(第十五步驟)。再者，分離成各晶片時，在氮化鎵基板之下面中央部之位置形成直徑80μm×厚度100 nm之n側電極51(第十六步驟)，在p型氮化鎵層24之上面形成厚度為100 nm之p側電極52(第十七步驟)。其次，如圖14E所示，將上述III族氮化物半導體結晶10分離成400μm×400μm之各晶片(第十八步驟)，而形成III族氮化物半導體裝置50之LED。如此，先前之製造方法中需要製造該LED用之18個製造步驟。以雷射干擾儀測定該LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 時，為0. 004μm。該LED具有峰值波長為450 nm之發光光譜。以主面之面積分割該峰值波長中之發光光譜強度之強度，亦即每單位面積之強度為1.0，以下實施例中之LED之峰值波長450 nm之發光光譜每單位面積之強度作為相對強度來評估。此時，LED之發光光譜之測定係使用分光光度計來進行。結果彙整於表1。
(實施例1)
本實施例係對應於上述實施形態6之實施例。參照圖1，如圖1A所示，在作為基底基板1之厚度為400μm之藍寶石基板上，藉由濺射法形成作為掩模層2之厚度為50 nm之氮化矽層(第一步驟)後，藉由光蝕刻法，以開口部間隔Pw 成為410μm之方式，設置開口部寬Ww 為400μm之四方形狀之開口部(第二步驟)。
其次，如圖1B所示，藉由HVPE法，在氯化鎵氣體流量為100 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為20分鐘(0.33小時)條件下，生長結晶後(第三步驟)，僅在基底基板1之開口面1a上，獲得作為III族氮化物半導體結晶基板11之400μm×400μm×厚度25μm之氮化鎵基板。繼續，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，與比較例1同樣地，依序生長作為1層以上之III族氮化物半導體結晶層12之n型氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0 . 2 Ga0 . 8 N層22a及Al0 . 2 Ga0 . 8 N層22b，以及p型氮化物半導體結晶層23之p型氮化鎵層(第四步驟)。
其次，圖上並未顯示，在p型氮化物半導體結晶層23之上面形成厚度為100 nm之p側電極(第五步驟)後，如圖1C所示，在III族氮化物半導體結晶10與基底基板1之界面上照射準分子雷射(波長250 nm)，而分離III族氮化物半導體結晶10與基底基板1(第六步驟)。再者，圖上並未顯示，在III族氮化物半導體結晶10中之氮化鎵基板之下面中央部形成直徑為80μm×厚度100 nm之n側電極(第七步驟)，而獲得本實施例之LED。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為0.035μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.1。將結果彙整於表1。
(實施例2)
本實施例係對應於上述實施形態6之實施例，且係關於比實施例1大之LED之實施例。亦即，以開口部間隔Pw 為3010μm，開口部寬Ww 為3000μm之方式形成掩模層中之開口部，在基底基板之開口面上獲得3000μm×3000μm×厚度25μm之氮化鎵基板，此外，以與實施例1相同之步驟來製作LED。因此，全部步驟數為7個，與實施例1相同。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為0.048μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.1。將結果彙整於表1。
(實施例3)
本實施例係對應於上述實施形態7之實施例。參照圖2，如圖2A所示，在作為基底基板1之厚度為400μm之氮化鎵基板上，藉由濺射法形成作為掩模層2之厚度為50 nm之二氧化矽層(第一步驟)後，藉由光蝕刻法，以開口部間隔Pw 為400μm之方式，設置開口部寬Ww 為100μm之四方形狀之開口部(第二步驟)。
其次，如圖2B所示，藉由HVPE法，在氯化鎵氣體流量為130 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為50分鐘(0.83小時)條件下，生長結晶後(第三步驟)，在位於掩模層2之開口部2a下之基底基板1之開口面1a上及包圍開口部2a之掩模層之一部分上面2b上，獲得作為III族氮化物半導體結晶基板11之300μm×300μm×厚度85μm之氮化鎵基板。繼續，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，與實施例1同樣地，依序生長作為1層以上之III族氮化物半導體結晶層12之n型氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0 . 2 Ga0 . 8 N層22a及Al0 . 2 Ga0 . 8 N層22b，以及p型氮化物半導體結晶層23之p型氮化鎵層(第四步驟)。
其次，圖上並未顯示，在p型氮化物半導體結晶層23之上面形成厚度為100 nm之p側電極(第五步驟)後，如圖1C所示，浸漬於氟酸水溶液(氟酸：1質量%)，藉由蝕刻除去掩模層2(第六步驟)後，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻與III族氮化物半導體結晶10之基底基板1接觸之下面10a(包含氮元素之原子面)，而分離III族氮化物半導體結晶10與基底基板1(第七步驟)。再者，圖上並未顯示，在III族氮化物半導體結晶10中之氮化鎵基板之下面中央部形成直徑80μm×厚度100 nm之n側電極(第八步驟)，而獲得本實施例之LED。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為1. 5μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.1。將結果彙整於表1。
(實施例4)
本實施例係對應於上述實施形態8之實施例。參照圖3，如圖3A所示，在作為基底基板1之厚度為350μm之藍寶石基板上，藉由濺射法形成作為掩模層2之厚度為50 nm之二氧化矽層(第一步驟)後，藉由光蝕刻法，以開口部間隔Pw 成為4000μm之方式，設置開口部寬Ww 為3000μm之四方形狀之開口部(第二步驟)。
其次，如圖3B所示，藉由HVPE法，在氯化鎵氣體流量為110 sccm，氨氣流量為6000 sccm，生長溫度為980℃，生長時間為5小時條件下，生長結晶後(第三步驟)，在基底基板1之開口面1a上，獲得作為III族氮化物半導體結晶基板11之3000μm×3000μm×厚度400μm之氮化鎵基板，在掩模層2上獲得極性反轉氮化鎵層，作為III族氮化物半導體極性反轉結晶3。繼續，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，與實施例1同樣地，依序生長作為1層以上之III族氮化物半導體結晶層12之n型氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0 . 2 Ga0 . 8 N層22a及Al0 . 2 Ga0 . 8 N層22b，以及p型氮化物半導體結晶層23之p型氮化鎵層(第四步驟)。
其次，圖上並未顯示，在p型氮化物半導體結晶層23之上面形成厚度為100 nm之p側電極(第五步驟)後，如圖1C所示，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻自上面3b之包含氮元素之原子面者除去III族氮化物半導體極性反轉結晶3(第六步驟)後，浸漬於氟酸水溶液(氟酸：1質量%)，藉由蝕刻除去掩模層2(第七步驟)後，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻與III族氮化物半導體結晶10之基底基板1接觸之下面10a(包含氮元素之原子面)，而分離III族氮化物半導體結晶10與基底基板1(第八步驟)。再者，圖上並未顯示，在III族氮化物半導體結晶10中之氮化鎵基板之下面中央部形成直徑80μm×厚度100 nm之n側電極(第九步驟)，而獲得本實施例之LED。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為15μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.2。將結果彙整於表1。
(實施例5)
本實施例係對應於上述實施形態6之實施例，除基底基板使用厚度為300μm之矽基板；III族氮化物半導體結晶基板11之生長中，藉由HVPE法，在三氯化鋁(AlCl3 )氣體流量為150 sccm，氨氣流量為7000 sccm，生長溫度為1050℃，生長時間為30分鐘(0.5小時)之條件下生長結晶，而獲得400μm×400μm×厚度15μm之氮化鋁基板；及以氟酸－硝酸水溶液(氟酸：1質量%，硝酸：1質量%)，藉由蝕刻除去基底基板之矽基板來進行III族氮化物半導體結晶與基底基板之分離之外；與實施例1同樣地製作LED。因此，本實施例中之LED製作之全部步驟數為7個。本LED中之氮化鋁基板背面之凹凸表面之表面粗度RP － V 為0.021μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.2。將結果彙整於表1。
(實施例6)
本實施例係對應於上述實施形態6之實施例，除基底基板使用厚度為300μm之氮化鋁基板；及III族氮化物半導體結晶基板11之生長中，藉由HVPE法，在三氯化銦(InCl3 )氣體流量為20 sccm，氯化鎵氣體流量為70 sccm，氨氣流量為7500 sccm，生長溫度為880℃，生長時間為1小時之條件下生長結晶，而獲得400μm×400μm×厚度15μm之In0 . 1 Ga0 . 9 N基板之外；與實施例1同樣地製作LED。因此，本實施例中之LED製作之全部步驟數為7個。本LED中之In0 . 1 Ga0 . 9 N基板背面之凹凸表面之表面粗度RP － V 為0.33μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.0。將結果彙整於表1。
(實施例7)
本實施例係對應於上述實施形態7之實施例，除基底基板使用厚度為300μm之碳化矽基板；及III族氮化物半導體結晶基板11之生長中，藉由HVPE法，在三氯化鋁氣體流量為60 sccm，氯化鎵氣體流量為70 sccm，氨氣流量為8000 sccm，生長溫度為1050℃，生長時間為1.5小時之條件下生長結晶，而獲得300μm×300μm×厚度85μm之Al0 . 4 Ga0 . 6 N基板之外；與實施例3同樣地製作LED。因此，本實施例中之LED製作之全部步驟數為8個。本LED中之Al0 . 4 Ga0 . 6 N基板背面之凹凸表面之表面粗度RP － V 為3.1μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.3。將結果彙整於表1。
(實施例8)
本實施例係對應於上述實施形態10a之實施例。亦即，參照圖6，如圖6A所示，在基底基板1之厚度為300μm之藍寶石基板1上，配置作為種結晶4之200μm×200μm×厚度100μm之氮化鋁微結晶(第一步驟)。其次，如圖6B所示，將該氮化鋁微結晶作為核心，藉由HVPE法，在三氯化鋁氣體流量為90 sccm，氨氣流量為8000 sccm，生長溫度為1050℃，生長時間為7小時條件下生長結晶(第三步驟)，而獲得作為III族氮化物半導體結晶基板11之1000μm×1000μm×厚度400μm之氮化鋁基板。繼續，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，與實施例1同樣地，依序生長作為1層以上之III族氮化物半導體結晶層12之n型氮化物半導體結晶層21之n型氮化鎵層、發光層22之In0 . 2 Ga0 . 8 N層22a及Al0 . 2 Ga0 . 8 N層22b，以及p型氮化物半導體結晶層23之p型氮化鎵層(第四步驟)。
其次，圖上並未顯示，在p型氮化物半導體結晶層23之上面形成厚度為100 nm之p側電極(第五步驟)後，如圖6C所示，在III族氮化物半導體結晶10上施加少許之力，自基底基板分離III族氮化物半導體結晶10(第六步驟)。再者，圖上並未顯示，在III族氮化物半導體結晶10中之氮化鎵基板之下面中央部形成直徑80μm×厚度100 nm之n側電極(第七步驟)，而獲得本實施例之LED。本LED中之氮化鋁基板背面之凹凸表面之表面粗度RP － V 為0.014μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.0。將結果彙整於表2。
(實施例9)
本實施例係對應於上述實施形態10a之實施例，除基底基板使用厚度為300μm之矽基板；種結晶設置約80μm×80μm×厚度50μm之氮化鎵微結晶；及將該氮化鎵微結晶作為核心，藉由HVPE法，在氯化鎵氣體流量為80 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為5小時之條件下生長結晶，而獲得作為III族氮化物半導體結晶基板11之700μm×700μm×厚度300μm之氮化鋁基板之外，與實施例8同樣地製作LED。因此，本實施形態中之LED製作之全部步驟數為7個。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為0.018μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.0。將結果彙整於表2。
從表1及表2可知，本發明之製造方法不損及LED之發光特性，藉由將LED之先前製造方法中之11個步驟，在實施形態6及實施形態10情況下減少成7個步驟，實施形態7情況下減少成8個步驟，實施形態8情況下減少成9個步驟，而可更有效製造LED。
(實施例9－2)
本實施例係對應於上述實施形態10b之實施例，如圖7A所示，在直徑為5.08 cm(2吋)之(0001)藍寶石基板上，使用HVPE法生長10μm之基底III族氮化物結晶9之氮化鎵結晶後(第一步驟)，使用濺射法形成作為掩模層之厚度為50μm之二氧化矽層，以掩膜部寬WM 為1500μm，掩膜部間隔PM 為3000μm之方式來製作掩膜部2p(第二步驟)。
其次，如圖7B所示，在磷酸＋硫酸之混合酸液中，以250℃進行蝕刻，除去位於開口部2a下之氮化鎵結晶(基底III族氮化物結晶9a)(第三步驟)。其次，如圖7C所示，在氟酸中除去二氧化矽部2p(第四步驟)，將其餘之基底III族氮化物結晶之氮化鎵結晶作為種結晶4而配置於藍寶石基板上。
其次，將該氮化鎵結晶(種結晶4)作為核心，與實施例9同樣地，使用HVPE法，生長III族氮化物半導體結晶基板11之2000μm×2000μm×厚度200μm之氮化鎵基板(第五步驟)後，在該氮化鎵結晶基板上，使用MOCVD生長III族氮化物半導體結晶層12(第六步驟)，而形成p側電極(第七步驟)後，與實施例1同樣地，使用雷射分離III族氮化物半導體結晶10與種結晶4(第八步驟)後，形成n側電極(第九步驟)，而獲得LED。因此，本實施例中之LED製作之全部步驟數為9個。本LED中之氮化鎵基板背面之凹凸表面之表面粗度RP － V 為0.063μm。比較例1之LED之峰值波長450 nm之發光光譜每單位面積之強度為1.0時，本實施例之LED之峰值波長450 nm之發光光譜之相對強度為1.2。
藉由本發明之III族氮化物半導體結晶之製造方法，可直接製作半導體裝置程度大小之III族氮化物半導體結晶，因此不需要先前半導體裝置製造時需要之III族氮化物半導體結晶之切割、研磨及晶片化各步驟，而可更有效製造III族氮化物半導體裝置。
再者，藉由以下之實施例10~實施例45及比較例2，檢討本發明之III族氮化物半導體裝置之製造方法中更適切之製造條件。另外，實施例10~實施例38、實施例42~實施例45均係對應於上述實施形態6者。實施例39~實施例41均係對應於上述實施形態9者。
(實施例10)
參照圖1，在作為基底基板1之直徑為5.08 cm×厚度為400μm之藍寶石基板上，以與實施例1相同之方法，形成掩模層之厚度為50 nm之二氧化矽層，設置開口部間隔PW 為260μm，開口部寬WW 為230μm之開口部。其次，藉由HVPE法，在顯示於表3之條件下，在藍寶石基板之開口面上生長作為III族氮化物半導體結晶基板而不發生龜裂之氮化鎵基板。其次，與實施例1同樣地，在該氮化鎵基板上，藉由MOCVD法，依序生長作為1層以上之III族氮化物半導體結晶層12之n型III族氮化物半導體結晶層21之厚度為5μm之n型氮化鎵層、發光層22之厚度為3 nm之In0 . 2 Ga0 . 8 N層22a及厚度為60 nm之Al0 . 2 Ga0 . 8 N層22b，以及p型III族氮化物半導體結晶層23之厚度為150 nm之p型氮化鎵層。其次，與實施例1同樣地，進行p側電極之形成、III族氮化物半導體結晶與基底基板之分離及n側電極之形成，而獲得LED。評估該LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表3。
此時，本實施例如表3所示，III族氮化物半導體結晶基板11之結晶生長速度為8μm/hr，雜質濃度之矽為6×101 9 cm－ 3 ，主面之面方位為(0001)，基板之主面與(0001)面之偏角為8°將結果彙整於表3。
(比較例2)
本比較例係在基底基板上形成作為基底層之厚度為2μm之氮化鎵層後，以與實施例10相同之方法，形成作為掩模層之厚度為50 nm之二氧化矽層，設置開口部間隔PW 為260μm，開口部寬WW 為230μm之開口部。而後，除原料氣體流量係氯化鎵為80 sccm，氨氣為6000 sccm，結晶生長時間為1.33小時，結晶生長速度為60μm/hr，雜質濃度之矽為4×101 8 cm－ 3 之外，與實施例10同樣地，生長III族氮化物結晶基板之氮化鎵基板。該氮化鎵基板上產生龜裂，無法在該氮化鎵基板上生長III族氮化物半導體結晶層，而無法獲得LED。將結果彙整於表3。
比較例2中之基底層係為了便於III族氮化物半導體結晶之生長及與基底基板分離者，在該基底層上形成掩模層時，會在基底層上導入瑕疵，而在形成於基底層上之結晶中發生龜裂。因此，如實施例10所示，藉由在基底基板之開口面上直接生長III族氮化物結晶，可抑制龜裂之發生。
(實施例11~實施例14)
實施例11~實施例14除掩模層之開口部之間隔及寬，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長時間及生長速度分別為顯示於表4者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表4。實施例11~實施例14中，著眼於III族氮化物半導體結晶基板之生長速度。
比對表3之實施例10與表4之實施例11~實施例14時可知，藉由將III族氮化物半導體結晶基板之生長速度設定為10μm/hr以上，300μm/hr以下，不致發生龜裂，而可獲得寬度為2000μm之大的III族氮化物半導體結晶基板。特別是藉由將III族氮化物半導體結晶基板之生長速度設定為30μm/hr以上，250μm/hr以下，如實施例14，不致發生龜裂，而可獲得寬度為4000μm之大的III族氮化物半導體結晶基板。
(實施例15~實施例18)
實施例15~實施例18除掩模層之開口部間隔及寬度與雜質濃度分別為顯示於表5者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表5。實施例15~實施例18中，著眼於III族氮化物半導體結晶基板之雜質濃度。
比對表3之實施例10與表5之實施例15~實施例18時可知，藉由將III族氮化物結晶基板之雜質濃度設定為5×101 9 cm－ 3 以下，不致發生龜裂，而可獲得寬度為2000μm之大的III族氮化物半導體結晶基板。特別是藉由將III族氮化物半導體結晶基板之雜質濃度設定為9×101 8 cm－ 3 以下，如實施例18，不致發生龜裂，而可獲得寬度為4000μm之大的III族氮化物半導體結晶基板。
(實施例19~實施例22)
實施例19~實施例22除掩模層之開口部間隔及寬度與基底基板之主面與(0001)面之偏角分別為顯示於表6者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表6。實施例19~實施例22中，著眼於III族氮化物半導體結晶基板之主面與(0001)面之偏角。
比對表3之實施例10與表6之實施例19~實施例22時可知，藉由將III族氮化物結晶基板之主面與(0001)面之偏角設定為設定為0°以上，4°以下，不致發生龜裂，而可獲得寬度為2000μm之大的III族氮化物半導體結晶基板。特別是藉由將上述偏角設定為3°以下，如實施例22，不致發生龜裂，而可獲得寬度為4000μm之大的III族氮化物半導體結晶基板。
(實施例23~實施例25)
實施例23~實施例25除掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長時間及生長速度，雜質濃度，以及基底基板之主面與(0001)面之偏角分別為顯示於表7者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表7。實施例23~實施例25中，著眼於III族氮化物半導體結晶之生長速度、雜質濃度及基底基板之主面與(0001)面之偏角中之至少兩個條件之組合。
從表7可知，藉由組合III族氮化物半導體結晶基板之生長速度為10μm/hr以上，300μm以下，III族氮化物半導體結晶基板之雜質濃度為5×101 9 cm－ 3 以下，III族氮化物結晶基板之主面與(0001)面之偏角為0°以上，4°以下之至少任何兩個條件，不致發生龜裂，而可獲得寬度為15000μm之大的III族氮化物半導體結晶基板。
(實施例26~實施例29)
實施例26~實施例29除掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長時間及生長速度，雜質濃度，以及基底基板之主面與(0001)面之偏角分別為顯示於表8者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表8。實施例26~實施例29中，著眼於III族氮化物半導體結晶之生長速度、雜質濃度及III族氮化物半導體結晶基板之主面與(0001)面之偏角中之三個條件之組合。
從表8可知，藉由組合III族氮化物半導體結晶基板之生長速度為10μm/hr以上，300μm以下，III族氮化物半導體結晶基板之雜質濃度為5×101 9 cm－ 3 以下，III族氮化物結晶基板之主面與(0001)面之偏角為0°以上，4°以下之三個條件，不致發生龜裂，而可獲得寬度為25000μm之大的III族氮化物半導體結晶基板。
(實施例30、實施例31)
實施例30、實施例31除基底基板使用直徑為10.08 cm之矽基板(主面之面方位為(111))，掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長時間及生長速度，雜質濃度，以及基底基板之主面與(111)面之偏角分別為顯示於表9者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表9。實施例30、實施例31中，亦著眼於III族氮化物半導體結晶之生長速度、雜質濃度及III族氮化物半導體結晶基板之主面與(0001)面之偏角中之三個條件之組合。
從表9可知，藉由基底基板使用矽基板，進一步組合III族氮化物半導體結晶基板之生長速度為10μm/hr以上，300μm以下，III族氮化物半導體結晶基板之雜質濃度為5×101 9 cm－ 3 以下，III族氮化物結晶基板之主面與(0001)面之偏角為0°以上，4°以下之三個條件，即使使用直徑為10.06 cm之大的基底基板，不致發生龜裂，而可獲得寬度為25000μm之大的III族氮化物半導體結晶基板。
另外，實施例10~實施例31中，生長於主面之面方位為(0001)之III族氮化物半導體結晶基板上之III族氮化物半導體結晶層之主面之面方位為(0001)。此外，III族氮化物半導體結晶基板之主面與(0001)面之偏角，以及III族氮化物半導體結晶層之主面與(0001)面之偏角一致。
(實施例32)
實施例32中，除基底基板使用15 mm×15 mm×厚度400μm之氮化鎵基底基板(主面之面方位為(1－100))，掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長時間及生長速度，雜質之種類及濃度，以及基底基板之主面與(1－100)面之偏角分別為顯示於表10者，並藉由劈開而分離III族氮化物半導體結晶基板與基底基板之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表10。實施例32中，著眼於III族氮化物半導體結晶基板之面方位。將結果彙整於表10。
(實施例33)
實施例33中，除基底基板使用15 mm×15 mm×厚度400μm之氮化鎵基底基板(主面之面方位為(11－20))，掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長溫度、生長時間及生長速度，雜質之種類及濃度，基底基板之主面與(11－20)面之偏角分別為顯示於表9者，以及在形成掩模層之開口部後，生長III族氮化物半導體結晶基板前，作為III族氮化物半導體結晶層之分離層而形成厚度為3μm之In0 . 8 Ga0 . 2 N層之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表10。
此時，分離層表示成為分離III族氮化物半導體結晶與基底基板時之分離位置之層。形成比基底基板及III族氮化物結晶之帶隙能小之分離層，藉由照射雷射，不致對III族氮化物結晶及基底基板造成損傷，而可分離III族氮化物結晶與基底基板。實施例33中著眼於III族氮化物半導體結晶基板之面方位。
(實施例34、實施例35)
實施例34、實施例35中，除使用具有顯示於表9之材料(化學組成)、形狀及面方位之基底基板，掩模層之開口部間隔及寬度，原料氣體之氯化鎵之流量，III族氮化物半導體結晶基板之生長溫度、生長時間及生長速度，雜質之種類及濃度，基底基板之主面與(11－20)面之偏角分別為顯示於表9者之外，與實施例10同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表10。實施例34、實施例35中亦著眼於III族氮化物半導體結晶基板之面方位。
(實施例36~實施例38)
實施例36~實施例38中，除使用具有顯示於表11之材料(化學組成)、形狀(15 mm×15 mm×厚度400μm)及面方位之基底基板，分離層形成厚度為3μm之氮化銦層之外，與實施例33同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表11。實施例36~實施例38中亦著眼於III族氮化物半導體結晶基板之面方位。
另外，實施例32~實施例38中，在主面之面方位為(abdc)(此時，a,b,c,d係滿足d＝－(a＋b)之整數)之III族氮化物半導體結晶基板上之III族氮化物半導體結晶層之主面之面方位為(abdc)。此外，III族氮化物半導體結晶基板之主面及(abdc)面之偏角，與III族氮化物半導體結晶層之主面及(abdc)面之偏角一致。
參照表10及表11可知，不致發生龜裂，而可生長大之具有各種面方位之主面之III族氮化物半導體結晶基板。
(實施例39)
本實施例參照對應於實施形態9之圖4，在基底基板1之直徑5.08 cm×厚度400 μm之藍寶石基板上，採用與實施例1相同之方法，形成厚度為50 nm之二氧化矽層作為掩模層，並設置藉由2個以上之小開口部2s之群而形成之開口部2a。此時，開口部間隔PW 為2200 μm，開口部寬WW 為2000 μm，小開口部間隔PS 為2 μm，小開口部寬WS 為1 μm。其次，藉由HVPE法，在顯示於表12之條件下，在藍寶石基板之開口面1a上生長作為III族氮化物半導體結晶基板11而不發生龜裂之氮化鎵基板。其次，與實施例1同樣地，在該氮化鎵基板上，藉由MOCVD法，依序生長作為1層以上之III族氮化物半導體結晶層12之n型III族氮化物半導體結晶層21之厚度為5μm之n型氮化鎵層、發光層22之厚度為3 nm之In0 . 2 Ga0 . 8 N層22a及厚度為60 nm之Al0 . 2 Ga0 . 8 N層22b，以及p型III族氮化物半導體結晶層23之厚度為150 nm之p型氮化鎵層。其次，與實施例1同樣地，進行p側電極之形成、III族氮化物半導體結晶與基底基板之分離及n側電極之形成，而獲得LED。評估該LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表12。
(實施例40、實施例41)
除小開口部間隔PS 及小開口部寬WS 如表12所示者之外，與實施例39同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表12。
從表12可知，藉由在掩模層上設置藉由2個以上之小開口部之群而形成之開口部，並在基底基板之開口面上生長III族氮化物半導體結晶，不致發生龜裂而可生長大的結晶。此時，小開口部間隔PS 宜為1μm以上，250μm以下，小開口部寬WS 宜為0.5μm以上，200μm以下。
(實施例42、實施例43)
實施例42、實施例43中，除開口部間隔PW 及開口部寬WW 如表13所示者之外，與實施例40同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表13。
(實施例44、實施例45)
實施例44、實施例45中，除基底基板之材料及直徑，以及掩模層之開口部之間隔及寬分別如表12所示者之外，與實施例30同樣地製作LED。評估此等LED之峰值波長450 nm時之發光光譜之相對強度。將結果彙整於表13。
從表13可知，如實施例43所示，使用藉由2個以上之小開口部(間隔PS 為1μm以上，210μm以下，小開口部寬WS 為0.5μm以上，200μm以下)之群而形成之開口部，進一步藉由組合III族氮化物半導體結晶基板之生長速度為10μm/hr以上，300 μm以下，III族氮化物半導體結晶基板之雜質濃度為5×1019 cm-3 以下，III族氮化物結晶基板之主面與(0001)面之偏角為0°以上，4°以下之三個條件，不致發生龜裂，而可獲得寬度為45030 μm之大的III族氮化物半導體結晶基板。此外，如實施例45所示，基底基板使用矽基板，進一步藉由組合III族氮化物半導體結晶基板之生長速度為10 μm/hr以上，300 μm以下，III族氮化物半導體結晶基板之雜質濃度為5×1019 cm-3 以下，III族氮化物結晶基板之主面與(0001)面之偏角為0°以上，4°以下之三個條件，即使使用直徑為15.24 cm之大的基底基板，不致發生龜裂，而可獲得寬度為45030 μm之大的III族氮化物半導體結晶基板。
(比較例3)
參照圖14A~圖14C，除顯示於表14之原料氣體流量、結晶生長溫度及結晶生長時間之外，與比較例1之第一步驟至第十四步驟同樣地，獲得作為III族氮化物半導體結晶基板11之厚度為400 μm之氮化鎵基板。其次，參照圖10，在氮化鎵基板上，藉由MOCVD法生長作為1層以上之III族氮化物半導體結晶層12之厚度為3 μm之i型氮化鎵層12a及厚度為30 nm之i型Al0.25 Ga0.75 N層12b(第十五步驟)。
其次，如圖10所示，藉由光蝕刻法及剝落法，在i型Al0.25 Ga0.75 N層12b上，分別將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層，以800℃加熱30秒鐘予以合金化，而形成源極電極53及汲極電極55(第十六步驟)。再者，形成厚度為300 nm之金層作為 閘極電極54(第十七步驟)。閘長為2 μm，閘寬為150 μm。其次，將由上述III族氮化物半導體結晶基板及III族氮化物半導體結晶層構成之III族氮化物半導體結晶分離成400 μm×400 μm之各晶片(第十八步驟)，而製成半導體裝置100之HEMT。
(實施例46)
本實施例係對應於上述實施形態7及實施形態12之實施例。如圖2A所示，在作為基底基板1之厚度為400 μm之氮化鎵基板上，藉由濺射法形成厚度為50 nm之二氧化矽層作為掩模層2(第一步驟)後，藉由光蝕刻法，以開口部間隔PW 成為400 μm之方式，設置開口部寬WW 為270 μm之四方形狀之開口部2a(第二步驟)。
其次，如圖2B所示，藉由HVPE法，在氯化鎵氣體流量為110 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為1小時之條件下，生長結晶後(第三步驟)，在位於掩模層2之開口部2a下之基底基板1之開口面1a上及包圍開口部2a之掩模層之一部分上面2b上，獲得作為III族氮化物半導體結晶基板11之300 μm×300 μm×厚度85 μm之氮化鎵基板。繼續，參照圖10，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，生長作為1層以上之III族氮化物半導體結晶層12之厚度為3 μm之i型氮化鎵層12a及厚度為30 nm之i型Al0.25 Ga0.75 N層12b(第四步驟)。
其次，如圖10所示，藉由光蝕刻法及剝落法，在i型Al0.25 Ga0.75 N層12b上，分別將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層，以800℃加熱30秒鐘予以合金化，而形成源極電極53及汲極電極55(第五步驟)。再者，形成厚度為300 nm之金層作為閘極電極54(第六步驟)。閘長為2μm，閘寬為150μm。而後，如圖2C所示，浸漬於氟酸水溶液(氟酸：1質量%)，藉由蝕刻除去掩模層2(第七步驟)後，如圖2D所示，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻與III族氮化物半導體結晶10之基底基板1接觸之下面10a(包含氮元素之原子面)，分離III族氮化物半導體結晶10與基底基板1(第八步驟)，而製成半導體裝置100之HEMT。
(實施例46－2)
除在基底基板1上，生長摻雜碳(C)之濃度為1×101 9 cm－ 3 之厚度為10μm之氮化鎵結晶層後，生長III族氮化物半導體結晶基板11之厚度為85μm之氮化鎵結晶，及在上述摻雜碳之氮化鎵結晶層自基底基板1分離之外，與實施例46同樣地製作HEMT。
(比較例4)
參照圖14A~圖14C，除顯示於表14之原料氣體流量、結晶生長溫度及結晶生長時間之外，與比較例1之第一步驟至第十四步驟同樣地，獲得作為III族氮化物半導體結晶基板11之厚度為400μm之氮化鎵基板。其次，參照圖11，在氮化鎵基板上，藉由MOCVD法，生長作為1層以上之III族氮化物半導體結晶層12之厚度為5μm之n－ 型氮化鎵層(電子濃度為1×101 6 cm－ 3 )(第十五步驟)。
其次，如圖11所示，在氮化鎵基板之第二主面全面，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化而形成歐姆電極56(第十六步驟)。再者，藉由光蝕刻法及剝落法，在n－ 型氮化鎵層上形成作為肖特基電極57之直徑200μm×厚度300 nm之金層(第十七步驟)。其次，將由上述III族氮化物半導體結晶基板及III族氮化物半導體結晶層構成之III族氮化物半導體結晶分離成400μm×400μm之各晶片(第十八步驟)，而製成半導體裝置100之肖特基二極體。
(實施例47)
本實施例係對應於上述實施形態7及實施形態13之實施例。如圖2A所示，在作為基底基板1之厚度為400μm之氮化鎵基板上，藉由濺射法形成厚度為50 nm之二氧化矽層作為掩模層2(第一步驟)後，藉由光蝕刻法，以開口部間隔PW 成為400μm之方式，設置開口部寬WW 為270μm之四方形狀之開口部2a(第二步驟)。
其次，如圖2B所示，藉由HVPE法，在氯化鎵氣體流量為110 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為1小時之條件下，生長結晶後(第三步驟)，在位於掩模層2之開口部2a下之基底基板1之開口面1a上及包圍開口部2a之掩模層之一部分上面2b上，獲得作為III族氮化物半導體結晶基板11之300μm×300μm×厚度85μm之氮化鎵基板。繼續，參照圖11，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，生長作為1層以上之III族氮化物半導體結晶層12之厚度為5μm之n－ 型氮化鎵層(電子濃度為1×101 6 cm－ 3 )(第四步驟)。
其次，如圖2C所示，浸漬於氟酸水溶液(氟酸：1質量%)，藉由蝕刻除去掩模層2(第五步驟)後，如圖2D所示，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻與III族氮化物半導體結晶10之基底基板1接觸之下面10a(包含氮元素之原子面)，而分離III族氮化物半導體結晶10與基底基板1(第六步驟)。
其次，如圖11所示，在III族氮化物半導體基板11之氮化鎵基板之第二主面全面，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化而形成歐姆電極56(第七步驟)。再者，藉由光蝕刻法及剝落法，在n－ 型氮化鎵層上形成作為肖特基電極57之直徑200μm×厚度300 nm之金層(第八步驟)，而製成半導體裝置100之肖特基二極體。
(比較例5)
參照圖14A~圖14C，除顯示於表14之原料氣體流量、結晶生長溫度及結晶生長時間之外，與比較例1之第一步驟至第十四步驟同樣地，獲得作為III族氮化物半導體結晶基板11之厚度為400μm之氮化鎵基板。其次，參照圖12，在氮化鎵基板之第一主面上，藉由MOCVD法，生長作為1層以上之III族氮化物半導體結晶層12之厚度為5μm之n－ 型氮化鎵層12c(電子濃度為1×101 6 cm－ 3 )(第十五步驟)。
其次，如圖12所示，藉由選擇離子注入法，形成p層12d及n＋ 層12e(第十六步驟)。此時，p層12d係藉由注入鎂離子而形成，n＋ 層12e係藉由注入矽離子而形成。其次，在III族氮化物半導體結晶層12上形成作為保護膜(圖上未顯示)之厚度為300 nm之二氧化矽膜後，在1250℃下進行30秒鐘退火，活化注入離子(第十七步驟)。其次，以氟酸剝離上述保護膜後，藉由P－CVD(電漿化學氣相堆積法；Plasma enhanced Chemical Vapor Deposition)法形成作為MIS用絕緣膜59之厚度為50 nm之二氧化矽膜(第十八步驟)。
其次，藉由光蝕刻法及使用緩衝氟酸之選擇蝕刻法，蝕刻上述MIS用絕緣膜59之一部分，藉由剝落法，在其蝕刻後之區域，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化，而形成源極電極53(第十九步驟)。其次，藉由光蝕刻法及剝落法，在上述MIS用絕緣膜59上形成作為閘極電極54之厚度為300 nm之鋁層，而形成MIS構造(第二十步驟)。
其次，將由上述III族氮化物半導體結晶基板及III族氮化物半導體結晶層構成之III族氮化物半導體結晶分離成400μm×400μm之各晶片(第二十一步驟)。其次，在III族氮化物半導體結晶基板11之氮化鎵基板之第二主面(係指與第一主面相反側之主面，以下相同)之全面，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化而形成汲極電極55(第二十二步驟)，而製成半導體裝置110之MIS電晶體。
(實施例48)
本實施例係對應於上述實施形態7及實施形態13之實施例。如圖2A所示，在作為基底基板1之厚度為400μm之氮化鎵基板上，藉由濺射法形成厚度為50 nm之二氧化矽層作為掩模層2(第一步驟)後，藉由光蝕刻法，以開口部間隔PW 成為400μm之方式，設置開口部寬WW 為270μm之四方形狀之開口部2a(第二步驟)。
其次，如圖2B所示，藉由HVPE法，在氯化鎵氣體流量為110 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為1小時之條件下，生長結晶後(第三步驟)，在位於掩模層2之開口部2a下之基底基板1之開口面1a上及包圍開口部2a之掩模層之一部分上面2b上，獲得作為III族氮化物半導體結晶基板11之300μm×300μm×厚度85μm之氮化鎵基板。繼續，參照圖10，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，生長作為1層以上之III族氮化物半導體結晶層12之厚度為5μm之n－ 型氮化鎵層12c(電子濃度為1×101 6 cm－ 3 )(第四步驟)。
其次，如圖12所示，藉由選擇離子注入法，形成p層12d及n＋ 層12e(第五步驟)。此時，p層12d係藉由注入鎂離子而形成，n＋ 層12e係藉由注入矽離子而形成。其次，在III族氮化物半導體結晶層12上形成作為保護膜(圖上未顯示)之厚度為300 nm之二氧化矽膜後，在1250℃下進行30秒鐘退火，活化注入離子(第六步驟)。其次，以氟酸剝離上述保護膜後，藉由P－CVD(電漿化學氣相堆積法；Plasma enhanced Chemical Vapor Deposition)法形成作為MIS用絕緣膜59之厚度為50 nm之二氧化矽膜(第七步驟)。
其次，藉由光蝕刻法及使用緩衝氟酸之選擇蝕刻法，蝕刻上述MIS用絕緣膜59之一部分，藉由剝落法，在其蝕刻後之區域，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化，而形成源極電極53(第八步驟)。其次，藉由光蝕刻法及剝落法，在上述MIS用絕緣膜59上形成作為閘極電極54之厚度為300 nm之鋁層，而形成MIS構造(第九步驟)。
其次，如圖2C所示，浸漬於氟酸水溶液(氟酸：1質量%)，藉由蝕刻除去掩模層2(第十步驟)後，如圖2D所示，浸漬於氫氧化鉀水溶液(氫氧化鉀：5質量%)，藉由蝕刻與III族氮化物半導體結晶10之基底基板1接觸之下面10a(包含氮元素之原子面)，而分離III族氮化物半導體結晶10與基底基板1(第十一步驟)。其次，在III族氮化物半導體結晶基板11之氮化鎵基板之第二主面之全面，藉由將鈦層(厚度50 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層在800℃下加熱30秒鐘予以合金化而形成汲極電極55(第十二步驟)，而製成半導體裝置110之MIS電晶體。
將上述比較例3~比較例5及實施例46~實施例48之電子裝置之製造條件彙整於表14。
從表14可知，藉由本發明之III族氮化物半導體裝置之製造方法，即使HEMT、肖特基二極體及MIS電晶體之任何III族氮化物半導體裝置，均可減少各個製造步驟，而可有效製造半導體裝置。
(實施例49)
本實施例係對應於上述實施形態16之發光機器之實施例。參照圖13，本實施例形成在III族氮化物半導體結晶基板11之氮化鎵基板11之第一主面側包含：III族氮化物半導體結晶層21、發光層22及p型氮化物半導體結晶層23等之疊層構造，在p型氮化物半導體結晶層23上設有p電極12。其一個特徵為：p側電極52藉由導電性接著劑62，朝下安裝於引導框架之固定部60a。
本實施例中，氮化鎵基板之第二主面11b係放出由發光層22發光之光之面，在該面上設有n側電極51。該n側電極51不覆蓋第二主面之全體。未被n側電極51被覆之部分須取大的比率。增加開口率時，被n電極遮蔽之光減少，而可提高放出光至外部之放出效率。
n側電極51藉由連線61而與引導框架之引導部60b電性連接。連線61及上述疊層構造藉由環氧系樹脂63密封。
此時，上述疊層構造係在III族氮化物半導體結晶基板11之氮化鎵基板11上，依序形成：n型氮化鎵層21a、n型Alx Ga1 － x N層21b、具有包含Alx Ga1 － x N層(0≦x≦1)與Alx Iny Ga1 － x － y N層(0≦x,0≦y,x＋y≦1)之多重量子井(MQW；Multi－Quantum Well)構造之發光層22、p型Alx Ga1 － x N層(0≦x≦1)23a、p型氮化鎵層23b。此外，如圖13所示，在p型氮化鎵層23b上，以覆蓋全面之方式形成p側電極52，並朝下安裝。
其次，說明本實施例之發光機器之製造方法。首先，參照圖2，如圖2A所示，在作為基底基板1之厚度為400μm之氮化鎵基板(面方位為(0001)，基底基板之主面與(0001)面之構成偏角為0.5°)上，藉由濺射法形成作為掩模層2之厚度為50 nm之二氧化矽層後，藉由光蝕刻法，以開口部間隔PW 成為400μm之方式設置開口部寬WW 為270μm之四方形狀之開口部。
其次，如圖2B所示，藉由HVPE法，在氯化鎵氣體流量為110 sccm，氨氣流量為6000 sccm，生長溫度為1050℃，生長時間為1小時之條件下，生長結晶後，在位於掩模層2之開口部2a下之基底基板1之開口面1a上及包圍開口部2a之掩模層之一部分上面2b上，獲得作為III族氮化物半導體結晶基板11之300μm×300μm×厚度400μm之氮化鎵基板。該氮化鎵基板之電阻率為0.01Ωcm，轉移密度為1×107 cm－ 2 以下。
其次，藉由MOCVD法，在上述III族氮化物半導體結晶基板11上，與實施例1同樣地，作為1層以上之III族氮化物半導體結晶層12而依序生長：具有三層重疊n型III族氮化物半導體結晶層21之厚度為2μm之摻雜矽之n型氮化鎵層21a，厚度為50 nm之摻雜矽之Al0 . 2 Ga0 . 8 N層21b(覆蓋層)，及氮化鎵層與In0 . 1 5 Ga0 . 8 5 N層之兩層構造之MQW(Multi－Quantum Well)構造之發光層22，p型氮化物半導體結晶層23之厚度為20 nm之摻雜鎂之p型Al0.2 Ga0.8 N層23a(覆蓋層)及厚度為50 nm之摻雜鎂之p型氮化鎵層23b。所獲得之元件之發光波長為450 nm，藉由比較在低溫4.2 K下之PL(發光)強度與室溫298 K下之PL強度，大致算出之內部量子效率為50%。
其次，將該元件予以活化處理，進行摻雜鎂之p型III族氮化物半導體結晶層之低電阻化。整體測定之載子濃度分別為：摻雜鎂之p型Al0.2 Ga0.8 N層為5×1017 cm-3 ，摻雜鎂之p型氮化鎵層為1×1018 cm-3 。
其次，在氮化鎵基板之第二主面之氮(N)面之中心設置直徑為100 μm之n側電極。n側電極與氮化鎵基板接觸，而依序形成鈦層(厚度20 nm)/鋁層(厚度100 nm)/鈦層(厚度20 nm)/金層(厚度200 nm)之複合層。藉由將其在氮(N2 )氣氛中加熱，使接觸電阻形成1×10-5 Ω‧cm2 以下。
其次，p側電極係與p型氮化鎵層接觸而形成厚度為4 nm之鎳層，並在其上全面形成厚度為4 nm之金層。藉由將其在惰性氣體氣氛中加熱處理，使接觸電阻形成5×10-4 Ω‧cm2 。
其次，參照圖13，在引導框架之固定部60a上，以上述元件之p型氮化鎵層23b側接觸之方式搭載，而形成發光機器。藉由塗敷於固定部之導電性接著劑62來固定元件與固定部，並且獲得導通。
此時，為了獲得良好之自發光機器之散熱性，係以發光機器之p型氮化鎵層23b之全面與引導框架之固定部60a接觸之方式搭載。此外，導電性接著劑62選擇導熱佳之銀系者，此外，引導框架60亦選擇導熱性佳之鎢化銅系者。藉此，所獲得之熱電阻為8℃/W。
再者，藉由連線焊接使n側電極51與引導框架之引導部60b導通後，藉由環氧系樹脂63進行樹脂密封，而獲得燈化之發光機器130。
此處揭示之實施形態及實施例，全部內容均係例示，不應視為限制性者。本發明之範圍係藉由申請專利範圍來顯示，並非上述之說明，亦即包含與申請專利範圍相等之意義及範圍內之全部變更。
如上述，本發明可廣泛利用於半導體裝置程度大小之III族氮化物半導體結晶及其製造方法，III族氮化物半導體裝置及其製造方法以及包含其III族氮化物半導體裝置之發光機器。
1．．．基底基板
1a．．．開口面
1s．．．小開口面
2．．．掩模層
2a．．．開口部
2b．．．包圍開口部之掩模層之一部分上面
2s．．．小開口部
2p．．．掩膜部
3．．．III族氮化物半導體極性反轉結晶
3a．．．下面
3b．．．上面
4．．．種結晶
9,9a．．．基底III族氮化物結晶
10．．．III族氮化物半導體結晶
10a．．．下面
10b．．．上面
10s．．．側面
11．．．III族氮化物半導體結晶基板
12．．．III族氮化物半導體結晶層
12a．．．i型氮化鎵層
12b．．．i型Alx Ga1 － x N層
12c．．．n－ 型氮化鎵層
12d．．．p型層
12e．．．n＋ 型層
21．．．n型III族氮化物半導體結晶層
21a．．．n型氮化鎵層
21b．．．n型Alx Ga1 － x N層
22．．．發光層
22a．．．In0 . 2 Ga0 . 8 N層
22b．．．Al0 . 2 Ga0 . 8 N層
23．．．p型III族氮化物半導體結晶層
23a．．．p型Alx Ga1 － x N層
23b．．．p型氮化鎵層
51n．．．側電極
52p．．．側電極
53．．．源極電極
54．．．閘極電極
55．．．汲極電極
56．．．歐姆電極
57．．．肖特基電極
60．．．引導框架
60a．．．固定部
60b．．．引導部
61．．．連線
62．．．導電性接著劑
63．．．環氧系樹脂
90,100,110,120．．．III族氮化物半導體裝置
98．．．發光
130．．．發光機器
圖1A係說明本發明一種III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板形成具有開口部之掩模層之步驟。
圖1B係說明本發明一種III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板之開口面上生長III族氮化物半導體結晶之步驟。
圖1C係說明本發明一種III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖1D係說明本發明一種III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖2A係說明本發明其他III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板形成具有開口部之掩模層之步驟。
圖2B係說明本發明其他III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在位於掩模層之開口部下之基底基板之開口面上及包圍開口部之掩模層之一部分上生長III族氮化物半導體結晶之步驟。
圖2C係說明本發明其他III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示除去掩模層之步驟。
圖2D係說明本發明其他III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖3A係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板形成具有開口部之掩模層之步驟。
圖3B係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板之開口面上生長III族氮化物半導體結晶，在掩模層上生長III族氮化物半導體極性反轉結晶之步驟。
圖3C係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示除去III族氮化物半導體極性反轉結晶及掩模層之步驟。
圖3D係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖4A係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板形成具有藉由2個以上之小開口部之群而形成之開口部之掩模層之步驟。
圖4B係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板之開口面上生長III族氮化物半導體結晶之步驟。
圖4C係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板除去III族氮化物半導體結晶之步驟。
圖4D係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖5A係顯示形成於掩模層之開口部與小開口部之關係圖，且顯示形成於基底基板上之掩模層之上面圖。
圖5B係顯示形成於掩模層之開口部與小開口部之關係圖，且顯示圖5A之IV-B方向之剖面圖。
圖6A係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板配置種結晶之步驟。
圖6B係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示將種結晶作為核心，而生長III族氮化物半導體結晶之步驟。
圖6C係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板除去III族氮化物半導體結晶之步驟。
圖7A係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示在基底基板上形成基底III族氮化物結晶及具有1個以上開口部之掩模層之步驟。
圖7B係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示蝕刻位於開口部2a下之基底III族氮化物結晶9a之步驟。
圖7C係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示除去掩膜部而配置種結晶之步驟。
圖7D係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示將種結晶作為核心，而生長III族氮化物半導體結晶之步驟。
圖7E係說明本發明另外III族氮化物半導體結晶及III族氮化物半導體裝置之製造方法之剖面模式圖，且顯示自基底基板分離III族氮化物半導體結晶之步驟。
圖8A係顯示本發明之III族氮化物半導體結晶形狀之立體模式圖，且顯示六角平板形狀。
圖8B係顯示本發明之III族氮化物半導體結晶形狀之立體模式圖，且顯示四方平板形狀。
圖8C係顯示本發明之III族氮化物半導體結晶形狀之立體模式圖，且顯示三角平板形狀。
圖9係顯示本發明之一種III族氮化物半導體裝置之剖面模式圖。
圖10係顯示本發明之其他III族氮化物半導體裝置之剖面模式圖。
圖11係顯示本發明之另外III族氮化物半導體裝置之剖面模式圖。
圖12係顯示本發明之另外III族氮化物半導體裝置之剖面模式圖。
圖13係顯示本發明之一種發光機器之剖面模式圖。
圖14A係說明III族氮化物半導體裝置之先前製造方法之剖面模式圖，且顯示在基底基板形成具有開口部之掩模層之步驟。
圖14B係說明III族氮化物半導體裝置之先前製造方法之剖面模式圖，且顯示在基底基板及掩模層上生長III族氮化物半導體結晶之步驟。
圖14C係說明III族氮化物半導體裝置之先前製造方法之剖面模式圖，且顯示切割、研磨III族氮化物半導體結晶而形成III族氮化物半導體結晶基板之步驟。
圖14D係說明III族氮化物半導體裝置之先前製造方法之剖面模式圖，且顯示在III族氮化物半導體結晶基板上形成III族氮化物半導體結晶層及電極之步驟。
圖14E係說明III族氮化物半導體裝置之先前製造方法之剖面模式圖，且顯示將III族氮化物半導體結晶之疊層體予以晶片化之步驟。
1．．．基底基板
1a．．．開口面
1s．．．小開口面
2．．．掩模層
2a．．．開口部
2s．．．小開口部
2p．．．掩膜部

Claims (17)

  1. 一種III族氮化物半導體裝置之製造方法，其包含以下步驟：在基底基板上生長2個以上之半導體裝置程度之大小的III族氮化物半導體結晶基板，在各前述III族氮化物半導體結晶基板上生長1層以上之III族氮化物半導體結晶層，及自前述基底基板分離包含前述III族氮化物半導體結晶基板及前述III族氮化物半導體結晶層之III族氮化物半導體結晶；且前述III族氮化物半導體結晶個別之厚度為10 μm以上，600 μm以下，寬度為0.2 mm以上，50 mm以下。
  2. 如請求項1之III族氮化物半導體裝置之製造方法，其中前述III族氮化物半導體結晶基板之主面面積合計比前述基底基板之主面面積小。
  3. 如請求項1之III族氮化物半導體裝置之製造方法，其中生長2個以上之前述III族氮化物半導體結晶基板之步驟包含以下步驟：在前述基底基板上形成具有2個以上開口部之掩模層，及至少在位於前述掩模層之各前述開口部下之基底基板之開口面上分別生長前述III族氮化物半導體結晶基板。
  4. 如請求項3之III族氮化物半導體裝置之製造方法，其中前述開口部係各藉由2個以上之小開口部之群而形成。
  5. 如請求項1之III族氮化物半導體裝置之製造方法，其中生長2個以上之前述III族氮化物半導體結晶基板之步驟包含以下步驟：在前述基底基板上配置2個以上之種結晶， 及將前述種結晶分別作為核心，而生長前述III族氮化物半導體結晶基板。
  6. 如請求項1至5中任一項之III族氮化物半導體裝置之製造方法，其中自前述基底基板分離包含前述III族氮化物半導體結晶基板及前述III族氮化物半導體結晶層之III族氮化物半導體結晶之步驟中，係使用蝕刻、雷射及劈開中之任何一種方法。
  7. 如請求項1至5中任一項之III族氮化物半導體裝置之製造方法，其中前述III族氮化物半導體結晶基板及前述III族氮化物半導體結晶層之形狀為六角平板狀、四方平板狀或三角平板狀。
  8. 如請求項1至5中任一項之III族氮化物半導體裝置之製造方法，其中前述III族氮化物半導體結晶基板之生長速度為10 μm/hr以上，300 μm/hr以下。
  9. 如請求項1至5中任一項之III族氮化物半導體裝置之製造方法，其中前述III族氮化物半導體結晶基板之雜質濃度為5×1019 cm-3 以下。
  10. 如請求項1至5中任一項之III族氮化物半導體裝置之製造方法，其中前述III族氮化物半導體結晶基板之主面與(0001)面、(1-100)面、(11-20)面、(1-101)面、(1-102)面、(11-21)面及(11-22)面中之任何一面形成之偏角為0°以上，4°以下。
  11. 一種III族氮化物半導體裝置，其係使用請求項1至10中任一項之III族氮化物半導體裝置之製造方法而製造。
  12. 如請求項11之III族氮化物半導體裝置，其中在前述III族氮化物半導體結晶基板之背面形成凹凸表面。
  13. 如請求項12之III族氮化物半導體裝置，其中形成於前述III族氮化物半導體結晶基板背面之凹凸表面之表面粗度RP-V 為0.01 μm以上，50 μm以下。
  14. 一種發光機器，其特徵為：包含請求項11至13中任一項之III族氮化物半導體裝置，且前述III族氮化物半導體裝置具備：前述III族氮化物半導體結晶基板；並在前述III族氮化物半導體結晶基板第一主面側包含n型III族氮化物半導體層、自前述III族氮化物半導體基板觀察位於較前述n型III族氮化物半導體結晶層更遠處之p型III族氮化物半導體結晶層、及位於前述n型III族氮化物半導體結晶層與p型III族氮化物半導體結晶層之間之發光層；前述III族氮化物半導體結晶基板之電阻率為0.5Ω‧cm以下，且安裝時使前述p型III族氮化物半導體結晶層之一側朝下，自與前述III族氮化物半導體結晶基板之前述第一主面相反側之主面即第二主面放出光。
  15. 一種發光機器，其特徵為：包含請求項11至13中任一項之III族氮化物半導體裝置，且前述III族氮化物半導體裝置具備：前述III族氮化物半導體結晶基板即氮化鎵基板；並在前述氮化鎵基板之第一主面側包含n型III族氮化物半導體結晶層即n型 Alx Ga1-x N層(0≦x≦1)、自前述氮化鎵基板觀察位於較前述n型Alx Ga1-x N層更遠處之p型III族氮化物半導體結晶層即p型Alx Ga1-x N層(0≦x≦1)、及位於前述n型Alx Ga1-x N層與p型Alx Ga1-x N層間之發光層；前述氮化鎵基板之差排密度為108 /cm2 以下，且安裝時將前述p型Alx Ga1-x N層之一側朝下，而自與前述氮化鎵基板之前述第一主面相反側之主面即第二主面放出光。
  16. 一種發光機器，其特徵為：包含請求項11至13中任一項之III族氮化物半導體裝置，且前述III族氮化物半導體裝置具備：前述III族氮化物半導體結晶基板即氮化鋁基板；並在前述氮化鋁基板之第一主面側包含n型III族氮化物半導體結晶層即n型Alx Ga1-x N層(0≦x≦1)、自前述氮化鋁基板觀察位於較前述n型Alx Ga1-x N層更遠處之p型III族氮化物半導體結晶層即p型Alx Ga1-x N層(0≦x≦1)、及位於前述n型Alx Ga1-x N層與p型Alx Ga1-x N層間之發光層；前述氮化鋁基板之導熱率為100 W/(m‧K)以上，且安裝時使前述p型Alx Ga1-x N層之一側朝下，而自與前述氮化鋁基板之前述第一主面相反側之主面即第二主面放出光。
  17. 一種III族氮化物半導體裝置之製造方法，其包含以下步驟：在基底基板上同時生長2個以上之半導體裝置程度之大小的III族氮化物半導體結晶基板，在各前述III族氮化 物半導體結晶基板上生長1層以上之裝置形成用III族氮化物半導體結晶層，及自前述基底基板分離包含前述III族氮化物半導體結晶基板及前述裝置形成用III族氮化物半導體結晶層之III族氮化物半導體裝置；且前述III族氮化物半導體裝置個別之厚度為10 μm以上，600 μm以下，寬度為0.2 mm以上，50 mm以下。
TW094116106A 2004-05-18 2005-05-18 Group III nitride semiconductor crystal and its manufacturing method, Group III nitride semiconductor device and manufacturing method thereof, and light emitting machine TWI395341B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004147914 2004-05-18
JP2005117967A JP5194334B2 (ja) 2004-05-18 2005-04-15 Ｉｉｉ族窒化物半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
TW200610192A TW200610192A (en) 2006-03-16
TWI395341B true TWI395341B (zh) 2013-05-01

Family

ID=35394415

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094116106A TWI395341B (zh) 2004-05-18 2005-05-18 Group III nitride semiconductor crystal and its manufacturing method, Group III nitride semiconductor device and manufacturing method thereof, and light emitting machine

Country Status (7)

Country Link
US (2) US7732236B2 (zh)
EP (1) EP1748470A4 (zh)
JP (1) JP5194334B2 (zh)
KR (1) KR101218869B1 (zh)
CN (2) CN1957447B (zh)
TW (1) TWI395341B (zh)
WO (1) WO2005112080A1 (zh)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10335080A1 (de) * 2003-07-31 2005-03-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE10335081A1 (de) * 2003-07-31 2005-03-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoeleketronischer Halbleiterchip
JP4792814B2 (ja) * 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
US8168000B2 (en) * 2005-06-15 2012-05-01 International Rectifier Corporation III-nitride semiconductor device fabrication
US20080300501A1 (en) * 2005-07-19 2008-12-04 Koninklijke Philips Electronics, N.V. Fluid Analyser
JP2007056164A (ja) * 2005-08-25 2007-03-08 Univ Nagoya 発光層形成用基材、発光体及び発光物質
JP2007197302A (ja) * 2005-12-28 2007-08-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の製造方法および製造装置
KR101510461B1 (ko) * 2006-01-20 2015-04-08 더 리전츠 오브 더 유니버시티 오브 캘리포니아 반극성 (Ａｌ,Ｉｎ,Ｇａ,Ｂ)Ｎ의 개선된 성장 방법
JP5207598B2 (ja) * 2006-05-24 2013-06-12 パナソニック株式会社 窒化物半導体材料、半導体素子およびその製造方法
CN101449394A (zh) * 2006-05-26 2009-06-03 罗姆股份有限公司 氮化物半导体发光元件
JPWO2007138656A1 (ja) * 2006-05-26 2009-10-01 ローム株式会社 窒化物半導体発光素子
JP4997502B2 (ja) * 2006-09-20 2012-08-08 国立大学法人東北大学 半導体素子の製造方法
JP4852755B2 (ja) * 2006-09-20 2012-01-11 国立大学法人東北大学 化合物半導体素子の製造方法
DE102007021009A1 (de) * 2006-09-27 2008-04-10 Osram Opto Semiconductors Gmbh Leuchtdiodenanordnung und Verfahren zur Herstellung einer solchen
JP4259591B2 (ja) * 2007-01-16 2009-04-30 住友電気工業株式会社 Ｉｉｉ族窒化物結晶の製造方法、ｉｉｉ族窒化物結晶基板およびｉｉｉ族窒化物半導体デバイス
US8080833B2 (en) * 2007-01-26 2011-12-20 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
US20090320746A1 (en) * 2007-01-31 2009-12-31 Sumitomo Chemical Company, Limited Method for producing group iii-v compound semiconductor
US20080258165A1 (en) * 2007-04-23 2008-10-23 Goldeneye, Inc. Light emitting diode chip
US7888270B2 (en) * 2007-09-04 2011-02-15 National Chiao Tung University Etching method for nitride semiconductor
JP5192785B2 (ja) * 2007-11-21 2013-05-08 新日本無線株式会社 窒化物半導体装置の製造方法
JP5515079B2 (ja) 2007-11-27 2014-06-11 学校法人上智学院 Ｉｉｉ族窒化物構造体およびｉｉｉ族窒化物構造体の製造方法
TW201442280A (zh) 2007-11-30 2014-11-01 Univ California 利用表面粗糙之高度光取出效率之氮化物基發光二極體
JP2009164235A (ja) * 2007-12-28 2009-07-23 Rohm Co Ltd 窒化物半導体素子およびその製造方法
JP4404162B2 (ja) * 2008-02-27 2010-01-27 住友電気工業株式会社 窒化物半導体ウエハ−
KR100955821B1 (ko) * 2008-06-24 2010-05-06 주식회사 세미콘라이트 질화물계 발광소자 및 그의 제조방법
KR100983181B1 (ko) * 2008-06-25 2010-09-20 주식회사 실트론 발광 다이오드 제조를 위한 질화 갈륨층 성장 방법, 이방법을 이용한 발광 다이오드 제조 방법, 및 이 방법에의해 제조된 발광 다이오드
JP5531959B2 (ja) * 2008-08-05 2014-06-25 住友電気工業株式会社 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
KR101592201B1 (ko) 2008-11-06 2016-02-05 삼성전자 주식회사 발광 장치 및 그 제조 방법
KR101049158B1 (ko) * 2009-03-25 2011-07-14 우리엘에스티 주식회사 질화물계 발광소자의 제조방법
WO2010140564A1 (ja) * 2009-06-01 2010-12-09 三菱化学株式会社 窒化物半導体結晶およびその製造方法
WO2010150809A1 (ja) 2009-06-24 2010-12-29 日亜化学工業株式会社 窒化物半導体発光ダイオード
JP4647020B2 (ja) * 2009-07-30 2011-03-09 キヤノン株式会社 窒化物半導体の微細構造の製造方法
JP5712471B2 (ja) * 2009-08-03 2015-05-07 富士通株式会社 化合物半導体装置の製造方法
JP4513927B1 (ja) 2009-09-30 2010-07-28 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
JP5365454B2 (ja) 2009-09-30 2013-12-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
JP5281545B2 (ja) * 2009-11-04 2013-09-04 スタンレー電気株式会社 半導体発光素子の製造方法
JP4769905B2 (ja) * 2009-12-10 2011-09-07 Ｄｏｗａエレクトロニクス株式会社 ｐ型ＡｌＧａＮ層の製造方法およびＩＩＩ族窒化物半導体発光素子
JP5833297B2 (ja) * 2010-05-11 2015-12-16 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
EP2615629A4 (en) * 2010-09-10 2014-02-26 Ngk Insulators Ltd EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR ELEMENT
JP6098028B2 (ja) * 2011-09-14 2017-03-22 株式会社リコー 窒化ガリウム結晶、１３族窒化物結晶、１３族窒化物結晶基板および製造方法
CN104205294B (zh) * 2012-02-14 2017-05-10 六边钻公司 基于氮化镓纳米线的电子器件
JP2013251304A (ja) * 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法
US9123533B2 (en) * 2012-08-10 2015-09-01 Avogy, Inc. Method and system for in-situ etch and regrowth in gallium nitride based devices
TW201409540A (zh) * 2012-08-27 2014-03-01 Tera Xtal Technology Corp 藍寶石基板之再生方法
WO2014057748A1 (ja) * 2012-10-12 2014-04-17 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
US9923063B2 (en) 2013-02-18 2018-03-20 Sumitomo Electric Industries, Ltd. Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, and group III nitride semiconductor device and method for manufacturing the same
US9647094B2 (en) * 2013-08-02 2017-05-09 University Of Kentucky Research Foundation Method of manufacturing a semiconductor heteroepitaxy structure
JP2017533574A (ja) 2014-09-18 2017-11-09 インテル・コーポレーション シリコンｃｍｏｓ互換性半導体装置における欠陥伝播制御のための傾斜側壁カット面を有するウルツ鉱ヘテロエピタキシャル構造物
WO2016048328A1 (en) * 2014-09-25 2016-03-31 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
TWI657578B (zh) * 2014-11-07 2019-04-21 日商住友化學股份有限公司 半導體基板及半導體基板的檢查方法
WO2016080961A1 (en) 2014-11-18 2016-05-26 Intel Corporation Cmos circuits using n-channel and p-channel gallium nitride transistors
KR102309482B1 (ko) 2014-12-18 2021-10-07 인텔 코포레이션 N-채널 갈륨 질화물 트랜지스터들
KR102504576B1 (ko) 2015-05-19 2023-02-28 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
EP3314659A4 (en) 2015-06-26 2019-01-23 INTEL Corporation HETEROSEPITAXIAL STRUCTURES WITH STABLE SUBSTRATE INTERFACE MATERIAL AT HIGH TEMPERATURE
US10658471B2 (en) 2015-12-24 2020-05-19 Intel Corporation Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers
DE102016117030B4 (de) * 2016-07-17 2018-07-05 X-Fab Semiconductor Foundries Ag Herstellung von Halbleiterstrukturen auf einem Trägersubstrat, die durch Überführungsdruck (Transfer Print) übertragbar sind.
DE102017108136B4 (de) 2017-04-13 2019-03-14 X-Fab Semiconductor Foundries Ag Geometrisch geformte Bauelemente in einer Anordnung für einen Überführungsdruck (Transfer Print) und zugehörige Verfahren
CN110603651B (zh) 2017-05-05 2023-07-18 加利福尼亚大学董事会 移除衬底的方法
WO2019055936A1 (en) * 2017-09-15 2019-03-21 The Regents Of The University Of California METHOD OF REMOVING A SUBSTRATE USING A CLEAVAGE TECHNIQUE
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
CN112219287A (zh) * 2018-03-30 2021-01-12 加利福尼亚大学董事会 使用外延横向过生长制造非极性和半极性器件的方法
JP7351546B2 (ja) * 2018-10-31 2023-11-13 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア エピタキシャル側方過成長を用いて滑らかな表面を取得する方法
JP7483269B2 (ja) * 2019-03-01 2024-05-15 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア エピタキシャル側方成長層上の表面を平らにする方法
EP4086941A4 (en) * 2019-12-26 2024-05-15 Kyocera Corporation METHOD FOR PRODUCING A SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR DEVICE
TWI769065B (zh) * 2021-08-24 2022-06-21 友達光電股份有限公司 顯示裝置及其製造方法
WO2023220953A1 (zh) * 2022-05-18 2023-11-23 浙江吉利控股集团有限公司 一种卷收器、安全带装置和设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102819A1 (en) * 2001-01-29 2002-08-01 Satoshi Tamura Manufacturing method of compound semiconductor wafer
US6468882B2 (en) * 2000-07-10 2002-10-22 Sumitomo Electric Industries, Ltd. Method of producing a single crystal gallium nitride substrate and single crystal gallium nitride substrate
US20030136957A1 (en) * 2000-05-29 2003-07-24 Yuhzoh Tsuda Nitride semiconductor light-emitting device and optical apparatus including the same
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
US20030183157A1 (en) * 2002-03-26 2003-10-02 Nec Corporation Group III nitride based semiconductor substrate and process for manufacture thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958093B2 (en) * 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
US6177292B1 (en) 1996-12-05 2001-01-23 Lg Electronics Inc. Method for forming GaN semiconductor single crystal substrate and GaN diode with the substrate
JP3681540B2 (ja) * 1997-06-16 2005-08-10 松下電器産業株式会社 半導体の製造方法、半導体装置の製造方法及び半導体基板の製造方法
EP1041610B1 (en) * 1997-10-30 2010-12-15 Sumitomo Electric Industries, Ltd. GaN SINGLE CRYSTALLINE SUBSTRATE AND METHOD OF PRODUCING THE SAME
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6475277B1 (en) * 1999-06-30 2002-11-05 Sumitomo Electric Industries, Ltd. Group III-V nitride semiconductor growth method and vapor phase growth apparatus
CN1113113C (zh) * 1999-09-28 2003-07-02 中国科学院半导体研究所 一种生长氮化镓及其化合物薄膜的方法
US6380108B1 (en) * 1999-12-21 2002-04-30 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on weak posts, and gallium nitride semiconductor structures fabricated thereby
JP2001257432A (ja) * 2000-03-10 2001-09-21 Ricoh Co Ltd 半導体基板の作製方法および半導体基板および半導体発光素子
JP3946427B2 (ja) * 2000-03-29 2007-07-18 株式会社東芝 エピタキシャル成長用基板の製造方法及びこのエピタキシャル成長用基板を用いた半導体装置の製造方法
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP4031648B2 (ja) * 2001-01-29 2008-01-09 松下電器産業株式会社 化合物半導体ウエハの製造方法
JP4127463B2 (ja) * 2001-02-14 2008-07-30 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の結晶成長方法及びｉｉｉ族窒化物系化合物半導体発光素子の製造方法
US6562701B2 (en) * 2001-03-23 2003-05-13 Matsushita Electric Industrial Co., Ltd. Method of manufacturing nitride semiconductor substrate
US6746889B1 (en) * 2001-03-27 2004-06-08 Emcore Corporation Optoelectronic device with improved light extraction
JP3969029B2 (ja) 2001-08-03 2007-08-29 ソニー株式会社 半導体素子の製造方法
JP3864870B2 (ja) * 2001-09-19 2007-01-10 住友電気工業株式会社 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP2003165798A (ja) * 2001-11-28 2003-06-10 Hitachi Cable Ltd 窒化ガリウム単結晶基板の製造方法、窒化ガリウム単結晶のエピタキシャル成長自立基板、及びその上に形成したデバイス素子
JP4131101B2 (ja) * 2001-11-28 2008-08-13 日亜化学工業株式会社 窒化物半導体素子の製造方法
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP4868709B2 (ja) * 2004-03-09 2012-02-01 三洋電機株式会社 発光素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030136957A1 (en) * 2000-05-29 2003-07-24 Yuhzoh Tsuda Nitride semiconductor light-emitting device and optical apparatus including the same
US6468882B2 (en) * 2000-07-10 2002-10-22 Sumitomo Electric Industries, Ltd. Method of producing a single crystal gallium nitride substrate and single crystal gallium nitride substrate
US20020102819A1 (en) * 2001-01-29 2002-08-01 Satoshi Tamura Manufacturing method of compound semiconductor wafer
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
US20030183157A1 (en) * 2002-03-26 2003-10-02 Nec Corporation Group III nitride based semiconductor substrate and process for manufacture thereof

Also Published As

Publication number Publication date
KR20070013287A (ko) 2007-01-30
JP5194334B2 (ja) 2013-05-08
JP2006005331A (ja) 2006-01-05
TW200610192A (en) 2006-03-16
KR101218869B1 (ko) 2013-01-18
US20070164306A1 (en) 2007-07-19
US7732236B2 (en) 2010-06-08
US8362521B2 (en) 2013-01-29
CN101882571B (zh) 2012-07-18
CN101882571A (zh) 2010-11-10
EP1748470A4 (en) 2011-07-27
WO2005112080A1 (ja) 2005-11-24
CN1957447B (zh) 2010-11-03
CN1957447A (zh) 2007-05-02
EP1748470A1 (en) 2007-01-31
US20100207138A1 (en) 2010-08-19

Similar Documents

Publication Publication Date Title
TWI395341B (zh) Group III nitride semiconductor crystal and its manufacturing method, Group III nitride semiconductor device and manufacturing method thereof, and light emitting machine
JP5003033B2 (ja) ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
TWI377697B (en) Method for growing a nitride-based iii-v group compound semiconductor
KR101010773B1 (ko) 산화 아연계 화합물 반도체 소자
US8283677B2 (en) Nitride semiconductor light-emitting device
US8884306B2 (en) Semiconductor device and method for manufacturing the same
US8030677B2 (en) Semiconductor light emitting element and method for manufacturing same
US20140346541A1 (en) Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
US20230420617A1 (en) Nitride based ultraviolet light emitting diode with an ultraviolet transparent contact
JP5128335B2 (ja) ＧａＮ系半導体基板、その製造方法および半導体素子
KR101428066B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
JP4058595B2 (ja) 半導体発光素子及びその製造方法
KR101480551B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
US20110024775A1 (en) Methods for and devices made using multiple stage growths
JP5646545B2 (ja) 半導体発光素子及びその製造方法
JP3216118B2 (ja) 窒化物半導体素子及びその製造方法
JP2008282942A (ja) 半導体素子及びその製造方法
JP4058592B2 (ja) 半導体発光素子及びその製造方法
JP4058593B2 (ja) 半導体発光素子
JP4041906B2 (ja) 半導体発光素子
JP2011071449A (ja) 半導体発光素子の製造方法
JP2010192698A (ja) イオン注入ｉｉｉ族窒化物半導体基板、ｉｉｉ族窒化物半導体層接合基板およびｉｉｉ族窒化物半導体デバイスの製造方法
JPH10178239A (ja) 窒化物半導体素子の製造方法及び窒化物半導体素子
JP2015185831A (ja) 窒化物半導体発光素子
KR20100118830A (ko) 수직형 산화아연 발광소자 및 그 제조방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees