KR101010773B1 - 산화 아연계 화합물 반도체 소자 - Google Patents

산화 아연계 화합물 반도체 소자 Download PDF

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Abstract

ZnO계 화합물 반도체층의 헤테로 접합을 갖는 적층부를 형성하여 반도체 소자를 형성해도, p형 도핑을 확보하면서 구동 전압의 상승을 일으키지 않고, 또한 결정성을 양호하게 하여 소자 특성이 뛰어난 산화 아연계 화합물 반도체 소자를 제공한다. A면{11-20} 또는 M면{10-10}이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 -xO(O
Figure 112008020195807-pct00020
x<1)으로 이루어진 기판(1)의 메인 면상에, ZnO계 화합물 반도체층(2) ~ (6)이 에피택셜 성장되어 있다.

Description

산화 아연계 화합물 반도체 소자{ZINC OXIDE COMPOUND SEMICONDUCTOR ELEMENT}
본 발명은 ZnO나 MgZnO계(Mg와 Zn의 혼정 비율이 변할 수 있다는 것을 의미함, 이하 동일) 화합물 등의 산화 아연계(이하, ZnO계라고도 함) 반도체를 이용한 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자, HEMT 등의 트랜지스터 소자 등, Zn0계 화합물 반도체 소자에 관한 것이다. 보다 상세하게는 p형의 ZnO와 MgZnO계 화합물 등을 헤테로 접합(hetero junction)으로 적층하여 반도체 소자를 형성하고, 그 적층 방향으로 전압(전계)이 인가되는 경우에도, 피에조 전계의 발생에 기인하는 구동 전압의 상승 등, 인가하는 전압으로의 영향을 억제하면서, 고(高)캐리어 농도의 p형 ZnO계 화합물 반도체층을 형성하는 것으로, 내부 양자 효율이 높은 ZnO계 화합물 반도체 소자에 관한 것이다.
최근, 질화물 반도체를 이용한 청색계 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 질화물 반도체 발광 소자가 실용화되고 있다. 한편, ZnO계 화합물은 GaN계 화합물(GaN 이외, Ga의 일부 또는 전부가 다른 Ⅲ족 원소와 치환한 화합물을 의미함, 이하 동일)보다 단파장역에서의 발광 특성이 뛰어나다. 구체적으로는 홀과 전자가 고체내에서 결합한 ZnO의 여기자(勵起子)의 속박 에너지가 60meV로 크고, 실온에서도 안정적으로 존재하는(GaN는 24meV) 것에 기인하고 있다. 이와 같이 ZnO계 화합물은 GaN을 대신할 청색, 자외 영역의 발광 소자나 수광 소자 등으로서 기대되고 있으나, Zn0계 화합물은 산소 빈 구멍(空孔)이나 격자간 아연 원자에 의한 결함 등이 생기는 것이 알려져 있고, 이 결정 결함에 의해, 결정중에 기여하지 않는 전자가 발생하게 되고, ZnO계 화합물은 통상 n형을 나타내게 되고, p형으로 하기 위해서는 잔류하는 전자의 농도를 저감시키는 일이 필요하게 된다.
구체적으로, ZnO계 화합물을 이용한 반도체 소자를 얻기 위해서는 일반적으로 기판으로서 메인 면을 C면으로 하는 사파이어 기판이 이용되고 있으나, 사파이어 기판상에서의 ZnO계 화합물 반도체층의 결정 성장은 통상 -c축(산소면) 방향으로 일어난다. 그러나, -c축 방향에서의 결정 성장에 의해 형성된 ZnO계 화합물 반도체층은, p형 도펀트인 질소의 도핑(doping) 효과가 온도에 강하게 의존하여, 질소 도핑하기 위해서는 기판 온도를 내릴 필요가 있으나, 기판 온도를 내리면 결정성이 저하되어, 억셉터를 보상하는 센터가 도입되고, 결국 질소는 활성화되지 않아 충분한 고캐리어 농도의 p형 Zn0계 화합물 반도체층을 형성할 수 없다(예를 들어 비특허 문헌 1 참조). 또, 온도 의존성을 이용하여, 400℃와 1000℃ 사이의 온도를 오가는 온도 변조라고 하는 방법에 의해 고캐리어 농도의 p형 Zn0계 화합물 반도체층을 형성하는 방법도 있으나(비특허 문헌 2 참조), 끊임없이 가열ㆍ냉각에 의한 팽창-수축을 반복하기 때문에, 장치로의 부담이 커지는 동시에 장치가 대규모로 되고, 또 메인터넌스 주기가 짧아진다.
한편, 본 발명자는 다른 방법에 의해 고캐리어 농도의 p형 ZnO계 화합물 반 도체층을 형성하는 방법을 검토한 결과, 메인 면이 C면에서 +c축 배향한 ZnO 기판(Zn면)이나 사파이어 기판상에 +c축 배향한 하지층(underlying base layer)인 GaN막을 형성한 후에, 동일 방향으로 배향, 즉 +c축 배향한 ZnO계 화합물 반도체층을 적층하는 것에 의해 기판이나 하지층인 GaN층과 ZnO계 화합물 반도체층의 c축 배향을 구비하고, 양질의 결정성을 확보하여, 고캐리어 농도의 p형 ZnO계 화합물 반도체층을 형성할 수 있다는 것을 발견하였고, 이것이 이미 개시되어 있다(특허 문헌 1 참조).
특허 문헌 1: 일본국 특개평 2004-304166
비특허 문헌 1: Journal of Crystal Growth 237-239(2002)503
비특허 문헌 2: Nature Material vol.4(2005)p.42
상술한 바와 같이 ZnO계 화합물 반도체층을 적층하는 경우, C면을 메인 면으로 하고 +c축 배향한 Zn0 기판상 등에 동일한 방향인 +c축 배향하도록 ZnO계 화합물 반도체층이 적층되는 것이 고캐리어 농도의 p형 ZnO계 화합물층을 용이하게 형성할 수 있고, 고효율의 반도체 소자를 얻을 수 있는 점에서 바람직하다.
그러나, 이와 같이 C면을 메인 면으로 하는 기판을 이용하여, +c축 배향시켜 ZnO나 MgZnO계 화합물과 같은 헤테로 접합을 갖는 반도체 적층부를 형성하여, 발광 소자 등을 형성하고자 하면, 후술하는 바와 같이 순방향의 인가 전압이 상승하여, 불필요한 줄열(Joule's heat)이 발생하여 소자 수명을 짧게 만든다고 하는 문제가 있다.
본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것으로, 단파장의 발광에 GaN계 화합물보다 유리한 Zn0계 화합물 반도체를 이용하면서, ZnO계 화합물 반도체층의 헤테로 접합을 갖는 적층부를 형성하여 반도체 소자를 형성해도, p형 도핑 효율을 올리면서 구동 전압의 상승을 일으키지 않고, 또한 결정성을 양호하게 하여 소자 특성이 뛰어난 산화 아연계 화합물 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명자는 C면을 메인 면으로 하는 기판을 이용하여 +c축 배향시켜 ZnO계 화합물 반도체층을 적층하여 발광 소자 등을 형성하면, 구동 전압이 상승하는 원인에 대해 예의 검토를 거듭 검토한 결과, Zn0계 화합물이 압전체이기 때문에, 헤테로 접합이 형성되어 있으면, 적층되는 반도체층, 예를 들어 ZnO층과 MgZnO계 화합물층간, 또는 MgZnO계 화합물끼리라도 Mg의 혼정 비율이 다르면, 동종의 반도체라 해도 격자 정수가 약간 달라 기판과 반도체층 또는 반도체층간에서 응력이 발생하고, 그 응력에 기초하여 피에조 전계가 발생하는 것에 원인이 있는 것을 찾아내었다. 즉, 이 피에조 전계는 캐리어에 있어서 새롭게 첨가된 포텐셜 장벽으로 되어, 다이오드 등의 빌트인(built-in) 전압을 상승시키는 것에 의해 구동 전압이 상승하는 것이다.
상술하면, 피에조 전계는 압전 효과를 갖는 결정에 응력이 가해지면, 도 7(a) 및 (b)에 나타나는 바와 같이, 압축력의 경우와 인장력(引張力)의 경우에 그 발생하는 전하의 +와 -가 반대로 된다. 한편, ZnO와 같은 육방정계(六方晶系)의 결정에서는 c축 방향으로 대칭성이 없고, c축 방향(C면과 수직인 면)은 전하의 편향으로 구별되는 2개의 방향이 존재하는 극성면으로 된다. 그렇기 때문에, 상술한 응력에 의한 전하는 결정의 C면의 양면에 +와 -의 전하가 발생하고, A면 및 M면은 비극성면으로 되어 전하가 발생하지 않거나, 매우 작아진다. 그렇기 때문에, C면상에 적층된 ZnO층(33)과 MgZnO층(34)에서는, 도 7(c)에 나타나는 바와 같이, 압축 변형이 발생하는 MgZnO층(34)의 ZnO층(33)측에 +의 전하가, 반대측에 그 반대의 전하가 발생하여 빌트인 전압을 상승시켜, 구동 전압을 상승시키는 원인임을 찾아내었다.
그리고, 본 발명자들은 이 응력에 의해 전하가 발생하는 면을 소자에 인가하는 전계의 방향과 평행으로 되도록(피에조 전계가 소자에 인가하는 전계와 수직으로 되도록), ZnO계 화합물 반도체층을 적층하는 것에 의해 피에조 전계에 의한 문제를 해결할 수 있다는 것을 발견하였다.
한편, 상술한 바와 같이 피에조 전계가 소자에 인가하는 전계와 완전하게 수직으로 되도록 한 경우, 확실하게 피에조 전계의 문제는 해결할 수 있으나, 기판상에 적층되는 ZnO계 화합물 반도체층이 +c축 배향하지 않고, 그것이 원인으로 고캐리어 농도의 p형 ZnO계 화합물 반도체층을 얻을 수 없는 경우가 있다. 따라서, 본 발명자는 더욱 그 원인을 주의 깊게 검토한 결과, 피에조 전계가 소자에 인가하는 전계와 완전하게 수직으로 되는 면, 즉 A면 또는 M면을 메인 면으로 하는 MgxZn1-xO(0
Figure 112008020195807-pct00001
x<1) 기판 등을 제작하고자 해도, 메인 면을 완전히 플랫한 면으로서 제작할 수 없는 경우가 있어, 기판 표면에 단차가 생기는 것에 의해, 단차 부분에 생긴 면(스텝면)의 방향에 따라 p형 도펀트인 질소의 도핑 효율이 다른 것이 그 원인임을 찾아냈다.
그리고, 본 발명자들은 단차에 생긴 면의 방향을 일정 방향, 즉 p형 도펀트인 질소의 취입량이 많은 면이 노출하도록 일정 방향으로 경사진 기판을 이용하는 것에 의해, p형 ZnO계 화합물 반도체층의 질소 도핑의 문제를 해결할 수 있다는 것을 발견하였다.
따라서, 본 발명에 의한 산화 아연계 화합물 반도체 소자는 A면{11-20} 또는 M면{10-10}이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 -xO(0
Figure 112008020195807-pct00002
x<1, 바람직하게는 0
Figure 112008020195807-pct00003
x<0.5)로 이루어진 기판과, 상기 MgxZn1 - xO로 이루어진 기판의 상기 메인 면상에 에피택셜(epitaxial) 성장된 ZnO계 화합물 반도체층으로 이루어져 있다.
여기서 산화 아연(ZnO)계 화합물 반도체는 Zn을 포함하는 산화물을 의미하며, 구체적인 예로서는 ZnO 이외, IIA족 원소와 Zn, IIB족 원소와 Zn, 또는 IIA족 원소 및 IIB족 원소와 Zn 각각의 산화물을 포함하는 것을 의미한다. 또, (11-20), (10-10), {11-20}, {10-10}은 엄밀하게 각각,
[식 1]
Figure 112008020195807-pct00004
을 나타내지만, 편의상 상기와 같이 약기한다. 또, 예를 들어 {11-20}면은 결정이 갖는 대칭성에 따라 (11-20)면과 등가인 면도 포함하는 총칭임을 나타내고 있다.
구체적인 예로서는 상기 기판상에 에피택셜 성장되는 ZnO계 화합물 반도체 단결정층이 발광 다이오드 또는 레이저 다이오드의 발광층을 형성하도록 헤테로 접합을 포함하는 반도체 적층부로서 적층되어, 산화 아연계 화합물 반도체 발광 소자를 구성하는 것에 의해 구동 전압이 낮고, 불필요한 줄열의 발생을 억제하면서, 충분히 고캐리어 농도의 p형 ZnO계 화합물 반도체층을 형성할 수 있고, 소자 특성이 뛰어난 반도체 발광 소자를 얻을 수 있다.
본 발명에 의하면, A면{11-20} 또는 M면{10-10}이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 -xO(0
Figure 112008020195807-pct00005
x<1)로 하는 것에 의해, 기판상의 메인 면의 스텝면 이외의 면(테라스면)이 A면{11-20} 또는 M면{10-10}으로 되고, 스텝면이 +c축 배향한 MgxZn1 -xO(0
Figure 112008020195807-pct00006
x<1)가 노출하는 +C면으로 된다. 그렇기 때문에, 그 위에 성장되는 ZnO계 화합물층이, 테라스면과 평행한 면이 {11-20}면 또는 {10-10}면에 배향하여 적층되는 동시에, 스텝면과 평행한 면도 +C면에 배향(면내의 +c축 방향에 관해서도 배향)한 완전한 단결정층으로서 성장한다.
또한, +C면은 스텝면으로 나타나는데 불과하며, ZnO계 화합물 반도체층을 적층하는 면내에는 근소하게밖에 나타나지 않는다. 그 결과, 기판과 적층되는 반도체층과의 사이 또는 적층되는 반도체층간에서 Mg 등의 혼정 비율이 상위함에 의한 헤테로 접합에 의해 층간에 응력이 생겨 피에조 전계가 발생해도, 반도체 소자로서 일반적으로 인가되는 반도체 적층부와 수직 방향으로 인가되는 전계와 거의 직각 방향의 전계로 되어, 소자로서의 인가 전압에 거의 영향을 미치지 않는다. 그 결과, 예를 들어 ZnO계 화합물 반도체층을 헤테로 접합으로 적층하여 발광 소자를 형성할 경우에, 격자 부정합을 완화하는 기울기층이나 버퍼층 등을 개재시키지 않더라도 구동 전압을 상승시키는 것과 같은 문제는 생기지 않는다.
또한, 근소하게 메인 면에 스텝면으로서 나타난 +C면에는 +c축 방향으로 배향한 MgZnO계 결정이 나타나게 된다. 그리고, 이 스텝 부분을 중심으로 결정 성장이 일어나기 때문에, +c축 배향한 Zn0계 화합물층이 스텝 부분을 중심으로 하여 형성되게 되어, p형 도펀트인 질소의 혼입이 증가하여, +c축 배향한 고캐리어 농도의 p형 ZnO계 화합물 반도체층을 용이하게 형성할 수 있다. 그렇기 때문에, 구동 전압의 상승이나 소자 수명의 저하도 발생하지 않을 뿐만이 아니라, 고효율의 반도체 소자를 형성할 수 있다.
도 1은 본 발명에 의한 ZnO계 화합물 반도체 소자의 일 실시 형태인 LED의 단면 설명도이다.
도 2는 본 발명의 반도체 소자에 이용하는 기판의 상세한 설명도이다.
도 3은 ZnO 결정 구조를 설명하기 위한 도면이다.
도 4는 본 발명에 의해 형성한 LD 구성의 일례를 나타내는 단면 설명도이다.
도 5는 본 발명에 의해 형성한 LD의 다른 구성예를 나타내는 단면 설명도이다.
도 6은 본 발명에 의해 형성한 트랜지스터 구성의 일례를 나타내는 단면 설명도이다.
도 7은 압전 결정체에 응력이 작용한 경우 전하의 발생을 설명하는 도면이다.
<부호의 설명>
1 기판
2 n형 버퍼층
3 n형층
4 활성층
5 p형층
6 p형 컨택트층
7 발광층 형성부
8 반도체 적층부
9 n측 전극
10 p측 전극
다음에, 도면을 참조하면서 본 발명의 산화 아연계(ZnO계) 화합물 반도체 소자에 대해 설명한다. 본 발명에 의한 ZnO계 화합물 반도체 소자는, 도 1에 그 일 실시 형태인 발광 다이오드(LED)의 단면 설명도가 나타내는 바와 같이, A면(11-20) 또는 M면(10-10)이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1-xO(0
Figure 112008020195807-pct00007
x<1, 바람직하게는 0
Figure 112008020195807-pct00008
x
Figure 112008020195807-pct00009
0.5, 이하 동일)로 이루어진 기판(1)의 메인 면상에, ZnO계 화 합물 반도체층(2 ~ 6)이 에피택셜 성장되어 있다.
기판(1)은 도 2(b)에 나타나는 바와 같이 MgxZn1 - xO(예를 들어 x=O의 ZnO)로 이루어지고, 메인 면이 A면 또는 M면으로부터 -c축 방향으로 경사진 면으로 되도록 연마되어 있다. 경사각 θ는 0.1 ~ 10°정도, 보다 바람직하게는 0.3 ~ 5°정도이다.
여기서, 메인 면을 A면 또는 M면이 -c축 방향으로 경사진 면으로 하는 이유에 대하여 상세하게 설명한다. 도 2(a)에 나타나는 것은 메인 면을 A면 또는 M면으로 하고 경사져 있지 않은 기판의 모식도이다. 이와 같은 기판을 이용하면 상술한 바와 같이 피에조 전계의 문제를 해결할 수 있고, 구동 전압의 상승을 막을 수 있다.
그러나, 본 발명자는 도 2(a)에 나타나는 것과 같은 A면 또는 M면을 메인 면으로 하여 플랫한 표면을 갖는 MgxZn1 - xO로 이루어진 기판을 형성하고자 해도, 실제로는 완전히 플랫한 표면을 형성할 수 없어, 도 2(c)에 나타나는 바와 같이, 표면상의 단차(段差)에 의해 생기는 스텝면(1b)과 그 밖의 면인 테라스면(1a)이 생기고, 이 스텝면을 +c축 배향으로 되도록 하는 것에 의해 p형층의 캐리어 농도도 향상시킬 수 있다는 것을 발견하였다.
보다 구체적으로, 도 2(b)의 기판 표면 부분의 확대도가 도 2(c)에 나타는 바와 같이, A면 또는 M면을 경사(a축, m축을 경사)지게 하는 것에 의해, 메인 면상에는 테라스면(1a)과, 경사지게 하는 것에 의해 생기는 단차 부분에 등간격으로 규 칙성이 있는 스텝면(1b)이 형성된다. 또, 경사 방향을 -c축 방향으로 하는 것에 의해, 스텝면(1b)은 항상 +c축 배향한 MgxZn1 - xO(+C면)가 노출하게 된다. 이와 같이 경사진 기판상에, ZnO계 화합물 반도체층을 적층시키면, 적당한 온도 범위에서는 ZnO계 화합물 반도체층은 이 스텝면(1b)을 중심으로 결정 성장이 일어나고, 스텝면(1b)으로 되는 +C면에서는, 본 발명자가 특허 문헌 1에서 이미 개시하고 있는 바와 같이, p형 도펀트인 질소의 취입량이 큰 폭으로 증가하여, m축 또는 a축 배향한 고캐리어 농도의 p형 ZnO계 반도체층을 성장할 수 있다는 것을 발견한 것이다.
또한, Zn0계 화합물, 예를 들어 MgxZn1 - xO는 결정 구조의 개념도가 3에 사시도로 나타나는 바와 같은 육방정 구조이며, A면(11-20) 및 M면(10-10)은 각각 도 3에 나타내는 것과 같은 면이며, 모두 C면과 직교하는 면이다. 이 기판(1)은 x=0의 ZnO이어도 되고, Mg가 혼정된 MgZnO계 화합물이어도 된다. Mg가 50at%를 넘으면, MgO는 NaCl형 결정이기 때문에, 육방정계의 ZnO계 화합물과 정합하기 어렵고 상분리(相分籬)를 일으키기 쉬우므로 바람직하지 않다.
이 MgxZn1 - xO 기판은 수열(水熱) 합성법에 의해 형성된 잉곳(ingot)을 웨이퍼로 잘라내어 형성된다. 그 잘라낼 때에, 상술한 바와 같이 메인 면이 A면 또는 M면을 -c축 방향으로 경사진 면으로 되도록 잘라 내진다. 또한, 기판(1)의 Mg의 혼정 비율이 O이라도, 그 위에 성장하는 ZnO계 화합물의 결정성(c축 배향성)에는 거의 영향이 없으나, 발광시키는 광의 파장(활성층의 조성)에 의해, 그 파장의 광보다 밴드 갭이 큰 재료로 하는 것이 발광한 광이 기판(1)에 의해 흡수되지 않기 때 문에 바람직하다.
반도체 적층부(8)는 도 1에 나타나는 예에서는 n형 ZnO로 이루어지고, 예를 들어 10㎚ 정도 두께의 버퍼층(2)과 발광층 형성부(7)와, p형 ZnO로 이루어지고, 예를 들어 10 ~ 30㎚ 정도 두께의 컨택트층(6)으로 구성되어 있다. 그러나, 간단한 구조예로 나타낸 것으로 이 적층 구조로 한정되는 것이 아니다.
발광층 형성부(7)는 도 1에 나타난 예에서는 활성층(4)을 그것보다 밴드 갭이 큰 MgyZn1 - yO(0
Figure 112008020195807-pct00010
y
Figure 112008020195807-pct00011
0.3, 예를 들어 y=0.1)로 이루어진 n형층(3) 및 p형층(5)으로 샌드위치하는 더블 헤테로 구조로 형성되어 있다. 활성층(4)은 도시되어 있지 않으나, 예를 들어 하층측으로부터 n형 MgzZn1 - zO(0
Figure 112008020195807-pct00012
z
Figure 112008020195807-pct00013
0.15, 예들 들어 z=0.05)로 이루어지고, O ~ 15㎚정도 두께의 n형 가이드층과, 6 ~ 15㎚ 정도 두께의 Mgo .1Zno .9O층 및 3 ~ 5㎚정도 두께의 ZnO층을 번갈아 6 주기 적층한 적층부와, p형 MgzZn1 - zO층으로 이루어지고, O ~ 15㎚ 정도 두께의 p형 가이드층과의 적층 구조로 형성된 다중 양자 우물(MQW) 구조로 형성되고, 예를 들어 365㎚ 정도의 파장의 광을 발광하도록 형성되어 있다. 그러나, 발광층 형성부(7)의 구조는 이 예에 한정되는 것이 아니며, 예를 들어 활성층(4)이 단일 양자 우물(SQW) 구조여도, 벌크 구조이어도 되고, 또 더블 헤테로 접합 구조가 아닌 싱글 헤테로 접합의 pn 구조이어도 된다. 또한, n형층(3)이나 p형층(5)도 장벽층과 컨택트층의 적층 구조로 하거나, 헤테로 접합의 층간에 기울기층을 마련하거나, 나아가서는 기판측에 반사층을 형성할 수도 있다.
그리고, 기판(1)의 이면을 연마하여 기판(1)의 두께를 100㎛ 정도로 한 후에, 그 이면에 Ti, Al를 적층하여 신터(sinter)하는 것에 의해 n측 전극(9)을 형성하고, 또한 p형 컨택트층(6)의 표면에 리프트 오프법에 의해 Ni/Au의 적층 구조로 p측 전극(10)을 형성하고, 웨이퍼로부터 칩화하는 것에 의해, 도 1에 나타나는 구조의 발광 소자 칩이 형성되어 있다. 또한, n측 전극(9)은 기판(1)의 이면에 형성하지 않고, 적층된 반도체 적층부(8)의 일부를 에칭하여 노출하는 n형층(3)의 표면에 형성할 수도 있다.
이 발광 다이오드를 제조하려면, 우선, 예를 들어 수열 합성법으로 만들어진 ZnO의 잉곳을 A면(11-20) 또는 M면(10-10)을 -c축 방향으로 0.1 ~ 10° 정도 경사진 면으로 잘라내어 CMP(chemical mechanical polish) 연마하는 것에 의해 웨이퍼를 만든다. 그리고, ZnO계 화합물의 성장에는 RF 플라즈마로 산소 가스의 반응 활성을 향상시킨 산소 라디칼을 만들어 내는 라디칼원을 구비한 MBE 장치를 이용한다. 같은 래디칼원을 p형 Zn0의 도펀트인 질소를 위해 준비한다. Zn원, Mg원, Ga원(n형 도펀트)은 각각 순도 6N(99.9999%) 이상의 금속 Zn, 금속 Mg 등을 이용하고, 크누드센 셀(Knudsen cell)(증발원)로부터 공급한다. MBE 챔버의 주위에는 액체 질소가 흐르는 슈라우드(shroud)를 준비하여, 벽면이 셀이나 기판 히터로부터의 열방사로 따뜻해지지 않게 해 둔다. 그렇게 하는 것에 의해, 챔버 내를 1 × 10-9 Torr 정도의 고진공으로 유지할 수 있다.
이와 같은 MBE 장치내에, CMP 연마된 상술한 ZnO로 이루어진 웨이퍼를 도입 후, 700℃ 정도로 열 클리닝(Thermal Cleaning)을 한 후, 기판 온도를 600℃ 정도로 내려 n형 버퍼층(2)을 성장시키고, 또한 상술한 구성의 각 반도체층을 순차적으로 성장시키는 것에 의해 반도체 적층부(8)를 형성한다. 그리고, 상술한 바와 같이 기판(1)을 얇게 하고 표면측의 p형 컨택트층(6)상에 리프트 오프법에 의해 진공증착법 등을 이용하여, Ni/Au 적층 구조의 p측 전극(10)을, 기판(1)의 이면에 Ti/Al을 적층하고 600℃, 1분 정도의 신터를 행하는 것에 의해, 오믹성을 확보한 n측 전극(9)을 형성한다. 그 후, 다이싱 등에 의해 웨이퍼로부터 칩화한다.
상술의 예는 LED의 예였으나, 레이저 다이오드(LD)에서도, 동양(同樣)으로 헤테로 접합의 반도체 적층부가 형성되고, 그 적층부와 수직 방향으로 구동 전압이 인가되기 때문에, A면 또는 M면이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 - xO(예를 들어 x=0)로 이루어진 기판(1)을 이용하는 것에 의해, 고캐리어 농도의 p형 Zn0계 화합물 반도체층을 성장시킬 수 있고, 낮은 구동 전압이며, 또한 문턱값 전류가 작은 고특성의 반도체 레이저를 얻을 수 있다. 도 4에 그와 같은 반도체 레이저의 구조예를 나타낸다.
도 4에 있어서, 기판(1) 및 버퍼층(2)은 도 1에 나타나는 예와 같다. 이 예에서는 n형층(3)이 ZnO로 이루어진 n형 컨택트층(3a), MgyZn1 - yO(0
Figure 112008020195807-pct00014
y
Figure 112008020195807-pct00015
0.3, 예를 들어 y=0.2)로 이루어진 장벽층(클래드층)(3b)으로 구성되고, 활성층(4)은 상술한 예와 동양이나, n형 MgzZn1 - zO(예를 들어, z=0.O5)로 이루어진 n형 가이드층(4a)과 Mg0 .1Zn0 .9O/ZnO의 적층부(4b), p형 MgzZn1 - zO로 이루어진 p형 가이드층(4c)의 적층 구 조로 구성되고, p형층(5)이 같은 MgyZn1 - yO(O
Figure 112008020195807-pct00016
y
Figure 112008020195807-pct00017
O.3)으로 이루어진 제1층(5a) 및 제2층(5b)으로 분할되고, 그 사이에 스트라이프 홈(11a)이 형성된 i 또는 n형의 MgaZn1 -aO(0<a
Figure 112008020195807-pct00018
0.3, 예를 들어 a=0.15)로 이루어진 전류 협착층(11)이 삽입되는 구조로 형성되고, 이들에 의해 발광층 형성부(7)가 구성되어 있다. 그리고, 그 표면에는 p형 ZnO로 이루어진 p형 컨택트층(6)이 적층되는 것에 의해 버퍼층(2)으로부터 컨택트층(6)까지에 반도체 적층부(8)가 형성되어 있다. 그리고, 컨택트층(6)상에 p측 전극(10)이 상술한 바와 동양인 재료에 의해 형성되어 있으나, 이 경우는 적층면의 표면측으로부터 광을 취출하지 않기 때문에, 거의 전면에 형성되고, 반도체 적층부(8)의 일부가 에칭에 의해 제거되어 노출하는 n형 컨택트층(3a)에 n측 전극(9)이 형성되어 있다. 이 n측 전극(9)은 도 1에 나타나는 예와 동양으로, 기판(1)의 이면에 형성할 수도 있다.
이와 같은 LD에서도, 헤테로 접합에 의한 응력에 기인하여 피에조 전계가 발생하나, A면 또는 M면이 -c축 방향으로 경사진 면을 메인 면으로 하는 기판(1)에 반도체층을 적층하고 있기 때문에, LD의 구동 전압에 대해 거의 영향을 주지 않고, 또 고캐리어 농도의 p형 ZnO계 화합물 반도체층이 형성되기 때문에, 문턱 전류값이 작은 매우 고성능인 LD가 얻어진다.
도 5는 기판(1)의 이면에 n측 전극(9)을 마련한 예로, 이 예에서는 리지(ridge) 구조의 반도체 레이저의 예이다. 도 5에 있어서, p형 제1층(5a)까지의 적층 구조는 도 4에 나타나는 예와 같으며, 같은 부분에는 동일한 부호를 부여하고 그 설명을 생략한다. 아울러, 도시하지 않은 에칭 스톱층을 통하여, p형 제1층(5a)과 같은 조성의 p형 제2층(5b), p형 ZnO으로 이루어진 p형 컨택트층(6)이 적층되는 것에 의해, 버퍼층(2)으로부터 컨택트층(6)까지 반도체 적층부(8)가 형성되어 있다.
그 후, 도시하지 않는 SiO2 등의 마스크를 형성하여 반도체 적층부(8)를 웨트 에칭 등에 의해 컨택트층(6) 및 p형 제2층(5b)을 에칭하여 메사 형상으로 한다. 그 후, 마스크를 그대로 하고, 예를 들어 ZrO2로 이루어진 절연층(12)을, 예를 들어 스퍼터(sputter)법 등에 의해 성막하고, 그 후 마스크를 제거하는 것에 의해 메사 형상의 상면 이외의 측벽부 및 메사 형상의 바닥면에 절연층(12)을 형성한다. 그리고, 예를 들어 Ni/Au 등을 진공 증착 등에 의해 전면에 마련하고 패터닝하는 것에 의해, 스트라이프 형상 메사 영역의 근방에만 p측 컨택트 전극(13)을 형성한다. 그 후, 예를 들어 리프트 오프법에 의해, Ni와 Au의 적층 구조로 p측 패드 적극(10)을 칩 주변부를 제외한 거의 전면에 형성한다. 그 후, 기판(1)의 이면을 연마하여 기판(1)의 두께를 100㎛ 정도로 하고, Ti 및 Al막을 진공 증착법 등에 의해 성막하여 신터링시키는 것에 의해, Ti-Al 합금 등으로 이루어진 n측 전극(9)을 형성한다. 그 후, 벽개(劈開) 등에 의해 칩화하는 것은 상술한 예와 동일하다. 또한, 전극 재료나, LD를 구성하는 반도체의 적층 구조도 상술한 예로 한정되지 않고, 여러 가지의 적층 구조로 형성할 수도 있다.
도 6은 상술한 A면{11-20} 또는 M면{10-10}이 -c축 방향으로 경사진 면을 메 인 면으로 하는 ZnO 기판(1)의 메인 면상에, ZnO계 화합물 반도체층이 성장되는 것에 의해 트랜지스터를 구성한 단면 설명도이다. 이 예에서는 언도핑의 ZnO층(23)을 4㎛ 정도, n형 MgZn0계 화합물 전자 주행층(24)을 10㎚ 정도, 언도핑의 MgZnO계 화합물층(25)을 5㎚ 정도 순차적으로 성장시키고, 게이트 길이로 하는 1.5㎛ 정도 폭을 남기고 언도핑의 MgZnO계 화합물층(25)을 에칭 제거하여 전자 주행층(24)을 노출시킨다. 그리고, 에칭에 의해 노출된 전자 주행층(24)상에 소스 전극(26)과 드레인 전극(27)을, 예를 들어 Ti막과 Al막으로 형성하고, 언도핑의 MgZnO계 화합물층(25)의 표면에, 예를 들어 Pt막과 Au막의 적층에 의해 게이트 전극(28)을 형성하는 것에 의해 트랜지스터를 구성하고 있다. 이와 같은 A면 또는 M면이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 - xO로 이루어진 기판(1)의 메인 면상에, ZnO계 화합물 반도체층을 성장시키는 것에 의해, 헤테로 접합에 수반하는 응력이 작용해도, 그 응력에 의해 발생하는 피에조 전계는 게이트 전압의 인가 방향과는 다를 방향으로, 트랜지스터 특성에 영향을 주는 일은 없으며, 또한 기판의 스텝면에 +C면이 노출되어 있기 때문에, 그 상부에 적층되는 ZnO계 화합물 반도체층도 +c축 방향으로 배향되고 있어서, 매우 결정성이 뛰어나고, 리크 전류가 작으며, 내압이 뛰어난 고속의 트랜지스터(HEMT)가 얻어진다.
산화 아연계 화합물 반도체를 이용한 LED나 레이저 다이오드 등의 발광 소자, HEMT 등의 트랜지스터 소자 등의 특성을 향상시킬 수 있고, 이들 반도체 소자 를 이용하는 각종의 전자 기기에 이용할 수 있다.

Claims (5)

  1. A면{11-20} 또는 M면{10-10}이 -c축 방향으로 경사진 면을 메인 면으로 하는 MgxZn1 -xO(0
    Figure 112008020195807-pct00019
    x<1)로 이루어진 기판과, 상기 MgxZn1 - xO로 이루어진 기판의 상기 메인 면상에 에피택셜 성장된 Zn0계 화합물 반도체층으로 이루어진 산화 아연계 화합물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 -c축 방향으로의 경사각이 0.1 ~ 10°인 산화 아연계 화합물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 기판의 메인 면이 상기 A면 또는 M면을 경사지게 하는 것에 의해 평탄한 테라스면과, 상기 경사지게 하는 것에 의해 생기는 단차(段差) 부분에 등간격으로 규칙성이 있는 스텝면에 의해 형성되고, 상기 스텝면이 +C면으로 되도록 형성되어 이루어진 산화 아연계 화합물 반도체 소자.
  4. 청구항 1에 있어서,
    상기 기판상에 에피택셜 성장되는 Zn0계 화합물 반도체층이 발광 다이오드 또는 레이저 다이오드의 발광층을 형성하도록 헤테로 접합을 포함하는 반도체 적층부로서 적층되고, 산화 아연계 화합물 반도체 발광 소자를 구성하는 산화 아연계 화합물 반도체 소자.
  5. 청구항 1에 있어서,
    상기 기판상에 에피택셜 성장되는 Zn0계 화합물 반도체층이 트랜지스터를 구성하도록 적층되어 이루어진 산화 아연계 화합물 반도체 소자.
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