TWI389215B - Semiconductor device - Google Patents

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TWI389215B
TWI389215B TW096150657A TW96150657A TWI389215B TW I389215 B TWI389215 B TW I389215B TW 096150657 A TW096150657 A TW 096150657A TW 96150657 A TW96150657 A TW 96150657A TW I389215 B TWI389215 B TW I389215B
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Shinya Yamakawa
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Description

半導體裝置
本發明係關於一種半導體裝置及其製造方法，其目的在提供一種尤其在場效型電晶體結構之半導體裝置中，適用藉由對於半導體基板中之通道部施加應力而使載子(carrier)遷移率提升之技術之半導體裝置及其製造方法。
使用場效型電晶體之積體電路之微細化係具有高速化、低消耗電力化、低價格化、小型化等各種優點而不斷地進步，而於今日已可形成具有突破100nm之閘極長度之電晶體。再者，在ITRS (International Technology Roadmap for Semiconductors)之關聯分析(road map)上，在稱為32nm節點之電晶體中已預期有20nm以下之閘極長度。
此外，不僅閘極長度之縮小，器件(device)結構本身之縮小化(比例縮放(scaling))亦在進展中。然而，在閘極長度從超微米(submicron)區域突破100nm之區域中，從閘極洩漏電流之控制之觀點來看，自以往以來所使用作為閘極絕緣膜之氧化矽(SiO2 )系絕緣膜之物理膜厚已瀕臨極限。
因此，作為降低閘極絕緣膜之實效膜厚之方法，乃檢討藉由使用氧化鉿(Hf)系之高介電常數(High-K)絕緣膜作為閘極絕緣膜而提高閘極絕緣膜之介電常數之方法、更進一步藉由使用金屬材料而抑制閘極電極之空之化之方法等。
其中在抑制閘極電極之空乏化之方法中，係檢討使用鎢(W)、鈦(Ti)、鉿(Hf)、釕(Ru)、銥(Ir)等作為閘極電極用 之金屬材料。然而，此等金屬材料若施加高溫之熱處理，即會與閘極絕緣膜等反應，而產生引起閘極絕緣膜之劣化或電晶體之臨限值電壓之變化之問題。因此，在形成閘極電極之後，於形成源極．汲極區域等之雜質擴散層之習知製程(process)中，會在雜質之活性化熱處理中引起上述之問題。
為了解決由此種金屬材料所組成之閘極電極之問題，乃提案有一種形成源極．汲極區域之後形成閘極電極之鑲嵌閘極製程(damascene gate process)(請參照下列專利文獻1、2)。在鑲嵌閘極製程中，係於形成虛設(dummy)閘極之狀態下，先形成源極．汲極區域。其後，形成用以覆蓋虛設閘極之層間絕緣膜，並將此予以研磨使虛設閘極露出而進行蝕刻去除，並於去除之部分形成新的閘極絕緣膜及閘極電極之方法。依據此方法，即可防止在形成源極．汲極區域中之雜質之活性化熱處理對於閘極電極造成影響。
另一方面，藉由對於矽基板中之通道部施加應力，而積極地利用使通道部之載子遷移率增加之方法。在此種技術之一，作為源極/汲極(S/D)，係提案有一種藉由磊晶成長而形成晶格常數與矽(Si)不同之矽鍺(SiGe)或碳化矽(SiC)所組成之半導體層而將應力施加於通道部之技術(例如請參照下述專利文獻3及非專利文獻1)。
此時，首先如圖20(1)所示，於矽基板101之表面側形成元件分離區域102之後，經由閘極絕緣膜103而形成閘極電極104。在閘極電極104上係先形成擋止(stopper)層105。 此外，在此等側壁形成絕緣性之側牆(side wall)106。接著如圖20(2)所示，以擋止層105及側牆106為遮罩，將矽基板101之表面層往下挖。接著如圖20(3)所示，使晶格常數與Si不同之半導體層107磊晶成長於被往下挖之矽基板101之露出面。在半導體層107形成後將側牆106予以去除。接著如圖20(4)所示，以擋止層105為遮罩，進行用以形成源極．汲極區域之延伸區(extension)108之離子注入。接著如圖20(5)所示再度形成側牆109，並以此為遮罩，進行用以將源極/汲極區域形成於半導體層107之離子注入。再者，進行藉由離子注入所導入之雜質之活性化熱處理。
在由以上方式所製作之半導體裝置113中，係對於閘極電極下之通道部ch施加來自半導體層107之應力。此時，如圖21(a)所示，半導體裝置113若為p通道型之MOS電晶體，則係使晶格常數較Si更大之SiGe磊晶成長作為半導體層107。藉此，即可對通道部ch施加壓縮應力而使載子(電洞)之遷移率提升。另一方面，如圖21(b)所示，若半導體裝置113為n通道型之MOS電晶體，則使晶格常數較Si更小之SiC磊晶成長作為半導體層107。藉此，對於通道部ch施加拉伸應力而使載子(電子)之遷移率提升。
[專利文獻1]日本特開2000-315789號公報
[專利文獻2]日本特開2005-26707號公報
[專利文獻3]日本特開2006-186240號公報
[非專利文獻1]「IEDM2003 Technical Digest」、T. Ghani及其他、"A 90 nm High Volume Manufacturing Logic Technology Featuring Novel 45 nm Gate Length Strained Silicon CMOS Transistors"、(美國)、2003年、p. 987
然而，在對於使用圖20及圖21所說明之通道部ch施加應力之技術中，從半導體層107施加於通道部ch之應力，將會因為來自設於通道部之上方之閘極電極104之反作用而減弱。因此，來自半導體層107之應力無法對通道部ch有效施加，而妨礙載子遷移率之提升。
此外在此種技術中，於半導體層107中之Ge濃度或C濃度愈高，則提升載子遷移率之效果愈高。然而，Ge濃度或C濃度若過高，則在矽基板101與半導體層107之介面會產生缺陷，而會產生由此所導致之應力之降低或接合洩漏之增加之問題。
因此，本發明之目的在提供一種從晶格常數與基板不同之半導體層可對通道部有效施加應力，藉此謀求載子遷移率之提升而可達成高功能化之半導體裝置、及其製造方法。
用以達成上述目的之本發明之半導體裝置係包括：閘極電極，其經由閘極絕緣膜而設於半導體基板上；及應力施加層，其用以將應力施加於閘極電極下之通道部。此應力施加層係設於閘極電極兩側之較半導體基板之表面深之位置。此外，閘極絕緣膜及閘極電極係在應力施加層於將下 挖半導體基板表面之部分埋入之狀態下所設置。
在此種構成之半導體裝置中，係藉由設置下挖半導體基板表面之部分埋入而成之閘極絕緣膜及閘極電極，而使較半導體基板之表面更深之位置成為通道部。藉此，於在較閘極電極之兩旁之半導體基板之表面更深之位置所設之遍及應力施加層之深度方向而施加於該應力施加層間之半導體基板部分之應力，即得以對於通道部集中式地施加。因此，相較於將通道部形成為與半導體基板之表面大致相同高度之習知構成，可對於通道部有效地施加來自應力施加層之應力。
此外，用以達成上述目的之本發明之半導體裝置之製造方法係以下列程序進行為特徵。首先，在第1步驟中，係在半導體基板上形成虛設之閘極電極，且藉由以該虛設之閘極電極為遮罩之蝕刻下挖該半導體基板之表面。在接下來之第2步驟中，係在被下挖之半導體基板之表面，藉由磊晶成長而形成由晶格常數與該半導體基板不同之半導體材料所組成之應力施加層。其後在第3步驟中，係在覆蓋虛設之閘極電極及應力施加層之狀態下形成層間絕緣膜，且於從此層間絕緣膜使該虛設之閘極電極露出之後，藉由去除該虛設之閘極電極。藉此，而於層間絕緣膜形成溝圖案，並且使半導體基板露出。接著在第4步驟中，係下挖在溝圖案之底部露出之半導體基板之露出面。其後，在第5步驟中，係在半導體基板之露出面被下挖之溝圖案內經由閘極絕緣膜而埋入形成新的閘極電極。
依據此種程序，在第3步驟中，於形成應力施加層之狀態下去除虛設之閘極電極，即可防止從應力施加層對虛設之閘極電極下之半導體基板部分施加之應力，因為來自虛設之閘極電極之反作用而減弱。藉此，即成為對於應力施加層間之基板部分，可有效施加來自應力施加層之應力之狀態。再者，尤其是在接下來之第4步驟中，藉由將虛設之閘極電極下之半導體基板更進一步往下挖，在第5步驟製作閘極絕緣膜及閘極電極之狀態中，於有效地施加上述應力之應力施加層間中較基板之表面更深之位置即成為通道部。藉此，在此通道部中，遍及應力施加層之深度方向而對於該應力施加層間之半導體基板部分施加之應力，即得以集中式地施加。因此，即可在有效地且使來自應力施加層之應力集中之狀態下施加於通道部。
此外，用以達成上述目的之本發明之半導體裝置之製造方法之另一例係以下列程序進行為特徵。首先，在第1步驟中，係形成下挖半導體基板之表面側之凹部。在接下來之第2步驟中，係與凹部重疊形成虛設之閘極電極，且藉由以該閘極電極為遮罩之蝕刻下控半導體基板之表面。其後在第3步驟中，係在被下挖之半導體基板之表面，藉由磊晶成長而形成由晶格常數與該半導體基板不同之半導體材料所組成之應力施加層。接著在第4步驟中，係在覆蓋虛設之閘極電極及應力施加層之狀態下形成層間絕緣膜成膜，且於從此層間絕緣膜使該虛設之閘極電極露出之後，去除該虛設之閘極電極，而形成重疊於半導體基板之凹部 之溝圖案。其後在第5步驟中，係在包括半導體基板之凹部之溝圖案內經由閘極絕緣膜而埋入形成新的閘極電極。
依據此種程序，在第4步驟中，於形成應力施加層之狀態下去除虛設之閘極電極，即可防止從應力施加層對虛設之閘極電極下之半導體基板部分施加之應力因為來自虛設之閘極電極之反作用而減弱。藉此，成為可對於應力施加層間之基板部分有效施加來自應力施加層之應力之狀態。再者，在接下來之第5步驟中，藉由在包括半導體基板之凹部之溝圖案內經由閘極絕緣膜而形成新的閘極電極，有效施加上述應力之部分，亦即在應力施加層間較基板之表面更深之位置即成為通道部。藉此，在此通道部中，遍及應力施加層之深度方向而對於該應力施加層間之半導體基板部分施加之應力得以集中式地施加。因此，即可在有效地且使來自應力施加層之應力集中之狀態下施加於通道部。
如以上所說明，依據本發明，由於可從使閘極電極之兩側磊晶成長之應力施加層更有效將應力施加於通道部，因此不取決於構成應力施加層之材料濃度而可謀求載子遷移率之提升。其結果，可謀求半導體裝置之高功能化。
以下，根據圖式詳細說明本發明之實施形態。
 ＜半導體裝置＞
圖1係適用本發明之半導體裝置1之主要部分剖面圖。此 圖所示之半導體裝置係場效型電晶體構成之半導體裝置，其如下所構成。
亦即，在由單結晶矽所組成之半導體基板3上，係經由閘極絕緣膜5而設有閘極電極7。在閘極電極7之兩旁於將半導體基板3之表面往下挖之凹槽(recess)部分，係設有半導體層9作為用以對於閘極電極7下部中之半導體基板3之通道部ch施加應力之應力施加層。此半導體層9係如以下製造方法所詳細說明，設為將晶格常數與半導體基板3不同之半導體材料磊晶成長於半導體基板3之凹槽部分之層。
再者，尤其本發明中具特徵之構成係在於：閘極絕緣膜5及閘極電極7係在半導體層9間於將半導體基板3之表面往下挖之凹槽部分予以埋入之狀態下所設置。藉此，在半導體基板3於與閘極絕緣膜5之介面側所設置之通道部ch，即成為在半導體層9間於較半導體基板3之表面更深之部分所設定之狀態。
再者，在閘極絕緣膜5及閘極電極7與半導體層9之間係以殘留有半導體基板3部分為較佳。
此外，閘極絕緣膜5及閘極電極7係例如為鑲嵌閘極結構，包括有絕緣性之側牆11。在此結構中，係於例如將半導體基板3與半導體層9予以覆蓋之層間絕緣膜13，設有藉由側牆11而規定側壁之溝圖案15。此溝圖案15之底面係設定於進一步將半導體基板3部分往下挖之位置。再者，在將此溝圖案15之內壁覆蓋之狀態下設置閘極絕緣膜5，且 經由此閘極絕緣膜5而將圖案15內埋入之狀態下設有閘極電極7。
在此，將相對於半導體基板3之表面設置半導體層9之凹槽部分之深度設為半導體層9之深度d1。此外，將相對於半導體基板3之表面設置鑲嵌閘極結構之凹槽部分之深度，亦即閘極絕緣膜5之深度位置設為通道深度d2。此時，設為[通道深度d2]＜[半導體層9之深度d1]。另外，關於在此範圍中之通道深度d2之最佳之深度，將於後詳細說明，惟為使施加於通道部ch之應力成為最高，決定以實驗方式求出。
另外，閘極絕緣膜5並不以圖式所示將包括溝圖案15之底面之內壁之整體予以覆蓋之構成為限。此閘極絕緣膜5只要至少在將半導體基板3之露出面覆蓋之狀態下設置即可。因此，如在之後之製造方法中所詳細說明，閘極絕緣膜5亦可在將溝圖案15之內壁上部露出之狀態下設置。
閘極絕緣膜5為了既要維持物理性膜厚又要降低實效膜厚，係以高介電常數(High-K)絕緣膜構成為較佳。此時，如上所述，藉由在將溝圖案15之內壁上部露出之狀態下作成設有閘極絕緣膜5之構成，即可抑制起因於閘極絕緣膜5，而於閘極電極7r與其他電極之間所產生之寄生電容。
以構成閘極絕緣膜5之介電常數絕緣膜而言，係使用包含選自鋁(Al)、釔(Y)、鋯(Zr)、鑭(La)、鉿(Hf)、鉭(Ta)之中至少1種之氧化物、矽氧化物、氮氧化物、或氮矽氧化物所組成之膜。具體而言，係例示HfO2 、ZrO2 、La2 O3 、 Y2 O3 、Ta2 O5 、Al2 O3 、HfSiOx、ZrSiOx、ZrTiOx、HfAlOx、ZrAlOx、更進一步為此等之氮化物(HfSiON等)。此等材料之介電常數係依組成或結晶性等而有些許變動，惟例如HfO2 之相對介電常數為25~30、ZrO2 之相對介電常數為20~25。另外，閘極絕緣膜5亦可為氧化矽膜與高介電常數(High-K)絕緣膜之疊層結構。
此外，構成閘極電極7之主要之金屬層係為Ti、Ru、Hf、Ir、Co、W、Mo、La、Ni、Cu、Al等之金屬、或此等金屬之Si化合物或N化合物、更進一步將此等加以組合使用。在為疊層結構時，亦可調整閘極電極之功函數(為了調整臨限值電壓)、或為了降低閘極電極之電阻而疊層複數個金屬膜亦可。
在此，一般而言，若為n型之場效型電晶體，則閘極電極7之功函數係設為4.6eV以下，較佳為設為4.3eV以下。另一方面若為p型之場效電晶體，則閘極電極7之功函數係設為4.6eV以上，較佳為4.9eV。再者，在n型與p型，閘極電極7之功函數之差係以設為0.3eV以上為較佳。
因此，在以閘極電極7為疊層結構而將其下層部分設為功函數控制層時，以構成此功函數控制層之材料而言，係選擇由Ti、V、Ni、Zr、Nb、Mo、Ru、Hf、Ta、W、Pt等所組成之群所構成之金屬、或由包含此等金屬之合金之中顯示適當之功函數之材料來使用。此外，除此之外，亦使用此等金屬之化合物、例如金屬氮化物、或金屬與半導體材料之化合物之金屬矽化物。
具體而言，若為n型之場效電晶體之閘極電極7，則係以Hf、Ta等所組成之群所構成之金屬、包括該金屬之合金、或其之化合物為較佳，且以HfSix為更佳。HfSi之功函數雖係依組成或結晶性而不同，惟大致為4.1~4.3eV左右。
此外，若為p型之場效電晶體之閘極電極7，則以由Ti、Mo、Ru等所組成之群所構成之金屬、包括該金屬之合金、或該金屬之化合物為較佳，且以TiN或Ru為更佳。TiN之功函數係依組成或結晶性而不同，惟大致為4.5~5.0eV左右。
在以上所述之構成之半導體裝置1中，在半導體基板3中於與閘極絕緣膜5之介面側所設置之通道部ch，係成為設定於在半導體層9間中較半導體基板3之表面更深之部分之狀態。
藉此，遍及半導體層9之深度方向而施加於該半導體層9間之半導體基板3部分之應力，即得以對於位於半導體層9之深度方向之中間部之通道部ch集中式地施加。因此，相較於通道部形成為與半導體基板3之表面大致相同高度之習知構成，可對於通道部ch更有效施加來自半導體層9之應力。
其結果，不依賴構成半導體層9之材料濃度即可謀求載子遷移率之提升，因此可謀求半導體裝置1之更進一步之高功能化。此外，可在欲獲得相同ON電流值時，將應力施加源之Ge或C之濃度降低，且可抑制結晶缺陷及起因於此之洩漏電流之產生。
＜半導體裝置之製造方法-1＞
圖2～圖6係為表示適用本發明之半導體裝置之製造方法之第1例之剖面步驟圖，為使用圖1所說明之構成之半導體裝置之製造方法之一例。以下根據此等圖說明製造方法之實施形態。另外，對於與使用圖1所說明之相同之構成要素係賦予相同符號進行說明。
首先，如圖2(1)所示，在由單結晶矽所組成之半導體基板3之表面側，形成由將溝內以氧化矽膜埋入而成之STI(Shallow Trench Isoration，淺溝槽隔離)結構之元件分離21。
接著如圖2(2)所示，藉由表面氧化等將由氧化矽所組成之穿隧(channeling)防止用之保護膜23成膜為5~10nm左右之膜厚。其後，作為臨限值調整用而進行磷(P)、砷(As)、硼(B)、銦(In)等之雜質之離子注入。此時，對於n通道型之場效電晶體之形成區域(以下稱為nMOS區域)、及p通道型之場效電晶體之形成區域(以下稱pMOS區域)分別進行所選擇之雜質之離子注入。在離子注入後，將保護膜23予以去除。
接著如圖2(3)所示，例如藉由熱氧化法，將由氧化矽所組成之虛設之閘極絕緣膜25成膜為1~3nm左右之膜厚。其後，藉由CVD(Chemical Vapor Deposition，化學氣相沉積)法，將由多晶矽或非晶矽所組成之虛設之閘極電極膜27成膜為100~150nm左右之膜厚。更進一步在此上部藉由CVD法將由氮化矽所組成之硬遮罩(hard mask)層29成膜為 30~100nm左右之膜厚。
接著，如圖2(4)所示，將硬遮罩層29、虛設之閘極電極膜27、及虛設之閘極絕緣膜25蝕刻為閘極電極之形狀而形成虛設閘極結構A。
此種圖案蝕刻係以下列方式進行。首先，在硬遮罩層29上使用光微影(photolithography)技術或電子射束微影技術而形成閘極電極用之抗蝕劑(resist)圖案。接著，以此抗蝕劑圖案為遮罩將硬遮罩層29進行蝕刻，且將硬遮罩層29予以圖案化。其後，從已圖案化之硬遮罩層29上起之蝕刻，將閘極電極膜27予以圖案化並設為虛設之閘極電極27a，且進一步將虛設之閘極絕緣膜25予以圖案化。此圖案化係設為藉由以幾乎不將硬遮罩層29蝕刻之選擇比之乾蝕刻來進行。此外，在虛設之閘極電極膜27之圖案化中，係以藉由進行以虛設之閘極絕緣膜25為擋止部之蝕刻，來防止在虛設閘極結構A之兩旁之半導體基板3之表面產生蝕刻損傷為較佳。
在以上之後，如圖2(5)所示，於虛設閘極結構A之側壁，形成絕緣性之第1側牆11-1。此時，例如將藉由CVD法成膜之膜厚1~10nm左右之氮化矽膜，藉由使用乾蝕刻法之異方性蝕刻來進行回蝕(etch back)，而僅在虛設閘極結構之側壁殘留氮化矽膜而形成第1側牆11-1。另外，第1側牆11-1係可為由將堆積成膜之氧化矽膜予以回蝕而成者，亦可為進一步將虛設之閘極電極27a之側壁加以氧化而形成。
另外，此第1側牆11-1係在以後所進行之源極．汲極區域之延伸區形成中用以調整延伸區之位置所設置者，只要視需要設置即可。因此，此步驟只要視需要進行即可。
接著，如圖3(1)所示，在第1側牆11-1之外側，形成由之後去除之氧化矽所組成之犧牲側牆31。在此，係藉由以CVD法所進行之氧化矽膜之成膜與其後之氧化矽膜之回蝕而形成犧牲側牆31。另外，在半導體基板3之表面側，同時形成不適用本發明之MOS電晶體(場效電晶體)時，此區域上之氧化矽膜係設為不蝕刻而直接殘留。
接著，如圖3(2)所示，藉由以虛設閘極結構A、犧牲側牆31、及元件分離21為遮罩之蝕刻，進行將半導體基板3之表面往下挖之凹槽蝕刻。在此，係設為將半導體基板3之表面往下挖(形成凹槽)至深度d1=50~100nm左右。此外藉此，相對於虛設閘極結構A之正下方設置與犧牲側牆31對應之空間而使半導體基板3被往下挖。
其後，如圖3(3)所示，在被往下挖之半導體基板3之露出面，藉由磊晶成長形成晶格常數與半導體基板3不同之半導體層9作為應力施加層。在此係在pMOS區域與nMOS區域分別進行半導體層9之製作。
若為pMOS區減，則以可對於半導體基板3施加壓縮應力之方式，使由晶格常數較構成半導體基板3之單結晶矽更大之SiGe所組成之半導體層9磊晶成長。此外，為了防止在半導體基板3與半導體層9之介面產生缺陷，將Ge濃度設為15~40%左右之範圍。再者，亦可與磊晶成長同時，將 硼(B)等之p型雜質以5×1018 ~5×1020 個/cm3 之濃度範圍同時導入於半導體層9。藉此而使半導體層9整體發揮作為源極．汲極區域之功能。
另一方面，若為nMOS區域，則以可對於半導體基板3施加拉伸應力之方式，將由晶格常數較構成半導體基板3之單結晶矽更小之SiC所組成之半導體層9磊晶成長。此外，為了防止在半導體基板3與半導體層9之介面產生缺陷，將C濃度設為0.5~4%左右之範圍。再者，亦可與磊晶成長同時，將磷(P)或砷(As)等之n型雜質以5×1018 ~5×1020 個/cm3 之濃度範圍同時導入於半導體層9。藉此而使半導體層9整體發揮作為源極．汲極區域之功能。
在如以上方式形成半導體層9之後，係將由氧化矽膜所組成之犧牲側牆31藉由以氫氟酸之濕蝕刻加以去除。
接著，如圖3(4)所示，藉由離子注入將用以形成源極．汲極區域之延伸區35之雜質導入至半導體基板3及半導體層9之表面層。此時，在pMOS區域導入B或In等之p型雜質，而於nMOS區域則導入As或P等之n型雜質。此外，設為進行注入能量0.5~2keV左右、摻雜(dose)量5×1014 ~2×1015 個/cm2 左右之離子注入。
接著，如圖4(1)所示，在第1側牆11-1之外側形成絕緣性之第2側牆11-2。在此，係藉由以CVD法而成之氮化矽膜之成膜、及其後之氮化矽膜之回蝕而形成第2側牆11-2。
其後，為了減低接著所進行之矽化物化之際之電阻，乃進行P、As、B等之雜質離子注入。另外，於半導體層9之磊 晶成長時未導入雜質時，係視需要進行用以形成源極．汲極區域之雜質之注入。在此雜質注入之後，為了使所注入之雜質活性化，係於60秒以下之範圍進行900℃~1100℃之熱處理。
其後如圖4(2)所示，藉由矽化物製程技術在構成源極．汲極之半導體層9之表面形成鈷(Co)、鎳(Ni)、鉑(Pt)、或該等之矽化物層39，而使源極．汲極之接觸電阻減低。
接著，如圖4(3)所示，在將虛設閘極結構A埋入之狀態下，例如使由氧化矽所組成之層間絕緣膜13成膜。
接著，如圖4(4)所示，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法將層間絕緣膜13之表面進行研磨直到處設閘極結構A中之閘極電極27a露出為止。
接著，如圖5(1)所示，藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a予以去除之後，藉由濕蝕刻將由氧化矽所組成之虛設之閘極絕緣膜25予以去除。藉此，在覆蓋半導體基板3與半導體層9之層間絕緣膜13，形成由將虛設閘極結構A去除而成之溝圖案15，且使半導體基板3露出於溝圖案15之底面。此溝圖案15係藉由側牆11-1、11-2而規定側壁者。
接著，如圖5(2)所示，進行將溝圖案15之底部之半導體基板3之露出面往下挖之凹槽蝕刻。在此，係使在將相對於半導體基板3之表面設置半導體層9之凹槽部分之深度設為半導體層9之深度d1時，在此之凹槽部分之通道深度d2成為[通道深度d2]＜[半導體層9之深度d1]。另外，關於在 此範圍之通道深度d2之最佳值，將於後詳細說明，惟為使對於在此所形成之MOS電晶體(場效電晶體)之通道部施加之應力成為最高，決定以實驗方式求出。
在此種凹槽蝕刻中，係應用一種在電漿環境氣體中藉由進行氧化之電漿氧化而於由單結晶矽所組成之半導體基板3之表面形成1~2nm左右之膜厚之氧化矽膜之後，而藉由氫氟酸之濕蝕刻將氧化矽膜加以去除之方法。所謂電漿氧化與濕蝕刻係設為配合通道深度d2而重複進行必要次數。藉此，以防止在因為凹槽蝕刻而露出之半導體基板3之露出面產生損傷。此外，此時之電漿氧化矽為了防止因為雜質之熱所導致之再擴散，係以500℃以下進行較佳。
另外，在半導體基板3之表面氧化中，除上述之電漿氧化以外，亦可進行使用臭氧(ozone)之氧化、或使用氣體之氧化。此外，亦有藉由乾蝕刻法將矽表面予以直接蝕刻之方法。
藉由以上方式，在與半導體層9之間離間之位置將溝圖案15往下挖。
接著，如圖5(3)所示，於將半導體基板3之表面往下挖之溝圖案15之內壁予以覆蓋之狀態下，使閘極絕緣膜5成膜。在此，係以藉由CVD法或ALD(Atomic Layer Depostion，原子層沉積)法等使上述之由高介電常數材料所組成之閘極絕緣膜5成膜為較佳。
接著，如圖5(4)所示，在將溝圖案15之內部埋入之狀態下，經由閘極絕緣膜5而使閘極電極材料膜7a成膜。在 此，係藉由CVD法、PVD(Physical Vapor Deposition，物理氣相沉積)法、或ALD法而使金屬閘極用之金屬層成膜作為閘極電極材料膜7a。此閘極電極材料膜7a亦可為單層或疊層結構，係設為使用在裝置之構成中所述之各材料而成膜。
接著，如圖6(1)所示，藉由CMP將閘極電極材料膜7a與閘極絕緣膜5進行研磨直到層間絕緣膜13露出為止。藉此，在溝圖案15內形成由經由閘極絕緣膜5而殘留閘極電極材料膜7a所成之閘極電極7。
在以上之後係視需要，如圖6(2)所示，在將層間絕緣膜13及閘極電極7覆蓋之狀態下，使由氧化矽所組成之上層絕緣膜41成膜。接著，在上層絕緣膜41及層間絕緣膜13形成達到矽化物層39之連接孔43。再者，形成埋入此等連接孔43之插栓(plug)及與此連接之布線45。
經由以上使用圖1所說明，可獲得在閘極電極7之兩旁於將半導體基板3之表面往下挖之凹槽部分設置應力施加用之半導體層9，並進一步在將半導體基板3之表面往下挖之凹槽部分予以埋入之狀態下設置閘極絕緣膜5及閘極電極7之半導體裝置1。
再者，依據以上所說明之第1例之製造方法，如使用圖5(1)所說明，在形成有半導體層9之狀態下藉由將虛設閘極結構A去除，以防止從半導體層9施加於虛設結構A下之半導體基板3部分之應力因為來自虛設之閘極電極27a之反作用而減弱。因此，成為對於半導體層9間之半導體基板3之 通道部ch有效施加來自半導體層9之應力之狀態。
再者，尤其是如使用接下來之圖5(2)所說明，藉由將去除虛設閘極結構A之溝圖案15之底部之半導體基板3進一步往下挖，而使在半導體層9間較半導體基板3之表面更深之位置成為通道部ch。藉此，在此通道部ch中，遍及半導體層9之深度方向而對於該半導體層9間之半導體基板3部分施加之應力即得以集中式地施加。因此，即可在使來自半導體層9之應力有效且集中之狀態下製作可施加於通道部之構成之半導體裝置1。
其結果，不依賴構成半導體層9之材料濃度即可製作可謀求載子遷移率之提升之構成之半導體裝置1。
接著，茲說明在使用圖1所說明之[通道深度d2]＜[半導體層9之深度d1]之範圍下之[通道深度d2]之最佳值。在此係以對於由單結晶矽所組成之半導體基板3施加壓縮應力之方式，進行假定使由SiGe所組成之半導體層9磊晶成長之半導體裝置1之模擬。再者，算出對於在通道部相對於通道深度d2之中心距離表面1nm之深度所施加之應力之大小[Stress(Pa)]。
圖7係為固定於[溝圖案15之寬度LGate]=40nm、[半導體層9中之Ge濃度]=20%，且設為[半導體層9之深度d1]=20nm、40nm、60nm、100nm之各值之構成之模擬結果。
由此結果，即確認在[通道深度d2]＜[半導體層9之深度d1]之範圍下，施加於通道部之應力將會較[通道深度d2]=0之構成更大。此外，應力變為最大之[通道深度d2]係依[半導 體層9之深度d1]而不同，因此以配合[半導體層9之深度d1]而設定[通道深度d2]之最佳值為較佳。
圖8係為固定於[溝圖案15之寬度LGate]=40nm、[半導體層9中之深度d1]=60nm，且設為[半導體層9之Ge濃度]為15%、20%、25%之各值之構成之模擬結果。由此結果，即確認只要固定[溝圖案15之寬度LGate]及[半導體層9之深度d1]，則應力變為最大之[通道深度d2]不會依半導體層9之材料構成(組成)而變化。
圖9係為固定於[半導體層9之深度d1]=60nm、[半導體層9中之Ge濃度]=20%，且設為[溝圖案15之寬度LGate]=30nm、40nm、60nm、100nm之各值之構成之模擬結果。由此結果，即確認在[溝圖案15之寬度LGate]=30nm、40nm之微細化進展之構成中，係於[通道深度d2]＜[半導體層9之深度d1]之範圍下，施加於通道部之應力會變為較[通道深度d2]=0之構成更大。再者，應力變為最大之[通道深度d2]係依[溝圖案15之寬度LGate]而不同，因此以配合[溝圖案15之寬度LGate]而設定[通道深度d2]之最佳值為較佳。
＜半導體裝置之製造方法-2＞
圖10～圖13係為表示適用本發明之半導體裝置之製造方法之第2例之剖面步驟圖，且為使用圖1所說明之構成之半導體裝置之製造方法之另一例。以下根據此等圖說明製造方法之實施形態。另外，對於使用先前之圖式所說明相同之構成要素，茲賦予相同之符號進行說明。
首先，如圖10(1)所示，在半導體基板3之表面側形成元
件分離21，再者，形成省略在此之圖示之保護膜，並經由此而進行臨限值調整用之雜質之離子注入，而於離子注入後直到去除保護膜為止係與第1例同樣進行。
接著，如圖10(2)所示，在由半導體基板3之元件分離21所分離之間，形成與之後形成之閘極電極之形成部一致之溝形狀之凹部3a。此凹部3a係藉由以應用光微影技術或電子射束微影技術而形成之抗蝕劑圖案為遮罩之半導體基板3之凹槽蝕刻而形成。另外，在此，由於此凹部3a之表面層成為通道部，因此凹部3a之深度即成為在第1例中所說明之通道深度d2。此通道深度d2係與先前之第1例同樣，設為[通道深度d2]＜[半導體層之深度d1]。在此d1係為之後形成之應力施加區域之半導體層之深度。
其後，如圖10(3)所示，與第1例同樣依序使由氧化矽所組成之虛設之閘極絕緣膜25、多晶矽或非晶矽所組成之虛設之閘極電極膜27、進一步由氮化矽所組成之硬遮罩層29成膜。
接著，如圖10(4)所示，將硬遮罩層29、閘極電極膜27、及虛設之閘極絕緣膜25圖案蝕刻成閘極電極之形狀，並重疊於凹部3a上而形成虛設閘極結構A。此種圖案蝕刻係可與第1例同樣進行，例如進行將抗蝕劑圖案使用於遮罩之蝕刻。此時，係以藉由進行以虛設之閘極絕緣膜25為擋止部之蝕刻，以防止在虛設閘極結構A之兩旁之半導體基板3之表面產生蝕刻損傷為較佳。
另外，在圖示之例中，係顯示虛設閘極結構A相對於凹 部3a為一致之狀態。然而，虛設閘極結構A只要與凹部3a重疊設置即可，此等之圖案亦可偏移。
在以上之後之圖10(5)～圖13(5)為止所示之步驟，只要與第1例同樣進行即可。
亦即，如圖10(5)所示，在虛設閘極結構A之側壁係形成絕緣性之第1側牆11-1。此第1側牆11-1係在以後所進行之源極．汲極區域之延伸區形成中用以調整延伸區之位置所設置者，只要視需要設置即可。因此，此步驟只要視需要進行即可。
接著，如圖11(1)所示，在第1側牆11-1之外側，係將由之後所去除之氧化矽所組成之犧牲側牆31與第1例同樣形成。另外，在此時點，於虛設閘極結構A與凹部3a之圖案偏移，而凹部3a之底面從虛設閘極結構A露出時，係以使凹部3a之露出部分完全由犧牲側牆31所覆蓋為較佳。
接著，如圖11(2)所示，藉由以虛設閘極結構A、犧牲側牆31、及元件分離21為遮罩之乾蝕刻，進行將半導體基板3之表面往下挖之凹槽蝕刻。在此，由於先前所形成之凹部3a之深度成為第1例所說明之通道深度d2，因此與先前之第1例同樣，係設為以[通道深度d2]＜[半導體層之深度d1]之方式將半導體基板3之表面往下挖(形成凹槽)至深度d1=50~100nm左右。此外藉此，相對於虛設閘極結構A之正下方，設置與犧牲側牆31對應之空間而將半導體基板3往下挖亦與第1例同樣。
其後，如圖11(3)所示，在被往下挖之半導體基板3之露 出面，藉由磊晶成長而形成晶格常數與半導體基板3不同之半導體層9作為應力施加層。在此，係在pMOS區域與nMOS區域分別進行半導體層9之製作。此外，在藉由以上方式形成半導體層9之後，係藉由以氫氟酸之濕蝕刻將由氧化矽膜所組成之犧牲側牆31予以去除亦與第1例同樣。
接著，如圖11(4)所示，藉由離子注入，將用以形成源極．汲極區域之延伸區35之雜質導入至半導體基板3及半導體層9之表面層。此際，藉由離子注入之分開進行，而在pMOS區域與nMOS區域導入不同之雜質亦與第1例同樣。
接著，如圖12(1)所示，在第1側牆11-1之外側，形成絕緣性之第2側牆11-2，其後，進行用以減低接下來進行之矽化物化之際之電阻之雜質離子注入。此際，於半導體層9之磊晶成長時未導入雜質時，係視需要進行用以形成源極．汲極區域之雜質之注入，並進一步進行使雜質活性化之熱處理亦與第1例同樣。另外，於虛設閘極結構A與凹部3a之圖案偏移，而凹部3a之底面從虛設閘極結構A露出時，係以使凹部3a之露出部分完全由第2側牆11-2所覆蓋為較佳。
其後，如圖12(2)所示，藉由矽化物製程技術在構成源極．汲極之半導體層9之表面形成矽化物層39，進一步如圖12(3)所示，在將虛設閘極結構A埋入之狀態下，例如使由氧化矽所組成之層間絕緣膜13成膜。其後，如圖12(4)所示，藉由CMP法將層間絕緣膜13之表面進行研磨直到虛設 閘極結構A中之虛設之閘極電極27a露出為止。以上均與第1例同樣進行。
接著，如圖13(1)所示，藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a予以去除之後，藉由濕蝕刻將由氧化矽所組成之虛設之閘極絕緣膜25予以去除。藉此，在覆蓋半導體基板3與半導體層9之層間絕緣膜13，形成由將虛設閘極結構A去除而成之溝圖案15，且使半導體基板3露出於溝圖案15之底面。此溝圖案15係藉由與凹部3a重疊而形成。因此，溝圖案15之底部即成為由以通道深度d2將半導體基板3往下挖之凹部3a所構成。此外，此溝圖案15係與第1例同樣藉由側牆11-1、11-2而規定側壁者。
在以上之後，如圖13(2)所示，在將包括半導體基板3之表面往下挖之凹部3a之溝圖案15之內壁予以覆蓋之狀態下，藉由CVD法或ALD法等而使由上述之高介電常數材料所組成之閘極絕緣膜5成膜，且進一步在將溝圖案15之內部埋入之狀態下，經由閘極絕緣膜5而使與第1例同樣之閘極電極材料膜7a成膜。
再者，如圖13(3)所示，藉由CMP將閘極電極材料膜7a與閘極絕緣膜5進行研磨直到層間絕緣膜13露出為止。藉此，而於溝圖案15內，形成經由閘極絕緣膜5而殘留閘極電極材料膜7a所成之閘極電極7。
以上之後係視需要，如圖13(4)所示，在將層間絕緣膜13及閘極電極7覆蓋之狀態下，使由氧化矽所組成之上層絕緣膜41成膜。接著，在上層絕緣膜41及層間絕緣膜13形 成達到矽化物層39之連接孔43。再者，形成將此等連接孔43埋入之插栓及與此連接之布線45。
經由以上使用圖1所說明，可獲得在閘極電極7之兩旁於將半導體基板3之表面往下挖之凹槽部分設置應力施加用之半導體層9，並進一步在將半導體基板3之表面往下挖之凹槽部分(凹部3a)予以埋入之狀態下設置閘極絕緣膜5及閘極電極7之半導體裝置1。
再者，即使是以上所說明之第2例之製造方法，亦如使用圖13(1)所說明，在形成有半導體層9之狀態下藉由將虛設閘極結構A去除，以防止從半導體層9施加於虛設結構A下之半導體基板3部分之應力因為來自虛設之閘極電極27a之反作用而減弱。因此，成為對於半導體層9間之半導體基板3之通道部ch有效施加來自半導體層9之應力之狀態。
此外，由於將半導體基板3往下挖之凹部3a之底面成為通道部ch，因此在半導體層9間較半導體基板3之表面更深之位置即成為通道部ch。與第1例同樣，在此通道部ch中，遍及半導體層9之深度方向而對於該半導體層9間之半導體基板3部分施加之應力即得以集中式地施加。因此，即可在使來自半導體層9之應力有效且集中之狀態下製作可施加於通道部之構成之半導體裝置1。
其結果，與第1例同樣，不依賴構成半導體層9之材料濃度即可製作可謀求載子遷移率之提升之構成之半導體裝置1。
＜半導體裝置之製造方法-3＞
從圖14至圖15係為表示適用本發明之半導體裝置之製造方法之第3例之主要部分之剖面步驟圖。以下根據此等圖說明製造方法之實施形態。另外，此等圖所示之第3例之製造方法係為上述之第2例之變形例，對於與使用先前之圖式所說明同樣之構成要素，茲賦予相同之符號，並省略重複之說明。
首先，與先前之第2例所說明同樣，如圖14(1)所示在半導體基板3之表面側形成元件分離21，進一步如圖14(2)所示在由半導體基板3中之元件分離21所分離之間，形成與以後形成之閘極電極之形成部一致之溝形狀之凹部3a。在此，係使此凹部3a成為通道部，而此通道深度d2係與第1例及第2例同樣，成為[通道深度d2]＜[半導體層之深度d1]。在此d1係為之後形成之應力施加區域之半導體層之深度。
接著，如圖14(3)所示，在將半導體基板3之表面往下挖之凹部3a之內壁予以覆蓋之狀態下，藉由CVD法或ALD法等而使由上述之高介電常數材料所組成之閘極絕緣膜5成膜。如此，在預先使閘極絕緣膜5成膜之點，本第3例係與上述之第2例不同。
其後，如圖14(4)所示，在閘極絕緣膜5上使由多晶矽或非晶矽所組成之虛設之閘極電極膜27、進一步由氮化矽所組成之硬遮罩層29依序成膜。
接著，如圖14(5)所示，以省略在此之圖示之抗蝕劑圖案為遮罩將硬遮罩層29進行蝕刻，並將硬遮罩層29進行圖 案化。其後，藉由從已圖案化之硬遮罩層29上之蝕刻，將虛設之閘極電極膜27進行圖案化而設為虛設之閘極電極27a。在虛設之閘極電極膜27之圖案化中，係藉由以由高介電常數材料所組成之閘極絕緣膜5為擋止部之蝕刻，而防止在虛設閘極結構A之兩旁之半導體基板3之表面產生蝕刻損傷。在此種蝕刻中，以蝕刻氣體而言，係例如進行使用HBr/O2 等之乾蝕刻。
此外，接續以上之乾蝕刻進行閘極絕緣膜5之蝕刻，並僅在虛設閘極結構A下殘留閘極絕緣膜5。
另外，在圖示之例中，係表示虛設閘極結構A相對於凹部3a為一致之狀態。然而，虛設閘極結構A只要與凹部3a重疊設置即可，而此等圖案亦可偏移，此係與第2例同樣。
在以上之後，係進行與在第2例中使用圖11及圖12所說明同樣之步驟。藉此，如圖15(1)所示，設為使虛設之閘極電極27a從層間絕緣膜13露出之狀態，該層間絕緣膜13係用以將在虛設閘極結構A及此兩側所設置之側牆11-1、11-2予以覆蓋。
接著，如圖15(2)所示，將閘極絕緣膜5殘留，並藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a予以去除。藉此，於將半導體基板3與半導體層9覆蓋之層間絕緣膜13，形成將虛設閘極結構A去除而成之溝圖案15。溝圖案15之底面雖成為由閘極絕緣膜5所覆蓋之狀態，惟此溝圖案15與凹部3a重疊而形成係與第2例同樣。此外， 此溝圖案15係與第1例及第2例同樣藉由側牆11-1、11-2而規定側壁者。
其後，如圖15(3)所示，在將溝圖案15之內部埋入之狀態下使與第1例同樣之閘極電極材料膜成膜，並進一步將此閘極電極材料膜進行CMP研磨，而於溝圖案15內形成閘極電極7。
以上之後係視需要，如圖15(4)所示，在將層間絕緣膜13及閘極電極7覆蓋之狀態下，使由氧化矽所組成之上層絕緣膜41成膜。接著，在上層絕緣膜41及層間絕緣膜13形成到達矽化物層39之連接孔43。再者，形成將此等連接孔43予以埋入之插栓及與此連接之布線45。
再者，即使是以上所說明之第3例之製造方法，亦如使用圖15(2)所說明，在形成有半導體層9之狀態下藉由將虛設之閘極電極27a去除，以防止從半導體層9施加於虛設之閘極電極27a下之半導體基板3部分之應力因為來自虛設之閘極電極27a之反作用而減弱。因此，成為對於半導體層9間之半導體基板3之通道部ch有效施加來自半導體層9之應力之狀態。
此外，由於將半導體基板3往下挖之凹部3a之底面成為通道部ch，因此在半導體層9間較半導體基板3之表面更深之位置即成為通道部ch。與第1例同樣，在此通道部ch中，遍及半導體層9之深度方向而對於該半導體層9間之半導體基板3部分施加之應力即得以集中式地施加。因此，即可在使來自半導體層9之應力有效且集中之狀態下製作 可施加於通道部之構成之半導體裝置1。
此外在第3例之製作程序中，並未於包括凹部3a之溝圖案15之側壁上部形成閘極絕緣膜5。亦即，閘極絕緣膜5成為在將溝圖案15之內壁上部露出之狀態下所設置之構成。因此，可獲得由高介電常數材料所組成之閘極絕緣膜5不存在於閘極電極7與布線45之間，而可防止因為閘極電極7與布線45間之寄生電容所導致之元件性能之降低之效果。
＜半導體裝置之製造方法-4＞
圖16～圖17係為表示適用本發明之半導體裝置之製造方法之第4例之剖面步驟圖。以下根據此等圖說明製造方法之實施形態。另外，此等圖所示之第4例之製造方法係為上述之第2例及第3例之變形例，對於與使用先前之圖式所說明同樣之構成要素，茲賦予相同之符號，並省略重複之說明。
首先，與先前之第2例所說明同樣，如圖16(1)所示在半導體基板3之表面側形成元件分離21，進一步如圖16(2)所示在由半導體基板3中之元件分離21所分離之間，形成與以後形成之閘極電極之形成部一致之溝形狀之凹部3a。在此，係使此凹部3a成為通道部，而此通道深度d2係與第1例及第2例同樣，成為[通道深度d2]＜[半導體層之深度d1]。在此d1係為之後形成之應力施加區域之半導體層之深度。
接著，如圖16(3)所示，在將半導體基板3之表面往下挖之凹部3a之內壁予以覆蓋之狀態下，藉由CVD法或ALD法 等而使由上述之高介電常數材料所組成之閘極絕緣膜5成膜。再者，進一步在閘極絕緣膜5上藉由CVD法、PVD法、或ALD法等使罩膜50成膜。此罩膜50係在以後之步驟中用以保護閘極絕緣膜5者。作為此種罩膜50，係例如將氮化鈦(TiN)膜形成為1~10nm左右之膜厚。
其後，如圖16(4)所示，在罩膜50上使由多晶矽或非晶矽所組成之虛設之閘極電極膜27、進一步由氮化矽所組成之硬遮罩層29依序成膜。
接著，如圖16(5)所示，以省略在此之圖示之抗蝕劑圖案為遮罩將硬遮罩層29進行蝕刻，並將硬遮罩層29進行圖案化。其後，藉由從已圖案化之硬遮罩層29上之蝕刻，將虛設之閘極電極膜27進行圖案化而設為虛設之閘極電極27a。此外接續此虛設之閘極電極膜27之蝕刻，進行罩膜50、進而閘極絕緣膜5之蝕刻。藉此，僅在虛設閘極結構A下殘留閘極絕緣膜5。
另外，在虛設之閘極電極膜27之圖案化中，係藉由進行以由罩膜50及高介電常數材料所組成之閘極絕緣膜5為擋止部之蝕刻，而防止在虛設閘極結構A之兩旁之半導體基板3之表面產生蝕刻損傷，此係與上述之第3例同樣。此外，在圖示之例中，係表示虛設閘極結構A相對於凹部3a為一致之狀態。然而，虛設閘極結構A只要與凹部3a重疊設置即可，而此等圖案亦可偏移，此係與第2例及第3例同樣。
在以上之後，係與第2例及第3例同樣，進行使用與在圖 11及圖12所說明同樣之步驟。藉此，如圖17(1)所示，設為使虛設之閘極電極27a從層間絕緣膜13露出之狀態，該層間絕緣膜13係用以將在虛設閘極結構A及此兩側所設置之側牆11-1、11-2予以覆蓋。
接著，如圖17(2)所示，藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a予以去除。此際，藉由將罩膜50設為蝕刻擋止部，即可抑制在由高介電常數材料所組成之閘極絕緣膜5產生損傷。其後，藉由蝕刻損傷相對於基底較小之濕蝕刻或乾蝕刻，選擇性地將罩膜50去除。
經由以上，在將半導體基板3與半導體層9覆蓋之層間絕緣膜13，形成將虛設閘極結構A去除所成之溝圖案15。溝圖案15之底面雖成為由閘極絕緣膜5所覆蓋之狀態，惟此溝圖案15係與凹部3a重疊而形成。此外，此溝圖案15係與上述第1例～第3例同樣藉由側牆11-1、11-2而規定側壁者。
其後，如圖17(3)所示，在將溝圖案15之內部埋入之狀態下使與第1例同樣之閘極電極材料膜成膜，並進一步將此閘極電極材料膜7a進行CMP研磨。藉此，於溝圖案15內形經由閘極絕緣膜5而殘留閘極電極材料膜7a所成之閘極電極7。
以上之後係視需要，如圖17(4)所示，在將層間絕緣膜13及閘極電極7覆蓋之狀態下，使由氧化矽所組成之上層絕緣膜41成膜。接著，在上層絕緣膜41及層間絕緣膜13形成到達矽化物層39之連接孔43。再者，形成將此等連接孔 43予以埋入之插栓及與此連接之布線45。
再者，即使是以上所說明之第4例之製造方法，亦如使用圖17(2)所說明，在形成有半導體層9之狀態下藉由將虛設之閘極電極27a去除，以防止從半導體層9施加於虛設之閘極電極27a下之半導體基板3部分之應力因為來自虛設之閘極電極27a之反作用而減弱。因此，成為對於半導體層9間之半導體基板3之通道部ch有效施加來自半導體層9之應力之狀態。
此外，由於將半導體基板3往下挖之凹部3a之底面成為通道部ch，因此在半導體層9間較半導體基板3之表面更深之位置即成為通道部ch。與第1例同樣，在此通道部ch中，遍及半導體層9之深度方向而對於該半導體層9間之半導體基板3部分施加之應力即得以集中式地施加。因此，即可在使來自半導體層9之應力有效且集中之狀態下製作可施加於通道部之構成之半導體裝置1。
此外在第4例之製作程序中，並未於包括凹部3a之溝圖案15之側壁上部形成閘極絕緣膜5，因此與第3例同樣，可獲得由高介電常數材料所組成之閘極絕緣膜5不存在於閘極電極7與布線45之間，而可防止因為閘極電極7與布線45間之寄生電容所導致之元件性能之降低之效果。
再者，在第4例中，即使係於閘極絕緣膜5上設置罩膜50，且藉由設為將虛設之閘極電極27a予以去除之際之蝕刻擋止部，而預先形成閘極絕緣膜5之程序，亦可防止將虛設之閘極電極27a去除之際之蝕刻損傷施加於閘極絕緣 膜5，而可維持閘極絕緣膜5之膜質。
另外，在上述之第4例中，雖係設為將罩膜50去除之構成，惟罩膜50亦可直接殘留作為閘極電極之一部分。此時，罩膜50亦可殘留作為裝置之結構中所述之功函數控制層，只要適當選擇材料來使用即可。
＜半導體裝置之製造方法-5＞
圖18係為表示應用以上之第4例，製作在p型場效電晶體與n型場效電晶體分別製作閘極電極之CMOS構成之半導體裝置之程序之圖。以下根據此圖說明應用本發明之半導體裝置之製造方法之第5例。另外，茲將圖面上右側設為供p型場效電晶體設置之pMOS區域，且將左側設為供n型場效電晶體設置之nMOS區域。
此時，藉由與第4例同樣之程序，如圖18(1)所示，設為在閘極絕緣膜5上經由罩膜50而設置虛設之閘極電極27a，且使虛設之閘極電極27a從用以覆蓋此虛設閘極結構A與設於其兩側之側牆11-1、11-2之層間絕緣膜13露出之狀態。
此際，在nMOS區域中，係將發揮作為源極．汲極區域功能之半導體層9形成為n型。另一方面，在pMOS區域中，係將發揮作為源極．汲極區域功能之半導體層9設為p型。
此外，以構成罩膜50之材料而言，係例如使用作為p型場效電晶體中之閘極電極之功函數控制層之材料。
接著，如圖18(2)所示，在n型區域及p型區域中，藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a加以去除。此際，藉由將罩膜50設為蝕刻擋止部，以抑制 在由高介電常數材料所組成之閘極絕緣膜5產生損傷。
經由以上，在將半導體基板3與半導體層9覆蓋之層間絕緣膜13，形成將虛設閘極結構A去除所成之溝圖案15。溝圖案15之底面雖成為由閘極絕緣膜5所覆蓋之狀態，惟此溝圖案15係與凹部3a重疊而形成。此外，此溝圖案15係與上述各例同樣藉由側牆11-1、11-2而規定側壁者。
其後，如圖18(3)所示，在藉由抗蝕劑遮罩51將p型區域予以覆蓋之狀態下，藉由蝕刻損傷相對於基底較小之濕蝕刻或乾蝕刻而僅將nMOS區域之罩膜50予以選擇性地去除。在此蝕刻之後係將抗蝕劑遮罩51予以去除。
以上之後，如圖18(4)所示，在將包括半導體基板3之表面往下挖之凹部3a之溝圖案15之內壁予以覆蓋之狀態下，使功函數控制層53成膜，進一步在將溝圖案15之內部埋入之狀態下，使閘極電極材料膜7a成膜。以構成此功函數控制層53之材料而言，係設為使用n型場效電晶體中之作為閘極電極之功函數控制層之材料。
接著，如圖18(5)所示，藉由CMP將閘極電極材料膜7a與功函數控制層53進行研磨直到層間絕緣膜13露出為止。藉此，在nMOS區域中，可獲得在溝圖案15內設有經由閘極絕緣膜5而殘留功函數控制層53及閘極電極材料膜7a所成之閘極電極7之n型場效電晶體。另一方面，在pMOS區域，可獲得在溝圖案15內設有經由閘極絕緣膜5而殘留罩膜50及功函數控制層53、進而閘極電極材料膜7a所成之閘極電極7之p型場效電晶體。
另外，罩膜50及功函數控制層53係分別視需要殘留在nMOS區域及pMOS區域之兩方、或僅其中一方，藉此而適當調整各閘極電極7之功函數即可。
＜半導體裝置之製造方法-6＞
圖19係為表示應用以上之第4例，製作在p型場效電晶體與n型場效電晶體分別製作閘極電極之CMOS構成之半導體裝置之程序之圖。以下根據此圖說明應用本發明之半導體裝置之製造方法之第6例。另外，茲將圖面上右側設為供p型場效電晶體設置之pMOS區域，且將左側設為供n型場效電晶體設置之nMOS區域。
此時，藉由與第4例同樣之程序，如圖19(1)所示，設為在閘極絕緣膜5上經由罩膜50而設置虛設之閘極電極27a，且使虛設之閘極電極27a從用以覆蓋此虛設閘極結構A與設於其兩側之側牆11-1、11-2之層間絕緣膜13露出之狀態。
此際，在nMOS區域中，係將發揮作為源極．汲極區域功能之半導體層9形成為n型。另一方面，在pMOS區域中，係將發揮作為源極．汲極區域功能之半導體層9設為p型。
此外，以構成罩膜50之材料而言，係使用與以下所說明之金屬層反應而形成n型場效電晶體中之閘極電極之功函數控制層之材料。在此點係與第5例之罩膜50不同。
接著，如圖19(2)所示，在n型區域及p型區域中，藉由乾蝕刻將由多晶矽或非晶矽所組成之虛設之閘極電極27a加以去除。此際，藉由將罩膜50設為蝕刻擋止部，以抑制在由高介電常數材料所組成之閘極絕緣膜5產生損傷。
經由以上，在將半導體基板3與半導體層9覆蓋之層間絕緣膜13，形成將虛設閘極結構A去除所成之溝圖案15。溝圖案15之底面雖成為由閘極絕緣膜5所覆蓋之狀態，惟此溝圖案15係與凹部3a重疊而形成。此外，此溝圖案15係與上述各例同樣藉由側牆11-1、11-2而規定側壁者。
其後，如圖19(3)所示，在將包括半導體基板3之表面往下挖之凹部3a之溝圖案15之內壁予以覆蓋之狀態下，使金屬層57成膜。以構成此金屬層57之材料而言，係設為使用藉由與罩膜50反應而作為n型場效電晶體中之閘極電極之功函數控制層。此種金屬層57係例如使用Al、Ti、Cu、La等而構成。
其後，如圖19(4)所示，在藉由抗蝕劑遮罩55將nMOS區域覆蓋之狀態下，藉由蝕刻損傷相對於基底較小之濕蝕刻或乾蝕刻僅將pMOS區域之金屬層57予以選擇性地去除。在此蝕刻之後係將抗蝕劑遮罩55予以去除。
接著，如圖19(5)所示，藉由進行熱處理，使僅在nMOS區域殘留之金屬層57與罩膜50反應，以形成由此等反應物所組成之功函數控制層59。
接著，如圖19(6)所示，在將包括半導體基板3之表面往下挖之凹部3a之溝圖案15之內壁予以覆蓋之狀態下使閘極電極材料膜7a成膜，並藉由CMP將閘極電極材料膜7a及金屬層57進行研磨直到層間絕緣膜13露出為止。藉此，在nMOS區域中，可獲得在溝圖案15內設有經由閘極絕緣膜5而將功函數控制層59及閘極電極材料膜7a殘留所成之閘極 電極7之n型場效電晶體。另一方面，在pMOS區域中，可獲得在溝圖案15內設有經由閘極絕緣膜5而將作為功函數控制層之罩膜50及閘極電極材料膜7a殘留所成之閘極電極7之p型場效電晶體。
另外，藉由以熱處理之反應鎖形成之功函數控制層59亦可形成於pMOS區域。此外，在溝圖案15內將未反應而直接殘留之金屬層57加以去除亦可。
1‧‧‧半導體裝置
3‧‧‧半導體基板
3a‧‧‧凹部
5‧‧‧閘極絕緣膜
7‧‧‧閘極電極
9‧‧‧半導體層(應力施加層)
13‧‧‧層間絕緣膜
15‧‧‧溝圖案
27a‧‧‧虛設之閘極電極
31‧‧‧犧牲側壁
50‧‧‧罩膜(功函數控制層)
53、59‧‧‧功函數控制層
ch‧‧‧通道部
d1‧‧‧半導體層之深度位置
d2‧‧‧通道深度(自半導體基板之表面起之至閘 極絕緣膜之深度位置)
圖1係為表示實施形態之半導體裝置之剖面圖。
圖2(1)~(5)係為表示實施形態之製造方法之第1例之剖面步驟圖(其1)。
圖3(1)~(4)係為表示實施形態之製造方法之第1例之剖面步驟圖(其2)。
圖4(1)~(4)係為表示實施形態之製造方法之第1例之剖面步驟圖(其3)。
圖5(1)~(4)係為表示實施形態之製造方法之第1例之剖面步驟圖(其4)。
圖6(1)、圖6(2)係為表示實施形態之製造方法之第1例之剖面步驟圖(其5)。
圖7係為依半導體層之每一深度表示通道部相對於半導體基板之凹槽量d2之應力之大小之曲線圖。
圖8係為依半導體層之每一Ge濃度表示通道部相對於半導體基板之凹槽量d2之應力之大小之曲線圖。
圖9係為依溝圖案之每一寬度表示通道部相對於半導體 基板之凹槽量d2之應力之大小之曲線圖。
圖10(1)~(5)係為表示實施形態之製造方法之第2例之剖面步驟圖(其1)。
圖11(1)~(4)係為表示實施形態之製造方法之第2例之剖面步驟圖(其2)。
圖12(1)~(4)係為表示實施形態之製造方法之第2例之剖面步驟圖(其3)。
圖13(1)~(4)係為表示實施形態之製造方法之第2例之剖面步驟圖(其4)。
圖14(1)~(5)係為表示實施形態之製造方法之第3例之剖面步驟圖(其1)。
圖15(1)~(4)係為表示實施形態之製造方法之第3例之剖面步驟圖(其2)。
圖16(1)~(5)係為表示實施形態之製造方法之第4例之剖面步驟圖(其1)。
圖17(1)~(4)係為表示實施形態之製造方法之第4例之剖面步驟圖(其2)。
圖18(1)~(5)係為以應用本發明於CMOS之實施形態為第5例進行說明之剖面步驟圖。
圖19(1)~(6)係為以應用本發明於CMOS之實施形態為第6例進行說明之剖面步驟圖。
圖20(1)~(5)係為用以說明習知之技術之剖面步驟圖。
圖21(a)、21(b)係為說明藉由半導體層之通道部之應力之施加之圖。
1‧‧‧半導體裝置
3‧‧‧半導體基板(Si)
5‧‧‧閘極絕緣膜
7‧‧‧閘極電極
9‧‧‧半導體層(應力施加層)
11‧‧‧側壁
13‧‧‧層間絕緣膜
15‧‧‧溝圖案
ch‧‧‧通道部
d1‧‧‧半導體層之深度位置
d2‧‧‧通道深度(自半導體基板之表面起之至閘 極絕緣膜之深度位置)

Claims (14)

  1. 一種半導體裝置，其包括：半導體基板；閘極電極；凹部，其係在前述半導體基板中；閘極絕緣膜，其內襯前述凹部；及應力施加層，其用以將應力施加於前述閘極電極下之通道部；並且前述應力施加層係分別形成於前述半導體基板中前述閘極電極之兩側且延伸至較前述半導體基板之表面深之第1位置；前述凹部延伸至前述半導體基板之表面之下且係在前述應力施加層之間；內襯於前述凹部之前述閘極絕緣膜係至少一層絕緣層，且該同一至少一層絕緣層係沿著前述凹部之底面及前述凹部之側面而形成；前述閘極電極係被接收於前述凹部中且係沿著前述凹部之前述底面及前述凹部之前述側面與前述閘極絕緣膜接觸。
  2. 如請求項1之半導體裝置，其中前述應力施加層係由晶格常數與該半導體基板不同之半導體材料所構成，且係在前述半導體基板之凹陷部分中藉由磊晶成長而形成，前述凹陷部分係在前述閘極電極之兩側延伸至前述半導體基板之前述表面之下。
  3. 如請求項2之半導體裝置，其中前述半導體基板包括單結晶矽；前述應力施加層係包含含有晶格常數與矽不同之元素材料之矽。
  4. 如請求項1之半導體裝置，其中前述通道部係在較前述半導體基板之前述表面深之第2位置；前述通道部相對於前述半導體基板表面之第2深度位置係較前述應力施加層之第1深度位置更淺。
  5. 如請求項1之半導體裝置，其中於覆蓋前述半導體基板及前述應力施加層之層間絕緣膜之前述應力施加層間，設置具有在前述半導體基板中之前述凹部上之底部之溝圖案；前述閘極絕緣膜亦覆蓋前述溝之內壁之至少一部份；前述閘極電極係被接收於前述溝圖案中。
  6. 如請求項5之半導體裝置，其中前述閘極絕緣膜係形成以使得前述溝圖案之內壁上部露出。
  7. 如請求項1之半導體裝置，其中前述閘極電極係具有包括用以調整該閘極電極之功函數之功函數控制層之疊層結構。
  8. 如請求項7之半導體裝置，其中前述功函數控制層係設置為與前述閘極絕緣膜接觸。
  9. 如請求項1之半導體裝置，其中 在前述半導體基板上，設有包括前述閘極絕緣膜、前述閘極電極、與前述應力施加層之p型場效電晶體與n型場效電晶體；前述p型場效電晶體及n型場效電晶體之至少一方之前述閘極電極係具有包括用以調整該閘極電極之功函數之功函數控制層之疊層結構。
  10. 如請求項9之半導體裝置，其中前述p型場效電晶體及前述n型場效電晶體之前述閘極電極分別具有不同之功函數。
  11. 如請求項1之半導體裝置，其中前述閘極電極及前述閘極絕緣膜係配置於前述凹部，使得前述通道部係在較前述半導體基板之前述表面深之第2位置，以改善自前述應力施加層施加至前述通道部之應力。
  12. 如請求項1之半導體裝置，其中前述閘極絕緣膜沿著前述凹部之前述底面及前述凹部之前述側面具有實質相同之厚度。
  13. 如請求項1之半導體裝置，其中前述至少一層絕緣層包含高介電常數層。
  14. 如請求項13之半導體裝置，其中前述高介電常數層包括含有選自鋁(Al)、釔(Y)、鋯(Zr)、鑭(La)、鉿(Hf)、鉭(Ta)之中至少1種之氧化物、矽氧化物、氮氧化物、或氮氧矽化物。
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