TWI324191B - Method of manufacturing electronic device - Google Patents

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TWI324191B
TWI324191B TW093112541A TW93112541A TWI324191B TW I324191 B TWI324191 B TW I324191B TW 093112541 A TW093112541 A TW 093112541A TW 93112541 A TW93112541 A TW 93112541A TW I324191 B TWI324191 B TW I324191B
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Kaneko Hisashi
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Toshiba Kk
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Description

1324191 九、發明說明： 【發明所屬之技術領域】 本發明有關於一製造一電 與製造一電子裝置，如一半 或一印刷電路板之方法，其 改善。 子裝置之方法，尤其是有關於 導體裝置、一液晶顯示器裝置 中形成一電解電鍍膜之步驟已 【先前技術】 近4年來 具有一低電阻之鋼絲已使用於半導體裝 置。該銅絲是以以下所述之方法形成H步驟，在一 半導體基板上之絕緣膜形成一渠溝或類似者，接著在包括 渠溝的該絕緣膜表面形成一銅膜。接著，在該銅膜上使用 —化學機械研磨處理（CMP)，讓具有該渠溝之銅層在絕緣膜 上形成，來形成一内埋線路。 在過去，利用電解電鍍銅方式形成銅膜已是慣例，因為 電解電鍵銅膜在-如渠溝之凹槽部》，顯示出高埋藏特 性，且可簡化製造程序，因而降低製造成本。 然而，利用電解電鍍銅方法形成一鍍銅膜時，過量之鍍 銅膜會沉積，並在渠溝外之區域堆積。圖1〇顯示了這種情 形。更確切地說，是在一半導體基板51上形成之—内膜52 上形成一渠溝53，然後在包括渠溝53之内膜52上，形成一 種晶層54,如一鍍銅層。接著，在整個表面上進行一電解 電鍍銅處理，讓一銅鍍膜55可以在種晶層54之表面沉積及 堆積。同時，超過--致膜厚度之一薄膜增長會在渠溝53 正上方之一區域，結果是包括一階梯式部分之過量鍍銅膜 9288l.doc -6- U24191 56會沉積及堆積在内膜52表面，而非渠溝53。 在廷些情況下，必須利用CMP處理來移除形成於渠溝53 外區域上之過量鍍銅膜。當然，CMP製程需一更長時間， 且生產力較低。另應注意的是，當絕緣膜是以，舉例來說， 一低k膜製成’低k膜較脆弱，長時間使用eMp處理時，製 程之自由度及範圍都會減少。例如，絕緣膜會受到損害。 在這些情況下，在PCT/US99/25656 W0 00/26443中揭示 之一方法為，—元件，如CMP處理中使用之一研磨板，可 與一半導體基板接合，#中該半導體基板必須經過一電解 電鑛處理，在進行電解⑽處理的同時或期間，也週期性 地進行薄膜研磨，如此來抑制薄膜成長。 鍍處理的同時或期間 之方法。應注亲卜π 也週期性地進行一電解電鑛膜研磨
然而，以上參考之先前專利公開案僅提到在進行電解電 【發明内容】
申請曰期 根據本發明之一實施例， 其完整内容以引用的方式列入此 法，其中包含： 在一基底元件表面形成一 提供一電子裝置之—製造方 92881.doc 丄丄 在該基底元件之表面形成一可導電種晶層，纟中該基底 兀件上需形成一電解電鍍膜；及 在種晶層上進行一電解電鍍處理，其中該種晶層在一加 速電解錢處理之物質可存在於基底元件之凹槽時，可作 為’、同電極’其十該物質之量比在該基底元件表面形成 一電解電鍍膜之量多。 根據本發明另—^ ± 貫施例，提供一電子裝置之一製造方 法，其中包含： 在一基底元件表面形成一凹槽部分； 在-亥基底7G件之表面形成—可導電種晶層，其中該基底
元件上需开>成一電解電鍍膜，·及 在種晶層上進行一電解電鍍處理， 其中該種晶層在一加 速電解電㈣理之物f可用於含凹槽部分之基底元件表面 時’可作為—共同電極’可加速電解電鑛處理之物質可優 先由基底元件表面移除，如此可加速電解電鍵處理之物質 從基底元件表面之移除率，遠比從㈣部分移除還要高， 而形成一電解電錄膜。
再來，根據本發明之另一實施例，提供一電子裝置之 製造方法，其中包含·· 在基底元件表面形成一凹槽部分； _在該基底元件之表面形成一可導電種晶層，其中該基底 元件上需形成一電解電鍍膜；及 在種晶層上進行__電解電鍍處理，其中該種晶層在抑制 -電解電鍍處理之一物質之一層形成於不含凹槽部分之基 928Sl.doc -8 - 1324191 底元件表面，而形成一電解電鍍膜時，可作為共同電極。 【實施方式】 在此將詳細描述本發明一些實施例。 (第一實施例） 在第一實施例中，會給予製造一電子裝置之一方法之詳 細描述’包含以一電解電鍍銅處理來形成一鍍銅絲層之製 程’如，製造一半導體裝置之一方法（大型積體電路）。 (第一步驟） 一凹槽部分在一基底元件表面形成後，一可導電種晶至 少會在基底元件之該表面形成，其中該基底元件上會形成 一電鍍薄膜。 使用於本發明實施例之基底元件包括，如形成一絕緣膜 來覆蓋如一石夕基板之一半導體基板而建造出之結構。更明 確地說，用於本發明實施例之基底元件包括，1)在半導體 基板表面形成直接接合之一第一絕緣膜，組成之一基底元 件，2)依序在半導體基板表面形成一第一絕緣膜、一第一 線路層及一第二絕緣膜，組成之一基底元件，3 )在半導體 基板表面依序形成一第一絕緣膜、一第一線路層、一第二 絕緣膜、一第二線路層及一第三絕緣膜，組成之一基底元 件。 以上所述之基底元件2)中，第一線路層可包括埋在第一 絕緣膜之一灌孔。 本發明實施例中形成之絕緣膜包括，如一矽氧化物膜、 一含硼磷矽酸鹽玻璃膜（GPSG膜）、一含磷矽酸鹽玻璃膜 92881.doc -9- 1324191 —聚蔥亞胺膜及 (PSG膜）' 一 Si〇F膜、一有機旋上玻璃膜 一低k膜。 基底元件表面形成之凹槽部 —凹槽及其組合。孔洞及凹槽 截面圓錐體、一顛倒之截面圓 渠溝形狀也可隨意。例如，渠 為臼狀或圓頂狀。 分包括如一渠溝、一孔洞、 可能之形狀為一圓柱狀、一 錐體或一矩形圓柱。同時， 溝可以具有一平底部分、或 可導電種晶層可在之後電解電鍍鋼步驟中執行_共同電 極之功能。種晶層較適合以銅或錄製造，厚度為⑺至扣 nm。同時，種晶層是以一濺鍍方式形成。 另外，在基底元件凹槽部分上形成銅製線路層時，可在 =種晶層之前先形成-可導電屏蔽層，來防止形成線路 曰時之銅散射。可導電屏蔽層可為_單層結構或以麵、僞、 鈦或一氮化物製成之層疊結構。 (第二步驟） 在種晶層上可做 電解電鍍處理之一 可作為共同電極， 成一鍵銅膜。 —電解電鍍鋼處理，該種晶層在加速銅 物質允許存在於基底元件凹槽部分時， 且量比在基底元件表面更大，如此來形 在第一步驟中’允許加速電解電錢銅處理之-物質存在 於基底元件凹槽部分’且量比在基底元件表面更大是很重 所^句°舌°兑，基底元件凹槽部分之加速電解電鍍銅處 ，貝每單位面積之濃度（或密度），比在基底元件表面之物 質高是很重要的。 92881 .doc 1324191 電解電鍍銅處理所使用之鍍銅溶劑含有硫酸銅來作為一 基本成分。鍍銅溶劑也含有微量氫氯酸、如聚乙烯醇等高 分子重量化合物，常稱為一聚合劑或一抑制劑、一琉代化 合物及一氮化合物。使用這些添加劑是為了加強讓電解電 鍍銅層埋入凹槽部分之特性，例如一孔洞或一渠溝，來增 加鍍銅層表面光澤，並加強鍍銅層之機械及電能強度。 琉代化合物可幫助加速鍍銅膜之形成速率，因此也稱為 -電解電鑛銅加速劑。本發明使用之電解電鍵銅加速劑包 括聚二硫丙烷[H〇3S(CH2)3SS(CH2)3S03H:SPS]。 氮化合物也稱為流平劑，作為一具離子之電鍍抑制劑， 可幫助平緩薄膜表面之細微不平整及刮痕。 另外，這些電鍍成分是用於許多仍仰賴電解電鍍溶劑製 造商之現行技藝，因此電鑛成分並未正確分類。然而，用 來提升電鍍金屬時電鍍沉積電壓之電解溶劑中之添加劑， -般分類為聚合劑、抑制劑、平流劑，而用來降低電鍍沉 積電壓’以加速電鍍之添加劑一般則分類為電鍍加速劑。 、電鍍鋼加速劑每單位面積之濃度，例如基底元件凹槽部 分上’用以加速電解電鍍銅處理之物質，最好為基底元件 表面電解電鍍銅加速劑濃度之至少五❺，最士子是至少兩百 倍。 曰讓溝槽内有比基底元件表面更大量之電解電鍍銅加速劑 是有可能的，可以用：⑴在電解電鍍銅處理之前，將電鍍 銅加逮劑加入基底元件之凹槽部分’或（2)選擇性地持續或 間歇移除電解㈣銅加速劑，該加速劑是由電解電鍍銅溶 92881.doc 1324191 劑在進行電解電鍍銅時，用於基底元件表面，該電解電鍍 銅處理使用含有電解電鍍銅加速劑之一溶劑。上述之方法 (1)及（2)將有詳細描述。 (1)如圖1A所示，準備一基底元件，例如一半導體基板2， 有一絕緣膜1覆蓋’在基底元件絕緣膜1表面4形成一凹槽部 分3。然後’在含有絕緣膜1凹槽部分3之表面4形成一種晶 層5。在種晶層5形成之後，種晶層5之整個表面以旋鍍方 法，用具有一電解電鍍銅加速劑之一水溶劑來塗佈，接著 使塗佈乾燥，如此讓電解電鍍銅加速劑粒子6得以沉積於種 晶層5，以及凹槽部分3及絕緣膜1之表面4。水溶劑中電解 電鍍銅加速劑粒子之濃度最好在〇·〇〇丨到其重量丨〇%之間。 然後，絕緣膜1表面4種晶層5上之電解電鍍銅加速劑粒子6 至少須以一種物理、化學和光化學方法移除，如此才能讓 粒子6停留在絕緣膜槽部分3上之種晶層5内，如圖⑶所 示。 1-1)物理移除方法 以一刷子在絕緣膜1表面4上種晶層5滑動，如此以刷動效 果將電解電鑛銅加速劑粒子6移除β 在此方法中，可使用一鰭片或一網來代替刷子。也可以 將刷子以一純水膨脹，用膨脹之刷子在絕緣膜丨表面4上種 晶層5滑動。在此情況下，電解電鍍銅加速劑粒子6是以滑 動效果以及純水產生之稀釋效果移除。 1-2)物理/化學移除方法 具有-高硬度之-海綿材料中注滿—水溶劑，該水溶劑 9288l.doc 12 含有硫酸和過氣化氣’可使用該海絲在絕緣膜i表面4上種 晶層5滑動。在此情況下，電解電鍍銅加速劑粒子6是以物 理及化學方法移除。 1-3)光化學移除方法 凹槽部分3上方種晶層5之表面及絕緣膜1表面4受到一短 波紫外線照射，如此來優先分解絕緣膜1表面4上種晶層5 之電解電鍍銅加逮劑粒子6，讓電解電鍍銅加速劑粒子6可 停留在絕緣膜1凹槽部分3上種晶層5。光照射角度可根據凹 槽部分3之寬深度比來仔細選擇。 也可個別進行每一移除程序及電解電鍍銅處理。 進仃以上所述之可讓電解電鍍銅加速劑粒子留在基底元 件凹槽部分上種晶層之預先處理程序後，便可進行一電解 電鍍鋼處理，特別是以含一低濃度電解電鍍銅加速劑之溶 劑進行之處理。在此情況下，電解電鍍銅層埋在基底元件 整個凹槽部分，在基底元件表面形成一微小厚度，如此包 括凹槽部分正上方之鍍銅層表面都可平坦化。 更確切地說，在埋入鍍銅膜之初始階段，基底元件凹槽 刀種晶層上電解電解電鍍銅膜’會因留在凹槽部分之電 解電錢銅加速劑而加速沉積及成長，如此可壓抑凹槽部分 正上方區域電解電解電鍍銅膜之過量沉積及堆積，特別是 微小凹槽部分。如此一來，便可在電解電解電鍍銅膜表 面平坦之狀態下，優先將電解電解電鍍銅膜沉積及埋入基 底兀件凹槽部分。同時，也可抑制基底元件表面4上種晶層 之電解電解電鍍銅膜過量沉積。接著電解電解電鍍銅膜埋 92SS l.doc 1324191 入整個基底元件之凹槽部分，在基底元件表面形成一微小. 厚度，如此包括凹槽部分正上方之鍍鋼層表面都可平坦化。'· 另外，電鍍銅溶劑十之加速劑不絕對需要與事先塗佈之 . 加速劑劑量相當。 ： (2)如圖2所示，準備一基底元件，例如一半導體基板2， 有絕緣膜1覆蓋，在絕緣膜1表面4形成一凹槽部分3。然 後，在含有絕緣膜1凹槽部分3之表面4形成一種晶層5，之 後用具有一電解電鑛銅加速劑之一水溶劑進行一電解電鍵 銅處理。進行電解電鍍銅時，可持續或間歇性使用一移除 _ 元件，如一刷子7，在絕緣膜1表面4種晶層5表面產生一滑 動效果，來選擇性移除電解電鍍銅溶劑在絕緣膜丨表面4種 晶層5表面使用之加速劑6。如此一來，如圖2所示，在埋入 電解電解電鍍銅膜之初始階段中，電解電解電鍍銅膜8在凹 槽部分3上種晶層5之沉積及成長會加速。另一方面，可以 抑制電解電解電鍍銅膜8在絕緣膜1表面4上種晶層5之過量 沉積。同時’在電解電解電鍍銅膜表面上凹槽部分3正上方 $ 濃縮之加速劑也會移除’如此可抑制電解電解電鑛銅膜在 凹槽部分3正上方區域過量沉積及堆積，特別是一微小凹槽 部分。如此一來，便可優先將電解電解電鍍銅膜沉積及埋 入基底元件凹槽部分’且電解電解電鍍銅膜表面4為平坦狀 態。接著將電解電解電鍍銅膜8埋入整個基底元件之凹槽部 _ 分’在基底元件表面形成一微小厚度，如此包括凹槽部分3 正上方之鑛銅層表面都可平坦化。 以上描述之方法中，可以一結片或一網來代替刷子7。 9288l.d〇( 14 1324191 (第三步驟） 以先别所述之電解電鍍銅處理將電解電解電鍍銅膜埋入 基底元件凹槽部分後，便可進行一化學機械研磨（CMP)處 理’來研磨並移除基底元件表面過量之電解電解電鍍銅 膜，而後在基底元件凹槽形成一線路層，如一内埋線路或 一通孔灌孔。 如先前所述，根據本發明第一實施例，須注意當電鍍於 基底7G件凹槽部分正上方區域之電解電鍍銅膜之過量成長 中’包含了電解電鍍銅加速劑，如聚二硫丙烷（SPS)時，可 在基底元件凹槽部分種晶層中，加入比基底元件表面種晶 層上更大1之電解電鑛銅加速劑。如此一來，便可將電解 電鍍銅膜完全埋入基底元件凹槽部分，並在基底元件表面 形成一微小厚度’如此包括凹槽部分正上方之鍍銅膜表面 都可平坦化。接著本發明第一實施例中產生顯著效果，列 於以下： (·)因為可在基底元件表面形成一微小厚度之電解電鍛銅 膜’如此包括凹槽部分正上方之鍍銅層表面都可平坦化， 因此也能縮短電解電鍍銅處理後，CMP處理形成一鍍銅線 路層所需之時間。如此一來，形成鍍銅線路層所需之時間 可縮短，而提升電子裝置（如一半導體裝置）之生產力，因此 也降低了電子裝置之製造成本。這也可以減少CMP處理中 銅之排出量，而減輕廢水處理之負擔。 (η)使用具一低電介質電容之低k膜來作為一絕緣膜，在 該絕緣膜上形成一凹槽部分，如一渠溝或一孔洞，如在電 92881.doc 15 1324191 解電鑛銅處理後進行長時間CMP處理，該低k膜可能會受損 或破裂，因為低k膜报脆弱。 . 然而，在之前物件⑴所指出本發明第一實施例中，其可 ： 以縮短C Μ P處理時間。因此，便可以在不損害或使低k膜破: 裂之情況下，形成一銅線路層，如一内埋線路或一孔洞灌 孔。接著相鄰線路層間之電容可降低，因而提升了訊號傳 輸速度’並製造一具有一可靠度之電子裝置，如一半導體 裝置。 (lii)因為本發明第一實施例得以在基底元件表面形成一 ® 微小厚度之一電解電鍍銅膜，如此包括基底元件凹槽部分 正上方區域之電解電解電鍍銅膜表面可平坦化，與傳統方 法相比’可縮短電解電鍍銅處理所需時間。接著便可提升 電子裝置，如一半導體裝置之生產力。 (第二實施例） 在本發明第二實施例中，詳細描述了製造一電子裝置， 如一半導體裝置（大型積體電路），包含以電解電鍍銅處理形 φ 成一鍍銅線路層之製程。 (第一步驟） 在一基底元件表面一凹槽部分形成之後，一可導電種晶 層便至少會在經過一鍵銅處理之基底元件該表面形成。 基底元件、凹槽部分及第二實施例之種晶層大體上與先 -前於第一實施例中所述相同。 . (第二步驟） 用來抑制電解電鍍銅處理之一物質之一層，會在凹槽部 92881.doc • 16- 分外之基底元件表層上形成，在作為一共同電極之種晶層 上進行一電解電鍍銅處理，如此便可優先在基底元件凹槽 部分形成一電解電鑛銅膜。 現在將詳細描述，在凹槽部分外之基底元件表面上，形 - 成一層抑制電解電鍍銅處理之一物質之方法。 ⑴如圖3A所示，準備一基底元件，如一半導體基板2， 以一絕緣膜1覆蓋，在絕緣膜丨表面4形成一凹槽部分3。然 後，在包括絕緣膜丨凹槽部分3之表面4上形成一種晶層5‘。'' 種晶層5形成後’以罩膜9覆蓋與包括凹槽部分3之表面4相肇 連之種晶層5 ’接著使罩膜9平坦化。接著，如圖3B所示， 將罩膜9進行韻刻，讓罩膜9可以留在凹槽部分3種晶層$ 上，而絕緣膜1表面4種晶層5部分暴露在外。在下一個步 驟，在絕緣膜i表面4種晶層5上進行一氧化處理，來形成一 氧化層（銅氧化層）10’作為抑制電解電鑛銅處理之一物質之 層。再來，將罩臈9移除，讓絕緣膜1凹槽部分3之種晶層 在氧化膜形成後需移除之㈣，最好以與氧化膜相對且 1蝕刻選擇率之-物質來形成。更明確地說，製膜最好 以一防光膜或一旋上玻璃膜形成。 、致 罩膜可以-反應性離子㈣法作回❹卜如在回 一氧氣作為"刻氣體之一部分，便可在暴露於基 底疋件（絕緣膜）表面種晶層外之後，進行氧化處理。 ::，、一臭氧氣體、一氧氣、一氧氣 乳化風水溶劑在暴露表面種晶層上作用，來進行氧化處理。 92881.doc •17· 1324191 =底讀《表面上之種晶層’錢行氧化處理時，是 2 =度增加方向進行氧化，種晶層則依據凹槽部分形 電極二？層進行電子分離，如此種晶層便無法執行共同 -氣化rb、。在此種情況下，必須在種晶層表面區域形成 θ，並在另—邊使用種晶層部分，於接下來之電解 電鍍銅處理中，作為共同電極。 當種晶層厚度在20至200⑽間，氧化層最好具有一至少 1(7曰之厚度。在此連結中，須注意未在形成氧化層時氧化 之種曰曰層該部分之厚度最好至少為i〇nm。 了進仃-氮化處理或—氧氮化處理來替代氧化處理。 (2)如圖3A所示，在如半導體其.2夕一宜产 表面4上形成—凹㈣八3 ^板之—基底元件絕緣膜1 件⑴所述大體相同之:法覆蓋絕導體7°件上’以與物 膜1凹槽部分3之表 、，' 膜卜之後’在包括絕緣 於包括罩膜9夕 晶層5,接著將種晶層5塗佈 化。在、㈤槽部分3之表面4，並持續將罩臈9平垣 步驟’在罩膜9上進行回蝕刻，讓罩臈9可留在 槽部分3種晶層5之該部分，並讓絕緣：4 抑制絕緣膜！暴露表面:之後’形成-有機材料層’來作為 理之一層。A步 上種晶層5之該部分電解電鍍銅處 晶層5暴露在外。’將罩膜移除，讓絕緣膜1凹槽部分3上種 滑=:滿-硬海綿在基底元件表面進行-料層。 -凡巴緣臈υ表面種晶層上形成有機材 92881.doc •18- 1324191 本發明使用之有機材料包括如— 氟聚命物。 /由及知肪、甘油及-碳 替—高分子重量化合物(抑制劑)或-流平劑來代 替有機材料，#中該化合物為電.解電㈣溶劑之一要素。 (3)在基底材料絕緣膜表面 w…… 成一凹槽部分，#中該基底 材料可.為覆盍有絕緣膜之半導， 牛導體基板。接著，種晶層在包 括絕緣膜凹槽部分上形成之後 μ # 交便可讓一絕緣材料以相對 於基底元件間之一潘斜g^ 免斜角之一指向性流動，來優先形I- 絕緣膜，作為可抑制絕緣臈表面種日日日層電解電仙之一層。 /上所述之絕緣材料包括如，氧化石夕、氮化石夕、及一碳 鼠聚合物。 可採用-濺鍍方法，如一高頻率濺鍍方法、一電子迴旋 共振方法或-感應線圈激勵電漿法，讓絕緣材料以一指向 性流動》 當絕緣材料之指向性（各向異性）不足，可利用使用一準 直管之一濺鍍或一長距離濺鍍，來得到一進一步改善效 果’其中該準直管中，具有-高寬深度比之一溝槽置於濺 鍍目標及基底之間。例如，如圖4所示，具有—直徑3〇 pm 及一深度200 μιη之一高寬深度比之一孔洞（凹槽部分）3，在 基底元件之絕緣膜！上形成，該基底元件如一覆蓋有絕緣膜 1之半導體基板2。然後，在包括凹槽部分3之表面4上形成 種晶層5。種晶層5形成之後，半導體基板2裝配於離一石英 起材500 mm遠之一位置，並而以一高頻率濺鍍方法，在種 晶層5上形成一薄膜，一準直管n安裝於石英靶才及半導體 92S81.doc • 19· 基板2之間。基板2順著其本身軸線旋轉，同時乾材軸及基 板2軸間維持一 1。角。若以特殊處理，也可以在表面4及絕 緣膜1孔洞（凹槽部分）3内約〇·5 μιη(30 μιη X tan 1。）之一範 圍内，形成一氧化矽膜12。 本發明第二實施例中，在實施電解電鍍銅處理時，可在 基底元件表面上形成抑制電解電鍍銅之一物質之一層，並 在作為共同電極之種晶層上施以電解電鍍銅處理，如此才 能優先在基底元件凹槽部分形成一電解電鍍銅膜。現在將 詳細描述在基底元件表面形成抑制電解電鍍鋼物質之一層 之方法。 (4)在包括基底元件凹槽部分之表面形成—種晶層。之 後’利用一電解電鍍銅溶劑施以電解電鍍銅處理，在具有 局硬度之一海綿材料注入一脂肪或一油、一高分子重量 化合物（抑制劑）或一平流劑，然後持續或間歇地在基底元件 表面之種晶層上進行一滑動接觸，如此才能將抑制電解電 鍍銅之物質施於基底元件表面。 如先前物件（1)至（3)所述，可形成一埋入基底元件整個凹 槽部分之一電解電鍍銅膜，如此包括凹槽部分正上方區域 之電解電鍍銅膜表面之平坦化程度，可與基底元件表面相 同’該基底元件是在在預先處理之後，藉由施以電解電鑛 銅處理，在種晶層上形成抑制電解電鍍銅物質之一層，其 中該種晶層置於不包括基底元件凹槽部分之表面上。 更明確地說’在不包括基板凹槽部分之表面上，種晶層 上電解電鍍銅膜之沉積，可在埋入電解電鍍銅膜之初始階 92881.doc •20- 段時’由抑制電解電鍍鋼之物質來抑制，因而抑制過量電 解電鍍鋼膜之沉積。同時’凹槽部分内種晶層上電解電鑛 銅膜之沉積及成長會優先執行，才能抑制凹槽部分正上方 ^域電解電鑛銅膜之過量沉積及堆積（尤其是一微小凹槽 部分）。如此-來，便可在電解電鍛銅膜表面與不包括基底 疋件凹槽部分之表面具有大體上相當水平之平坦化下，優 先在基底元件凹槽部分沉積及埋入電解電鑛銅膜。接著將 電，電鍍銅膜埋入基底元件整個凹槽部分，如此不包括凹 槽部分正上方區域之電解電鍍銅膜表面，便與不包括基底 兀件凹槽部分之表面具有大體上相當水平之平坦化。 也應注意的是，如以上物件⑷所述，可在不包括基底元 、牛凹槽。P刀之表面上’形成一微小厚度之電解電鍍銅膜， 並埋入基底元件整個凹槽部分，如此便可在藉由於包括基 底70件凹槽部分之表面形成種晶層，施以一電解電鍍銅處 @之㈣中’藉由持續或間歇性地在不包括基底元件凹槽 部分之表面施以抑制電解電鐘銅之物質’讓包括凹槽部分 正上方區域之電解電鍍銅膜表面平坦化。 更明確地說，不包括基底元件凹槽部分之表面上，種晶 層上之電解電鍍銅膜之沉積，可埋入電解電鑛銅膜之初始 階段中，施以抑制電解電鑛銅之物質來抑制或禁止，如此 一來便可抑制或禁止電解電鍍銅膜之過量沉積。同時，凹 槽。”刀上種晶層上電解電鍍銅臈之沉積及成長會優先執 仃，如此才能抑制凹槽正上方電解電鍍銅膜之過量沉積及 積（尤/、疋微小凹槽部分）。如此一來，便可在電解電鑛 9288I.doc -21 - 1324191 銅膜表面表面平坦化之狀態下，優先在基底元件凹槽部分 沉積及埋人電解電鍍銅膜。接著可在不包括基底元件凹槽 部分之表面上，形成-微小厚度之電解電㈣膜，並埋入 基底兀件整個凹槽部分，如此一來包括凹槽部分正上方區 域之電解電鍍鋼膜表面便可平坦化。 另外，如以上物件（^至（4)所述，凹槽部分中種晶層上電 解電鍍鋼膜之沉積及成長率，會因使用一電鍍銅溶劑施以 電解電鍵銅處理之情況下，電解電鑛銅膜之沉積而加速， 其中該'合劑含有一電錢銅加速劑，如聚二硫丙烷（SPS)，如 此才肖b更有效抑制凹槽部分正上方區域電解電鍍銅膜之過 量沉積及堆積（尤其是一微小凹槽部分）。 (第三步驟） 以先前所述電解電鍍銅處理將電解電鍍銅膜埋入基底元 件凹槽部分後，可施以一化學機械研磨（CMP)處理，將基底 凡件表面過量之電解電鍍銅膜研磨或移除，如此才能在基 底元件凹槽部分形成一線路層，如一内埋線路或一孔洞灌 孔。 如先前所述，根據本發明第二實施例，可形成埋入基底 兀件整個凹槽部分之一電解電鍍銅膜，並藉由在不包括基 底凡件凹槽部分之表面種晶層上，形成抑制電鍍銅之一物 質之一層’讓包括凹槽正上方區域之表面，與不包括基底 元件凹槽部分之表面’具有大體上相當水平之平坦化（或讓 在基底元件表面具一非常微小厚度之電解電鍍銅膜，以及 包括凹槽部分正上方區域之表面平坦化）。因為經過特別處 92881.doc -22- 1324191 理，而在本發明第二實施例中產生之顯著效果列於以下·· 〇)因為可在基底元件表面形成—微小厚度之電解電鐘銅 Μ，所以可將包括凹槽部分正上方區域之電解電錄銅膜表 面千坦化，便可簡短在電解電仙處理後進行CMp處理 所需之時間。如此一來’形成銅線路層所需之時間可縮短， 因而提升了電子裝置’如一半導體裝置之生產力，因此降 ，了電子裝置之製造成本。也可減少CMp處理中排出之銅 量，減輕廢水處理之負擔。 ⑻使用具-低電介質電容之―低㈣，來作為形成於一 凹槽部分’如—渠溝或—孔洞中之—絕緣膜時，如果在電 解電鍵銅處理後進行一長時間之CMP處理，低k膜很可能會 受損或破裂’因為低k膜非常脆弱。 然而’在本發明第二實施例中，如以上物件⑴所述，可 縮短CMP處理之時間。因此，便可以在不損害或造成低!^膜 破裂之狀況下，形成一銅線路層，例如—内埋線路或一孔 洞灌孔。接著相鄰線路層間之電容便可減低，因而提升了 訊號傳輸速度，也可製造出具有一高可靠性之一電子裝 置’如一半導體裝置。 (iii)因為本發明第二實施例可在基底元件表面上形成一 微小厚度之電解電鍍銅膜，所以可將包括基底元件凹槽部 分正上方區域之電解電鍍銅膜表面平坦化，與傳統方法比 起來，可縮短電解電鍍銅膜處理所需之時間。接著便可提 升電子裝置，如一半導體裝置之生產力。 接著，先前所述各個本發明第一及第二實施例主要針對 92881.doc •23- 1324191 之第一絕緣膜22表面上形成。之後，以光學蝕刻法在第二 絕緣膜26上形成具有一孔隙之一光阻圖形（未顯示），其中該 孔隙形成於連結上下線路之一孔洞形成之部分，接著以一 反應性離子蝕刻法（RIE)，在第二絕緣膜26上進行各向異性 蝕刻，以光阻圖形作為一光罩，來形成一孔洞27。之後， 再次以光學蝕刻法形成具有一孔隙之另一光阻圖形（未顯 示），其中該孔隙形成渠溝形成之部分，接著在孔洞27所在 之第二絕緣膜26，以及孔洞27外其他部分上進行各向異性 融刻’如此在第二絕緣膜26上形成複數個渠溝28 ^另外， 孔洞27所在之渠溝28可與孔洞27相通。每個渠溝28形成深 度約為孔洞2 7深度之一半，例如一 〇. 3 之深度。同時形 成具有最大寬度20 μηι之一渠溝。再來，如圖5Β所示，以氮 化组製成之一可導電屏蔽層29具有一厚度2〇 nm，該屏蔽層 以磁電管滅鍍法在包括孔洞27及渠溝28之第二絕緣膜26表 面.形成’接著再可導電屏蔽層29上形成一厚度為1〇〇 nm之 銅製種晶層30。 在下一步驟，以旋鍍方式將含有1 %聚二硫丙烷 [H〇3S(CH2)3SS(CH2)3S03H:SPS]，作為一電鍍銅加速劑之 一水溶劑’鍍於包括孔洞27及渠溝28之第二絕緣膜26表面 之種晶層30。在半導體基板21表面乾燥之後，用含一小量 純水之一清潔刷，在不包括孔洞27及渠溝28之區域上種晶 層30表面’進行一滑動接觸，讓SPS可優先留在孔洞27及渠 溝28上種晶層3〇之表面。之後，SPS留置之半導體基板21 以一電錄銅溶劑作浸鍍，並在種晶層3 〇上施以一負電壓， 92881.doc •25· 1324191 讓一電流可通過種晶層30間之電鍍銅溶劑，並使一正極面 對種晶層30。所使用之銅電解電鍍溶劑是將約50克之硫 _ -· 酸、約200克之硫酸銅、約50 ppm之鹽酸，以及微量之許多 . 添加劑，如乙二醇’一起稀釋於一公升之水中。以一 DC電 流或一電流密度為1 mA/cm2到60 mA/cm2間之一脈衝電流 -來進行電解電鍍銅處理。沉澱率會根據電流密度改變，在 電流密度為20 mA/cm2時’約為〇.4 μιη/inin。 如圖5C所示，利用以上所述之電解電鍵銅處理，銅可優 先沉積及堆積於孔洞27及渠溝28上種晶層30之表面，並讓 _ SPS留在裡面，如此便可在包括孔洞27及渠溝28之第二絕緣 膜26表面種晶層30上形成一電解電鑛銅膜31。 電解電鑛銅膜31在渠溝28之開放部分及電解電鑛銅膜31 表面之間厚度為0.4 μιη(Α)，也就是渠溝28正上方厚度，在 不包括孔洞27及渠溝28之第二絕緣膜26表面上種晶層30表 面’及鑛銅膜31表面間厚度為0.4 μιη。換句話說，電解電 鍍銅膜31是埋在孔洞27及渠溝28整個區域内，在第二絕緣 鲁 膜26表面形成一微小厚度〇·4 μηι，並具有一涵蓋整個區域 之平坦表面，其中該區域包括渠溝正上方之區域。 同時，形成完全填入寬度20 μηι之渠溝，並從第二絕緣膜 26表面之種晶層30稍微向上突出之電解電鍍銅膜所需之時 間為65秒。 - 在下一步驟’如圖5D所示，在電解電錄銅膜31上施以一 · CMP處理’之後在位於不包括第二絕緣膜26孔洞27及渠溝 28之表面上種晶層30及可導電屏蔽層29上進行CMP處理， 92881.doc •26- 1324191 來形成一鋼製之第二絕緣膜26及另一銅製内埋線路（上層 線路）33，並透過孔洞灌孔32將電連接至較低層線路25，如 此便可得到一想要之半導體裝置。 (對照例1) 如圖6所示，在種晶層3〇形成之後，和例！ 一樣，執行不 含聚二硫丙烷（SPS)塗佈及刷洗之一電解電鍍銅處理。藉由 電解電鍍銅處理，在包含孔洞27及渠溝28之第二絕緣膜26 表面種晶層30上形成一電解電鑛銅膜34。 因而形成之電解電鍍銅膜31在渠溝28之開放部分及電解 電鍵銅膜31表面之間厚度為1.1 gm(A)，例如渠溝28正上方 厚度’在不包括孔洞27及渠溝28之第二絕緣膜26表面上種 晶層30表面，及鍍銅膜34表面間厚度為〇 7 μιη。同時，形 成該特定鍍銅膜34所需之時間為115秒。 在下一步驟中，和例1 一樣，在電解電鍍銅膜34上施以一 CMP處理，之後在第二絕緣膜26表面上種晶層3〇及可導電 屏蔽層29上進行CMP處理，如此在第二絕緣膜形成未顯示 之一銅製内埋線路（上層線路），並透過孔洞灌孔將其電連接 至較低層線路，藉此製造一半導體裝置。 在以上所述之對照實施例1 ’電解電鍍銅膜34確實埋在孔 洞27及渠溝28整個區域内》然而，沉積及堆積在渠溝28正 上方區域内之一過大量電鍍銅厚度為丨.1 μηι，而沉積及堆 積在第二絕緣膜26表面種晶層30表面之一過大量之電錄銅 厚度為0.7 μπι。 另一方面，在例1，如圖5C所示，電解電鍍銅膜3丨完全埋 92S81.doc -27- 在孔洞27及渠溝28内《同時，渠溝28正上方區域電解電鍍 銅膜31之一過量沉積及堆積受到抑制，因此渠溝28正上方 -·· 區域鍍銅膜之厚度僅0.4 。另外，不包括孔洞27及渠溝 · 28之第二絕緣膜26表面種晶層3〇之表面上，電解電鍍銅膜 3 1之一過量沉積及堆積受到抑制，因此不包括孔洞27及渠 溝28之第二絕緣膜26表面種晶層3〇之表面上，電解電鍍銅 膜31之厚度僅0.4 μπι。換句話說，在例丨，電解電鍍銅膜31 之一過量沉積及堆積受到抑制’而包括渠溝28正上方區域 整個區域會升j纟一平坦表自。 · 從例1及對照例1間可明顯看出，與對照例1相比，的確是 可大幅縮短形成孔洞灌孔32及内埋線路（上層線路）33所需 之CMP處理時間。 另外也應注意，如圖5 C中所示，在例一中，形成電解電 鍍銅膜3 1所需之時間僅為65秒，比起圖6所示之對照例1 中’形成電解電鍍銅膜34所需之時間（1丨5秒），已大幅縮減。 (例 2) φ 用一旋鍍法以含有1 〇/〇聚二硫丙烷 [H03S(CH2)3SS(CH2)3S03H:SPS]，作為一電鍵銅加速劑之 一水溶劑，鍍於包含孔洞27及渠溝28之第二絕緣膜26表面 種晶層3 0，採用方法與例1相似。在半導體基板21之表面乾 燥後，以一短波紫外線傾斜照射不包括孔洞27及渠溝28之 * 第二絕緣膜2 6表面種晶層3 0之表面。更明4地說，用紫外 . 線以與半導體基板2 1表面成2。角之一方向，照射入種晶層 30之表面。如此一來，絕緣膜26表面種晶層30上之電鍍加 92881.doc -28- 1324191 速劑SPS會優先分解’讓電鍍加速劑sps可以留在孔洞27及 渠溝28内之種晶層30。之後，如例丨，進行一電解電鍍銅處 理。 如圖7所示，電解電鍍銅處理之一結果，就是金屬銅會優 先沉積及堆積在孔洞27及渠溝28内之種晶層30之表面，也 就是留有加速劑sps之表面，接著在包含孔洞27及渠溝28 内之第二絕緣膜26表面之種晶層30形成一電解電鍍銅膜 35 ° 因而形成之電解電鍍銅膜35在孔洞27開放部分上緣及電 解電鑛銅膜35表面間厚度，也就是渠溝28正上方厚度，為 0.7 μηι，而不包括孔洞27及渠溝28内之第二絕緣膜26上種 晶層30之表面間厚度（β)為〇·5 。同時，形成完全填入寬 度20 μηι之渠溝，並從第二絕緣膜26表面之種晶層3〇稍微向 上突出之電解電鍍銅膜35所需之時間為83秒。 在下一步驟，在電解電鍍銅膜35上施以一 CMP處理，之 後在第二絕緣膜26表面上種晶層30及可導電屏蔽層29上進 行CMP處理’如此在第二絕緣膜形成未顯示之一銅製内埋 線路（上層線路），及另一内埋線路（上層線路），並透過孔洞 灌孔32將電連接至較低層線路，因而得到一理想之半導體 裝置。 根據例2 ’如圖7所示，電解電鍍銅膜35完全埋入孔洞27 及渠溝28。同時’渠溝28正上方區域之一銅過量沉積及堆 積會受到抑制，因此電解電鍍銅膜35在渠溝28正上方區域 之厚度僅0.7 μιη。另外，不包括孔洞27及渠溝28内之第二 叫 4191 絕緣膜26上種晶層30之表面上，銅之一過量沉積及堆積會 受到壓制，因此不包括孔洞27及渠溝28内之第二絕緣膜26 上種晶層30之表面上，電解電鐘銅膜厚度僅0.5 μιη。換句 話說，在例2，電解電鑛銅膜3 5之一過量沉積及堆積會受到 抑制，而電解電鍍銅膜35會形成在包括渠溝28正上方區域 上整個區域之一幾乎平坦之表面。如此一來在例2，與對照 例1相比，便可大幅縮短形成孔洞灌孔及内埋線路（上層線 路）所需之CPM處理時間。 同時，如圖7所示，在例2形成一電解電鑛銅膜35所需之 時間為83秒，比起圖6所示之對照例1形成一電解電鍍銅膜 34所需時間（115秒）相比，已大幅縮短。 (例3) 利用例1採用之一類似方法，讓種晶層3 〇在包括孔洞2 7 及渠溝28之第二絕緣膜26表面形成後，種晶層3〇以一光阻 蝕材料（未顯示）塗佈，來形成具有一平坦表面之一光阻蝕薄 膜。之後’以一反應性離子蝕刻法在光阻蝕薄膜上進行回 蝕刻，讓不包括孔洞27及渠溝28内之第二絕緣膜26表面上 種晶層30暴露在外。再來，種晶層3〇之暴露表面需使用一 臭氧水進行一氧化處理，來形成一氧化層（氧化銅層）36，作 為圖8所示表面種晶層上之一電鍍銅抑制層，接著移除剩餘 光阻蝕薄膜。之後，如例丨施以一電解電鍍銅處理。 如圖8所示，在進行電解電鍍銅處理時，第二絕緣膜26 表面上覆蓋有氧化層36之種晶層3G上鋼之沉積會受到抑 制’而銅會優先沉積及堆積在孔洞27及渠溝28内種晶㈣ 9288l.doc -30· 丄义4191 之表面，結果在孔洞27及渠溝28内種晶層30上形成一電解 電鍍銅膜37。 因而形成之電解電鍍鋼膜37在渠溝28之開放部分及電解 電鍍銅膜37表面間之厚度，也就是渠溝28正上方之厚度， 為0.1 μιη。同時，銅不會沉積在不包括孔洞27及渠溝以内 之第二絕緣臈26種晶層之表面。 同時’形成特殊電解電鍍銅膜37所需之時間約為5至15 秒，其中該特殊電解電鍍銅膜會根據底層圖形而不同，例 如第二絕緣臈26上形成之渠溝深度及密度。 在下一步驟’在電解電鍍銅膜37上施以一CMP處理，之 後在第二絕緣膜26表面上種晶層3〇及可導電屏蔽層29上進 打CMP處理，如此在第二絕緣膜形成未顯示之一銅製内埋 線路（上層線路），及另一銅製内埋線路（上層線路），並透過 孔洞灌孔將電連接至較低層線路，因而得到一理想之半導 體裝置。 根據例3，如圖8所示，形成一完全埋入孔洞27及渠溝28 之電解電鍍鋼膜37。同時，渠溝28正上方區域之一過量沉 積及堆積受到顯著抑制，因此渠溝2 8正上方區域之電解電 鍍銅膜37厚度僅0·1 。另外，在不包括孔洞27及渠溝28 内之第二絕緣膜26表面種晶層30表面，一過量銅之沉積及 堆積會受到抑制，因此不包括孔洞27及渠溝28内之第二絕 緣膜26表面種晶層3〇表面之電解電鍍銅膜37厚度為零。換 句話說，在例3，電解電鍍銅膜37之一過量沉積及堆積幾乎 為零，且電解電鍍銅膜37具有一幾乎平坦之表面，該表面 92881.doc 1324191 與第二絕緣膜26表面之種晶層3〇幾乎一樣平坦，其中該絕 · 緣膜覆蓋包括渠溝28正上方整個區域。因此，與對照例i 相比，在例3便可大幅縮短形成孔洞灌孔及内埋線路（上層 : 線路）所需之CMP處理時間。 ： 同％，如圖8所不例3中，形成電解電鍍銅膜37所需之時 間為5到15秒，與圖6所示對照例丨形成電解電鍍銅膜34所需 時間（115秒）相比，已大幅縮短。 (例4) 使用與例1所使用類似之一方法，在包括孔洞27及渠溝Μ Φ 之第一絕緣膜26表面形成一種晶層3〇。之後，將半導體基 板21裝配於離石英乾材5〇〇 mm之一位置，一準直管置於半 導體基板21及石英乾材之間。在此種情況下，實施一高頻 率濺鍍處理，同時依其本身軸承，旋轉半導體基板21，半 導體基板21之軸與靶材之軸間角度維持在Γ 。如此一來， 便可在不包括孔洞27及渠溝28之第二絕緣膜26表面種晶層 3 0上，選擇性形成一氧化梦―膜3 g ’义作為一電鑛銅抑制層。_ 之後，如例1所示施以一電解電鑛銅處理。 進行電解電鍍銅處理時，位於第二絕緣膜26表面，並覆 蓋有氧化石夕膜3 8之種晶層3 0上銅之沉積會受到抑制，而銅 會優先沉積及堆積於孔洞27及渠溝28内種晶層30之表面， 於是如圖9所示，在孔洞27及渠溝28内第二絕緣膜26之表面 · 種晶層30上形成一電解電鍍銅膜39。 . 因而形成之電解電鍍銅膜39在孔洞27開放部分上緣及電 解電鍍銅膜39表面間厚度，也就是渠溝28正上方厚度，為 9288i.doc •32· 1324191 0· 05 μπι。同時，銅不會沉積在不包括孔洞27及渠溝28之第 二絕緣膜2 6表面種晶層3 0之表面上。 同時，形成一特殊鍍銅膜39之時間約為3至12秒，其中該 特殊錢銅膜隨底層圖形不同而不同，例如在第二絕緣膜26 形成之渠溝深度及密度。 在下一步驟中，在電解電鍍銅膜39上施以一CMP處理， 之後在第二絕緣膜26表面上種晶層3〇及可導電屏蔽層29上 進行CMP處理，如此在第二絕緣膜形成未顯示之一銅製内 埋線路（上層線路）’及另一銅製内埋線路（上層線路），並透 過孔洞灌孔將電連接至較低層線路，因而得到一理想之半 導體裝置。 如圖9所示，根據例4 ’電解電鍍銅膜39完全埋入孔洞27 及渠溝28内。同時，渠溝28正上方區域之一過量沉積及堆 積受到顯著抑制’因此渠溝2 8正上方區域之電解電鑛銅膜 39厚度僅〇·〇5 μηι。另外，在不包括孔洞27及渠溝28内之第 二絕緣膜26表面種晶層30表面，一過量銅之沉積及堆積會 受到抑制，因此不包括孔洞27及渠溝28内之第二絕緣臈26 表面種晶層30表面之電解電鍍銅膜39厚度為零。換句話 說，在例4 ’電解電鍍銅膜39之一過量沉積及堆積幾乎為 零’且電解電鍍銅膜39具有一幾乎平坦之表面，而該表面 與第二絕緣膜26表面之種晶層30幾乎一樣平坦，其中該絕 緣膜覆蓋包括渠溝2 §正上方整個區域。因此，與對照例1 相比’在例4便可大幅縮短形成孔洞灌孔及内埋線路（上層 線路）所需之CMP處理時間。 9288l.doc 1324191 而且’如圖9所示，例4中形成電解電鍍銅膜39所需之時 間為3至12秒’與圖6所示對照例1形成電解電鍵銅膜3 4所需 時間（115秒）相比，已大幅縮短。 另外，在例3及4中顯示，可使孔洞27上緣開口部分及電 解電鍍銅膜表面間電解電鍍銅膜之厚度（A)為零。然而，有 鑑於CMP處理時會移除之部分，實施時較希望可以確保一 較大厚度。同樣也可讓渠溝正上方區域之電解電鍍銅膜之 厚度（A)為零，而形成一顆粒狀線路，如一孔洞灌孔或一内 埋線路。 熟諳此藝者可發現額外優點並改良。因此，本發明在其 更廣層面中’不僅限於上述的特定細節及代表實施例。所 以’可在不背離ί炱附申請範圍及其同等者定義的一般發明 概念之精神或範圍下，作各種改良。 【圖式簡單說明】 圖1Α及1Β為剖面圖，共同顯示根據本發明—第一實施 例，允許—加速電解電仙處理之—物質留在種晶層之方 法； 圖2為-剖面圖，顯示根據本發明第一實施例，允許一加 速電解電鍍銅處理之一物質留在種晶層之方法，其中該種 晶層裝配有凹槽部分； 圖3Α至3C為剖面圖， 一同顯不根據本發明一第二實施 例，在種晶層上形成一層扣j也丨φ & 】電解電鑛銅處理之一物質之 製程，其中該種晶層裝配於表面. 圖4為一剖面圖，顯示根插 據本發明第二實施例，在種晶層 92881.doc •34- 1324191 其中該種 形成一層抑制電解電鍍銅處理之一物質之方法 晶層裝配於表面； ，共同顯示本發明例1製造一半導體 圖5A至5D為剖面圖 裝置之一製程； 圖6為一剖面圖 種晶層上形成一鍵 顯示對照例1中在一 銅膜之電解電仙處理後之狀態，其中該種晶層位於包括 一通孔孔洞及一渠溝之一第二絕緣膜表面； 圖7為一剖面圖’顯示本發明例2在一種晶層上形成一鍍 銅膜之電解電鍍銅處理後之狀態，其中該種晶層位於包括 一通孔孔洞及一渠溝之一第二絕緣膜表面，· 圖8為一刳面圖’顯示本發明例3在一種晶層上形成一鍍 銅膜之電解電鍍銅處理後之狀態，其中該種晶層位於包括 一通孔孔洞及一渠溝之一第二絕緣膜表面； 圖9為一剖面圖，顯示本發明例4在一種晶層上形成一鍛 銅膜之電解電鍍銅處理後之狀態，其中該種晶層位於包括 一通孔孔洞及一渠溝之一第二絕緣膜表面；及 圖10為一剖面圖，顯示鍍銅膜之狀態，涵蓋以傳統方法 在一具有一渠溝之内膜上進行一電解鍍膜處理之案例。 【主要元件符號說明】 1, 22 絕緣膜 2, 21 半導體基板 3 凹槽部分 4 表面 5 種晶層 92881.doc -35- 61324191 7 8 9 10 11 12 23, 28 24 25 26 27 29 30 31，34, 35, 37, 39 32 33 36 38 電鍍加速劑 刷子 電解電鍍膜 罩膜 氧化層 準直管 氧化矽膜 渠溝 錫膜 内埋線路 第二絕緣膜 孔洞 可導電屏蔽層 種晶層 電解電鍍銅膜 孔洞灌孔 内埋線路 氧化層 氧化梦膜 92881.doc -36-

Claims (1)

1324191 第093112541號專利申請案 中文申請專利範圍替換本(98年12月） ·_ 十、申請專利範圍： 1. 一種製造電子裝置之方法，包含： 、 在一基底元件之表面上形成一凹槽部分； 在該基底元件之該表面上形成一可導電種晶層，其中 該表面上會形成一電解電鍍膜；及 當一抑制電解電鍍物質層形成於該凹槽部分外之該灵 底元件表面時，將該種晶層作為一共同電極，進行—電 解電鑛處理以形成一電解電鑛膜， 其中該抑制電解電鍍物質層藉由形成具有一指向性之 一薄膜而形成，該基底元件在該薄膜形成方向上被保 傾斜。 '、 2. 如請求項丨之製造電子裝置之方法，其中該抑制電解電或 物貝為一絕緣材料。 3. 如請求項丨之製造電子裝置之方法，其中進—步包括使言 電解電鍍膜進行一化學機械研磨處理，以在該基底元子 凹槽部分形成一内埋線路。 - 4·如請求们之製造電子裝置之方法，其中由選擇地將叫 滿該抑制電解電鍍物質之元件與該基底元件之凹槽部名 外之表面接觸，以形成該抑制電解電鍍物質層。 5.如請求項4之製造電子裝置之 θ 队陆认 八T。哀抑制電解電邏 物質為一包含於該電解電鍍溶劑之一成分。 6_ Π求項4之製造電子裝置之方法，其中在電解電鏟處理 _ 持續或間歇地供應該抑制電解電鍍物質於該基底 凡件之凹槽部分外之表面。 9288l-981214.doc
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