KR20000076081A - 반도체 장치의 배선 형성 방법 및 반도체 장치 - Google Patents

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도요히꼬 구노
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야마모토 카즈모토
아사히 가세이 고교 가부시키가이샤
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Abstract

아스펙트비가 높은 홈이나 구멍 부분에 매입을 완전하고 균일하게 행한다. 이를 위해, 실리콘 기판(1)상에 형성된 산화실리콘 산화막(2)에 접속공(3) 및 배선용 홈(4)를 형성한 후, 반도체 기판 표면 전면에 CVD법으로 TiN막(5)을 형성하고, 접속공(3) 및 배선용 홈(4)을 제외한 영역에 스퍼터법 등으로 Ti막(5)을 형성한다. 그리고, 접속공(3) 및 배선용 홈이 도금액 중에 잠기도록 하여, 구리에 대한 TiN의 석출 과전압보다 높고, 구리에 대한 Ti의 석출 과전압 보다 낮은 석출 과전압에서 도금 처리한다. 이에 따라, TiN막(5)이 노출되어 있는 부분, 즉 접속공(3) 및 배선용 홈(4)의 부분에만 도금이 이루어지므로, 접속공(3) 및 배선용 홈(4)에 구리가 매입된 상태가 되어, 이를 화학적 기계적 연마로 연마하여 배선을 형성함으로써, 균일하며 매입성이 좋은 양호한 구리 배선을 얻을 수 있다.

Description

반도체 장치의 배선 형성 방법 및 반도체 장치{Wiring Forming Method for Semiconductor Device and Semiconductor Device}
종래, LSI 등의 집적 회로에 있어서의 배선은 스퍼터법에 의한 알루미늄(Al)계 합금의 형성막을 포토리소그래피 및 드라이 엣칭 등을 사용하여 가공함으로써 형성되는 것이 일반적이다.
그러나, 반도체 집적 회로의 고집적화에 따라 배선 및 반도체 기판 사이의 접속 등을 하기 위하여 개구되는 접속공 또는 배선용 홈의 직경이 미세해지고, 아스펙트비는 점점 커지고 있다. 이 때문에 스퍼터법으로는 접속공의 속까지 배선을 일정한 두께로 형성하는 것은 곤란하여, 단차 피복도의 저하, 접속공 배선의 고저항화, 일렉트로마이그레이션 내성의 열화 등을 초래한다는 문제점이 있다.
이를 회피하기 위하여, 하프 미크론 이하의 디자인 룰의 LSI에 있어서는, 접속공 내부의 수직 배선 부분은 텅스텐(W)을 사용하여 CVD법(화학적 기상 막형성법)으로 배선을 형성하는 방법이 채용되고 있다.
그러나, 상기 종래의 텅스텐을 사용하여 CVD법으로 배선을 형성하는 방법은 텅스텐의 저항이 높기 때문에 드라이 엣칭 또는 화학적 기계적 연마법(CMP)에 의해 기판 전면에 형성된 텅스텐 막을 접속공의 속만을 남기고 그 밖의 부분을 제거하여, 새롭게 알루미늄계 합금의 배선을 형성할 필요가 있다. 그 때문에 배선 형성 공정이 길어져, 비용이 높아진다는 문제가 있다.
한편, 배선의 미세화에 따라 일렉트로마이그레이션 내성이 높고, 저저항인 배선 재료가 요망되며, 이를 충족시키는 구리를 배선 재료로 사용하기 위한 막형성법, 배선 가공법이 연구되고 있다.
그러나, 일반적인 스퍼터법은 접속공 속에 구리를 균일하게 막형성할 수 없기 때문에, 구리막을 CVD법으로 막형성하는 방법이 검토되고 있으나, 원료로 사용하는 구리의 유기 금속 화합물의 개발이나 CVD 장치의 개발 등, 남겨진 과제가 있다.
또한, 구리의 전해 도금법도 검토되고 있으나, 미세한 접속공이나 배선용 홈 이외의 주변에서의 전착이 진행되어, 접속공이나 배선용 홈의 입구를 먼저 막는 것이 한 원인이 되어 미소한 접속공 내에 빈 구멍을 형성하지 않고 구리를 매입하는 것이 어렵다는 문제가 있다.
또한, 구리는 드라이 엣칭에 의한 가공이 어려우며, 예를 들면 절연막에 접속공과 배선용 홈을 형성한 후 전면에 구리를 성막한 후, 화학적 기계적 연마법으로 여분의 구리를 제거하여 수직 접속 부분을 갖는 배선을 일괄하여 형성하는 듀얼 다마신법이 제안되어 있으나, 이 방법에 적용시키기 위해서도 접속공 또는 배선용 홈 등의 아스펙트비가 높은 구멍이나 홈 부분에 구리를 정확하게 매입하여 막형성하는 기술의 개발이 요망되고 있다.
그래서, 이 발명은 상기 종래의 미해결 과제에 착안하여 이루어진 것이며, 아스펙트비가 높은 홈이나 구멍 부분으로 매입을 완전하고 균일하게 할 수 있는 선택적 도금 방법 및 이를 사용한 반도체 장치의 배선 형성 방법 및 이를 사용한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
〈발명의 개시〉
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 형성된 절연막에 오목 형상의 배선용 선로를 형성하여, 도금액 중의 구리계의 금속 재료를 소정 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 제1 도전체층을, 상기 배선용 선로의 오목부 내면을 적어도 포함하는 상기 절연막 표면에 형성하고, 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층을 상기 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 상기의 절연막 표면에 형성하고, 그 후 적어도 상기 배선용 선로의 오목부 내면을 상기 도금액에 침지하여 상기 제1 석출 과전압보다 높으며 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리하여 상기 구리계의 금속 재료를 석출시키고, 석출한 상기 금속 재료를 연마하여 배선을 형성하도록 하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법을 제공한다.
즉, 반도체 기판상에 형성된 절연막에 오목 형상으로 형성된 접속공 또는 배선용 홈 등의 배선용 선로의 오목부 내면을 포함하는 영역에, 예를 들면 CVD법 등에 의해 석출 과전압이 제1 석출 과전압인 제1 도전체층이 형성되고, 배선용 선로를 제외한 절연막 표면을 피복하도록, 예를 들면 스퍼터법 등에 의해 석출 과전압이 제2 석출 과전압인 제2 도전체층이 형성된다. 또한, 적어도 배선용 선로의 오목부 내면의 전면이 도금액 중에 잠기도록 도금액 중에 침지되어, 제1 석출 과전압보다 높으며, 또한 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리가 이루어진다. 이 석출 과전압은 도금액 중의 구리계 금속 재료를 소정의 속도로 석출시키기 위해 필요한 전압이므로, 제2 도전체층이 노출되어 있는 부분에는 금속 재료는 석출되지 않으나, 제1 도전체층이 노출되어 있는 부분에는 도금액 중의 금속 재료와 제1 도전체층 사이에서 화학 반응이 일어나 금속 재료가 석출되고 구리 도금이 실시된다. 즉, 제1 도전체층이 노출되어 있는 부분, 즉 도금을 하고자 하는 배선용 선로의 오목부 내측에만 구리 도금이 되어 결과적으로 구리가 매입된 상태가 되기 때문에, 이 구리를 연마함으로써 배선용 선로에 매입한 구리로 이루어지는 배선을 얻을 수가 있다.
여기서, 상기 제2 도전체층은 이방성이 높은 막형성법으로 형성하는 것이 바람직하다. 이것은 제2 도전체층을, 도금해야 할 영역을 제외한 영역, 즉, 배선용 선로를 제외한 영역에만 형성하고, 배선용 선로에 제2 도전체층이 형성되는 것을 회피하기 위해서이다.
또한, 상기 배선용 선로는 그의 아스펙트비가 1 내지 5이며, 그의 폭이 1.0 ㎛ 이하인 것이 바람직하다. 이것은, 예를 들면 스퍼터법 등에 의해 제2 도전체층을 형성할 때에 배선용 선로의 기저부에 제2 도전체층이 형성되는 것을 회피하기 위해서이다.
또한, 다층 배선 구조의 반도체 장치에 적용하는 경우에는, 상기 제1 도전체층을 상기 배선용 선로의 오목부 내면을 포함하는 상기 절연막 표면에 형성한 후, 그 위에 상기 제2 도전체층을 형성하면 된다. 이에 따라 석출 과전압이 제1 석출 과전압인 제1 도전체층이 배선용 선로의 오목부 내면을 포함하는 절연막 표면 전체에 형성된 후, 그 위에 석출 과전압이 제2 석출 과전압인 제2 도전체층이 형성되고, 그 후 도금 처리되어 배선이 형성된다. 다층 배선 구조로 배선을 하는 경우에는 그 위에 추가로 금속막을 형성하여 배선을 하게 되는데, 절연물 위에 배선을 형성하는 경우에는 접착성의 향상, 일렉트로마이그레이션 내성의 향상 등을 도모할 목적으로, 전도성 박막을 사이에 끼우는 것이 일반적이다. 이 발명의 경우, 제1 도전체층은 반도체 기판 표면 전면에 형성되어 있으므로, 이를 도전성 박막으로서 사용함으로써 배선 형성 공정을 단축시킬 수 있다.
또한, 상기 석출한 금속 재료는 화학적 기계적 연마법으로 연마하는 것이 바람직하며, 이렇게 함으로써 용이하고 고정밀도로 배선을 형성할 수 있다.
또한, 상기 제1 도전체층을 질화티탄제로 하고, 상기 제2 도전체층을 티탄제로 하며, 상기 금속 재료를 구리계의 금속 재료로 하면, 접속공 또는 배선용 홈 등의 배선용 선로의 오목부 내면을 포함하는 영역에 질화티탄막을 형성하고, 배선용 선로를 제외한 절연막 표면을 피복하도록 티탄막을 형성한 후, 도금액에 침지함으로써 배선용 선로의 오목부 내측에 균일하게 매입된 구리의 배선을 형성할 수 있다.
또한, 본 발명은 반도체 기판상의 절연막에 형성된 오목 형상의 배선용 선로의 오목부 내면을 적어도 포함하는 상기 절연막 표면에 형성되고, 또한 도금액 중의 구리계의 금속 재료를 소정의 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 도전체층과, 상기 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 형성되며 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층과, 적어도 상기 제1 도전체층을 포함하는 부분을 상기 도금액 중에 침지하여 상기 제1 석출 과전압보다 높으며 또한 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리함으로써 상기 제1 도전체층이 노출된 상기 오목부 내면에 석출된 상기 구리계의 금속 재료를 화학적 기계적 연마법으로 연마하여 형성된 배선을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
즉, 반도체 기판상의 절연막에 형성된 접속공 또는 배선용 홈 등의 배선용 선로의 오목부 내면을 적어도 포함하는 절연막 표면에, 석출 과전압이 제1 석출 과전압인 제1 도전체층이 형성되고, 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 석출 과전압이 제2 석출 과전압인 제2 도전체층이 형성되어 있다. 또한, 제2 도전체층에 의해 피복되지 않은 제1 도전체층에는 배선용 선로의 오목부 내면이 도금액에 침지되도록 한 상태에서 제1 석출 과전압보다 높으며 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리함으로써 석출된 금속 재료, 즉 구리의 금속막이 형성되며, 이 금속막이 화학적 기계적 연마법으로 연마되어 배선이 형성되어 있다. 즉, 배선용 선로에만 구리가 매입된 상태에서 배선이 형성되어 있다. 이 구리로 이루어지는 배선은 구리 도금을 함으로써 형성되므로, 미세한 배선용 선로인 경우라도 배선용의 구리는 균일하게 매입되어 고성능의 배선을 얻을 수 있다.
여기에서, 상기 제1 도전체층을 질화티탄제로 하고, 상기 제2 도전체층을 티탄제로 하여, 상기 금속 재료를 구리계의 금속 재료로 하는 경우, 접속공 또는 배선용 홈 등의 배선용 선로의 오목부 내면을 포함하는 영역에 질화티탄막을 형성하고, 배선용 선로를 제외한 절연막 표면을 피복하도록 티탄막을 형성한 후, 도금액에 침지함으로써 배선용 선로의 오목부 내측에 균일하게 매입된 구리의 배선을 얻을 수 있다.
또한, 본 발명은 선택적으로 도금을 하는 도금 방법으로서, 도금액 중의 금속 재료를 소정 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 제1 도전체층을, 피도금물 표면 중 적어도 도금을 하는 도금 영역을 포함하는 부분에 형성하고, 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층을, 상기 도금 영역을 제외한 영역을 피복하도록 상기 피도금물 표면에 형성하고, 그 후 상기 피도금 물질을 상기 도금액에 침지하여 상기 제1 석출 과전압보다 높으며 또한 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리하는 것을 특징으로 하는 선택적 도금 방법을 제공한다.
즉, 석출 과전압이 제1 석출 과전압인 제1 도전체층이, 도금을 하는 도금 영역을 적어도 포함하는 피도금물 표면에 형성되고, 석출 과전압이 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층이 상기 도금 영역을 제외한 영역을 피복하도록 피도금물 표면에 형성된다. 즉, 도금을 실시하지 않은 영역을 피복하도록 제2 도전체층이 형성되므로, 도금을 하지 않은 영역에 제1 도전체층이 형성되는 경우에도, 이러한 영역의 제1 도전체층을 피복하도록 제2 도전체층이 형성된다. 따라서, 제1 도전체층은 도금 영역에만 노출되게 된다. 그리고, 이 피도금물을 도금액에 침지하여, 제1 석출 과전압보다 높고, 또한 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리를 한다. 즉, 예를 들면 전해 도금인 경우에는 도금을 실시하는 바탕 금속, 이 경우 제1 도전체층과 대극 사이에 제1 석출 과전압보다 높으며 제2 석출 과전압보다 낮은 전극 전압을 설정하고, 무전해 도금인 경우에는 산화제의 산화 환원 전위가 제1 석출 과전압보다 높고 제2 석출 과전압보다 낮아지도록 설정한다.
여기서, 석출 과전압은 도금액 중의 금속 재료를 소정의 속도로 석출시키기 위하여 필요한 전압이므로, 제2 도전체층이 노출되어 있는 부분에는 제2 석출 과전압보다 낮은 전압에서 도금 처리가 이루어져 화학 반응이 발생하지 않으므로, 도금은 실시되지 않으나, 제1 도전체층이 노출되어 있는 부분에는 제1 도전체층과 도금액 중의 금속 재료 사이에서 화학 반응이 일어나고, 전해 도금의 경우에는 전해 생성물, 무전해 도금의 경우에는 금속 재료와 환원제의 산화 반응에 의한 석출물에 의한 막이 형성되며, 도금액 중의 금속 재료에 의해 도금이 실시된다. 따라서, 제1 도전체층이 노출되어 있는 영역에만 도금이 되기 때문에, 결국은 도금 영역에만 도금되게 된다.
또한, 적어도 오목부 내면을 포함하는 영역에 상기 제1 도전체층을 형성하고, 상기 오목부 내면을 제외한 영역을 피복하도록 상기 제2 도전체층을 형성하면, 석출 과전압이 제1 석출 과전압인 제1 도전체층이 적어도 오목부 내면을 포함하는 영역에 형성되고, 석출 과전압이 제2 석출 과전압인 제2 도전체층이 오목부 내면을 제외한 영역을 피복하도록 형성되기 때문에, 이 피도금물을 도금액 중에 침지하여, 제1 석출 과전압보다 높고 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리하면, 제1 도전체층이 노출되어 있는 영역, 즉 오목부 내면에만 도금이 이루어지게 된다. 이 때, 침지 시간에 따라서 임의 두께의 금속막이 얻어지기 때문에, 예를 들면 미세한 오목부인 경우에도 빈 구멍이 없는 균일한 두께의 오목부에 매입된 금속막을 얻을 수 있다.
또한, 상기 제1 도전체층을 질화티탄제로 하고, 상기 제2 도전체층을 티탄제로 하여, 상기 금속 재료를 구리계의 금속 재료로 하면, 예를 들면 구리의 금속막을 형성하고자 하는 영역을 적어도 포함하여 질화티탄막을 형성하고, 이 밖의 영역을 피복하도록 티탄막을 형성한 후, 도금액에 침지함으로써 질화티탄이 노출된 영역에만 균일한 구리의 금속막이 용이하게 형성된다.
〈도면의 간단한 설명〉
도 1은 본 발명의 실시예에서의 배선 형성 공정의 일부를 나타내는 부분 단면도이다.
도 2는 본 발명의 실시예에서의 배선 형성 공정의 일부를 나타내는 부분 단면도이다.
도 3은 본 발명의 그 밖의 실시예의 한 예이다.
도4는, 본 발명의 그 밖의 실시예의 한 예이다.
〈발명을 실시하기 위한 최선의 형태〉
이하에 본 발명의 실시 형태를 설명한다.
일반적으로, 금속의 전해 도금에 있어서는, 도금액 중의 금속 이온을 환원하여 석출하는데에 필요한 열역학적 평형 전위보다 과전압분 만큼 음의 전위로 설정하도록 되어 있다. 또한, 무전해 도금에서는 환원력이 금속 이온을 석출시키는데 필요한 평형 전위보다 커다란 환원력(산화 환원 전위)인 환원제를 사용하도록 되어 있다.
열역학적으로 평형한 전극 전위 또는 산화 환원 전위가 되는 산화제를 사용하여도 실질적인 속도로 금속 이온의 환원 속출은 진행되지 않아, 실질적인 반응을 진행시키기 위해 필요한 과전압은 바탕 금속의 종류에 따라 다르다. 즉, 열역학적 평형 전위보다도 여분으로 필요한 전극 전위 또는 환원제의 산화 환원 전위(이후, 석출 과전압이라 한다)가 바탕 금속의 종류에 따라 다르다는 현상이 있다.
이 현상을 이용하여, 석출 과전압이 다른 바탕 금속이 형성된 기판을 사용하여 구리를 막형성하였더니, 석출 과전압이 낮은 금속이 노출되어 있는 부분에만 구리가 석출되는 현상을 발견하고, 선택적으로 구리 도금하는 방법을 발견하였다.
즉, 절연막에 형성한 배선용 홈이나 접속공 속에만 구리를 석출시키기 위해서는, 구리를 석출시키고자 하는 부분에 석출 과전압이 보다 작은 제1 석출 과전압인 제1 바탕 금속을 선정하여 막형성하고, 석출 과전압이 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 바탕 금속을, 구리를 석출시키고 싶지 않은 부분에 선정하여 막형성하고, 전해 도금할 경우에는 제1 석출 과전압보다 높고, 제2 석출 과전압보다 낮은 전압을 대극 사이의 전극 전위로 설정하고, 무전해 도금을 행할 경우에는 환원제의 산화 환원 전위가 제1 석출 과전압보다 크고 제2 석출 과전압보다 낮아지도록 설정한다.
이에 따라, 제1 바탕 금속이 노출되어 있는 부분에만 구리가 석출되어 금속막이 형성된다. 따라서, 배선용 홈 또는 접속공의 상면에까지 구리가 석출되는 상태가 될 때까지 도금을 함으로써, 석출된 구리의 금속막이 배선용 홈이나 접속공에 구리가 매입된 상태가 된다. 따라서, 석출된 구리를 화학적 기계적 연마법으로 연마하여 불필요한 부분을 제거함으로써 배선용 홈 및 접속공에 구리가 매입된 배선을 얻을 수 있다.
또한, 알루미늄 또는 구리 등의 배선을 절연막상에 형성하는 경우에는, 절연막과 배선과의 계면에 확산 방지나 접착성의 향상, 일렉트로마이그레이션 내성의 향상 등의 많은 목적으로 질화티탄(TiN) 등의 치밀한 도전성 박막을 형성하는 것이 일반적이다. 이들 막은 알루미늄이나 구리에 비해 저항이 높기 때문에, 필요 이상으로 두껍게 하는 것은 바람직하지 않다. 전해 도금은 절연막 전면에 막형성한 질화티탄 등의 바탕 금속을 통하여 전기를 통전시킬 수 있기 때문에, 석출 과전압이 제1 석출 과전압인 제1 바탕 금속으로서 질화티탄을 사용하고 이를 절연막 전면에 막형성한 후, 도금을 하고 싶지 않은 부분, 즉 접속공이나 배선용 홈 측벽 또는 기저부를 제외한 영역에는, 질화티탄의 금속막 위에 다시 스퍼터 등의 이방성이 높은 막형성법으로 석출 과전압이 높은 티탄 등의 금속을 얇게 막형성함으로써, 이 티탄의 형성막 부분에는 구리가 막형성되지 않으며, 티탄이 막형성되지 않은 부분, 즉 접속공이나 배선용 홈의 측벽이나 기저부에만 실질적으로 석출시키는 것이 가능해진다.
따라서, 절연막에 형성된 접속공이나 배선용 홈에 배선이 형성된 상태에서는, 반도체 기판의 표면에 질화티탄이 막형성되어 있는 상태이므로, 이 질화티탄막을 접착성의 향상, 일렉트로마이그레이션 내성의 향상을 도모하기 위한 전도성 박막으로 사용할 수 있기 때문에, 예를 들면 다층 배선 구조에 배선을 할 경우 등에는 새롭게 도전성 박막을 형성할 필요가 없으므로 배선 형성 공정을 삭감할 수 있다.
또한, 석출 과전압이 제2 석출 과전압인 제2 바탕 금속을 스퍼터법 등으로 막형성하도록 하고 있으나, 배선용 홈의 폭이나 접속공의 직경이 크면 배선용 홈이나 접속공의 기저부에 석출 과전압이 높은 금속이 부착되기 때문에, 홈의 폭이나 접속공의 직경은 1.0 ㎛ 이하가 바람직하며, 배선용 홈이나 접속공의 폭과 그의 깊이와의 비율인 아스펙트비는 1 내지 5가 바람직하다. 또한, 필요하다면 전해 도금에 의한 전착 전에 세정 공정을 함으로써 매우 적절하게 석출할 수 있다.
따라서, 상기와 같이 도금함으로써 구리의 금속막을 배선용 홈 등에 매입되도록 형성되어 있기 때문에, 금속막 내에 빈 구멍이 형성되지 않고 균일한 구리막을 얻을 수가 있다.
또한, 미세한 배선용 홈 또는 접속공으로도 적합하게 배선을 형성할 수 있으며, 일렉트로마이그레이션 내성이 높아 저저항의 구리를 배선 재료로서 적용할 수 있기 때문에 미세한 배선용 홈 또는 접속공인 경우에도 적용할 수 있으며, 실리콘 기판과 배선 사이의 접속 또는 다층 배선 구조의 배선층 간의 접속 부분 등 미세 배선을 형성하는 경우에 매우 적절하다. 또한, 미세 배선을 형성할 수 있기 때문에 반도체 기판의 축소화를 도모할 수 있다.
또한, 구리를 석출시키고 싶지 않은 부분, 말하자면 도금하고 싶지 않은 부분을 절연막으로 차단하는 방법에서도 선택적으로 석출이 가능하며, 이 방법은 일반적이지만, 이 방법으로는 배선용 홈 내부에 절연막이 극히 미세량이라도 부착하는 것은 저항이 커지기 때문에 문제가 되며, 또한 막형성 후 불필요한 부분의 절연막을 완전히 제거할 필요가 있기 때문에, 배선 형성 공정이 길어져 비효율적이다. 상기 실시 형태에 의하면, 질화티탄 및 티탄을 막형성한 후, 도금액에 침지하기만 하여도 되므로 보다 짧게 배선 형성 공정으로 고성능 배선을 할 수 있다.
또한, 석출 과전압이 다른 도전체로서는, 석출시키는 금속의 종류에 따라 실험적으로 용이하게 결정할 수 있다. 예를 들면, 석출시키는 금속이 구리인 경우에는 석출 과전압이 작은 도전체로서는, 구리(Cu), 아연(Zn), 금(Au) 등을 적용할 수 있으며, 석출 과전압이 높은 도전체로서는 철(Fe), 니켈(Ni), 코발트(Co), 티탄(Ti), 텅스텐(W) 등을 적용할 수 있다. 또한, 석출 과전압의 대소는 상대적인 것이기 때문에 임의의 것을 선택할 수 있다.
또한, 석출 과전압이 높은 금속 대신에 절연체를 사용하면, 접속공이나 배선용 홈 내부에 얇게 부착된 절연막이 커다란 저항이 되기 때문에 부적당하며, 석출 과전압이 높아도 저항이 낮은 도전체를 사용하는 것이 바람직하다.
이어서, 상기 실시 형태를 실시예로서 구체적으로 설명한다.
반도체 기판으로써, 도1(a)에 나타내는 바와 같이, 저항율 2Ω ㎝의 n형 Si(100) 단결정 6 인치의 기판(1)을 사용하고, 이 기판 상에 산화 실리콘 절연막( 2)을 플라즈마 CVD법에 의해 2.0 ㎛의 두께로 형성하였다.
이어서, 포토리소그라피법과 드라이 엣칭법을 사용하여 산화 실리콘 절연막(2) 중에 접속공(3)과 배선용 홈(4)을 형성하였다(도1(b)). 접속공(3)의 직경은 0.6 ㎛, 그의 깊이는 1.0 ㎛이며, 배선용 홈(4)의 폭은 0.8 ㎛, 그의 깊이는 1.0 ㎛이다. 상기 접속공(3) 및 배선용 홈(4)이 배선용 선로에 대응하고 있다.
이어서, CVD법에 의해 석출 과전압이 약 -100 mV 정도인 질화티탄막(제1 도전체층)(5)을 0.1 ㎛ 두께로 반도체 기판(1) 위의 전면에 막형성하였다(도1(c)). 또한, 상기 질화티탄의 석출 과전압은 포화 칼로멜 전극을 기준으로 한 값이다.
질화티탄막의 막형성법으로는, 통상의 스퍼터법이나 조준기를 사용한 스퍼터법, 원거리 스퍼터법 등이 사용되나, 단차 피복도가 높은 막형성법을 사용하는 것이 바람직하다.
이어서, 스퍼터법을 사용하여, 석출 과전압이 약 -300 mV 정도인 티탄(제2 도전체층)(6)을 평탄한 평면상, 즉 접속공(3) 및 배선용 홈(4)을 제외한 부분에 0.03 ㎛의 두께가 되도록 막형성하였다(도2(a)). 또한, 상기 티탄의 석출 과전압은 포화 칼로멜 전극을 기준으로 한 값이다.
이 시료(피도금물)를 황산 구리(구리와 같은 금속 재료)를 사용한 도금액 속에서 대극으로서 구리 극을 사용하여 50 mA의 전류량으로 10분간 정전류 전해를 하였다. 이때의 양극간의 전위차는 약 200 mV였다.
여기서, 전류 밀도를 높이면 단시간에 소정량의 전착이 종료되지만, 전극 전위가 높아져, 과전압차에 의한 선택성이 손실되므로 선택성이 발현되는 범위의 전류 밀도 또는 전극 전위를 선택할 필요가 있다.
이어서, 물 세정 후 본 시료를 광학 현미경으로 관측하였더니 배선용 홈과 접속공과의 부분에만 구리가 석출되고, 평탄한 표면, 즉 티탄 (6)을 막형성한 부분에는 구리가 부착되지 않았음이 확인되었다(도2(b)).
이어서, 본 시료를 화학적 기계적 연마법을 사용하여 연마하고, 여분으로 부착된 구리를 제거함으로써 구리로 이루어지는 배선(7)이 형성되었다(도 2(c)).
배선(7) 형성 후에, 단면을 주사형 전자 현미경으로 관찰하였더니, 접속공(3)과 배선용 홈(4) 속에 구리가 매입된 상태로 배선(7)이 형성된 것이 확인되었다.
또한, 상기 실시예에서는, 도2(c)에 나타내는 바와 같이, 여분으로 부착된 구리만을 제거하도록 한 경우에 대해서 설명하였으나, 예를 들면 도3(a)에 나타내는 바와 같이 상기 시료를 화학적 기계적 연마법을 사용하여 연마하고, 여분으로 부착된 구리, 티탄, 질화티탄을 제거하고, 예를 들면 그 후 몰딩할 수도 있다.
또한, 도3(a)에 나타내는 바와 같이, 여분으로 부착된 구리, 티탄, 질화티탄을 제거한 후, 도3(b)에 나타내는 바와 같이, 다시 산화 실리콘 절연막(8)을 형성하고, 이후 상기의 순서를 반복하여 산화 실리콘 절연막(8) 중에 접속공(9) 및 배선용 홈(10)을 형성한다. 그리고 질화티탄막(11)을 시료의 전면에 막형성하고, 이어서 접속공(9) 및 배선용 홈(10)을 제외한 부분에 티탄막을 형성한 후, 상기와 동일한 조건하에서 도금 처리를 하고, 여분의 구리 등을 연마하여 제거하고, 접속공(9) 및 배선용 홈(10) 속에 배선(12)을 형성하여 다층 배선을 형성할 수도 있다.
또한, 상기 실시예에서는 산화 실리콘 절연막(2) 중에 배선(7)을 형성하도록한 경우에 대해서 설명하였으나, 이에 국한되지 않으며, 예를 들면 도 (4)에 나타내는 바와 같이 산화 실리콘 절연막(2) 중에 접속공(3)만을 형성한 후, 시료 전면에 질화티탄막(14)을 막형성하고, 또한 접속공(3)을 제외한 영역에 티탄막(15)을 형성하여, 그 후 도금 처리를 하여 구리의 석출에 따라 접속공(3) 내에 배선(7)을 형성한다. 그리고 여분의 구리를 연마하고, 그 위에 다시 배선용 막(17)을 막형성하여 이 배선용 막(17), 티탄막(15), 질화티탄막(14)을 함께 패터닝하여 배선을 형성하도록 하여도 좋다. 여기서 절연물상에 배선을 형성할 경우에는, 접착성의 향상, 일렉트로마이그레이션 내성의 향상 등을 도모할 목적으로 전도성 박막을 사이에 끼우는 것이 일반적이나, 도 4에 나타내는 것과 같이 석출된 구리를 연마할 때 티탄막(15)을 남기도록 하여, 이 티탄막(15) 위에 배선용 막(17)을 막형성함으로써, 티탄막(15)을 도전성 박막으로 사용할 수 있어 배선 형성 공정을 단축할 수 있다.
본 발명은 반도체 기판상에 형성되는 배선 및 반도체 기판 사이의 접속 등을 행하는 접속공 또는 배선용 홈 내에 금속 재료로 이루어지는 배선을 형성하기 위한 반도체 장치의 배선 형성 방법 및 반도체 장치에 관한 것이며, 특히, 제조 공정의 복잡화 등을 초래하지 않고, 접속공 또는 배선용 홈 내로의 금속 재료 매입을 완전하고 균일하게 행할 수 있도록 한 것이다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치의 배선 형성 방법은 반도체 기판 상에 막형성된 절연막에 형성된 배선용 선로의 오목부 내면을 포함하는 절연막 표면에 석출 과전압이 제1 석출 과전압인 제1 도전체층을 형성하고, 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 석출 과전압이 제2 석출 과전압인 제2 도전체층을 형성하여, 그 후 적어도 배선용 선로의 오목부 내면이 도금액에 침지되도록 하여, 제1 석출 과전압보다 높으며 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리를 하여 배선용 선로의 내측에만 구리 도금을 실시하고, 이 구리를 연마하여 배선을 형성하도록 하였기 때문에, 배선용 선로에 완전하고 균일하게 매입된 배선을 용이하게 얻을 수 있다.
이 때, 상기 제2 도전체층을 이방성이 높은 막형성법으로 형성하는 경우, 도금을 할 영역을 제외한 영역, 즉 배선용 선로를 제외한 영역에만 제2 도전체층을 형성할 수가 있기 때문에 배선용 선로에 제2 도전체층이 형성됨으로 인한 금속막의 빈 구멍의 발생 등 금속막의 균일성의 열화를 방지할 수 있다.
또한, 상기 배선용 선로의 아스펙트비가 1 내지 5이며, 배선용 선로의 폭이 1.0 ㎛ 이하가 되도록 하면, 제2 도전체층을 형성할 때에 배선용 선로에 제2 도전체층이 형성됨으로 인한 금속막의 빈 구멍의 발생 등 금속막의 균일성의 열화를 방지할 수 있다.
또한, 상기 제1 도전체층을 반도체 기판 표면 전면에 형성한 후, 이 위에 제2 도전체층을 형성하면, 다층 배선 구조로 배선을 할 경우에는, 제1 도전체층을, 접착성의 향상, 일렉트로마이그레이션 내성의 향상 등을 도모하는 목적으로 형성되는 도전성 박막으로서 사용할 수가 있어 배선 형성 공정을 단축할 수 있다.
또한, 석출된 금속 재료를, 화학적 기계적 연마법으로 연마하도록 하면, 용이하고 또한 고정밀도로 배선을 형성할 수가 있다.
또한, 제1 도전체층을 질화티탄제로 하고, 제2 도전체층을 티탄제로하고, 금속 재료로서 구리계의 금속 재료를 적용하면, 저저항이며 일렉트로마이그레이션 내성이 높은 구리계의 금속 재료로 이루어지는 배선을 쉽게 형성할 수 있다.
또한, 본 발명의 반도체 장치는 반도체 기판상의 절연막에 형성된 배선용 선로의 내면을 포함하는 영역에 석출 과전압이 제1 석출 과전압인 제1 도전체층이 형성되며, 배선용 선로의 내면을 제외한 영역을 피복하도록 석출 과전압이 제2 석출 과전압인 제2 도전체층이 형성되고, 또한 제1 도전체층에는 제1 석출 과전압보다 높고, 또한 제2 석출 과전압보다 낮은 석출 과전압으로 도금 처리함으로써 석출된 금속 재료의 금속막이 형성되고, 이 금속막이 화학적 기계적 연마법으로 연마되어 배선이 형성되어 있으므로, 미세한 배선용 선로인 경우에도 배선용 선로에 균일하게 매입된 고성능 배선을 얻을 수 있다.
또한, 제1 도전체층을 질화티탄제로 하고, 제2 도전체층을 티탄제로하며, 금속 재료로서 구리계의 금속 재료를 적용하면, 저저항이며 또한 일렉트로마이그레이션 내성이 높은 구리계의 금속 재료로 이루어지는 배선을 용이하게 얻을 수 있다.
또한, 본 발명의 선택적 도금 방법은 피도금물 표면의 도금을 하는 도금 영역을 포함하는 부분에 석출 과전압이 제1 석출 과전압인 제1 도전체층을 형성하고, 도금 영역을 제외한 영역을 피복하도록 석출 과전압이 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층을 형성하고, 그 후 이 피도금물을 도금액에 침지하여 제1 석출 과전압보다 높고 제2 석출 과전압보다 낮은 석출 과전압으로 도금 처리를 하도록 하였기 때문에, 제1 석출 과전압이 노출되어 있는 부분에만 도금이 이루어지게 되어, 선택적으로 도금을 할 수가 있다.
이 때, 상기 제1 도전체층을 오목부 내면을 포함하는 영역에 형성하고, 상기 제2 도전체층을 상기 오목부 내면을 제외한 영역을 피복하도록 형성하면, 특히 미세한 오목부인 경우에도 빈 구멍이 없는 균일한 금속막을 형성할 수 있다.
또한, 제1 도전체층을 질화티탄제로 하고, 제2 도전체층을 티탄제로 하며, 금속 재료로서 구리계의 금속 재료를 적용하면, 저저항이며 일렉트로마이그레이션 내성이 높은 구리계의 금속 재료로 이루어지는 금속막을 용이하게 형성할 수 있다.

Claims (11)

  1. 반도체 기판상에 형성된 절연막에 오목 형상의 배선용 선로를 형성하고, 도금액 중의 구리계의 금속 재료를 소정 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 제1 도전체층을, 상기 배선용 선로의 오목부 내면을 적어도 포함하는 상기 절연막 표면에 형성하고, 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층을, 상기 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 상기 절연막 표면에 형성하고, 그 후 적어도 상기 배선용 선로의 오목부 내면을 상기 도금액에 침지하여 상기 제1 석출 과전압보다 높으며 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리하여 상기 구리계의 금속 재료를 석출시키고, 석출된 상기 금속 재료를 연마하여 배선을 형성하도록 하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  2. 제1항에 있어서, 상기 제2 도전체층을 이방성이 높은 막형성법으로 형성하도록 하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 배선용 선로는 그의 아스펙트비가 1 내지 5이며, 그의 폭이 1.0 ㎛ 이하인 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 다층 배선 구조의 반도체 장치에 적용되며, 상기 제1 도전체층을 상기 배선용 선로의 오목부 내면을 포함하는 상기 절연막 표면에 형성한 후, 그 위에 상기 제2 도전체층을 형성하도록 하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 석출된 금속 재료를 화학적 기계적 연마법으로 연마하도록 하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 도전체층이 질화티탄제이고, 상기 제2 도전체층이 티탄제이며, 상기 금속 재료가 구리계의 금속 재료인 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  7. 반도체 기판상의 절연막에 형성된 오목 형상의 배선용 선로의 오목부 내면을 적어도 포함하는 상기 절연막 표면에 형성되며, 또한 도금액 중의 구리계의 금속 재료를 소정 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 제1 도전체층과, 상기 배선용 선로의 오목부 내면을 제외한 영역을 피복하도록 형성되며, 또한 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층과, 적어도 상기 제1 도전체층을 포함하는 부분을 상기 도금액 중에 침지하여 상기 제1 석출 과전압보다 높으며 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리함으로써, 상기 제1 도전체층이 노출된 상기 오목부 내면에 석출된 상기 구리계의 금속 재료를 화학적 기계적 연마법으로 연마하여 형성된 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 도전체층이 질화티탄제이고, 상기 제2 도전체층이 티탄제이며, 상기 금속 재료가 구리계의 금속 재료인 것을 특징으로 하는 반도체 장치.
  9. 선택적으로 도금하는 도금 방법으로서, 도금액 중의 금속 재료를 소정 속도로 석출시키기 위해 필요한 석출 과전압이 제1 석출 과전압인 제1 도전체층을 피도금물 표면 중 적어도 도금하는 도금 영역을 포함하는 부분에 형성하고, 상기 석출 과전압이 상기 제1 석출 과전압보다 높은 제2 석출 과전압인 제2 도전체층을, 상기 도금 영역을 제외한 영역을 피복하도록 상기 피도금물 표면에 형성하고, 그 후 상기 피도금물을 상기 도금액에 침지하여 상기 제1 석출 과전압 보다 높으며 또한 상기 제2 석출 과전압보다 낮은 석출 과전압에서 도금 처리하는 것을 특징으로 하는 선택적 도금 방법.
  10. 제9항에 있어서, 상기 제1 도전체층을 적어도 오목부 내면을 포함하는 영역에 형성하고, 상기 제2 도전체층을, 상기 오목부 내면을 제외한 영역을 피복하도록 형성하는 것을 특징으로 하는 선택적 도금 방법.
  11. 제9항 또는 제10항에 있어서, 상기 제1 도전체층이 질화티탄제이고, 상기 제2 도전체층이 티탄제이며, 상기 금속 재료가 구리계 금속 재료인 것을 특징으로 하는 선택적 도금 방법.
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