TWI286289B - Random number generator - Google Patents

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TWI286289B
TWI286289B TW093115596A TW93115596A TWI286289B TW I286289 B TWI286289 B TW I286289B TW 093115596 A TW093115596 A TW 093115596A TW 93115596 A TW93115596 A TW 93115596A TW I286289 B TWI286289 B TW I286289B
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Kazuhiko Fukushima
Atsuo Yamaguchi
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Renesas Tech Corp
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    • H03B25/00—Simultaneous generation by a free-running oscillator of oscillations having different frequencies
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    • G06—COMPUTING; CALCULATING OR COUNTING
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Description

1286289 玖、發明說明： 【發明所屬之技術領域】 本發明係關於亂數產生裝置，特別是關於具備有環式振 盡電路之乳數產生裝置。 【先前技術】 在資訊安全領域中，亂數之使用是不可欠缺者，近年來 高度的需要有高性能之亂數產生裝置，用來產生具有均勻 分配性（亂數之機率值和出現率不會產生差異），和未具有 亂數出現之規則性或前後之相關性，週期性等之自然亂數 (真正亂數）。此種亂數產生裝置中，有使用以微弱放射線， 電阻或二極體之熱雜訊，石英振盪器之擺盪等之自然現象 所獲得隨機脈波者。 在先前技術之亂數產生裝置中，提案有在產生亂數之正 反器之輸入線附加產生電路，利用輸入信號之時基誤差， "~~~—-__-' 使正反器輸出之不確定動作範圍擴大者（例如，參照日本專 利特開2 0 0 2 - 3 6 6 3 4 7號公報）。 另外，利用_ Ί式振之_場_效電晶體之基材效 應，變動環式振盪電路之振盪頻率，藉以產生頻率變動之 時脈信號。在此種情況，以計數器計數頻率變動之時脈信 號之脈波數，用來產生亂數（例如，參照日本專利特開 2 0 0 1 - 3 3 1 3 0 6 號公報）。 但是，在利用自然現象之隨機脈波之亂數產生裝置中， 因為包含有很多之m生源，信號放大器，波形整 乂' 形電路，均勻分配性正常化電路等之類比元件，所以電路 6 312/發明說明書(補件)/93-08/931 ] 5596 1286289 規模變大而且複雜。因此，要使該等成為一體之L S I (大型 積體電路），裝載在微電腦1C或特殊應用IC(Application Specific Integrated Circuit， ASIC)會有困難。另外， 利用熱雜訊者容易受到外部雜訊等之影響，欠缺動作之穩 定性。另外，利用放射線者會對環境造成影響為其問題。 為著要可以適用在超小型•薄型高科技機器，要求更小 型，小消耗電力之高性能之亂數產生裝置。 【發明内容】 因此，本發明之主要目的是提供小型，小消粍電力之高 性能之亂數產生裝置。 在本發明之亂數產生裝置中，設有：複數個延遲電路，連 接成迴路狀；脈波X產生電路，在複數個延遲電路所形成之 迴路内，用來產生比複數個延遲電路之總延遲時間短之脈 波幅之脈波信號；和計數器，連接到複數個延遲電路中之 某一個延遲電路之輸出節點，計數脈波信號通過該輸出節 點之次數，根據其計數值輸出真正亂數資料信號。在此種 情況，將在迴路内產生之介穩狀態之壽命2進位化成為 π Ο π，π 1 π，用來產生真正亂數資料。因此，可以實現小型， 小消粍電力，高性能之亂數產生裝置。 本發明之上述和其他目的，特徵，態樣和優點經由下面 聯合附圖之對本發明之下列之詳細說明當可理解。 【實施方式】 [實施例1 ] 在圖1中，實施例1之亂數產生裝置具備有真正亂數產 7 312/發明說明書(補件)/93-08/93115596 1286289 生部 1，LFSR 2，互斥或（EXCLUSIVE· OR，EX-OR)閘 3，亂 數儲存部4和CPU中央處理裝置（Central Processing Unit， CPU)5 。 真正亂數產生部1依照來自C P U 5之亂數產生要求信號， 產生真正亂數資料（沒有規則性之高品質亂數資料）。LFSR2 依照來自C P U 5之時脈信號，產生具有均勻分配性之偽亂數 資料（“ 0 ” ， “ 1 ”之產生機率均為5 0 %，具有規則性之偽 亂數資料）。真正亂數產生部1和L F S R 2成為非同步。另外， L F S R 2接受來自C P U 5之時脈信號之外，亦可以接受來自 CPU5之寫入信號來取代。 E X - 0 R閘3對亂數儲存部4施加來自真正亂數產生部1 之真正亂數資料和來自LFSR2之偽亂數資料之互斥或邏輯 和資料。真正亂數產生部1之輸出真正亂數資料雖不保證 具有均勻分配性，但是LFSR2之輸出偽亂數資料則保證具 有均勻分配性，所以從EX-OR閘3可輸出具有均勻分配性 之亂數資料。 亂數儲存部4依照來自C P U 5之寫入信號，記憶來自 E X - 0 R閘3之亂數資料，依照來自C P U 5之讀取信號輸出亂 數值。C P U 5產生亂數產生要求信號、時脈信號、寫入信號 和讀取信號，控制真正亂數產生部1、L F S R 2和亂數儲存部 4，從亂數儲存部4讀出亂數值。 在圖2中，真正亂數產生部1包含有起動輸入產生部 1 1，環式振盪器1 2和計數器1 3。 起動輸入產生部1 1依照來自CPU 5之亂數產生要求信 8 312/發明說明書(補件)/93-08/93 Π 5596 1286289 號，產生藉以產生真正亂數資料之起動信號。環式振盪器 1 2依照來自起動輸入產生部1 1之起動信號，成為振盪狀 態或穩定狀態。計數器1 3計數被傳達到環式振盪器1 2之 迴路上之節點之信號之脈波數，用來輸出真正亂數資料。 在圖3中，環式振盪器1 2包含有E X - 0 R閘2 1和4個之 反向器22,計數器13包含有5個之正反器23和4個EX-OR 閘24。 環式振盪器1 2中，在E X - 0 R閘2 1之輸出端子和一方之 輸入端子之間，串聯連接有4個之反向器2 2。E X - 0 R閘2 1 之另外一方之輸入端子接受來自起動輸入產生部1 1之起 動信號。E X - 0 R閘2 1和4個反向器2 2形成迴路，該迴路 在起動信號為「L」位準時成為穩定狀態，在起動信號為「Η」 位準時成為振盪狀態。各個輸出節點Ν 1〜Ν 5分別連接到對 應之正反器2 3之時脈輸入端子。 各個正反器2 3是1位元之計數器，其負邏輯輸出端子和 資料輸入端子互相連接。各個正反器2 3依照被輸入到時脈 輸入端子之信號之上升邊緣，使輸出信號反向。各個Ε X - 0 R 閘2 4，以其一方之輸入端子接受對應之正反器2 3之正邏 輯輸出信號，以其另外一方之輸入端子接受前段之ΕΧ-OR 閘2 4之輸出信號，用來輸出該等之互斥或邏輯和信號。但 是，初段之ΕΧ-OR閘24以其一方之輸入端子接受與輸出節 點Ν 1對應之正反器2 3之正邏輯輸出信號，以其另外一方 之輸入端子接受與輸出節點N 2對應之正反器2 3之正邏輯 輸出信號。 9 312/發明說明書(補件)/93-08/93115596 1286289 圖4 A、圖4B及圖4C分別是用來說明圖3所示之環式振 盪器1 2和計數器1 3之動作之時序圖。在圖4 A、圖4 B及 圖4C中，表示在輸出節點N1〜N5產生「H」位準和「L」位 準間之不確定狀態之介穩狀態之3種起動信號之型式。 在圖4 A中，起動信號係，在時刻10上升為「Η」位準， 經過時間Τ 0後，下降為「L」位準之脈波信號。該時間Τ 0 (脈 波幅度）比環式振盪器1 2之迴路之延遲時間Τ 1短。在初期 狀態，當輸出節點Ν1、Ν 3、Ν 5之電位為「L」位準，輸出 節點Ν 2、Ν 4之電位為「Η」位準之穩定狀態之情況時，輸 出節點Ν 1之電位成為使起動信號延遲Ε X - 0 R閘2 1之延遲 時間之脈波波形。依照該輸出節點Ν 1之電位變化，輸出節 點Ν 2之電位之波形成為使輸出節點Ν 1之脈波波形延遲反 向器2 2之延遲時間，而且被反向。在各個輸出節點Ν 1〜Ν 5， 依序重複此種動作，使脈波波形逐漸的變鈍。依照此種方 式，波形變鈍之狀態成為介穩狀態。該介穩狀態之波形隨 著時間之經過逐漸變小，在使迴路循環2周後，在輸出節 點Ν 1消失（在介穩狀態之波形不超過正反器2 3之臨限值之 時刻，判斷為介穩狀態消失）。在此種情況，各個正反器 2 3分別計數各2次之脈波數。亦即，在初期狀態，當各個 正反器2 3之正邏輯輸出信號為π Ο π之情況時，各個正反器 2 3之正邏輯輸出信號在第1次之計數成為η 1 ”，在第2次 計數成為π Ο π。因此，介穩狀態消失後之最終段之Ε X - 0 R 閘2 4之輸出信號成為” 0 ”。 另外，該介穩狀態之壽命不能控制。亦即，介穩狀態消 10 312/發明說明書(補件)/93-08/93115596 1286289 失之節點是隨機的。例如，在使迴路循環2周後，在輸出 節點N 2使介穩狀態消失之情況時，與輸出節點N1對應之 正反器2 3計數3次脈波數，與輸出節點N 2〜N 5對應之正反 器2 3分別各計數2次之脈波數。亦即，在初期狀態當各個 正反器2 3之正邏輯輸出信號為"Ο π之情況時，介穩狀態消 失後之與輸出節點Ν 1對應之正反器2 3之正邏輯輸出信號 變成為π 1 η，與輸出節點Ν 2〜Ν 5對應之正反器2 3之正邏輯 輸出信號分別變成為"0 "。因此，介穩狀態消失後之最終段 之Ε X - 0 R閘2 4之輸出信號成為π 1 π。因此，從時刻t 0起於 經過指定時間後（介穩狀態消失後），在時刻11之計數器 1 3輸出信號成為與介穩狀態之壽命相關之真正亂數資料。 另外，由於Ε X - 0 R閘2 1或反向器2 2之延遲特性，有介 穩狀態消失之節點會偏向任一節點之情況。但是，經由將 正反器2 3設置成為奇數個（5個），即使介穩狀態在相同之 節點消失時，只要介穩狀態之周次數不同，則計數器1 3 之輸出信號亦不同。亦即，介穩狀態在使迴路循環1周後 於節點N 2消失之情況時，最終段之Ε X - 0 R閘2 4之輸出信 號（η Ο π )，和介穩狀態在使迴路循環2周後於節點N 2消失 之情況時，最終段之EX-OR閘24之輸出信號（π 1 π )成為不 同。因此，從計數器1 3輸出高品質之亂數。 在圖4 Β中，起動信號在時刻10上升為「Η」位準，在經 過時間Τ 0後，下降為「L」位準，在時刻11 0上升為「Η」 位準。從時刻t 0到時刻11 0之動作與圖4 Α所說明之動作 相同，在輸出節點Ν 1〜N 5，依序產生介穩狀態。對應於在 11 312/發明說明書(補件)/93-08/931 ] 5596 1286289 時刻t 1 0起動信號上升為「Η」位準，迴路成為振盪狀態。 即使迴路成為振盪狀態，與圖4 Α所說明之情況相同，介穩 狀態之波形隨著時間之經過逐漸變小，在使迴路循環2周 後，在輸出節點N 2消失。因為介穩狀態之壽命不能控制， 所以使介穩狀態消失之節點成為隨機者。因此，從時刻10 起在經過指定時間後（介穩狀態消失後）之時刻11，計數器 1 3之輸出信號成為與介穩狀態之壽命相關之真正亂數資 料。 在圖4 C中，起動信號在時刻10下降為「L」位準。在時 刻10，對應於起動信號下降為「L」位準，迴路從振盪狀 態轉移成為穩定狀態，同時在輸出節點N 1〜N 5，依序產生 介穩狀態。介穩狀態之波形隨著時間之經過逐漸變小，在 使迴路循環2周後，在輸出節點N1消失。因為介穩狀態之 壽命不能控制，所以使介穩狀態消失之節點成為隨機者。 因此，從時刻t 0起在經過指定時間後（介穩狀態消失後） 之時刻t 1，計數器1 3之輸出信號成為與介穩狀態之壽命 相關之真正亂數資料。 另外，在此，係以反向器22為4個，正反器23為5個 之情況說明，但是反向器2 2亦可以為任意之偶數個，正反 器2 3為任意之個數。 在圖5中，LFSR2包含有η個（η為任意之自然數）之正反 器3 1，複數個Ε X - 0 R閘32，A N D閘3 3和0 R閘34。 各個正反器3 1其資料輸入端子連接到前段之正反器3 1 之正邏輯輸出端子，其時脈輸入端子接受來自C PI) 5之時脈 12 312/發明說明書(補件)/93-08/93115596 1286289 信號，其負邏輯輸出端子連接到A N D閘3 3之輸入端子。但 是，初段之正反器3 1以其資料輸入端子連接到0 R閘3 4 之輸出端子。 各個E X _ 0 R閘3 2以其一方之輸入端子接受對應之正反器 3 1之正邏輯輸出信號，以其另外一方之輸入端子接受前段 之E X - 0 R閘3 2之輸出信號，藉以輸出該等之互斥或邏輯和 信號。但是，初段之E X - 0 R閘3 2以其一方之輸入端子接受 第（η - 2 )段之正反器3 1之正邏輯輸出信號，以其另外一方 之輸入端子接受第η段之Ε X - 0 R閘3 2之輸出信號。 依照此種方式，串聯連接複數段之正反器3 1，回饋最終 輸出，利用此種構成產生偽亂數為一般習知者。該L F S R 2 所輸出之偽亂數資料之週期，隨著Ε X - 0 R閘3 2之數目和位 置而不同，以使偽亂數資料之重複週期成為最長之方式， 決定Ε X - 0 R閘3 2之數目和位置。在此種情況產生重複週期 為（2 η - 1 )之偽亂數資料。 A N D閘3 3輸出η個正反器3 1之負邏輯輸出信號之邏輯 積信號。0 R閘3 4輸出與最終段之Ε X - 0 R閘3 2之輸出信號 和A N D閘3 3之輸出信號對應之信號。利用此種構成，可防 止所有之正反器3 1之正邏輯輸出信號成為π Ο π，而L F S R 2 之輸出偽亂數資料成為π (Γ之穩定狀態。 在圖6中，該亂數儲存部4包含有8個之正反器41和8 個之緩衝電路42，可以儲存8個位元之亂數資料。 各個正反器4 1以其資料輸入端子連接到前段之正反器 4 1之正邏輯輸出端子，以其時脈輸入端子接受來自C P U 5 13 312/發明說明書(補件)/93-08/93115596 1286289 之寫入信號，以其正邏輯輸出端子連接到對應之缓衝 4 2。但是，初段之正反器4 1以其資料輸入端子接受3 E X - 0 R閘3之亂數資料。8個之緩衝電路4 2依照來自 之讀取信號，經由匯流排將被記憶在對應之8個正反 之亂數資料，作為8位元之亂數值輸出到C P U 5。 圖7是用來說明圖6所示之亂數儲存部4之動作之 圖。在圖7中，亂數值以1 6進位表示，使初期狀態之 值成為π Ο π。 在起動信號為「Η」位準時，真正亂數產生部1之環 盪器1 2成為振盪狀態，在起動信號為「L」位準時成 定狀態。另外，在此處為方便說明，將亂數資料簡化 照起動信號之下降邊緣成為” 1 π或π Ο π之信號。起動信 脈波幅度為（t 2 1 — t 2 0 )，寫入信號之脈波幅度為（t 2 2 t 2 1 )，起動信號和寫入信號之週期均為（t 2 3 — t 2 2 )。 刻12 1，起動信號下降為「L」位準，亂數資料成為”] 同時，寫入信號上升為「Η」位準。在時刻12 2，對應 入信號下降為「L」位準，初段之正反器4 1記憶該瞬 亂數資料π 1 n。這時，以1 6進位表示之亂數值成為π 0 1 2進位表示時成為00000001)。
在時刻12 3，對應於寫入信號下降為「L」位準，初 正反器4 1記憶該瞬間之亂數資料π 1 π，同時第2段之 器4 1記憶在時刻t 2 2被初段之正反器4 1記憶該亂數 π 1 π。這時，亂數值成為π 0 3 π (以2進位表示時成為 0 0 0 0 0 0 1 1 )。依照此種方式，在時刻t 2 4之亂數值成I 312/發明說明書(補件)/93-08/93115596 電路 良自 CPU5 器4 1 時序 亂數 式振 為穩 成依 號之 在時 ί丨丨， 於寫 間之 π (以 段之 正反 資料 14 1286289 π Ο 6 π (以2 '進位表示時成為Ο Ο Ο Ο Ο 1 1 Ο )，在時刻t 2 5之亂數 值成為π Ο C π (以2進位表示時成為Ο Ο Ο Ο 1 1 Ο Ο )。經由依序重 複此種動作，在時刻t 2 9之亂數值成為π C 6 "(以2進位表示 時成為1 1 Ο Ο Ο 1 1 0 )，以此方式記憶8位元之亂數資料。然 後，依照來自CPU5之讀取信號，輸出亂數值n C6n。 依照此種方式，以8段之移位暫存器構成亂數儲存部4， 可以儲存8位元之亂數資料，所以C P U 5對亂數儲存部4 之存取頻度可以減小。 依照此種方式，在本實施例1中，經由控制真正亂數產 生部1之環式振盪器1 2之振盪，使介穩狀態之壽命2進位 化成為π Ο π，π 1 π，用來產生真正亂數資料。因此，可以實 現小型低消牦電力，高性能之亂數產生裝置。 另外，此處係以記憶8位元之亂數資料之情況說明，但 是若亂數儲存部4由m個（其中m為任意之自然數）正反器 4 1和m個之緩衝電路4 2構成時，可以記憶m位元之亂數 資料。 [實施例1之變更例] 參照圖8之實施例1之變更例之環式振盪器1 2和計數器 1 3，其與圖3之實施例1之環式振盪器1 2和計數器1 3之 不同部份是計數器1 3之正反器2 3之數目減少為3個。在 圖8中，正反器2 3只連接到第奇數號之輸出節點N 1、N 3、 N5。 在環式振盪器1 2中，由於E X - 0 R閘2 1之延遲特性，輸 出節點N1之電位會有偏向「Η」位準或「L」位準之任一方 15 312/發明說明書(補件)/93-08/93115596 1286289 之傾向。例如，當EX-OR閘21之輸出信號下降到「L」位 準時之延遲時間，比上升為「Η」位準之延遲時間長之情況 時，Ε X - 0 R閘2 1之輸出節點Ν 1之電位會有偏向「Η」位準 之傾向。另外，由於各個反向器2 2之延遲特性，使介穩狀 態消失之節點會有偏向第奇數號之輸出節點Ν1、Ν 3、Ν 5， 或第偶數號之輸出節點Ν 2、Ν 4之任一方之情況。在此種情 況，在圖3所示之正反器2 3連接到所有之輸出節點Ν 1〜Ν 5 之構造中，來自計數器1 3之真正亂數資料會偏向π 0 π或π 1 π 之任一方，不能保持真正亂數資料之均勾分配性。 但是，假如構建成如圖8所示之只在第奇數號之輸出節 點Ν 1、Ν 3、Ν 5連接正反器2 3時，即使在介穩狀態消失之 節點偏向第奇數號之輸出節點Ν 1、Ν 3、Ν 5或第偶數號之輸 出節點Ν 2、Ν 4之任一方之情況時，來自計數器1 3之真正 亂數資料亦不會偏向” 0 π或π 1 π之任一方。例如，在介穩狀 態消失之節點為輸出節點Ν1、Ν 5之情況，和輸出節點Ν 3 之情況，來自計數器1 3之真正亂數資料亦會成為不同。因 此，可以改善真正亂數資料之均勻分配性。 因此，在該實施例1之變更例中，經由設置與環式振盪 器1 2之第奇數號之輸出節點Ν 1、Ν 3、Ν 5對應之正反器2 3， 可以提高在真正亂數產生部1產生之真正亂數資料之品 質，和可以實現高性能之亂數產生裝置。 另外，在此係以第奇數號之輸出節點Ν 1、Ν 3、Ν 5連接正 反器2 3之情況說明，但是在第偶數號之輸出節點Ν 2、Ν 4 連接正反器2 3之情況亦可以獲得同樣之效果。 16 312/發明說明書(補件)/93-08/93115596 1286289 [實施例2 ] 參照圖9之實施例2之環式振盪器5 0和計數器1 3，其 與圖3之實施例1之環式振盪器1 2和計數器1 3之不同部 份是以NAND閘51替換EX-OR閘21。 圖1 0 A、圖1 Ο B及圖1 0 C分別為用來說明該環式振盪器 5 0和計數器1 3之動作之時序圖。在圖1 0 A、圖1 Ο B及圖 1 0 C中表示用來在輸出節點N ；1〜N 5產生介穩狀態之3種起 動信號之型式。 在圖1 Ο A中，起動信號係在時刻t 0上升成為「Η」位準， 在經過時間Τ 0後，下降為「L」位準之脈波信號。該時間 Τ 0 (脈波幅度）比環式振盪器5 0之迴路之延遲時間Τ 1短。 在初期狀態，當輸出節點Ν1、Ν 3、Ν 5之電位成為「Η」位 準，輸出節點Ν 2、Ν 4之電位成為「L」位準之穩定狀態之 情況時，輸出節點Ν 1之電位成為使起動信號延遲N A N D閘 5 1之延遲時間，且被反向之脈波波形。依照該輸出節點Ν 1 之電位變化，在輸出節點N 2〜N 5依序產生介穩狀態。介穩 狀態之波形隨著時間之經過逐漸變小，在輸出節點N 5消 失。因為介穩狀態之壽命不能控制，所以介穩狀態消失之 節點係隨機者。因此，從發生介穩狀態之時間起，在經過 指定時間後之時刻11，計數器1 3之輸出信號成為與介穩 狀態之壽命相關之真正亂數資料。 另外，在此種情況利用具有N A N D閘5 1之電路構造，當 起動信號為「L」位準時，輸出節點Ν 1之電位被固定在「Η」 位準。亦即，介穩狀態只有1周。因此，成為介穩狀態在 17 312/發明說明書(補件)/93-08/93115596 1286289 1周之期間消失之電路構造。 在圖1 Ο B中，起動信號在時刻10上升為「Η」位準，在 經過時間Τ 0之後下降為「L」位準，在時刻t 3 0上升為「Η」 位準。從時刻 t 0到時刻t 3 0之動作，與圖1 Ο Α所說明之動 作相同，在輸出節點N 1〜N 5依序產生介穩狀態。對應於在 時刻13 0起動信號上升為「Η」位準，迴路成為振盪狀態。 介穩狀態在使迴路循環1周後，在輸出節點Ν 1消失。因為 介穩狀態之壽命不能控制，所以介穩狀態消失之節點係隨 機者。因此，從時刻t 0起在經過指定時間後（介穩狀態消 失後）之時刻11，計數器1 3之輸出信號成為與介穩狀態之 壽命相關之真正亂數資料。另外，在此種情況因為在時刻 t 30將起動信號固定在「H」位準，所以亦可以不成為使介 穩狀態在1周之期間消失之電路構造。 在圖1 0 C中，對應於起動信號在時刻10下降為「L」位 準。在時刻10，起動信號下降為「L」位準，迴路從振盪 狀態轉移成為穩定狀態，同時，在輸出節點Ν 1〜N 5依序產 生介穩狀態。介穩狀態之波形隨著時間之經過逐漸的變 小，在輸出節點N5消失。因為介穩狀態之壽命不能控制， 所以介穩狀態消失之節點係隨機者。因此，從時刻 t 0起， 在經過指定時間後（介穩狀態消失後）之時刻11，計數器1 3 之輸出信號成為與介穩狀態之壽命相關之真正亂數資料。 另外，在此種情況因為將起動信號固定在「L」位準，所 以介穩狀態只有1周。因此，成為介穩狀態在1周之期間 消失之電路構造。 18 312/發明說明書(補件)/93-08/93115596 1286289 在上述方式之本發明之實施例2中，與實施例1同樣的， 控制真正亂數產生部1之環式振盪器5 0之振盪，使介穩狀 態之壽命2進位化成為π Ο π、n 1 n，用來產生真正亂數資料。 因此，可以實現小型，小消牦電力，高性能之亂數產生裝 置。 另外，在此處係以反向器22為4個，正反器23為5個 之情況說明，但是在反向器2 2為任意之偶數個，正反器 2 3為任意個數之情況，亦可以獲得同樣之效果。 [實施例3 ] 在圖1 1中，本實施例3之環式振盪器6 0包含有開關電 路SW1和7個反向器22。 在環式振盪器6 0中，在輸出節點N 1 1和輸出節點N 1 8 之間串聯連接有7個反向器2 2。開關電路S W1在起動信號 為「Η」位準之情況時，連接輸出節點N 1 1和輸出節點N 1 8， 在起動信號為「L」位準之情況時，連接輸出節點Ν 1 1和輸 出節點Ν 1 7。亦即，以在起動信號為「Η」位準之情況時， 迴路内之反向器22之數目成為7個（奇數個），而在起動信 號為「L」位準之情況時，迴路内之反向器2 2之數目成為 6個（偶數個）之方式切換。因此，在起動信號為「L」位準 時迴路成為穩定狀態，在起動信號為「Η」位準時迴路成為 振盪狀態。輸出節點Ν 1 1〜Ν 1 8分別連接到計數器1 3之對應 之正反器之時脈輸入端子。 該環式振盪器60之動作，與圖4Α、圖4Β及圖4C之時 序圖所示之動作相同。依照圖4Α、圖4Β及圖4C所示之3 19 312/發明說明書(補件)/93-08/93115596 1286289 種起動信號之型式，在輸出節點N 1 1〜N 1 8依序產生介穩狀 態。因為介穩狀態之壽命不能控制，所以介穩狀態消失之 介點係隨機者。因此，從產生介穩狀態之時間起，於經過 指定時間後（介穩狀態消失後）之計數器1 3之輸出信號，成 為與介穩狀態之壽命相關之真正亂數資料。 在上述方式之本實施例3中，設置開關電路S W1用來切 換環式振盪器6 0之由7個（奇數個）反向器2 2構成之迴路 和由6個（偶數個）反向器2 2構成之迴路，經由使介穩狀態 之壽命2進位化成為π Ο π，M 1 π，用來產生真正亂數資料。 因此，可以實現小型，小消粍電力，高性能之亂數產生裝 置。 另外，在此係以利用開關電路S W1切換由7個反向器2 2 構成之迴路和由6個反向器2 2構成之迴路之情況說明，但 是假如構建成利用開關電路S W 1切換由任意之奇數個反向 器2 2構成之迴路和由任意之偶數個反向器2 2構成之迴路 時，亦可以獲得同樣之效果。 [實施例3之變更例] 在圖1 2中，實施例3之變更例之環式振盪器7 0包含有 3個之反向器22和3個反向器71、反向器72及N AND閘 73〜75。圖12之環式振盪器70使用NAND閘73〜75和反向 器7 2用來使圖1 1之環式振盪器6 0之開關電路S W1具體 化。亦即，利用NAND閘73〜75和反向器72，切換由奇數 個反向器構成之迴路和由偶數個反向器構成之迴路。 在環式振盪器7 0中，3個反向器2 2串聯連接在輸出節 20 312/發明說明劃補件)/93-08/93】15596 1286289 點N 2 1和輸出節點N 2 4之間，3個反向器7 1串聯連接 出節點N24和輸出節點N25之間。NAND閘73以其一 輸入端子連接到輸出節點N24，以其另外一方之輸入 接受起動信號。N A N D閘7 4以其一方之輸入端子連接 出節點N 2 5，以其另外一方之輸入端子經由反向器7 2 起動信號。N A N D閘7 5以其一方之輸入端子接受來自 閘7 3之信號，以其另外一方之端子接受來自N A N D閘 之信號，其輸出端子連接到節點N 2 1。輸出節點N 2 1〜 分別連接到計數器1 3之對應之正反器之時脈輸入端二 利用此種構成，因為起動信號為「Η」位準時N A N D 之輸出信號被固定在「Η」位準，所以可以視為由3個 器2 2和N A N D閘7 3、7 5構成之迴路，亦即由奇數個反 構成之迴路。當起動信號為「L」位準時，因為NAND 之輸出信號被固定在「Η」位準，所以可以視為由3個 器22和3個反向器7 1及NAND閘74、75構成之迴路 即由偶數個反向器構成之迴路。因此，在起動信號為 位準時，迴路成為振盪狀態，在起動信號為「L」位準 迴路成為穩定狀態。 該環式振盪器7 0之動作與圖1 1所示之環式振盪器 之動作相同。另外，在圖3和圖9所示之環式振盪器 5 0，亦會有因起動信號之時序而不產生介穩狀態的情 但是，在圖1 2所示之環式振盪器7 0，可以確實的產： 穩狀態。 圖1 3是用來說明圖3所示之環式振盪器1 2不產生 312/發明說明書(補件)/93-08/93115596 在輸 方之 端子 到輸 接受 NAND 74 N24 F 〇 閘7 4 反向 向器 閘7 3 反向 ，亦 「H」 時， 60 12、 況。 主介 介穩 21 1286289 狀態之情況時之動作之時序圖，成為與圖 圖1 3中，在比時刻t 0早之時刻14 0，起重力 位準。 在時刻14 0，對應於起動信號下降為「L 振盪狀態轉移成為穩定狀態。這時，輸出ί 依照輸出節點Ν5之電位變化，在上升為「 隨著起動信號之下降為「L」位準而下降i 此，在輸出節點N 1〜N 5不產生介穩狀態。 圖1 4 A和圖1 4 B是分別用來說明圖1 2所 7 0確實產生介穩狀態之動作之時序圖。圖 起動信號下降為「L」位準之情況時之時序 比時刻tO早之時刻 t40，起動信號下降為 況時之時序圖。 在圖1 4 A中，對應於在時刻10起動信韻 準，迴路從振盪狀態轉移成為穩定狀態。 所示之時序圖相同，在輸出節點N 2 1〜N 2 5 狀態。介穩狀態之波形隨著時間之經過逐 迴路循環1周後，在輸出節點N 2 2消失。 態之壽命不能控制。亦即，介穩狀態消失之 在此種情況，從時刻 t 0起在經過指定時間 失後）之時刻11，計數器1 3之輸出信號成 壽命相關之真正亂數資料。 在圖1 4 B中，在時刻14 0之前，輸出節 著輸出節點N 2 4之電位變化進行變動，成 312/發明說明書(補件)/93-08/93115596 4 C對應之圖。在 信號下降為^ L」 ,」位準，迴路從 靖點N 1之電位， Η」位準之瞬間， b 「L」位準。因 示之環式振盪器 1 4A是在時刻t 0 圖，圖1 4 B是在 「L」位準之情 :下降為「L」位 這時，與圖4C 依序的產生介穩 漸的變小，在使 另外，該介穩狀 節點為隨機者。 後（介穩狀態消 為與介穩狀態之 點N 2 1之電位隨 為振盪狀態。對 22 1286289 應於在時刻14 Ο，起動信號下降為「L」位準，迴路從振盪 狀態轉移成為穩定狀態。此時，輸出節點N 21之電位，隨 著輸出節點N 2 5之電位變化，進行變動，在上升為「Η」位 準後，下降為「L」位準。因此，在輸出節點Ν 2 1〜Ν 2 5依序 產生介穩狀態。依照此種方式，利用由奇數個反向器形成 之迴路和由偶數個反向器形成之迴路之延遲時間之差，用 來確實的產生介穩狀態。介穩狀態之波形隨著時間之經過 逐漸的變小，使迴路循環1周後，在輸出節點Ν 2 4消失。 另外，該介穩狀態之壽命不能控制。亦即，介穩狀態消失 之節點為隨機者。在此種情況，從時刻 14 0起，在經過指 定時間後（介穩狀態消失後）之時刻t 4 1，計數器1 3之輸出 信號變成為與壽命相關之真正亂數資料。 依照上述之方式，在本實施例3之變更例中，設有切換 電路用來切換環式振盪器7 0之由奇數個反向器構成之迴 路和由偶數個反向器構成之迴路，利用該等迴路之延遲時 間之差，可以確實的產生介穩狀態。因此，可以實現更高 性能之亂數產生裝置。 另外，在此係以反向器2 2為3個，反向器71為3個之 情況說明，但是若為可在由任意之奇數個反向器構成之迴 路和由任意之偶數個反向器構成之迴路時間切換之構成， 亦可以獲得同樣之效果。 [實施例4 ] 在圖1 5中，該實施例4之環式振盪器8 0包含有開關電 路S W 1 1和7個反向器2 2。 23 312/發明說明書(補件)/93-08/93115596 1286289 在環式振盪器8 0中，在輸出節點N 1 1和輸出節點N 1 8 之間，串聯連接有7個反向器2 2。開關電路S W1 1在起動 信號為「Η」位準之情況時，連接輸出節點N1 1和輸出節點 Ν 1 4，在起動信號為「L」位準之情況時，連接輸出節點Ν 1 1 和輸出節點Ν 1 8。亦即，以在起動信號為「Η」位準之情況 時，迴路内之反向器2 2為3個（奇數個），而在起動信號為 「L」位準之情況時，迴路内之反向器2 2成為7個（奇數個） 之方式切換。因此，該迴路在起動信號為「Η」位準時成為 短迴路振盪狀態（高振盪頻率），在起動信號為「L」位準時 成為長迴路振盪狀態（低振盪頻率）。輸出節點Ν 1 1〜Ν 1 8分 別連接到計數器1 3之對應之正反器之時脈輸入端子。 圖1 6是用來說明環式振盪器8 0之動作之時序圖。在圖 1 6中，在時刻10起動信號下降為「L」位準。 在時刻10，對應於起動信號下降為「L」位準，在輸出 節點Ν 1 1〜Ν 1 8依序產生介穩狀態。介穩狀態之波形隨著時 間之經過逐漸變小，在使迴路循環1周後，在輸出節點Ν1 消失。另外，該介穩狀態之壽命不能控制。亦即，介穩狀 態消失之節點為隨機者。因此，從時刻10起，在經過指定 時間後（介穩狀態消失後）之時刻11，計數器1 3之輸出信 號變成為與介穩狀態之壽命相關之真正亂數資料。 在依照上述方式之本發明之實施例4中，經由設置開關 電路S W 1 1用來切換環式振盪器8 0之由3個（奇數個）反向 器2 2構成之短迴路和由7個（奇數個）反向器2 2構成之長 迴路，即使不產生比環式振盪器8 0之迴路之延遲時間短之 24 312/發明說明書(補件)/93-08/93115596 1286289 脈波幅之起動信號時，利用，起動信號之下降為「L」位準， 可以簡單的產生介穩狀態。因此，可以實現更簡易之構造 之亂數產生裝置。 另外，在此處係以環式振盪器80之反向器22為7個之 情況說明，但是在該反向器2 2為任意之奇數個之情況，若 構建成短迴路之振盪頻率遠高於長迴路之振盪頻率時，亦 可以獲得同樣之效果。 另外，該環式振盪器與圖1 2所示之環式振盪器7 0相同， 可以使用NAND閘進行具體化。 [實施例5 ] 在圖1 7中，該實施例5之環式振盪器9 0包含有5個之 NAND閘9卜 各個N A N D閘9 1以其一方之輸入端子接受前段之N A N D 閘9 1之輸出信號，以其另外一方之輸入端子接受起動信 號。但是，初段之N A N D閘9 1以其一方之輸入端子接受最 終段之N A N D閘9 1之輸出信號。該等之5個之N A N D閘9 1 形成迴路，該迴路在起動信號為「L」位準時成為穩定狀態， 在起動信號為「Η」位準時成為振盪狀態。輸出節點N 3 1〜N 3 5 分別連接到計數器1 3之對應之正反器之時脈輸入端子。 圖1 8是用來說明該環式振盪器9 0之動作之時序圖。 在圖1 8中，初期狀態是輸出節點Ν 3 1〜Ν 3 5之電位成為「Η」 位準之穩定狀態。在時刻10，對應於起動信號上升為「Η」 位準，在各個N A N D閘9 1之輸出節點Ν 3 1〜Ν 3 5之電位下降 為「L」位準後，迴路從穩定狀態轉移成為振盪狀態。這時， 25 312/發明說明書(補件)/93-08/931〗5596 1286289 在輸出節點N 3 2〜N 3 5依序產生介穩狀態。介穩狀 隨著時間之經過逐漸的變小，在輸出節點N 3 5消 該介穩狀態之壽命不能控制。亦即，介穩狀態消 為隨機者。在此種情況，從時刻10起，在經過指 (介穩狀態消失後）之時刻11，計數器1 3之輸出 與介穩狀態之壽命相關之真正亂數資料。 在上述方式之本實施例5中，即使不產生比環 9 0之迴路之延遲時間短之脈波幅之起動信號，只 信號上升為「Η」位準，就可以簡單的產生介穩狀： 可以實現更簡易之構造之亂數產生裝置。 另外，此處係以N A N D閘9 1為5個之情況說明 使N A N D閘9 1為任意之奇數個之情況亦可以獲得 果。 [實施例5之變更例] 參照圖1 9之實施例5之變更例之環式振盪器 圖1 7之實施例5之環式振盪器9 0之不同部份是 閘9 1之數目增加為6個。該等之6個之N A N D閘 路，該迴路在起動信號為「L」位準或「H」位準 定狀態。輸出節點N 3 1〜N 3 6分別連接到計數器1 3 正反器之時脈輸入端子。 初期狀態是輸出節點N 3 1〜N 3 6之電位成為「Η」 定狀態。對應於在時刻t 0起動信號上升為「Η」 各個N A N D閘9 1之輸出節點Ν 3 1〜Ν 3 6之電位下降 準之後，轉移到輸出節點N 3 1，N 3 3，N 3 5之電位 312/發明說明書(補件)/93-08/93〗15596 態之·波形 失。另外， 失之節點 定時間後 信號成為 式振盪器 要使起動 態。因此， ，但是即 同樣之效 1 00，其與 使 NAND 9 1形成迴 時成為穩 之對應之 位準之穩 位準，在 為「L」位 為「L」位 26 1286289 準，輸出節點N 3 2，N 3 4，N 3 6之電位為「Η」位準之穩定狀 態。這時，在輸出節點Ν 3 2〜Ν 3 6依序產生介穩狀態。介穩 狀態之波形隨著時間之經過逐漸的變小和消失。另外，該 介穩狀態之壽命不能控制。亦即，介穩狀態消失之節點為 隨機者。在此種情況，從時刻t 0起，在經過指定時間後（介 穩狀態消失後）之時刻11，計數器1 3之輸出信號成為與介 穩狀態之壽命相關之真正亂數資料。 在上述方式之本實施例5之變更例中，與實施例4相同， 即使不產生比環式振盪器1 0 0之迴路之延遲時間短之脈波 幅之起動信號，只要使起動信號上升為「Η」位準，就可以 簡單的產生介穩狀態。因此，可以實現更簡易之構造之亂 數產生裝置。 另外，在此處係以N A N D閘91為6個之情況說明，但是 在N A N D閘9 1為任意之偶數個之情況亦可以獲得同樣之效 果。 [實施例6 ] 在圖2 0中，本實施例6之環式振盪器1 1 0包含有D L (延 遲電路）1 1 1〜DL1 14。 D L 1 1 1〜D L 1 1 4由1個或複數個之元件構成，係用來輸出 正邏輯信號之延遲電路（例如，串聯連接偶數個反向器之延 遲電路）。亦即，若輸出節點N 41為「Η」位準時，輸出節 點Ν 4 2〜Ν 4 4均變成為「Η」位準，假如輸出節點Ν 4 1為「L」 位準時，輸出節點Ν 4 2〜Ν 4 4均變成為「L」位準。 另外，D L 1 1 1〜D L 1 1 4分別為具有相同之延遲特性之延遲 27 312/發明說明書(補件)/93-08/931 ] 5596 1286289 電路。亦即，D L 1 1 1〜D L 1 1 4之輸出信號下丨 之延遲時間分別相等，和D L 1 1 1〜D L 1 1 4之 「Η」位準時之延遲時間分別相等。輸出節 連接到計數器1 3之對應之正反器之時脈幸 利用上述方式之構成，在依照來自起動 之起動信號，產生介穩狀態之情況時，消 點偏向任一個節點之可能性變低。 因此，在本實施例6中，介穩狀態之壽 可產生高品質之真正亂數資料。因此，可 之亂數產生裝置。 [實施例6之變更例] , 在本發明之實施例6之變更例中，圖2 0 由1個或複數個之元件構成，係用來輸出 遲電路（例如，串聯奇數個反向器之延遲1 輸出節點Ν 41之電位為「Η」位準時，輸d 之電位成為「L」位準，輸出節點N43之1 準 。 另外，D L 1 1 1、D L 1 1 3分別為具有相同之 電路，DL112、DL114分別為具有相同之延 路，DL111、 DL113 與 DL112、 DL114 是具； 性之延遲電路。亦即，在DL111、DL113之 「L」位準時之延遲時間，比上升為「Η」 間長之情況時，D L 1 1 2、D L 1 1 4之輸出信號 準時之延遲時間，比上升為「Η」時之延遲 312/發明說明書(補件)/93-08/93115596 夺為「L」位準時 輸出信號上升為 點Ν 4 1〜Ν 4 4分別 资入端子。 輸入產生部1 1 失介穩狀態之節 命之偏差變小， 以實現更高性能 t DL11 1 〜DL1 1 3 負邏輯信號之延 :路）。亦即，若 ί 節點 Ν 4 2、Ν 4 4 ^位成為「Η」位 延遲特性之延遲 遲特性之延遲電 I*相反之延遲特 輸出信號下降為 位準時之延遲時 下降為「L」位 時間短。輸出節 28 1286289 點N 4 1〜N 4 4分別連接到計數器1 3之對應之正反器之時脈輸 入端子。 利用上述方式之構成，在依照來自起動輸入產生部11 之起動信號產生介穩狀態之情況時，介穩狀態消失之節點 偏向任一個節點之可能性變低。 因此，在本實施例6之變更例中，與實施例6相同，介 穩狀態之壽命之偏差變小，可以產生高品質之真正亂數資 料。因此，可以實現更高性能之亂數產生裝置。 [實施例7 ] 在圖2 1中，實施例7之環式振盪器1 1 0包含有 DL111〜DL114，計數器120包含有4個之正反器23，AND 閘 1 2 1 〜1 2 4 和 E X - 0 R 閘 1 2 5。 DL111〜DL114是由1個或複數個之元件構成之延遲電 路。輸出節點N 4 1〜N 4 4分別連接到對應之正反器2 3之時脈 輸入端子。各個正反器2 3係其負邏輯輸出端子和資料輸入 端子互相連接之1位元計數器。A N D閘1 2 1〜1 2 4以其一方 之輸入端子分別接受信號E N 1 1〜E N 1 4，以其另外一方之輸 入端子分別接受對應之正反器2 3之正邏輯輸出信號，以其 輸出端子連接到E X - 0 R閘1 2 5。E X - 0 R閘1 2 5用來輸出A N D 閘1 2 1〜1 2 4之輸出信號之互斥或邏輯和信號。 利用上述方式之構成，在本實施例7中，使信號 EN11〜EN14中之1個成為「H」位準，其他3個成為「L」 位準，經由觀測E X - 0 R閘1 2 5之輸出信號，可以進行 D L 1 1 1〜1 1 4和各個正反器2 3之電路測試。例如，使迴路成 29 312/發明說明書(補件)/93-08/93115596 1286289 為振盪狀態，在信號E N 1 1為「Η」位準，信號E N 1 2〜E N 1 4 為「L」位準時，觀測EX-OR閘1 25之輸出信號。這時，若 E X - 0 R閘1 2 5之輸出信號為正常時，D L 1 1 1〜1 1 4和連接在輸 出節點N 4 1之正反器2 3為正常，若E X - 0 R閘1 2 5之輸出信 號為異常時，可以判斷為D L 1 1 1〜1 1 4或連接在輸出節點N 4 1 之正反器2 3有故障。同樣的，使信號E N 1 2〜E N 1 4中之一， 依序成為「Η」位準，經由觀測各種情況之E X - 0 R閘1 2 5 之輸出信號，可以進行D L 1 1 1〜1 1 4和各個正反器2 3之電路 測試。 [實施例8 ] 參照圖2 2之實施例8之亂數產生裝置，其與圖1之實施 例1之亂數產生裝置之不同部份是追加有亂數產生控制部 1 3 1和亂數產生位元數計數器1 3 2。 在圖2 2中，亂數產生控制部1 3 1產生亂數產生要求信 號，將其施加到真正亂數產生部1，LFSR2和亂數產生位元 數計數器1 3 2，同時，產生寫入信號將其施加到亂數.健存 部4。亂數產生位元數計數器1 3 2計數來自亂數產生控制 部1 3 1之亂數產生要求信號之脈波數，當計數到亂數儲存 部4可以儲存之位元數時，就產生亂數產生完成通知信 號，將其施加到C P U 5和亂數產生控制部1 3 1。 圖2 3是用來說明該亂數產生裝置之動作之時序圖。在圖 2 3中，該時序圖表示亂數儲存部4儲存8個位元之亂數資 料之情況時之各個信號之波形。 真正亂數產生部1依照來自亂數產生控制部1 3 1之亂數 30 312/發明說明書(補件)/93-08/93115596 1286289 產生要求信號產生真正亂數資料。真正亂數產生部 之環式振盪器，在亂數產生要求信號為「Η」位準時 成為振盪狀態，在「L」位準時使迴路成為穩定狀態 依照來自亂數產生控制部1 3 1之亂數產生要求信號 IL數。 亂數產生位元數計數器1 3 2依序計數來自亂數產 部1 3 1之亂數產生要求信號之脈波數。對應於在時I 亂數產生位元計數值成為” 8 “，亂數產生完成通知 升為「Η」位準，同時，亂數產生位元計數值被重設成 亂數產生控制部’ 1 3 1，在來自亂數產生位元數計數 之亂數產生完成通知信號為「Η」位準之期間，將亂 要求信號保持為「L」位準。利用此種方式，在亂數 成通知信號為「Η」位準之期間，真正亂數產生部1和 就停止亂數產生動作。 C P U 5在來自亂數產生位元數計數器1 3 2之亂數產 通知信號成為「Η」位準時，在時刻15 1使讀取信號 「Η」位準，讀出被儲存在亂數儲存部4之8位元之亂 在時刻t 5 2，亂數產生位元數計數器1 3 2使亂數i 成通知信號下降為「L」位準，亂數產生控制部1 3 1 產生要求信號上升為「Η」位準，C P U 5使讀取信號一 「L」位準。 在上述方式之本實施例8中，在CPU5從亂數儲存 讀出亂數值時，亂數產生要求信號保持一定期間之1 準，停止真正亂數產生部1和LFSR2之亂數產生動 312/發明說明書(補件)/93-08/93115596 1所含 使迴路 。LFSR2 產生偽 生控制 )J t 5 0， 信號上 為π 0 ’丨。 器132 數產生 產生完 LFSR2 生完成 上升為 ,數值。 t生完 使亂數 F降為 -部4 ’ L」位 作。因 31 1286289 此，真正亂數產生部1和LFSR2之動作頻度可以減少。利 用此種方式可以實現亂數產生裝置之低消粍電力化。 [實施例8之變更例] 參照圖24之實施例8之變更例之亂數產生裝置，其與圖 22之實施例8之亂數產生裝置之不同部份是在EX-OR閘3 和亂數儲存部4之間追加有開關電路S W 2 1。 在圖2 4中，利用開關電路S W 2 1之切換，在亂數儲存部 4接受到來自亂數產生位元數計數器1 3 2之亂數產生完成 通知信號時，可以進行亂數產生控制部1 3 1和亂數產生位 元數計數器1 3 2之動作測試。 圖2 5是用來說明該亂數產生裝置之動作之時序圖。在圖 2 5中，亂數值以1 6進位表示，初期狀態之亂數值成為π 〇 n。 亂數產生控制部1 3 1產生頻率相等，具有指定之相位差 之亂數產生要求信號和寫入信號。亂數儲存部4依照寫入 信號之下降邊緣，記憶該瞬間之亂數產生完成通知信號之 值。在時刻t 5 0之前，因為亂數產生完成通知信號為「L」 位準（π 0 ")，所以亂數儲存部4之亂數值為π 0 π。在時刻 t 5 0，因為亂數產生完成通知信號上升為「Η」位準（π 1 η ) ’ 所以在時刻t 6 0，亂數值成為” 1 ”。C P U 5在回應亂數產生完 成通知信號成為「Η」位準（π 1 n )時，在時刻t 5 1使讀取信 號上升為「Η」位準，讀出亂數儲存部4之亂數值。這時被 讀出之亂數值若為π 1 π時，亂數產生控制部1 3 1和亂數產生 位元數計數器1 3 2被判斷為正常。另外一方面，假如被讀 出之亂數值為π 1 ’’以外之值時，視為在亂數產生控制部1 3 1 32 312/發明說明書(補件)/93-08/93115596 1286289 或亂數產生位元數計數器1 3 2存在有故障。在時刻t 5 2， 亂數產生位元數計數器1 3 2使亂數產生完成通知信號下降 為「L」位準，亂數產生控制部1 3 1使亂數產生要求信號上 升為「Η」位準，C P U 5使讀取信號下降為「L」位準。 在上述方式之本實施例8之變更例中，可以進行亂數產 生控制部1 3 1和亂數產生位元數計數器1 3 2之動作測試。 [實施例9 ] 參照圖2 6之實施例9之亂數產生裝置，其與圖1之實施 例1之亂數產生裝置之不同部份是真正亂數產生部1之數 目增為2個。 在圖2 6中，2個之真正亂數產生部1，分別依照來自C P U 5 之亂數產生要求信號，產生真正亂數資料，將其輸出到 Ε X - 0 R閘3。2個真正亂數產生部1之振盪頻率互異。依照 此種構造時，即使有一方之真正亂數產生部1不發生介穩 狀態之情況時，亦可以使另外一方之真正亂數產生部1發 生介穩狀態。 因此，在本實施例9中，經由設置複數個之真正亂數產 生部1，可以提高所產生之亂數之品質。因此，可以實現 更高性能之亂數產生裝置。 另外，在此處係以真正亂數產生部1成為2個之情況說 明，但是亦可以設置3個以上之複數個振盪頻率互異之真 正亂數產生部1。在此種情況，使任一個之真正亂數產生 部1產生介穩狀態，即可以獲得同樣之效果。 [實施例1 0 ] 33 312/發明說明書(補件)/93-08/93115596 1286289 參照圖2 7之實施例1 0之亂數產生裝置，其與圖1之實 施例1之不同部份是以起動輸入產生部1 1和複數個環式振 盪器+計數器1 4 1，替換真正亂數產生部1，和使Ε X - 0 R閘 3和亂數儲存部4增加為複數個。 在圖2 7中，起動輸入產生部1 1，與圖2所示之起動輸 入產生部1 1相同，依照來自C P U 5之亂數產生要求信號， 產生起動信號。各個環式振盪器+計數器1 4 1包含有圖2 所示之環式振盪器1 2和計數器1 3，依照來自起動輸入產 生部1 1之起動信號，產生真正亂數資料，將其輸出到對應 之Ε X - 0 R閘3。利用此種構成，可以以1個之起動輸入產 生部1 1並行地產生複數個之真正亂數資料。L F S R 2依照來 自C P U 5之時脈信號，產生偽亂數資料，將其輸出到複數個 之Ε X - 0 R閘3。另外，L F S R 2接受來自C P U 5之時脈信號之 外，亦可以接受來自C P U 5之寫入信號來代替。各個Ε X - 0 R 閘3將來自對應之環式振盪器+計數器1 4 1之真正亂數資料 和來自L F S R 2之偽亂數資料之互斥或邏輯和資料，輸出到 對應之亂數儲存部4。各個亂數儲存部4依照來自C P U 5之 寫入信號，記憶來自對應之EX-OR閘3之亂數資料，依照 來自C P U 5之讀取信號，讀出被記憶之亂數值。 在上述方式之本實施例1 0中，經由並行的設置複數個環 式振盪器+計數器1 4 1，複數個Ε X - 0 R閘3，和複數個亂數 儲存部4，可以同時產生複數位元之亂數資料。因此，可 以以更高速產生亂數。因而可以實現更高性能之亂數產生 裝置。 34 312/發明說明書(補件)/93-08/93115596 1286289 上面已詳細說明本發明，但是該等只作舉例之用，並不 具限定性等，應暸解本發明之精神和範圍只由所附之申請 範圍限定。 【圖式簡單說明】 圖1是表示本發明之實施例1之亂數產生裝置之概略構 造之方塊圖。 圖2是表示圖1所示之真正亂數產生部之構造之方塊圖。 圖3是表示圖2所示之環式振盪器和計數器之構造之電 路圖。 圖4 A〜4 C是分別用來說明圖3所示之環式振盪器和計數 器之動作之時序圖。 圖5是表示圖1所示之線性回饋移位暫存器（L i n e a r Feedback Shift Register, LFSR)之構造之電路圖。 圖6是表示圖1所示之亂數儲存部之構造之電路圖。 圖7是用來說明圖6所示之亂數儲存部之動作之時序圖。 圖8是表示本發明之實施例1之變更例之環式振盪器和 計數器之構造之電路圖。 圖9是表示本發明之實施例2之環式振盪器和計數器之 構造之電路圖。 圖1 Ο A〜1 0 C分別是用來說明圖9所示環式振盪器和計數 器之動作之時序圖。 圖1 1是用來表示本發明之實施例3之環式振盪器之構造 之電路圖。 圖1 2是用來表示本發明之實施例3之變更例之環式振盪 35 312/發明說明書(補件)/93·08/93115596 1286289 器之構造之電路圖。 圖1 3是用來說明圖3所示之環式振盪器未發生介穩狀態 之情況時之動作之時序圖。 圖1 4 A和1 4 B是分別用來說明圖1 2所示之環式振盪器確 實發生有介穩狀態之動作之時序圖。 圖1 5是表示本發明之實施例4之環式振盪器之構造之電 路圖。 圖1 6是用來說明圖1 5所示之環式振盪器之動作之時序 圖。 圖1 7是表示本發明之實施例5之環式振盪器之構造之電 路圖。 圖1 8是用來說明圖1 7所示之環式振盪器之動作之時序 圖。 圖1 9是用來說明本發明之實施例5之變更例之環式振盪 器之構造之電路圖。 圖2 0是表示本發明之實施例6之環式振盪器之構造之方 塊圖。 圖2 1是表示本發明之實施例7之環式振盪器和計數器之 構造之方塊圖。 圖2 2是表示本發明之實施例8之亂數產生裝置之概略構 造之方塊圖。 圖2 3是用來說明圖2 2所示之亂數產生裝置之動作之時 序圖。 圖2 4是表示本發明之實施例8之變更例之亂數產生裝置 36 312/發明說明書(補件)/93-08/93115596 1286289 之概略構造之方塊圖。 圖2 5是用來說明圖2 4所示之亂數產生裝置之動作之時 序圖。 圖2 6是用來表示本發明之實施例9之亂數產生裝置之概 略構造之方塊圖。 圖2 7是表示本發明之實施例1 0之亂數產生裝置之概略 構造之方塊圖。 (元件符號說明） 110 環式振盪器 37
1 真正亂數產生部
2 LFSR 3、 21、 24、 32、 125 EX-OR 閘 4 亂數儲存部
5 CPU 11 起動輸入產生部 12、 50、 60、 70、 80、 90、 100、 13' 120 計數器 22 、 71 、 72 反向器 2 3、3 1、4 1 正反器 3 3、12卜 1 2 4 A N D 閘 3 4 0 R 閘 4 2 緩衝電路 5 1、7 3 〜7 5、9 1 N A N D 閘 1 1 1〜1 1 4 延遲電路 13 1 亂數產生控制部 312/發明說明書(補件)/93-08/93】15596 1286289 1 32 亂數產生位元數計數器 14 1 環式振盪器+計數器 m〜N5 輸出節點 N1卜 N1 8 輸出節點 N3 卜 N36 輸出節點 N42〜N44 輸出節點 ENH 〜EN1 4 信號 SW1 開關電路 SW1 1 開關電路 38 312/發明說明書(補件)/93-08/93115596

Claims (1)

1286289 拾、申請專利範圍： 1 . 一種亂數產生裝置，其具備有： 複數個延遲電路，連接成迴路狀； 脈波產生電路，在上述複數個延遲電路所形成之迴路 内，用來產生比上述複數個延遲電路之總延遲時間短之脈 波幅之脈波信號；及 計數器，連接到上述複數個延遲電路中之某一個延遲電 路之輸出節點，計數上述脈波信號通過該輸出節點之次 數，根據其計數值輸出真正亂數資料信號。 2 .如申請專利範圍第1項之亂數產生裝置，其中 上述複數個延遲電路中之1個之延遲電路包含邏輯閘電 路； 上述邏輯閘電路之一方之輸入節點，接受前段之延遲電 路之輸出信號，其輸出節點連接到後段之延遲電路之輸入 節點；及 上述脈波產生電路對上述邏輯閘電路之另外一方之輸 入節點施加起動信號，用來產生上述脈波信號。 3 .如申請專利範圍第2項之亂數產生裝置，其中 上述邏輯閘電路係互斥或邏輯和閘電路；及 上述1個延遲電路以外之各個延遲電路係反向器。 4. 如申請專利範圍第2項之亂數產生裝置，其中 上述邏輯閘電路係NAND閘電路；和 上述1個延遲電路以外之各個延遲電路係反向器。 5. 如申請專利範圍第1項之亂數產生裝置，其中 39 312/發明說明書(補件)/93-08/93115596 1286289 上述複數個延遲電路中每一個延遲電路係包含邏輯閘 電路； 各個邏輯閘電路之一方之輸入節點接受前段之邏輯閘 電路之輸出信號；及 上述脈波產生電路對各個邏輯電路之另外一方之輸入 節點，施加起動信號用來產生上述脈波信號。 6 .如申請專利範圍第5項之亂數產生裝置，其中 上述邏輯閘電路係NAND閘電路。 7.如申請專利範圍第1項之亂數產生裝置，其中 連接成迴路狀之延遲電路之數目係可以變更；及 上述脈波產生電路經由變更連接成迴路狀之延遲電路 之數目，用來產生上述脈波信號。 8 .如申請專利範圍第7項之亂數產生裝置，其中 上述脈波產生電路在起動信號為第1電位之情況時，使 第1數目之延遲電路連接成迴路狀，構成環式振盪器，在 上述起動信號為第2電位之情況時，使第2數目之延遲電 路連接成迴路狀，構成衰減電路。 9 .如申請專利範圍第7項之亂數產生裝置，其中 上述脈波產生電路在起動信號為第1電位之情況時，使 第1數目之延遲電路連接成迴路狀，構成第1環式振盪器， 在上述起動信號為第2電位之情況時，使第2數目之延遲 電路連接成迴路狀，構成第2環式振盪器。 1 0 .如申請專利範圍第1項之亂數產生裝置，其中上述複 數個延遲電路交替的包含有： 40 3】2/發明說明書(補件)/93-08/931】5596 1286289 第1反向器，以第1延遲時間使輸出信號從第1電位變 化成為第2電位，而以第2延遲時間使輸出信號從第2電 位變化成為第1電位；及 第2反向器，以上述第2延遲時間使輸出信號從第1電 位變化成為第2電位，而以上述第1延遲時間使輸出信號 從第2電位變化成為第1電位。 1 1 .如申請專利範圍第1項之亂數產生裝置，其中 具備有複數個計數器連接到互異之延遲電路之輸出節 點；及 更具備有第1加算電路，用使來自上述複數個計數器之 真正亂數資料信號進行加算。 1 2 .如申請專利範圍第1 1項之亂數產生裝置，其中 上述計數器係設置奇數個。 1 3.如申請專利範圍第1 1項之亂數產生裝置，其中 與上述複數個計數器對應之各個延遲電路之輸出信路 之邏輯位準係相同。 1 4.如申請專利範圍第1 1項之亂數產生裝置，其中 具備有選擇電路，從上述複數個計數器中，選擇任一個 之計數器，只將被選擇之計數器之輸出信號施加在上述第 1加算電路。 1 5 .如申請專利範圍第1 1項之亂數產生裝置，其中具備 有： 偽亂數產生電路，用來輸出0和1之出現率相等之偽亂 數資料信號；及 41
312/發明說明書(補件)/93-08/93115596 1286289 第2加算電路，用來使來自上述第1加算電路之真正亂 數資料信號和來自上述偽亂數產生電路之偽亂數資料信號 進行加算，藉以輸出亂數資料信號。
42 312/發明說明書(補件)/93-08/93115596
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