JPH0946136A - ガウス雑音発生装置および方法 - Google Patents
ガウス雑音発生装置および方法Info
- Publication number
- JPH0946136A JPH0946136A JP7197242A JP19724295A JPH0946136A JP H0946136 A JPH0946136 A JP H0946136A JP 7197242 A JP7197242 A JP 7197242A JP 19724295 A JP19724295 A JP 19724295A JP H0946136 A JPH0946136 A JP H0946136A
- Authority
- JP
- Japan
- Prior art keywords
- gaussian noise
- gaussian
- random number
- generator
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 低い誤り率のデジタル伝送システムの特性判
定を行うことができるようにする。 【解決手段】 乱数発生器１−１乃至１−Ｎは、独立な
乱数を発生し、これらの乱数をそれぞれ制御回路２−１
乃至２−Ｎに供給する。制御回路２−１乃至２−Ｎは、
これらの乱数が示すＲＯＭ３−１乃至３−Ｎのアドレス
から読み取った数値を、ガウス雑音として、加算器５に
供給する。加算器５は、供給されたガウス雑音の総和を
算出し、この総和をガウス雑音として出力する。出力さ
れるガウス雑音の最大振幅に対する標準偏差の比は、同
じ容量の１つのＲＯＭを持つガウス雑音発生器が出力す
るガウス雑音の最大振幅に対する標準偏差の比より大き
くなり、低い誤り率のデジタル伝送システムの特性判定
を行うことができる。
定を行うことができるようにする。 【解決手段】 乱数発生器１−１乃至１−Ｎは、独立な
乱数を発生し、これらの乱数をそれぞれ制御回路２−１
乃至２−Ｎに供給する。制御回路２−１乃至２−Ｎは、
これらの乱数が示すＲＯＭ３−１乃至３−Ｎのアドレス
から読み取った数値を、ガウス雑音として、加算器５に
供給する。加算器５は、供給されたガウス雑音の総和を
算出し、この総和をガウス雑音として出力する。出力さ
れるガウス雑音の最大振幅に対する標準偏差の比は、同
じ容量の１つのＲＯＭを持つガウス雑音発生器が出力す
るガウス雑音の最大振幅に対する標準偏差の比より大き
くなり、低い誤り率のデジタル伝送システムの特性判定
を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ガウス雑音発生装
置に関し、特に、デジタル伝送システムの特性評価に用
いて好適なガウス雑音発生装置に関する。
置に関し、特に、デジタル伝送システムの特性評価に用
いて好適なガウス雑音発生装置に関する。
【０００２】
【従来の技術】図８は、従来のガウス雑音発生装置の構
成例を表している。Ｍ系列発生器８１は、Ｍ系列の乱数
を発生し、この乱数を制御回路８２に供給するようにな
されている。制御回路８２は、ＲＯＭ８３から、Ｍ系列
発生器８１が供給したＭ系列の乱数が示すアドレスに保
持されている数値を読み取り、この数値をガウス雑音と
して出力するようになされている。
成例を表している。Ｍ系列発生器８１は、Ｍ系列の乱数
を発生し、この乱数を制御回路８２に供給するようにな
されている。制御回路８２は、ＲＯＭ８３から、Ｍ系列
発生器８１が供給したＭ系列の乱数が示すアドレスに保
持されている数値を読み取り、この数値をガウス雑音と
して出力するようになされている。
【０００３】デジタル伝送システムの特性評価にガウス
雑音発生装置を利用する場合、ガウス雑音は、伝送する
信号に加算される。そして、デジタル伝送システムの受
信側において、所定のしきい値を超える雑音振幅が検出
される確率を誤り率とし、この誤り率で特性評価が行な
われる。
雑音発生装置を利用する場合、ガウス雑音は、伝送する
信号に加算される。そして、デジタル伝送システムの受
信側において、所定のしきい値を超える雑音振幅が検出
される確率を誤り率とし、この誤り率で特性評価が行な
われる。
【０００４】ガウス雑音においては、小さい振幅の雑音
の発生確率が高く、大きい振幅の雑音の発生確率が低く
なっている。従って、伝送システムの、より小さい誤り
率を測定できるようにするためには、発生確率の低い大
きな振幅の雑音をＲＯＭ８３に記憶させる必要がある。
振幅の発生確率密度分布（データの個数）は、ＲＯＭ８
３のアドレスビット数に依存する。例えばアドレスビッ
ト数を８とすれば、記憶データの個数は２５６個とな
り、データ数を増加するには、アドレスビット数を増加
させる必要がある。従って、より小さい誤り率を測定で
きるようにするためには、データ数を増加させる（アド
レスビット数を増加させる）必要がある。
の発生確率が高く、大きい振幅の雑音の発生確率が低く
なっている。従って、伝送システムの、より小さい誤り
率を測定できるようにするためには、発生確率の低い大
きな振幅の雑音をＲＯＭ８３に記憶させる必要がある。
振幅の発生確率密度分布（データの個数）は、ＲＯＭ８
３のアドレスビット数に依存する。例えばアドレスビッ
ト数を８とすれば、記憶データの個数は２５６個とな
り、データ数を増加するには、アドレスビット数を増加
させる必要がある。従って、より小さい誤り率を測定で
きるようにするためには、データ数を増加させる（アド
レスビット数を増加させる）必要がある。
【０００５】
【発明が解決しようとする課題】このように、従来の装
置で、低い誤り率の評価を行うためには、ＲＯＭ８３と
して大容量のもの（アドレスビット数が大きいもの）が
要求されるため、回路規模が大きくなり、高価となる課
題を有している。
置で、低い誤り率の評価を行うためには、ＲＯＭ８３と
して大容量のもの（アドレスビット数が大きいもの）が
要求されるため、回路規模が大きくなり、高価となる課
題を有している。
【０００６】本発明は、このような状況に鑑みてなされ
たもので、より容量の小さいものでも低い誤り率の評価
を行うことができるようにするものである。
たもので、より容量の小さいものでも低い誤り率の評価
を行うことができるようにするものである。
【０００７】
【課題を解決するための手段】請求項１に記載のガウス
雑音発生装置は、互いに独立なガウス雑音を発生する複
数のガウス雑音発生手段と、これらのガウス雑音発生手
段によって出力されたガウス雑音の総和を算出する算出
手段とを備えることを特徴とする。
雑音発生装置は、互いに独立なガウス雑音を発生する複
数のガウス雑音発生手段と、これらのガウス雑音発生手
段によって出力されたガウス雑音の総和を算出する算出
手段とを備えることを特徴とする。
【０００８】請求項４に記載のガウス雑音発生装置は、
所定の時間間隔でガウス雑音を発生するガウス雑音発生
手段と、発生したガウス雑音を所定の時間保持する保持
手段と、この保持手段に保持されている複数のガウス雑
音の総和を算出する算出手段とを備えることを特徴とす
る。
所定の時間間隔でガウス雑音を発生するガウス雑音発生
手段と、発生したガウス雑音を所定の時間保持する保持
手段と、この保持手段に保持されている複数のガウス雑
音の総和を算出する算出手段とを備えることを特徴とす
る。
【０００９】
【発明の実施の形態】図１は、本発明のガウス雑音発生
装置の第１の実施例の構成例を表している。この実施例
においては、ガウス雑音発生器４−１乃至４−Ｎ（ガウ
ス雑音発生手段）が、発生したガウス雑音を、算出手段
としての加算器５に、それぞれ出力するようになされて
いる。加算器５は、これらの数値の総和を算出し、ガウ
ス雑音として出力するようになされている。
装置の第１の実施例の構成例を表している。この実施例
においては、ガウス雑音発生器４−１乃至４−Ｎ（ガウ
ス雑音発生手段）が、発生したガウス雑音を、算出手段
としての加算器５に、それぞれ出力するようになされて
いる。加算器５は、これらの数値の総和を算出し、ガウ
ス雑音として出力するようになされている。
【００１０】ガウス雑音発生器４−１は、乱数を発生す
る乱数発生器１−１と、乱数発生器１−１が発生する乱
数に従ってＲＯＭ３−１を制御する制御回路２−１を有
している。ＲＯＭ３−１にはガウス雑音が記憶されてい
る。
る乱数発生器１−１と、乱数発生器１−１が発生する乱
数に従ってＲＯＭ３−１を制御する制御回路２−１を有
している。ＲＯＭ３−１にはガウス雑音が記憶されてい
る。
【００１１】ガウス雑音発生器４−２乃至４−Ｎも、ガ
ウス雑音発生器４−１と同様に、乱数発生器１−２乃至
１−Ｎ、制御回路２−２乃至２−Ｎ、およびＲＯＭ３−
２乃至３−Ｎにより構成されている。なお、各乱数発生
器１−１乃至１−Ｎは、それぞれ独立に乱数を発生する
ようになされている。また、各ＲＯＭ３−１乃至３−Ｎ
には、同一のガウス確率分布が記憶されている。従っ
て、ガウス雑音発生器４−１乃至４−Ｎが発生するガウ
ス雑音は、それぞれ同一の標準偏差と最大振幅を有する
ものとなる。
ウス雑音発生器４−１と同様に、乱数発生器１−２乃至
１−Ｎ、制御回路２−２乃至２−Ｎ、およびＲＯＭ３−
２乃至３−Ｎにより構成されている。なお、各乱数発生
器１−１乃至１−Ｎは、それぞれ独立に乱数を発生する
ようになされている。また、各ＲＯＭ３−１乃至３−Ｎ
には、同一のガウス確率分布が記憶されている。従っ
て、ガウス雑音発生器４−１乃至４−Ｎが発生するガウ
ス雑音は、それぞれ同一の標準偏差と最大振幅を有する
ものとなる。
【００１２】次に図２のフローチャートを参照して、上
記実施例の動作について説明する。
記実施例の動作について説明する。
【００１３】最初にステップＳ１において、乱数発生器
１−１乃至１−Ｎは、互いに独立に乱数を発生し、それ
ぞれ制御回路２−１乃至２−Ｎに供給する。
１−１乃至１−Ｎは、互いに独立に乱数を発生し、それ
ぞれ制御回路２−１乃至２−Ｎに供給する。
【００１４】続いてステップＳ２において、制御回路２
−１乃至２−Ｎは、供給された乱数が示すアドレスに保
持されている数値を、ＲＯＭ３−１乃至３−Ｎから読み
取る。この数値は、各制御回路２−１乃至２−Ｎから、
加算器５に供給される。
−１乃至２−Ｎは、供給された乱数が示すアドレスに保
持されている数値を、ＲＯＭ３−１乃至３−Ｎから読み
取る。この数値は、各制御回路２−１乃至２−Ｎから、
加算器５に供給される。
【００１５】そして、ステップＳ３において、加算器５
は、各制御回路２−１乃至２−Ｎから、供給された数値
の総和を算出し、この総和をガウス雑音として出力す
る。
は、各制御回路２−１乃至２−Ｎから、供給された数値
の総和を算出し、この総和をガウス雑音として出力す
る。
【００１６】例えば、この実施例において、アドレスビ
ット数がｍの２個の同一のガウス雑音発生器４−１，４
−２（Ｎ＝２）があり、これらのガウス雑音発生器４−
１，４−２は、最大振幅がＸσ、標準偏差がσである独
立な２つのガウス雑音を発生するものと仮定する。個々
のガウス雑音発生器４−１，４−２が発生するガウス雑
音の最大振幅と標準偏差の比は、Ｘ（＝Ｘσ／σ）であ
る。
ット数がｍの２個の同一のガウス雑音発生器４−１，４
−２（Ｎ＝２）があり、これらのガウス雑音発生器４−
１，４−２は、最大振幅がＸσ、標準偏差がσである独
立な２つのガウス雑音を発生するものと仮定する。個々
のガウス雑音発生器４−１，４−２が発生するガウス雑
音の最大振幅と標準偏差の比は、Ｘ（＝Ｘσ／σ）であ
る。
【００１７】これに対して、これら２つの独立なガウス
雑音を加算することによって得られるガウス雑音は、そ
の最大振幅が２Ｘσとなり、その標準偏差が√（２）σ
となる（２1/2を便宜上、√（２）のように表す）。従
って、加算して得られたガウス雑音の最大振幅と標準偏
差の比は、√（２）Ｘ（＝２Ｘσ／（√（２）σ））と
なり、個々のガウス雑音発生器の場合の比（＝Ｘ）の√
（２）倍となる。
雑音を加算することによって得られるガウス雑音は、そ
の最大振幅が２Ｘσとなり、その標準偏差が√（２）σ
となる（２1/2を便宜上、√（２）のように表す）。従
って、加算して得られたガウス雑音の最大振幅と標準偏
差の比は、√（２）Ｘ（＝２Ｘσ／（√（２）σ））と
なり、個々のガウス雑音発生器の場合の比（＝Ｘ）の√
（２）倍となる。
【００１８】１個のガウス雑音発生器で、最大振幅が２
Ｘσであり、標準偏差が√（２）σであるガウス雑音を
発生するためには、アドレスビット数が２×ｍであるＲ
ＯＭが、要求される。
Ｘσであり、標準偏差が√（２）σであるガウス雑音を
発生するためには、アドレスビット数が２×ｍであるＲ
ＯＭが、要求される。
【００１９】アドレスビット数が２×ｍである場合、Ｒ
ＯＭは、２2m×量子化ビット数の容量を必要とするが、
図１に示す構成例において、アドレスビット数がｍのＲ
ＯＭを２個使う場合には、２m×量子化ビット数の容量
を有するＲＯＭを２個必要とする。従って、必要なＲＯ
Ｍ容量は、２m+1×量子化ビット数となり、アドレスビ
ット数が２×ｍのＲＯＭを有する１個のガウス雑音発生
器と比較して、２m-1分の１のＲＯＭ容量で同程度の誤
り率の評価を行うことができる。
ＯＭは、２2m×量子化ビット数の容量を必要とするが、
図１に示す構成例において、アドレスビット数がｍのＲ
ＯＭを２個使う場合には、２m×量子化ビット数の容量
を有するＲＯＭを２個必要とする。従って、必要なＲＯ
Ｍ容量は、２m+1×量子化ビット数となり、アドレスビ
ット数が２×ｍのＲＯＭを有する１個のガウス雑音発生
器と比較して、２m-1分の１のＲＯＭ容量で同程度の誤
り率の評価を行うことができる。
【００２０】図３は、本発明のガウス雑音発生装置の第
２の実施例の構成例を表している。この実施例において
は、図１の乱数発生器１−１乃至１−Ｎに代えて、Ｍ系
列発生器２１−１乃至２１−Ｎが設けられている。その
他の構成は図１の実施例と同様である。
２の実施例の構成例を表している。この実施例において
は、図１の乱数発生器１−１乃至１−Ｎに代えて、Ｍ系
列発生器２１−１乃至２１−Ｎが設けられている。その
他の構成は図１の実施例と同様である。
【００２１】この実施例においては、Ｍ系列発生器２１
−１乃至２１−Ｎが、相互に独立にＭ系列を発生する。
このＭ系列も乱数の一種として取り扱うことができるの
で、実質的に図１の実施例と同様に動作する。
−１乃至２１−Ｎが、相互に独立にＭ系列を発生する。
このＭ系列も乱数の一種として取り扱うことができるの
で、実質的に図１の実施例と同様に動作する。
【００２２】図４は、本発明のガウス雑音発生装置の第
３の実施例の構成例を表している。この実施例において
は、乱数発生器１、制御回路２、およびＲＯＭ３を有す
るガウス雑音発生器４（ガウス雑音発生手段）から出力
されたガウス雑音が、保持手段としてのタップ付きの遅
延線４４（保持手段）に供給されるようになされてい
る。
３の実施例の構成例を表している。この実施例において
は、乱数発生器１、制御回路２、およびＲＯＭ３を有す
るガウス雑音発生器４（ガウス雑音発生手段）から出力
されたガウス雑音が、保持手段としてのタップ付きの遅
延線４４（保持手段）に供給されるようになされてい
る。
【００２３】遅延線４４において、第１のレジスタ４４
−１は、ガウス雑音発生器４から供給された数値を保持
するようになされている。ガウス雑音発生器４から新た
に数値が供給されたとき、第１のレジスタ４４−１は、
保持している数値を、次段のレジスタ４４−２に移動さ
せる。以下同様に、ガウス雑音発生器４から新たな数値
が供給される毎に、レジスタ４４−２乃至４４−（Ｎ−
２）は、保持している数値を、次段のレジスタ４４−３
乃至４４−（Ｎ−１）に、それぞれ移動させるようにな
されている。
−１は、ガウス雑音発生器４から供給された数値を保持
するようになされている。ガウス雑音発生器４から新た
に数値が供給されたとき、第１のレジスタ４４−１は、
保持している数値を、次段のレジスタ４４−２に移動さ
せる。以下同様に、ガウス雑音発生器４から新たな数値
が供給される毎に、レジスタ４４−２乃至４４−（Ｎ−
２）は、保持している数値を、次段のレジスタ４４−３
乃至４４−（Ｎ−１）に、それぞれ移動させるようにな
されている。
【００２４】さらに、ガウス雑音発生器４から出力され
た最初の数値がレジスタ４４−（Ｎ−１）に到達したと
き、算出手段としての加算器５は、レジスタ４４−１に
入力される数値、およびレジスタ４４−１乃至４４−
（Ｎ−１）が保持する数値の総和を算出する。また、周
期的にこの総和を算出する場合、前回の総和に対して独
立な総和を算出するために、新たにガウス雑音発生器４
からＮ個の数値が出力されてから、加算器５は、総和を
算出するようになされている。従って、レジスタ４６
は、レジスタ４４−１乃至４４−（Ｎ−１）に供給する
クロックのＮ倍の周期のクロックで加算器５の出力を標
本化し、この値を保持するようになされている。
た最初の数値がレジスタ４４−（Ｎ−１）に到達したと
き、算出手段としての加算器５は、レジスタ４４−１に
入力される数値、およびレジスタ４４−１乃至４４−
（Ｎ−１）が保持する数値の総和を算出する。また、周
期的にこの総和を算出する場合、前回の総和に対して独
立な総和を算出するために、新たにガウス雑音発生器４
からＮ個の数値が出力されてから、加算器５は、総和を
算出するようになされている。従って、レジスタ４６
は、レジスタ４４−１乃至４４−（Ｎ−１）に供給する
クロックのＮ倍の周期のクロックで加算器５の出力を標
本化し、この値を保持するようになされている。
【００２５】次に図５のフローチャートを参照して、上
記実施例の動作について説明する。
記実施例の動作について説明する。
【００２６】最初にステップＳ２１において、乱数発生
器１は、乱数を発生する。この乱数は、制御回路２に供
給される。次にステップＳ２２では、制御回路２は、こ
の乱数が示すＲＯＭ３のアドレスから、ガウス確率分布
に基づいた数値を読み取る。この数値は、遅延線４４の
第１のレジスタ４４−１に供給される。さらにステップ
Ｓ２３に進み、各レジスタ４４−ｉは、それぞれ保持し
ている数値を、次段のレジスタ４４−（ｉ＋１）に移動
させる。
器１は、乱数を発生する。この乱数は、制御回路２に供
給される。次にステップＳ２２では、制御回路２は、こ
の乱数が示すＲＯＭ３のアドレスから、ガウス確率分布
に基づいた数値を読み取る。この数値は、遅延線４４の
第１のレジスタ４４−１に供給される。さらにステップ
Ｓ２３に進み、各レジスタ４４−ｉは、それぞれ保持し
ている数値を、次段のレジスタ４４−（ｉ＋１）に移動
させる。
【００２７】次に、ステップＳ２４で、ステップＳ２１
乃至Ｓ２３の処理を、レジスタの数（Ｎ−１）と同じ回
数だけ実行したと判定されるまで、同様の処理が繰り返
される。そして、すべてのレジスタ４４−１乃至４４−
（Ｎ−１）に数値を供給し、保持させる。
乃至Ｓ２３の処理を、レジスタの数（Ｎ−１）と同じ回
数だけ実行したと判定されるまで、同様の処理が繰り返
される。そして、すべてのレジスタ４４−１乃至４４−
（Ｎ−１）に数値を供給し、保持させる。
【００２８】最後にステップＳ２５において、加算器５
は、レジスタ４４−１乃至４４−（Ｎ−１）に保持され
ている数値、およびレジスタ４４−１への入力の総和を
算出する。レジスタ４６は、この総和を保持し、出力す
る。
は、レジスタ４４−１乃至４４−（Ｎ−１）に保持され
ている数値、およびレジスタ４４−１への入力の総和を
算出する。レジスタ４６は、この総和を保持し、出力す
る。
【００２９】例えば、この実施例において、レジスタ４
４−ｉの数が１個（Ｎ＝２）の遅延線４４に、最大振幅
がＸσ、標準偏差がσであるガウス雑音を供給するもの
と仮定する。遅延線４４に供給されるガウス雑音の最大
振幅と標準偏差の比は、Ｘ（＝Ｘσ／σ）である。この
レジスタ４４−１が保持するガウス雑音と新たに入力さ
れるガウス雑音を加算することによって得られるガウス
雑音は、最大振幅が２Ｘσとなり、標準偏差が√（２）
σとなる。従って、加算して得られたガウス雑音の最大
振幅と標準偏差の比は、√（２）Ｘ（＝２Ｘσ／（√
（２）σ））となり、１個のガウス雑音発生器の場合の
比の√（２）倍となり、小さい誤り率の評価を行うこと
ができる。
４−ｉの数が１個（Ｎ＝２）の遅延線４４に、最大振幅
がＸσ、標準偏差がσであるガウス雑音を供給するもの
と仮定する。遅延線４４に供給されるガウス雑音の最大
振幅と標準偏差の比は、Ｘ（＝Ｘσ／σ）である。この
レジスタ４４−１が保持するガウス雑音と新たに入力さ
れるガウス雑音を加算することによって得られるガウス
雑音は、最大振幅が２Ｘσとなり、標準偏差が√（２）
σとなる。従って、加算して得られたガウス雑音の最大
振幅と標準偏差の比は、√（２）Ｘ（＝２Ｘσ／（√
（２）σ））となり、１個のガウス雑音発生器の場合の
比の√（２）倍となり、小さい誤り率の評価を行うこと
ができる。
【００３０】図６は、本発明のガウス雑音発生装置の第
４の実施例の構成例を表している。この実施例は、算出
処理をソフト的に行う、例えばＤＳＰなどよりなる演算
装置６１を備える。ＣＰＵ６１ａは、内部ＲＯＭ６１ｃ
に記憶されているプログラムに従って、各種処理、例え
ば複数の独立な乱数を算出し、これらの乱数を、インタ
ーフェース６１ｄを介して制御回路２−１乃至２−Ｎ
に、それぞれ１つずつ出力する処理を、ソフト的に実行
するようになされている。ＲＡＭ６１ｂは、ＣＰＵ６１
ａが各種処理をする上において必要なデータ、プログラ
ム等を適宜記憶するようになされている。
４の実施例の構成例を表している。この実施例は、算出
処理をソフト的に行う、例えばＤＳＰなどよりなる演算
装置６１を備える。ＣＰＵ６１ａは、内部ＲＯＭ６１ｃ
に記憶されているプログラムに従って、各種処理、例え
ば複数の独立な乱数を算出し、これらの乱数を、インタ
ーフェース６１ｄを介して制御回路２−１乃至２−Ｎ
に、それぞれ１つずつ出力する処理を、ソフト的に実行
するようになされている。ＲＡＭ６１ｂは、ＣＰＵ６１
ａが各種処理をする上において必要なデータ、プログラ
ム等を適宜記憶するようになされている。
【００３１】制御回路２−１乃至２−Ｎは、インターフ
ェース６１ｄを介して提供された乱数が示すアドレスに
保持されている数値を、ＲＯＭ３−１乃至３−Ｎから読
み取り、インターフェース６１ｄを介してＣＰＵ６１ａ
に、この数値を提供するようになされている。そして、
ＣＰＵ６１ａは、制御回路２―１乃至２−Ｎからそれぞ
れ提供された数値の総和を算出し、ガウス雑音として、
この総和をインターフェース６１ｄを介して出力するよ
うになされている。
ェース６１ｄを介して提供された乱数が示すアドレスに
保持されている数値を、ＲＯＭ３−１乃至３−Ｎから読
み取り、インターフェース６１ｄを介してＣＰＵ６１ａ
に、この数値を提供するようになされている。そして、
ＣＰＵ６１ａは、制御回路２―１乃至２−Ｎからそれぞ
れ提供された数値の総和を算出し、ガウス雑音として、
この総和をインターフェース６１ｄを介して出力するよ
うになされている。
【００３２】次に図７のフローチャートを参照して、上
記実施例の動作について説明する。
記実施例の動作について説明する。
【００３３】最初にステップＳ４１において、ＣＰＵ６
１ａは、複数の独立な乱数を算出する。次にステップＳ
４２では、ＣＰＵ６１ａは、これらの乱数を、それぞれ
制御回路２―１乃至２−Ｎに供給する。
１ａは、複数の独立な乱数を算出する。次にステップＳ
４２では、ＣＰＵ６１ａは、これらの乱数を、それぞれ
制御回路２―１乃至２−Ｎに供給する。
【００３４】続いてステップＳ４３に進み、制御回路２
―１乃至２−Ｎは、供給された乱数が示すアドレスに保
持されている数値を、それぞれ対応するＲＯＭ３−１乃
至３−Ｎから読み取る。そして、ステップＳ４４におい
て、制御回路２―１乃至２−Ｎは、読み取った数値を、
インターフェース６１ｄを介してＣＰＵ６１ａに供給す
る。
―１乃至２−Ｎは、供給された乱数が示すアドレスに保
持されている数値を、それぞれ対応するＲＯＭ３−１乃
至３−Ｎから読み取る。そして、ステップＳ４４におい
て、制御回路２―１乃至２−Ｎは、読み取った数値を、
インターフェース６１ｄを介してＣＰＵ６１ａに供給す
る。
【００３５】最後にステップＳ４５において、ＣＰＵ６
１ａは、制御回路２―１乃至２−Ｎからそれぞれ供給さ
れた数値の総和を算出し、インターフェース６１ｄを介
して、この総和を出力する。
１ａは、制御回路２―１乃至２−Ｎからそれぞれ供給さ
れた数値の総和を算出し、インターフェース６１ｄを介
して、この総和を出力する。
【００３６】
【発明の効果】請求項１に記載のガウス雑音発生装置お
よび請求項７に記載のガウス雑音発生方法によれば、互
いに独立なガウス雑音を発生し、これらのガウス雑音の
総和を算出するようにしたので、最大振幅に対する標準
偏差の比が個々のガウス雑音の最大振幅に対する標準偏
差の比より大きいガウス雑音を発生させることができ
る、回路規模が小さく、低コストの装置で、より誤り率
の低いデジタル伝送システムの特性評価を行うことがで
きる。
よび請求項７に記載のガウス雑音発生方法によれば、互
いに独立なガウス雑音を発生し、これらのガウス雑音の
総和を算出するようにしたので、最大振幅に対する標準
偏差の比が個々のガウス雑音の最大振幅に対する標準偏
差の比より大きいガウス雑音を発生させることができ
る、回路規模が小さく、低コストの装置で、より誤り率
の低いデジタル伝送システムの特性評価を行うことがで
きる。
【００３７】請求項４に記載のガウス雑音発生装置およ
び請求項８に記載のガウス雑音発生方法によれば、所定
の時間間隔で出力されたガウス雑音を所定の時間保持
し、保持している複数のガウス雑音の総和を算出するよ
うにしたので、個々のガウス雑音と比較して、最大振幅
に対する標準偏差の比が大きいガウス雑音を発生させる
ことができる、回路規模が小さく、低コストの装置で、
より誤り率の低いデジタル伝送システムの特性評価を行
うことができる。
び請求項８に記載のガウス雑音発生方法によれば、所定
の時間間隔で出力されたガウス雑音を所定の時間保持
し、保持している複数のガウス雑音の総和を算出するよ
うにしたので、個々のガウス雑音と比較して、最大振幅
に対する標準偏差の比が大きいガウス雑音を発生させる
ことができる、回路規模が小さく、低コストの装置で、
より誤り率の低いデジタル伝送システムの特性評価を行
うことができる。
【図１】本発明のガウス雑音発生装置の第１の実施例の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】図１の実施例の処理を説明するフローチャート
である。
である。
【図３】本発明のガウス雑音発生装置の第２の実施例の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図４】本発明のガウス雑音発生装置の第３の実施例の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図５】図４の実施例の処理を説明するフローチャート
である。
である。
【図６】本発明のガウス雑音発生装置の第４の実施例の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図７】図６の実施例の処理を説明するフローチャート
である。
である。
【図８】従来のガウス雑音発生装置の構成例を示すブロ
ック図である。
ック図である。
１，１−１乃至１−Ｎ 乱数発生器 ２，２−１乃至２−Ｎ 制御回路 ３，３−１乃至３−Ｎ ＲＯＭ ４，４−１乃至４−Ｎ ガウス雑音発生器 ５ 加算器 ２１−１乃至２１−Ｎ Ｍ系列発生器 ４４ 遅延線 ４４−１乃至４４−（Ｎ−１），４６ レジスタ ６１ 演算装置 ６１ａ ＣＰＵ ６１ｂ ＲＡＭ ６１ｃ 内部ＲＯＭ ６１ｄ インターフェース ８１ Ｍ系列発生器 ８２ 制御回路 ８３ ＲＯＭ
Claims (8)
- 【請求項１】 ガウス確率分布に従って数値を記憶して
いる記憶手段を有し、前記記憶手段の、乱数発生手段が
発生する乱数が示す格納場所に保持されている数値を出
力するガウス雑音発生装置において、 互いに独立なガウス雑音を発生する複数のガウス雑音発
生手段と、 前記複数のガウス雑音発生手段によって出力されたガウ
ス雑音の総和を算出する算出手段とを備えることを特徴
とするガウス雑音発生装置。 - 【請求項２】 前記複数のガウス雑音発生手段は、前記
乱数発生手段として、Ｍ系列発生器を備えることを特徴
とする請求項１に記載のガウス雑音発生装置。 - 【請求項３】 前記算出手段は、前記算出処理をソフト
的に行うことを特徴とする請求項１に記載のガウス雑音
発生装置。 - 【請求項４】 ガウス確率分布に従って数値を記憶して
いる記憶手段を有し、前記記憶手段の、乱数発生手段が
発生する乱数が示す格納場所に保持されている数値を出
力するガウス雑音発生装置において、 所定の時間間隔でガウス雑音を発生するガウス雑音発生
手段と、 前記ガウス雑音を所定の時間保持する保持手段と、 前記保持手段に保持されている複数の前記ガウス雑音の
総和を算出する算出手段とを備えることを特徴とするガ
ウス雑音発生装置。 - 【請求項５】 前記保持手段に保持するガウス雑音が
（Ｎ−１）個であるとき、前記算出手段は、前記ガウス
雑音発生手段がガウス雑音を発生する時間間隔のＮ倍の
時間間隔で、前記ガウス雑音発生手段が発生したガウス
雑音、および前記保持手段に保持されている複数のガウ
ス雑音の総和を標本化することを特徴とする請求項４に
記載のガウス雑音発生装置。 - 【請求項６】 前記算出手段は、前記算出処理をソフト
的に行うことを特徴とする請求項４に記載のガウス雑音
発生装置。 - 【請求項７】 ガウス確率分布に従って数値を記憶して
いる記憶手段を有し、前記記憶手段の、乱数発生手段が
発生する乱数が示す格納場所に保持されている数値を出
力するガウス雑音発生方法において、 互いに独立な複数のガウス雑音を発生し、 前記ガウス雑音の総和を算出することを特徴とするガウ
ス雑音発生方法。 - 【請求項８】 ガウス確率分布に従って数値を記憶して
いる記憶手段を有し、前記記憶手段の、乱数発生手段が
発生する乱数が示す格納場所に保持されている数値を出
力するガウス雑音発生方法において、 所定の時間間隔でガウス雑音を発生し、 前記ガウス雑音を所定の時間保持し、 前記保持されている複数のガウス雑音の総和を算出する
ことを特徴とするガウス雑音発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197242A JPH0946136A (ja) | 1995-08-02 | 1995-08-02 | ガウス雑音発生装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197242A JPH0946136A (ja) | 1995-08-02 | 1995-08-02 | ガウス雑音発生装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946136A true JPH0946136A (ja) | 1997-02-14 |
Family
ID=16371218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197242A Pending JPH0946136A (ja) | 1995-08-02 | 1995-08-02 | ガウス雑音発生装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0946136A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831955B1 (en) | 1999-03-18 | 2004-12-14 | Ando Electric Co., Ltd. | Noise generator |
| US6857003B2 (en) | 2000-07-24 | 2005-02-15 | Niigata University | Method of generating random numbers |
| WO2006054476A1 (ja) * | 2004-11-18 | 2006-05-26 | Niigata Tlo Corporation | 乱数生成方法及び乱数生成装置 |
| US8260835B2 (en) | 2003-06-24 | 2012-09-04 | Renesas Electronics Corporation | Random number generator with ring oscillation circuit |
| JP2016111449A (ja) * | 2014-12-03 | 2016-06-20 | 富士電機株式会社 | 信号処理装置及び放射線計測装置 |
-
1995
- 1995-08-02 JP JP7197242A patent/JPH0946136A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831955B1 (en) | 1999-03-18 | 2004-12-14 | Ando Electric Co., Ltd. | Noise generator |
| US6857003B2 (en) | 2000-07-24 | 2005-02-15 | Niigata University | Method of generating random numbers |
| US8260835B2 (en) | 2003-06-24 | 2012-09-04 | Renesas Electronics Corporation | Random number generator with ring oscillation circuit |
| US9052975B2 (en) | 2003-06-24 | 2015-06-09 | Renesas Electronics Corporation | Random number generator with ring oscillation circuit |
| WO2006054476A1 (ja) * | 2004-11-18 | 2006-05-26 | Niigata Tlo Corporation | 乱数生成方法及び乱数生成装置 |
| JP2016111449A (ja) * | 2014-12-03 | 2016-06-20 | 富士電機株式会社 | 信号処理装置及び放射線計測装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11169778B2 (en) | Converting floating point numbers to reduce the precision | |
| CN108897716B (zh) | 通过存储器读写操作来缩减计算量的数据处理装置及方法 | |
| US5740449A (en) | Method and apparatus for managing interrupts in a data processing system | |
| JPH0946136A (ja) | ガウス雑音発生装置および方法 | |
| JPH02290527A (ja) | 振動制御システム | |
| JPH09185391A (ja) | ディジタル信号プロセッサ装置および該装置の作動方法 | |
| US20040054703A1 (en) | Method and device for generating a pseudo-random sequence using a discrete logarithm | |
| KR100271074B1 (ko) | 연쇄곱의 합산 방법 및 장치(Process and configuration for establishing the sum of a chain of products) | |
| Lin | Parallel generation of permutations on systolic arrays | |
| KR100256776B1 (ko) | 몽고메리 모듈러 승산 장치 | |
| JP2003122251A (ja) | 暗号情報生成方法と暗号情報生成装置、暗号情報生成プログラム及び記録媒体 | |
| JP2004020984A (ja) | 複数の要素に対する確率的同時位数検査方法および位数検査プログラム | |
| JPH09101877A (ja) | 乗算演算方法及び乗算演算装置 | |
| JPH11191080A (ja) | メモリ試験装置 | |
| RU2169944C1 (ru) | Вероятностный автомат | |
| JP3870937B2 (ja) | 演算処理装置、および演算処理方法 | |
| JPH06123757A (ja) | 試験装置 | |
| US7822099B2 (en) | Digital Gaussian noise simulator | |
| KR100586598B1 (ko) | 유한 필드상의 모듈러 연산 장치 및 그 방법 | |
| SU942037A1 (ru) | Веро тностный коррелометр | |
| JP3274395B2 (ja) | 除算装置、除算方法、除算プログラムを記録した記録媒体、及び電子署名生成方法 | |
| JPH05181642A (ja) | 演算装置 | |
| JPH0883166A (ja) | カオス信号発生器 | |
| US6484288B1 (en) | Statistics signature generation and analysis | |
| JPH11126158A (ja) | 乱数発生装置および方法、回路評価装置および方法、情報記憶媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |