JP2001344094A - 乱数発生回路 - Google Patents
乱数発生回路Info
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- JP2001344094A JP2001344094A JP2000163184A JP2000163184A JP2001344094A JP 2001344094 A JP2001344094 A JP 2001344094A JP 2000163184 A JP2000163184 A JP 2000163184A JP 2000163184 A JP2000163184 A JP 2000163184A JP 2001344094 A JP2001344094 A JP 2001344094A
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Abstract
(57)【要約】
【課題】本発明の課題は、発生頻度が一様でかつ再現性
の無い乱数発生回路を簡易な構成で実現することにあ
る。 【解決手段】本発明は、抵抗や半導体素子等の電子部品
に流れる電流の揺らぎからアナログ的に発生する雑音を
増幅して乱数として出力するアナログ乱数発生回路１３
と、レジスタと論理演算素子の組合せあるいはソフトウ
エア演算によりディジタル疑似乱数を発生し出力するデ
ィジタル疑似乱数発生回路１２と、該アナログ乱数発生
回路１３の出力と該ディジタル疑似乱数発生回路１２の
出力とを論理演算して出力する論理演算回路１４とを具
備することを特徴とするものである。
の無い乱数発生回路を簡易な構成で実現することにあ
る。 【解決手段】本発明は、抵抗や半導体素子等の電子部品
に流れる電流の揺らぎからアナログ的に発生する雑音を
増幅して乱数として出力するアナログ乱数発生回路１３
と、レジスタと論理演算素子の組合せあるいはソフトウ
エア演算によりディジタル疑似乱数を発生し出力するデ
ィジタル疑似乱数発生回路１２と、該アナログ乱数発生
回路１３の出力と該ディジタル疑似乱数発生回路１２の
出力とを論理演算して出力する論理演算回路１４とを具
備することを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は２値（１／０）の乱
数を時系列的に発生させる乱数発生回路に関する。
数を時系列的に発生させる乱数発生回路に関する。
【０００２】
【従来の技術】近年、クレジットカードなどで使用され
ている磁気カードの偽造防止対策として、暗号回路を搭
載したＩＣカードの開発が進められている。セキュリテ
ィを高めるためには暗号回路内に発生頻度が一様でかつ
再現性のない乱数を発生させる回路が必要である。
ている磁気カードの偽造防止対策として、暗号回路を搭
載したＩＣカードの開発が進められている。セキュリテ
ィを高めるためには暗号回路内に発生頻度が一様でかつ
再現性のない乱数を発生させる回路が必要である。
【０００３】従来、乱数（＝雑音）を発生させる方法と
しては、レジスタと論理回路の組合せにより疑似乱数を
発生させる方法と、抵抗や半導体素子等に流れる電流の
揺らぎに伴う雑音を増幅して２値乱数データを得る方法
が多く用いられてきた。
しては、レジスタと論理回路の組合せにより疑似乱数を
発生させる方法と、抵抗や半導体素子等に流れる電流の
揺らぎに伴う雑音を増幅して２値乱数データを得る方法
が多く用いられてきた。
【０００４】前者の代表例としてはＭ系列符号がある。
図２は７段のＭ系列発生回路２１の構成例を示す。２２
は７段のシフトレジスタであり、その４段目出力２３と
７段目出力２４を入力とする排他的論理和回路（ＸＯ
Ｒ）２５の出力を１段目の入力に帰還しており、クロッ
ク２６の立上り毎に各段のシフトレジスタ２２のデータ
が右へ１ビットずつシフトされることにより、７段目の
出力２４から２値の乱数が出力される。
図２は７段のＭ系列発生回路２１の構成例を示す。２２
は７段のシフトレジスタであり、その４段目出力２３と
７段目出力２４を入力とする排他的論理和回路（ＸＯ
Ｒ）２５の出力を１段目の入力に帰還しており、クロッ
ク２６の立上り毎に各段のシフトレジスタ２２のデータ
が右へ１ビットずつシフトされることにより、７段目の
出力２４から２値の乱数が出力される。
【０００５】そのシリアル出力を７ビット毎に区切って
数値化したデータ（１〜１２７）の発生頻度は図３の乱
数出力３１に示すように完全に均一化されており、偏り
の無い理想的な乱数列を出力することができる。
数値化したデータ（１〜１２７）の発生頻度は図３の乱
数出力３１に示すように完全に均一化されており、偏り
の無い理想的な乱数列を出力することができる。
【０００６】しかしながらこの方法では、アルゴリズム
と初期値がわかると全く同じ乱数列が再現できるという
大きな欠点があった。
と初期値がわかると全く同じ乱数列が再現できるという
大きな欠点があった。
【０００７】後者の例としては図４に示すようにツェナ
ーダイオード４１に抵抗４２を介して電圧源４３から電
流を流し、その両端に発生する雑音を増幅器４４で電源
電圧まで増幅して出力４５に２値の雑音（＝乱数）を出
力する方法がある。この方法では、電流の偶然の揺らぎ
を利用して雑音を発生するため、前者のように全く同じ
雑音（＝乱数）が再現されるおそれは無いが、出力デー
タの発生頻度は図５の乱数出力５１に示すように必ずし
も均一なものが得られるとは限らず、出力されないデー
タ出力値も見られる。従来のこの方法では、精度の良い
乱数を発生させることが困難という欠点があった。ま
た、回路をＬＳＩ化する場合、通常多く使用されるＣＭ
ＯＳプロセスではツェナーダイオードが容易に作成でき
ないという欠点もあった。
ーダイオード４１に抵抗４２を介して電圧源４３から電
流を流し、その両端に発生する雑音を増幅器４４で電源
電圧まで増幅して出力４５に２値の雑音（＝乱数）を出
力する方法がある。この方法では、電流の偶然の揺らぎ
を利用して雑音を発生するため、前者のように全く同じ
雑音（＝乱数）が再現されるおそれは無いが、出力デー
タの発生頻度は図５の乱数出力５１に示すように必ずし
も均一なものが得られるとは限らず、出力されないデー
タ出力値も見られる。従来のこの方法では、精度の良い
乱数を発生させることが困難という欠点があった。ま
た、回路をＬＳＩ化する場合、通常多く使用されるＣＭ
ＯＳプロセスではツェナーダイオードが容易に作成でき
ないという欠点もあった。
【０００８】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、発生頻度が一様で再現性の無い
乱数を発生させる乱数発生回路を提供することを目的と
する。
鑑みてなされたもので、発生頻度が一様で再現性の無い
乱数を発生させる乱数発生回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の乱数発生回路は、抵抗や半導体素子等の電子
部品に流れる電流の揺らぎからアナログ的に発生する雑
音を増幅して乱数として出力するアナログ乱数発生回路
と、レジスタと論理演算素子の組合せあるいはソフトウ
エア演算によりディジタル疑似乱数を発生し出力するデ
ィジタル疑似乱数発生回路と、該アナログ乱数発生回路
の出力と該ディジタル疑似乱数発生回路の出力とを論理
演算して出力する論理演算回路とを具備することを特徴
とするものである。
に本発明の乱数発生回路は、抵抗や半導体素子等の電子
部品に流れる電流の揺らぎからアナログ的に発生する雑
音を増幅して乱数として出力するアナログ乱数発生回路
と、レジスタと論理演算素子の組合せあるいはソフトウ
エア演算によりディジタル疑似乱数を発生し出力するデ
ィジタル疑似乱数発生回路と、該アナログ乱数発生回路
の出力と該ディジタル疑似乱数発生回路の出力とを論理
演算して出力する論理演算回路とを具備することを特徴
とするものである。
【００１０】また本発明は、前記乱数発生回路におい
て、アナログ乱数発生回路として、相補形の２個のトラ
ンジスタぺアの入力端子どうし及び出力端子どうしを接
続したインバータと該インバータの入力端子と出力端子
との間に接続された帰還抵抗とで構成されたインバータ
アンプをコンデンサを介在することにより複数段交流的
に結合して初段のインバータアンプで発生したアナログ
的雑音を増幅し乱数として出力するアナログ乱数発生回
路を用いることを特徴とするものである。
て、アナログ乱数発生回路として、相補形の２個のトラ
ンジスタぺアの入力端子どうし及び出力端子どうしを接
続したインバータと該インバータの入力端子と出力端子
との間に接続された帰還抵抗とで構成されたインバータ
アンプをコンデンサを介在することにより複数段交流的
に結合して初段のインバータアンプで発生したアナログ
的雑音を増幅し乱数として出力するアナログ乱数発生回
路を用いることを特徴とするものである。
【００１１】本発明による乱数発生回路は、ディジタル
疑似乱数発生回路とアナログ乱数発生回路との出力どう
しの論理演算をとることにより、上記の問題を解決する
ものである。
疑似乱数発生回路とアナログ乱数発生回路との出力どう
しの論理演算をとることにより、上記の問題を解決する
ものである。
【００１２】即ち、均一性が不十分なアナログ的乱数
を、再現されるおそれはあるが均一性の高いディジタル
疑似乱数と論理演算することにより、スペクトラムを拡
散し、再現性がなくかつ均一性が確保できる乱数を発生
することを特徴とする。
を、再現されるおそれはあるが均一性の高いディジタル
疑似乱数と論理演算することにより、スペクトラムを拡
散し、再現性がなくかつ均一性が確保できる乱数を発生
することを特徴とする。
【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施
形態例を詳細に説明する。
形態例を詳細に説明する。
【００１４】本発明の一実施形態例を図１に示す。乱数
発生回路１５はディジタル疑似乱数発生回路１２、アナ
ログ乱数発生回路１３、及び論理演算回路１４より構成
される。ディジタル疑似乱数発生回路１２は例えば図２
に示すようなＭ系列符号等、ディジタル的に疑似乱数を
発生させる回路であり、公知の技術で容易に実現できる
ものである。ディジタル疑似乱数発生回路１２の出力１
８からは均一性の良いシリアル乱数データが出力され
る。アナログ乱数発生回路１３は電流の揺らぎ等、アナ
ログ的な発生源から乱数（＝雑音）を発生させる回路で
あり、例えば図４に示すようなツェナーダイオードを利
用した方法等の公知の従来技術でも実現できる。
発生回路１５はディジタル疑似乱数発生回路１２、アナ
ログ乱数発生回路１３、及び論理演算回路１４より構成
される。ディジタル疑似乱数発生回路１２は例えば図２
に示すようなＭ系列符号等、ディジタル的に疑似乱数を
発生させる回路であり、公知の技術で容易に実現できる
ものである。ディジタル疑似乱数発生回路１２の出力１
８からは均一性の良いシリアル乱数データが出力され
る。アナログ乱数発生回路１３は電流の揺らぎ等、アナ
ログ的な発生源から乱数（＝雑音）を発生させる回路で
あり、例えば図４に示すようなツェナーダイオードを利
用した方法等の公知の従来技術でも実現できる。
【００１５】本発明による他の実施形態例としては、図
６に示すようなインバータアンプを多段接続したアナロ
グ乱数発生回路６０の構成によるものが使用可能であ
る。
６に示すようなインバータアンプを多段接続したアナロ
グ乱数発生回路６０の構成によるものが使用可能であ
る。
【００１６】６０３はインバータ素子であり、相補形の
２個のトランジスタぺアの入力端子どうし及び出力端子
どうしを接続して構成される。例えばＣＭＯＳ−ＬＳＩ
プロセスではｎチャネルトランジスタとｐチャネルトラ
ンジスタ各１個の組合せで容易に実現できる。このイン
バータ素子６０３の入・出力端子間に抵抗６０４により
負帰還をかけることにより、簡易な構成でアナログのイ
ンバータアンプ６１が実現できる。インバータアンプ６
１の出力６０１には、内部トランジスタに流れる電流の
揺らぎによる微小な雑音が発生し、コンデンサ６０２に
より交流的に結合された次段のインバータアンプ６１に
より増幅される。多段接続のインバータアンプ６１によ
り電源電圧まで増幅された雑音振幅が出力バッファ回路
６２により、２値のディジタル雑音信号に変換され、出
力６３にシリアルで乱数として出力される。
２個のトランジスタぺアの入力端子どうし及び出力端子
どうしを接続して構成される。例えばＣＭＯＳ−ＬＳＩ
プロセスではｎチャネルトランジスタとｐチャネルトラ
ンジスタ各１個の組合せで容易に実現できる。このイン
バータ素子６０３の入・出力端子間に抵抗６０４により
負帰還をかけることにより、簡易な構成でアナログのイ
ンバータアンプ６１が実現できる。インバータアンプ６
１の出力６０１には、内部トランジスタに流れる電流の
揺らぎによる微小な雑音が発生し、コンデンサ６０２に
より交流的に結合された次段のインバータアンプ６１に
より増幅される。多段接続のインバータアンプ６１によ
り電源電圧まで増幅された雑音振幅が出力バッファ回路
６２により、２値のディジタル雑音信号に変換され、出
力６３にシリアルで乱数として出力される。
【００１７】出力バッファ回路６２は通常ＣＭＯＳプロ
セスで多く用いられるディジタルインバータ素子等で容
易に実現可能である。
セスで多く用いられるディジタルインバータ素子等で容
易に実現可能である。
【００１８】図１に示す乱数発生回路１５内の論理演算
回路１４はアナログ乱数発生回路１３の出力１７とディ
ジタル疑似乱数発生回路１２の出力１８を入力として論
理演算を行い出力１９を生じる回路である。論理演算回
路１４の簡単な例としては排他的論理和（ＸＯＲ）回路
等が適用可能であるが、他のより複雑な論理回路であっ
ても良い。
回路１４はアナログ乱数発生回路１３の出力１７とディ
ジタル疑似乱数発生回路１２の出力１８を入力として論
理演算を行い出力１９を生じる回路である。論理演算回
路１４の簡単な例としては排他的論理和（ＸＯＲ）回路
等が適用可能であるが、他のより複雑な論理回路であっ
ても良い。
【００１９】論理演算回路１４により論理演算された乱
数出力の発生頻度例を図７に示す。乱数出力７１は、図
３のＭ系列符号と比較すると発生頻度には多少ばらつき
が見られるものの、図５のアナログ乱数発生回路のよう
な出力されないデータ出力値は見られず、大きな改善効
果が見られる。
数出力の発生頻度例を図７に示す。乱数出力７１は、図
３のＭ系列符号と比較すると発生頻度には多少ばらつき
が見られるものの、図５のアナログ乱数発生回路のよう
な出力されないデータ出力値は見られず、大きな改善効
果が見られる。
【００２０】
【発明の効果】以上説明したように本発明によれば、ア
ナログ乱数発生回路により発生された再現性は無いが一
様性が十分でない乱数と、ディジタル疑似乱数発生回路
により発生された一様性は十分だが、再現性のある乱数
とを論理演算することにより、両者の長所のみを取り出
した一様性があり、再現性の無い乱数を容易に得ること
ができる。
ナログ乱数発生回路により発生された再現性は無いが一
様性が十分でない乱数と、ディジタル疑似乱数発生回路
により発生された一様性は十分だが、再現性のある乱数
とを論理演算することにより、両者の長所のみを取り出
した一様性があり、再現性の無い乱数を容易に得ること
ができる。
【００２１】また、アナログ乱数発生回路については、
インバータアンプを交流結合により複数段シリーズに接
続することにより、ＬＳＩ化が容易になるという利点が
ある。
インバータアンプを交流結合により複数段シリーズに接
続することにより、ＬＳＩ化が容易になるという利点が
ある。
【００２２】なお、以上の説明ではディジタル疑似乱数
発生回路は７段のＭ系列符号をハードウェアで発生する
場合を例にとって説明したが、段数はこれ以外でもよ
く、また符号の種類もＭ系列以外のものでもよい。また
マイクロプロセッサ等のソフトウエアで演算して実現す
る方法であってもよい。
発生回路は７段のＭ系列符号をハードウェアで発生する
場合を例にとって説明したが、段数はこれ以外でもよ
く、また符号の種類もＭ系列以外のものでもよい。また
マイクロプロセッサ等のソフトウエアで演算して実現す
る方法であってもよい。
【図１】本発明に係る乱数発生回路の一実施形態例を示
す構成説明図である。
す構成説明図である。
【図２】従来のディジタル疑似乱数発生回路の一例を示
す回路図である。
す回路図である。
【図３】図２のディジタル疑似乱数発生回路のデータ出
力値に対する発生頻度の一例を示す特性図である。
力値に対する発生頻度の一例を示す特性図である。
【図４】従来のアナログ乱数発生回路の一例を示す回路
図である。
図である。
【図５】図４のアナログ乱数発生回路のデータ出力値に
対する発生頻度の一例を示す特性図である。
対する発生頻度の一例を示す特性図である。
【図６】本発明に係るアナログ乱数発生回路の一例を示
す回路図である。
す回路図である。
【図７】本発明に係る乱数発生回路のデータ出力値に対
する発生頻度の一例を示す特性図である。
する発生頻度の一例を示す特性図である。
１２ ディジタル疑似乱数発生回路 １３，６０ アナログ乱数発生回路 １４ 論理演算回路 １５ 乱数発生回路 １７，１８，１９，４５，６３，６０１ 出力 ２１ Ｍ系列発生回路 ２２ シフトレジスタ ２３ ４段目出力 ２４ ７段目出力 ２５ 排他的論理和回路（ＸＯＲ） ２６ クロック ３１，５１，７１ 乱数出力 ４１ ツェナーダイオード ４２，６０４ 抵抗 ４３ 電圧源 ４４ 増幅器 ６１ インバータアンプ ６２ 出力バッファ回路 ６０２ コンデンサ ６０３ インバータ素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神山 健一 東京都渋谷区道玄坂１−12−１ エヌティ ティエレクトロニクス株式会社内 Ｆターム(参考） 5J049 CA03 CA09 CA10
Claims (2)
- 【請求項１】 抵抗や半導体素子等の電子部品に流れる
電流の揺らぎからアナログ的に発生する雑音を増幅して
乱数として出力するアナログ乱数発生回路と、 レジスタと論理演算素子の組合せあるいはソフトウエア
演算によりディジタル疑似乱数を発生し出力するディジ
タル疑似乱数発生回路と、 該アナログ乱数発生回路の出力と該ディジタル疑似乱数
発生回路の出力とを論理演算して出力する論理演算回路
とを具備することを特徴とする乱数発生回路。 - 【請求項２】 アナログ乱数発生回路として、相補形の
２個のトランジスタぺアの入力端子どうし及び出力端子
どうしを接続したインバータと該インバータの入力端子
と出力端子との間に接続された帰還抵抗とで構成された
インバータアンプをコンデンサを介在することにより複
数段交流的に結合して初段のインバータアンプで発生し
たアナログ的雑音を増幅し乱数として出力するアナログ
乱数発生回路を用いることを特徴とする請求項１記載の
乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163184A JP2001344094A (ja) | 2000-05-31 | 2000-05-31 | 乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163184A JP2001344094A (ja) | 2000-05-31 | 2000-05-31 | 乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344094A true JP2001344094A (ja) | 2001-12-14 |
Family
ID=18666979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000163184A Pending JP2001344094A (ja) | 2000-05-31 | 2000-05-31 | 乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001344094A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046912A1 (ja) * | 2002-11-15 | 2004-06-03 | Sanyo Electric Co.,Ltd. | 乱数生成装置 |
| JP2007116659A (ja) * | 2005-09-22 | 2007-05-10 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置，送受信システムおよび通信システム |
| JP2007148317A (ja) * | 2005-10-31 | 2007-06-14 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置および通信システム |
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
| US8260835B2 (en) | 2003-06-24 | 2012-09-04 | Renesas Electronics Corporation | Random number generator with ring oscillation circuit |
| WO2021145155A1 (ja) * | 2020-01-16 | 2021-07-22 | 国立大学法人大阪大学 | ゆらぎ発振器及びロボット |
-
2000
- 2000-05-31 JP JP2000163184A patent/JP2001344094A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461111B2 (en) | 2002-09-30 | 2008-12-02 | Fdk Corporation | Method of uniforming physical random number and physical number generation device |
| WO2004046912A1 (ja) * | 2002-11-15 | 2004-06-03 | Sanyo Electric Co.,Ltd. | 乱数生成装置 |
| US8260835B2 (en) | 2003-06-24 | 2012-09-04 | Renesas Electronics Corporation | Random number generator with ring oscillation circuit |
| JP2007116659A (ja) * | 2005-09-22 | 2007-05-10 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置，送受信システムおよび通信システム |
| JP2007148317A (ja) * | 2005-10-31 | 2007-06-14 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置および通信システム |
| WO2021145155A1 (ja) * | 2020-01-16 | 2021-07-22 | 国立大学法人大阪大学 | ゆらぎ発振器及びロボット |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |