TWI251299B - Semiconductor multilayer wiring board and method of forming the same - Google Patents

Semiconductor multilayer wiring board and method of forming the same Download PDF

Info

Publication number
TWI251299B
TWI251299B TW093129913A TW93129913A TWI251299B TW I251299 B TWI251299 B TW I251299B TW 093129913 A TW093129913 A TW 093129913A TW 93129913 A TW93129913 A TW 93129913A TW I251299 B TWI251299 B TW I251299B
Authority
TW
Taiwan
Prior art keywords
layer
forming
film
wiring
insulating layer
Prior art date
Application number
TW093129913A
Other languages
English (en)
Other versions
TW200515535A (en
Inventor
Tetsuya Osaka
Tokihiko Yokoshima
Isao Sato
Akira Hashimoto
Yoshio Hagiwara
Original Assignee
Univ Waseda
Tokyo Ohka Kogyo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Waseda, Tokyo Ohka Kogyo Co Ltd filed Critical Univ Waseda
Publication of TW200515535A publication Critical patent/TW200515535A/zh
Application granted granted Critical
Publication of TWI251299B publication Critical patent/TWI251299B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/389—Improvement of the adhesion between the insulating substrate and the metal by the use of a coupling agent, e.g. silane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemically Coating (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Formation Of Insulating Films (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

1251299 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關於具有形成於半導體基板上之下層配線 層，及其上介著層層間絕緣層形成之上層配線層，以上下 貫通該層間絕緣層之介層配線連接的半導體多層配線之半 導體多層配線板及其形成方法，更詳言之，係有關於上述 介層配線、下層及上層配線層以簡易之雙大馬士革製程形 成，並且於上述基板上之層間絕緣層的形成至上述配線層 之形成止所有層以濕式法形成之半導體多層配線板及其形 成方法。 【先前技術】 如所周知，半導體積體電路之基本配線構造係，半導 體基板上直接或間接形成之下層配線層、及該下層配線層 上介著層間絕緣層形成之上層配線層、以貫通上述層間絕 緣層而形成之介層配線連接之構造。將該配線構造複數化 、多層化，即形成半導體積體電路之多層配線構造。 向來，該配線構造係以，層合於半導體基板上之導體 層、層間絕緣層等各層之形成及其蝕刻之圖型化的重複而 實現。如此之重復層合及蝕刻以形成多層配線之逐次形成 方法，因步驟多，製造成本下降不易，目前係採用一般稱 作大馬士革法之鑲嵌法。該鑲嵌法係先將用以形成介層配 線、上層配線層之介層孔、稱爲溝槽之配線構形成於層間 絕緣層，於其空間埋入導體材料之配線形成方法。該大馬 (2) 1251299 士革法之中’同時形成介層配線及上層配線層者，特稱之 爲雙大馬士革製程。採用該大馬士革法，向來無法用作導 體材料之銅即可使用。亦即，作爲微細配線用之導體材料 ，銅雖作抗電致邊移性優於銘之合適材料，但因難以餓刻 ，無法用於習知多層配線逐次形成方法。然而，以用上述 之大馬士革法，以期待之銅用作導體材料即成爲可能。 茲參照第1圖及第2圖說明該雙大馬士革製程之基本 步驟。 _ 首先，如第1圖（a)，於基板1上以CVD法、旋塗 法等形成層間絕緣層2。構成該層間絕緣層2之材料主要 係以SOG(spin on glass)法、CVD法等形成之Si〇2被 膜。於該層間絕緣層2之上形成光阻膜3，予以圖型化。 以圖型化之光阻膜3爲遮罩選擇性蝕刻層間絕緣層2，繼 之去除光阻膜3，如第1圖（1>)，形成配線溝（溝槽）4 。其次，於如上形成配線溝4之層間絕緣層2之表面，隨 所需形成金屬鉅薄膜等密合層（圖未示），其次於該密合 _ 層上沈積阻障金屬，於配線溝4之內面形成，用以防止埋 入該配線溝4之銅往層間絕緣層2中擴散之阻障金屬膜5 。然後，隨所需形成銅之種層（圖未示）後，如第1圖（ c )，於配線溝4內將銅以電鍍等埋入，形成下層配線層 6 〇 其次，於此時間點附著於層間絕緣層2表面之銅及殘 留之阻障金屬以化學硏磨（CMP )去除，使層間絕緣層2 之表面平坦化後，於其上形成覆蓋層7，然後，依序層合 -6 - (3) 1251299 第1低介電體層8、第1蝕刻停止膜9、第2低介電體層 1 〇以及第2蝕刻停止膜1 1。其次，於上述第2蝕刻停 止膜11上，形成具有介層孔形成用之圖型的阻罩12。其 次，如第1圖（d )，用該阻罩1 2進行蝕刻，形成貫通第 2蝕刻停止膜、第2低介電體層丨〇、第1蝕刻停止層及 第1低介電體層8、覆蓋層7，到達下層配線層6表面之 力層孔13。繼之，如第2圖（e)，於上述介層孔以 光阻材料等埋入材料1 4充塡。回饋該埋入材料1 4 ,，如 第2圖（f)，僅於介層孔13底部留下特定厚度，於該第 2蝕刻停止膜1 1上，形成具有溝槽形成用之圖型的阻罩 1 5。使用該阻罩1 5，如第2圖（g )，蝕刻第2触刻停 止膜11及第2低介電體層1〇形成溝槽16，去除殘留在 力層孔13底p[5之埋入材料14。繼之，於上述介層孔13 及溝槽10之內面依所需形成金屬鉅薄膜等之密合層（圖 未示），其次於該密合層上形成阻障金屬膜（防銅擴散膜 )1 7 ’然後，於上述介層孔i 3及溝槽1 6依所需形層銅之 種層（圖未示）後’以銅埋入，如第2圖（h )，形成介 層配線及上層配；r泉層1 9。然後，至少於上層配線層1 9上 隨必要形成覆蓋層2 0。經以上製程可實現，下層配線層6 與上層配線層1 9藉由介層配線1 8電連接之多層配線構造 〇 而上述多層配線構造中，如上述，配線層6、1 9及介 層配線1 8係以Cu (銅）形成，各配線層之Cu若擴散於 層間絕緣層2、8、1 0，則構成層間絕緣層之低介電材料 -7- (4) 1251299 的低介電性受損，引起絕緣不良。因而，必須以阻障金屬 膜5、1 7及覆蓋層7、2 0等防擴散膜介在於各配線層與周 圍的層間絕緣層之間’防止CII之擴散於層間絕緣層中。 向來’如此之防擴散膜主要係用，以濺鍍法形成之TaN、 TiN等。而如第2圖主要部位放大圖之第3圖，防擴散膜 1 7上之電鍍，特別是銅電鍍形成配線層1 9時，因上述 TaN、TiN等防擴散膜1 7導電性差，必須有成爲導通層 2 1之C u種層。 終究，爲該多層配線構造之實現，採用雙大馬士革製 程的主要理由應係，因製程簡化並採用濕式法（濕式製程 )，有低成本之優點。因此，如上述，製作防擴散膜及導 通層時使用濺鍍之乾式製程，良非盡善。 相對於此，最近已有，防擴散膜甚至於配線層及覆蓋 層之形成可全以濕式製程爲之，並能以簡單步驟形成密合 性良好之防擴散膜，以及配線層、覆蓋層的半導體多層配 線板之形成方法（U L S I配線板之製造方法），及於配線 層上以鍍膜形成密合性、均勻性、熱安定性良好之覆蓋層 的半導體多層配線板（ULSI配線板）之提供（專利文獻 1 ) ° 該ULSI配線板之製造方法其特徵爲，配線層介著防 擴散膜以Si02所成之層間絕緣部隔離形成之ULSI配線 板的製造之際，形成上述層間絕緣部之Si02表面以矽烷 化合物處理，再以含鈀化合物之水溶液進行觸媒化後，以 無電解鍍層形成防擴散層，其次於該防擴散層上形成配線 -8- (5) 1251299 層。該方法係以，經無電解鍍層形成防擴散層’以中性或 酸性無電解鍍層形成金屬核之步驟，及其次以鹼性無電解 鍍層形成防擴散層之步驟爲佳，又，以配線層經無電解鍍 銅，或經銅電鍍於防擴散層上直接形成爲佳。 該專利文獻1揭示之方法係，使用雙大馬士革製程的 習知半導體多層配線構造之極佳形成方法。但是’若2配線 尺寸非常微細時，使用電阻小的銅配線、層間絕緣膜之介 電常數仍受影響，電信號速度有變慢的傾向。如此的隨配 線尺寸變細而電信號延遲之現象須盡可能抑制。 如此的電信號速度延遲現象，可藉由層間絕緣膜之介 電常數的下降達成，例如該等絕緣膜可由CVD法、塗敷 法（SOD )等形成。CVD法者已知有，介電常數（k値） 4.1 左右之 P— TEOS (電漿 TEOS) Si02 膜，3.7 至 3.4 左右之5丨(^(?30)膜，2.7至2.4左右之3丨0(：(碳摻雜 氧化物）膜等；塗敷法者已知有介電率2.0至3.2左右之 HSQ (氫矽倍半氧烷）膜及多孔HSQ膜，2.0至2„8左右 之MSQ (甲基矽倍半氧烷）膜及多孔MSQ膜，1.8至2.2 左右之多孔Si02膜等；後者已知有介電常數2.6至2.8 左右之APE (聚伸芳基醚）膜等。 這些之中，尤以使用S 0 G系材料經塗敷法的層間絕 緣層之形成，不須昂貴裝置，生產力高，且多層配線基板 製造之幾乎所有步驟可由濕式製程進行，故製程可簡化， 成本可降低。如此，以使用S 0 G系材料之塗敷法，可得 能以低成本形成多層配線基板之優良效果。 冬 (6) 1251299 而S 0 G系材料’主要係烷氧基矽烷之水解產物溶解 於有機溶劑而調製之溶液。 專利文獻1日本專利特開2 0 0 3 - 5 1 5 3 8號公報 【發明內容】 發明所欲解決之課題 然而’不僅上述CVD法、SOG法，對於使用氧化矽 系原料形成之層間絕緣層（氧化矽系層間絕緣層），採用 專利文獻1揭示之「以雙大馬士革法形成之配線形成空間 於內面形成有機單分子膜，對之賦予鈀觸媒以形成防擴散 膜」之技術時’以「隨原料之種類，所得氧化矽系層間絕 緣膜表面性狀係S i - Η結合、S i — R結合（R :烷基）時 ’層間絕緣層表面上無砂院系單分子層膜之形成所需的 S i — Ο Η結合時，有矽烷系單分子膜之形成困難的問題」 爲始，如此的氧化矽系層間絕緣層之表面應作何處理，而 處理後氧化政系層間絕緣層表面上如何形成何種構造之單 分子層膜’該單分子層膜之表面觸媒化材料以何者爲合適 等，有若干可以想到的待解課題，該等若不一倂解決，即 不可能提供’半導體基板上形成層間絕緣層起經雙大馬士 革製程形成之配線形成空間以配線材料埋入止之全部製程 以濕式製程實現之半導體多層配線板的形成方法；目前尙 未有如此之方法的提供。 因此’本發明之課題係，「於基板上形成低介電常數 之氧化矽系層間絕緣層，然後，經雙大馬士革法形成之配 -10- (7) 1251299 線形成空間’以濕式製程有機單分子膜形成技術，形成緻 密而薄之防擴散膜，以濕式製程形成配線層」之，隨配線 尺寸的微細化而電信號延遲的問題解決之半導體多層配線 板及其製造方法的提供，以及，該氧化矽系層間絕緣層用 濕式製程之S 0 G材料形成，真正全部步驟完全濕式製程 化β製造方法得之半導體多層配線板及其製造方法的提供 用以解決課題之手段 爲解決上述課題，本發明人等一再精心實驗探討，終 於確認以下事項。 亦即’首先，確認，氧化矽系層間絕緣層之形成可由 「使用CVD用材料，或SOG用材料，較佳者爲SOG用材 半斗’於基板上形成被膜，其次隨所需於特定溫度加熱處理 形成煅燒被膜後，進行以雙大馬士革法形成配線層形成空 間之f虫刻步驟後，於氧化矽系層間絕緣層表面進行產生 S i — Ο Η結合之處理」實現。 經如此表面處理之氧化矽系層間絕緣層以雙大馬士革 法形成之配線層形成空間的防擴散膜之形成，確認（i ) 配線層形成空間之內面以有機矽烷化合物處理，可使有機 矽烷化合物之單分子層所成之膜密合，（ii )該單分子層 膜表面具良好平滑性，以含鈀化合物之水溶液可輕易使表 面觸媒化，（ii 〇於該觸媒化單分子層膜施以無電解鍍層 ’可於該單分子層膜上形成防銅擴散性高之鍍膜，以此可 -11 - (8) 1251299 於配線層形成空間內面形成密合性高，防銅擴散特性高， 厚度低之防擴散膜。 本發明係基於以上見解而完成者，本發明有關之半導 體多層配線板係於半導體基板上具有下層配線層，及其上 介著低介電常數之氧化矽系層間絕緣層形成之上層配線層 ，藉由上下貫通該層間絕緣層之介層配線連接之半導體配 線的半導體多層配線板，其特徵爲該層間絕緣層係以雙大 馬士革製程形成有配線層形成空間，該配線層形成空間之 內面形成有矽烷系單分子層膜，該單分子膜表面形成有鍍 膜，該鍍膜上形成有銅鍍層所成之配線層。 又，本發明有關之半導體多層配線板之形成方法係具 有形成於半導體基板上之下層配線層，及其上介著低介電 常數之氧化矽系層間絕緣層形成之上層配線層，藉由上下 貫通該層間絕緣層之介層配線連接的半導體多層配線之半 導體多層配線板的形成方法，其特徵爲包括，於基板上形 成氧化矽系層間絕緣層之層間絕緣層形成步驟，於該層間 絕緣層以雙大馬士革法形成配線層形成空間之蝕刻步驟， 於該層間絕緣層表面形成Si - 0H結合之處理步驟，該配 線層形成空間之內面以有機矽烷化合物處理使矽烷系單分 子層膜密合之單分子層膜形成步驟，以含鈀化合物之水溶 液使該單分子層膜表面觸媒化之表面觸媒化步驟，於該觸 媒化單分子層膜以無電解鍍層於該單分子層膜上形成防銅 擴散性高之鍍膜，得防銅擴散膜之防銅擴散膜形成步驟， 以及’於該防銅擴散膜上經銅鍍層之形成而得配線層之配 -12- (9) 1251299 線層形成步驟。 發明效果 如以上說明，根據本發明可以提供，經「於基板上以 塗敷法形成低介電常數之氧化矽系層間絕緣層，然後，以 雙大馬士革法形成之配線形成空間，以濕式製程之有機單 分子膜形成技術，形成緻密且薄之防擴散膜，以濕式製程 形成配線層」之真正全部步驟完全濕式製程之製造方法得 之半導體多層配線板及其製造方法。 【實施方式】 以下S兌明本發明之實施形態。 本發明中’低介電常數之氧化矽系層間絕緣層無特殊 限制’可用例如能以CVD法、SOG法等形成之材料，其 中以用s 〇 G系材料形成之低介電常數氧化矽系層間絕緣 層爲佳。 該S 0 G系材料，可以使用例如矽酸鹽、氫化矽氧烷 、氫化砂倍半氧烷等無機S 0 G材料；甲基矽氧烷、甲基 矽倍半氧烷等有機SOG材料。尤以無機s〇G材料因基本 上多少具有防擴散特性而較佳。 該無機S 0 G系材料有三烷氧矽烷、四烷氧矽烷等烷 氧矽烷原料以酸水解而得之水解產物溶解於有機溶劑而成 之溶液。 如此之三烷氧矽烷有例如三甲氧矽烷、三乙 -13- (10) 1251299 三丙氧矽烷、三丁氧矽烷、二乙氧一甲氧矽烷、一甲氧二 丙氧矽烷、二丁氧-甲氧矽烷'乙氧甲氧丙氧矽烷、一乙 氧二甲氧矽烷、一乙氧二丙氧矽烷、丁氧乙氧丙氧矽烷、 二甲氧一丙氧矽烷、二乙氧一丙氧矽烷、一丁氧二甲氧矽 烷等。其中實用上較佳之化合物係三甲氧矽烷、三乙氧矽 烷、三丙氧矽烷、三丁氧矽烷，其中以三甲氧矽烷、三乙 氧矽烷爲尤佳。這些三烷氧矽烷可以單獨使用，亦可以組 合2種以上使用。 又，四烷氧矽烷有例如甲甲氧矽烷、四乙氧矽烷、四 丙氧矽烷、四丁氧矽烷、三乙氧一甲氧矽烷、二甲氧二丙 氧矽烷、三丁氧一甲氧矽烷、一乙氧三甲氧矽烷、二乙氧 二丙氧矽烷、三甲氧一丙氧矽烷、三乙氧一丙氧矽烷、二 丁氧二甲氧矽烷等。其中實用上較佳之化合物係四甲氧矽 烷、四乙氧矽烷、四丙氧矽烷、四丁氧矽烷，其中以四甲 氧矽烷、四乙氧矽烷爲尤佳。這些四烷氧矽烷可以單獨使 用’亦可以組合2種以上使用。 又’上述有機S 0 G材料有，一烷基三烷氧矽烷、二 烷基二烷氧矽烷等具有S i - R結合之烷氧矽烷原料，或該 烷氧矽院原料更混合上述無機SOG系材料之例示烷氧矽 烷原料’將之酸水解得水解產物，溶解於有機溶劑而成之 溶液。 如此之一院基三烷氧矽烷有例如，一甲基三甲氧矽烷 、一乙基三甲氧矽烷、一丙基三甲氧矽烷 '一甲基三乙氧 矽烷、一乙基三乙氧矽烷、一丙基三乙氧矽烷、一甲基三 -14- (11) 1251299 丙氧矽烷、一乙基三丁氧矽烷、一丙基三丁氧矽烷等。而 二烷基二烷氧矽烷有例如二甲基二甲氧矽烷、二乙基二甲 氧矽烷、二丙基二甲氧矽烷、二甲基二乙氧矽烷、二乙基 二乙氧砂院、一丙基一乙氧5夕院、二甲基二丁氧砂院、二 乙基二丁氧矽烷、二丙基二丁氧矽烷等。這些烷氧矽院原 料可以單獨使用，也可以組合2種以上使用。 又，上述有機溶劑無特殊限制，可用種種溶劑，特別 是以二院氧砂院爲主要原料之無機SOG系材料，係以伸 烷基二醇二烷基醚爲佳。以其使用可抑制使用低級醇爲溶 劑之習知方法中三烷氧矽烷之Η - S i基的分解反應及中間 生成之矽烷醇的羥基取代烷氧基之反應，可防凝膠化。 該伸烷基二醇二烷基醚有例如乙二醇二甲醚、乙二醇 二乙醚、乙二醇二丙醚、乙二醇二丁醚、二甘醇二甲醚、 二甘醇二乙醚、二甘醇二丙醚、二甘醇二丁醚、丙二醇二 甲醚、丙二醇二乙醚、丙二醇二丙醚、丙二醇二丁醚等伸 烷基二醇之二烷基醚類。其中較佳者爲乙二醇或丙二醇之 二烷基醚，尤其是二甲醚。這些有機溶劑可以單獨使用亦 可組合2種以上使用。其用量係相對於三烷氧矽烷1莫耳 通常爲1 〇至3 0莫耳倍量之比例。 該SOG材料較佳者可依如下方法調製。首先，上述 有機溶劑中溶解烷氧矽烷原料至S i 0 2換算達1至5重量 % ’較佳者爲2至4重量％之濃度。此乃由於，反應系中 S i 0 2換算濃度過度高則起凝膠化有保存安定性劣化之虞 -15- (12) 1251299 其次’上述烷氧矽烷原料以水反應進行水解，該水係 相對於烷氧矽烷原料1莫耳以2 · 5至3 · 0莫耳之量使用， 2 · 8至3.0莫耳更佳，因水解度高而有利。少於該範圍則 保存安定性雖高，但水解度低，水解產物中有機基之含量 變多’形成被膜時容易產生氣體，而過多則保存安定性差 〇 該水解係在酸觸媒的存在下進行，此際所用之酸觸媒 ’可以使用向來製造此種矽烷系被膜形成用塗液時常用之 有機酸或無機酸。該有機酸有例如乙酸、丙酸、丁酸等， 或無機酸之例如鹽酸、硝酸、硫酸、磷酸等，尤以硝酸爲 佳。 此時，酸觸媒在塗液中之酸濃度通常係1至200 ppm ，1至40 ppm更佳，或酸與所加之水混合，以酸水溶液 加入而水解。 水解反應通常係於5至100小時左右完成。於室溫至 不超過70 °C之溫度，將水及觸媒滴入含烷氧矽烷原料之 有機溶劑溶液反應，可於短時間完成反應。 上述方法中，烷氧矽烷之水解中，必有相當於烷氧基 之醇產生。以三烷氧矽烷爲主要原料時，以自反應系去除 該產生出之醇爲佳。具體而言，可將醇去除至塗液中15 重量％以下，8重量％以下更佳。酚分愈少愈佳，醇分殘 留超過15重量％則Η— Si基與產生之醇反應，產生RO — Si基，龜裂極限下降，形成被膜時產生氣體，成爲上述 問題之原因。去除醇之方法合適者爲以真空度30至300 -16- (13) 1251299 mmHg，較佳者50至200 mmHg，溫度20至50°C於2至 6小時減壓蒸餾。 氧化矽系層間絕緣層之形成方法係，首先，將如此調 製之塗液塗敷於基板上，乾燥形成塗膜。將該塗液塗敷於 基板上之方法可用例如噴霧法、旋塗法、浸塗法、輥塗法 等任意方法’通常係使用旋塗法。乾燥處理可係，塗液中 之溶劑揮散形成塗膜，其手段、溫度、時間等無特殊限制 ’一般可於80至300 °C左右的熱板上加熱1至6分鐘左 右。較佳者爲分3段以上，逐段升溫。具體而言，在大氣 中或氮氣惰性氣體環境下，於8 0至1 2 0 °C左右之熱板上 進行3 0秒至2分鐘左右的第1次乾燥處理後，於1 3 0至 22 0 °C左右進行30秒至2分鐘左右的第2次乾燥處理，再 於23 0至3 00 °C左右進行30秒至2分鐘左右的第3次乾 燥處理。如此分3段以上，較佳者3至6段左右分段進行 乾燥處理，形成之塗膜表面均勻。 其次’於如此形成之乾燥塗膜施以高溫煅燒處理，形 成锻燒被膜。該被膜係由主要成分爲三烷氧矽烷之塗液形 成者時，對於上述乾燥塗膜，以在氮等惰性氣體環境中於 3 5 0至5 00 °C之溫度範圍熱處理爲佳。該溫度不及35〇t 則熱處理不足，不得緻密之氧化矽系被膜，超過5 〇 〇 t則 被膜中之S i — Η結合破壞，亦不得緻密之被膜。如此，形 成膜厚5 0 nm以上之氧化矽系被膜。上限無特殊限制，目 前約爲8 0 0 n m。 該被膜係由主要成分爲三烷氧矽烷之材料形成者時， -17- (14) 1251299 所得被膜表面多有Si - Η結合存在’而該被膜係由主要成 分爲一 k基二烷氧矽烷，或二烷基二烷氧矽烷原料之原料 成者日寸’所得被0吴表面多有S i 一 r結合存在。 如此之S i - Η結合、s i 一 R結合在氧化性環境氣體下 ，例如大氣中，以紫外線（波長1 〇至4 〇 〇 n m )，較佳者 爲含1 8 0至2 6 0 nm之遠紫外線的紫外線照射丨〇秒至3分 鐘左右’較佳者爲30秒至丨分鐘，可變爲Si_ 〇H結合 。該糸外線處理可與其它處理組合使用。其它處理有例如 電子束照射處理、氦（He)電漿、氧電漿等之電漿照射處 理等。進行該處理可提升該被膜之耐驗性、密合性等。其 效果於使用無機S Ο G材料時尤其顯著。 以硫酸與過氧化氫之混合液作表面處理或施以氧電漿 處理’亦可將被膜表面之Si— Η結合、Si - R結合變爲Si 一 OH結合。 唯該氧電漿處理之作用極強，故若只爲被膜表面變爲 Si — OH結合之目的，宜選用工作簡便之紫外線照射處理 。尤以Si— Η結合易於變爲Si— ΘΗ結合，以紫外線照射 作處理即可。
此際基板之溫度無特殊限制，但因若過高則目標之氧 化矽系被膜所需之S i 一 Η結合、S i 一 R結合破壞，成爲 Si〇2 ，通常以室溫至2 5 0 °C爲佳。亦即，形成煅燒被膜 後’可先將基板降溫至室溫，亦可煅燒後直接於熱板上作 紫外線照射處理。本發明中以如此之紫外線照射，僅於有 Si〜Η結合、Si - R結合之氧化矽系塗膜表面產生Si一 〇H -18- (15) 1251299 結合。而因該氫氧基之存在可提升與設在上層之矽烷系單 分子層膜之密合性。 形成的氧化矽系被膜之膜厚取決於塗液之固體成分濃 度、塗敷方法等’多重複塗敷操作則所得被膜愈厚，故宜 隨目的適當調整塗液、塗敷方法、塗敷操作之重複次數以 得所欲膜厚。但是，重複過多次，則產能下降，以使用調 製爲一次塗敷即可得所欲被膜厚度之塗液，盡量減少塗敷 操作之重複次數以得所欲膜厚爲有利。最實用者爲，塗液 之塗敷操作只進行1次。 本發明中如上述’以CVD法、塗敷法於基板上形成 低介電常數之氧化矽系層間絕緣層後，如同以往，經蝕刻 形成溝槽及介層孔所成之配線層形成空間。該狀態的主要 部份之構造如第4圖。第4圖中，與第3圖同之構造元件 有同一符號，簡化說明。圖中符號8 a、1 0 a示例如，用上 述SOG系材料經塗敷法形成之低介電常數氧化矽系層間 絕緣層’ 3 0示形成於上述層間絕緣層8 a、1 0 a的介層孔 1 3及溝槽1 6所成之配線層形成空間。其次，隨該氧化矽 系層間絕緣層之表面性狀，進行處理以於該絕緣層表面形 成Si - 0H結合，其次，以有機矽烷化合物處理配線層形 成空間3 0之表面。以此形成有機矽烷化合物之單分子層 ，更佳者爲自行組織化單分子膜層所成之密合層3 1。 此時，有機矽烷化合物有例如N -（ 2 -胺乙基）一 3 一胺丙基三甲氧矽烷、3 —胺丙基三甲氧矽烷、2— （三甲 氧矽烷基）乙一 2 —吡啶、（胺乙基）苯乙基三甲氧矽烷 -19- (16) 1251299 具有胺基並有院氧基之砂院，以及T -環氧丙 氧矽烷等具有環氧基及烷氧基之矽烷等，由於 媒賦予性，以具胺基及烷氧基之矽烷化合物爲. 上述有機矽烷化合物可用氣相法、溶液法 作處理。從簡便性、生產力而言以溶液法爲佳 溶解於溶劑作爲溶液使用，以於其浸泡具有低 氧化矽系層間絕緣層之基板等方法作處理。此 用甲醇、乙醇等醇系溶劑，甲苯等烴系溶劑等 溶劑爲佳，乙醇尤佳。 上述有機矽烷之濃度亦取決於基板之浸泡 接觸之）時間，但以0.2至2容量％爲佳，1 尤佳。 該溶液以於2 0至9 0 °C使用爲佳，4 0至 50至60 °C特佳。浸泡（接觸）時間係依有機 及溶液之溫度適當決定，以1分鐘至1 〇小時 鐘至2小時左右尤佳。 本發明中，經上述有機化合物之處理後， 之有機矽烷化合物。以此，於氧化矽系層間絕 有機矽烷化合物之單分子層，並去除附著於下 面之砂院化合物，可使下層配線表面外露。 剩餘的有機矽烷化合物之去除，可經例如 及該醇與水之混合液等的接觸，或浸泡於這些 方法爲之。將附著該有機矽烷化合物之基板浸 體中，作超音波淸洗則去除效率尤佳。 基丙基三甲 密合性及觸 (圭。 之任一方法 。溶液法係 介電常數之 時，溶劑係 ，而以醇系 (或與基板 容量％左右 7〇°C尤佳， 矽烷之濃度 爲佳，5分 宜去除剩餘 緣層上形成 層配線層表 乙醇等醇， 液體中等之 泡於上述液 -20- (17) 1251299 本發明中，其次以含鈀（P d )化合物之溶液將上述密 合層3 1表面觸媒化。如此將基板浸泡於矽烷化合物，尤 以具胺基之砂院化合物溶液中（或接觸該溶液），較佳者 爲於配線層形成空間3 0表面形成與氧化矽系層間絕緣層 表面化學結合之自行組織化單分子層，更將該基板浸泡於 含鈀化合物之水溶液中等方法作處理，密合層3 1之胺基 捕捉P d，配線層形成空間3 0之表面即可觸媒化。亦即， 配線形成空間3 0內面上形成之矽烷化合物，尤以具胺基 之砂院分子構成之單分子層的表面，不只平滑性良好，亦 可由含鈀化合物之水溶液使表面觸媒化。 在此，含鈀化合物之水溶液（觸媒賦予液）適用者有 含PdCl2、Na2PdCl2等水溶性鈀化合物之酸性水溶液。此 時，鈀化合物之濃度以鈀〇.〇1至0.5 g/L爲佳，0.04至 0 . 1 g / L尤佳。該觸媒賦予液必要時可添加2 -嗎啉乙烷 磺酸等緩衝劑，添加NaCl等安定劑。又，該觸媒賦予液 之pH係隨緩衝劑、安定劑之濃度及種類適當決定，而必 須使用不產生沈澱物之pH 。 使用上述觸媒賦予液之觸媒化處理，因隨溶液組成而 大有不同，係隨各溶液適當設定，以於1 〇至5 (TC之溫度 範圍進行爲佳，通常係室溫即可。浸泡時間係5秒至6 0 分鐘，1 〇秒至3 0分鐘尤佳。觸媒化處理後爲使鈀化合物 爲安定金屬狀態，可進行加速處理。加速處理溶液有三甲 胺硼烷水溶液等。 其次，經上述觸媒化處理之密合層3 1上，如第4圖 -21 - (18) 1251299 ’以無電解鍍層沈積coWp等之Co系化合物，NiB、 NiHeP、NiP、NiWB等Ni化合物，形成防擴散膜（阻障 金屬膜）3 2。上述防擴散膜3 2之材料因其防擴散特性高 ，以NiB爲特佳。 無電解鍍浴無特殊限制，有例如特開2 0 0 3 - 5 1 5 3 8號 公報所記載之材料。以用例如無電解鈷鎢磷浴、無電解鎳 鎢磷浴、無電解鎳銶磷浴、無電解鎳硼浴等爲佳。 該鍍浴之pH値係隨鍍浴適當設定，以PH 5至10爲 合適。又’鍍層條件可係該鍍浴之一般方法，適當選擇， 例如鍍層溫度5 0至9 0 °C，6 0至8 0 °C尤佳。鍍層時間可 隨所欲膜厚適當設定。經該鍍層之鍍膜厚度以5至1 〇 〇 n m ’尤以1 0至5 0 n m左右爲佳。 如上形成防擴散膜3 2後，亦可於3 0 0至4 5 0 °C，尤 以300至350 °C施以10至30分鐘，尤以25至30分鐘之 加熱處理。以此可更提升密合性。唯因半導體多層配線板 之形成適步驟中必含加熱步驟，在此不進行加熱處理，最 終密合度仍可提升。 本發明中，如此形成防擴散層後，如第4圖，可於其 上直接形成配線層3 3，此時，配線層3 3係以電解鍍銅或 無電解鍍銅形成。經鍍層製作之防擴散膜3 2因有導電性 ，亦可經銅電鍍製作銅配線層。又，爲鍍層之安定性亦可 於防擴散膜上以無電解鍍層等製作導通層。以無電解鍍法 製作之防擴散膜3 2，因對於其它無電解鍍浴亦具觸媒活 性，可經無電解鍍銅製作銅配線層。防擴散層上以鍍層法 -22- (19) 1251299 製作銅配線層可達到經全濕式製程形成半導體多層配線構 造。 在此，銅電鍍可用硫酸銅浴、硼氟化銅浴、焦磷酸銅 浴等已知銅電鍍浴，隨其鍍浴依已知條件進行鍍層。以硫 酸銅浴爲尤佳。爲於微細部成膜，宜組合數種添加劑使用 。亦即，本發明中，可依一般方法輕易形成配線層。 以下舉實施例更詳細說明本發明，而以下本發明不過 係作合適說明之例示，本發明絕非僅限於此。 馨 實施例 <實施例1 >本發明之半導體多層配線板的形成及其性能 矽基板上以無機S 0 G材料三烷氧矽烷之水解產物爲 主要成分之旋塗玻璃塗液（東京應化工業（股）製，商品 名：OCG T — 12 800)用旋塗機於2000 rpm，20秒塗敷， 其次於熱板上依序以80t 1分鐘、150°C 1分鐘、20 0 1 1分鐘乾燥，在氮氣環境中於4 5 0 °C熱處理3 0分鐘，得膜 厚4 00 nm之塗膜。所得氧化矽系層間絕緣層之介電常數 爲 3 · 〇。 於上述氧化矽系層間絕緣層以雙大馬士革法形成配線 層形成空間’其次對於已形成該氧化矽系層間絕緣膜之基 板’用紫外線照射處理裝置Deep UV處理機（日本電池 (股）製），於大氣中以含1 8 5至2 5 4 nm之遠紫外線的 紫外線照射1分鐘，進行氧化矽系層間絕緣膜表面之Si 一 H結合變爲Si - OH結合之操作。 -23- (20) 1251299 然後，將該基板於表1之組成的N - 2 ( 2 -胺乙）一 3 —胺丙基三甲氧矽烷一乙醇溶液以5 0 °C浸泡1 0分鐘， 於上述配線層形成空間之內面形成有機矽烷單分子層膜。 其次，浸泡於乙醇，經超音波淸洗去除剩餘之有機矽烷分 子，繼之，於室溫浸泡於含表2之成分濃度的PdCl2之水 溶液3 0秒，使上述單分子層膜之表面觸媒化。自上述液 體提起基板，以乙醇淸洗。 其次，浸泡該基板於表3之成分濃度的無電解鍍浴3 至8分鐘得防擴散膜。所得配線層形成空間之表面，全面 均勻，具金屬光澤。 表1 成分 容量（g) N-(2-胺乙基）-3-胺丙基三甲氧矽烷 0.4 甲苯 39.4 表2 成分 成分濃度（g/L) HC1 0.43 PdCl2 0.10 pH 未調整 -24- (21) 1251299 表3 成分 成分濃度（mol/L) 檸檬酸鈉 0.20 NiS04 0.10 二甲胺硼烷 0.05 pH(以NaOH調整） 9.0 上述防擴散膜至400 °C呈良好之熱安定性，知具有作 爲防擴散膜之充分性能。 形成上述防擴散膜後，用表4組成之銅電鍍浴進行鍍 銅，可直接進行良好之鍍層，知配線層可直接由鍍銅形成 表4 成分 成分濃度 CuS〇4 · 5H2〇 0.2 6 m ο 1 / L H2S〇4 2.0 m ο 1 / L cr 5 0 ppm 聚乙二醇 10 0 ppm 二硫化雙（3 -磺酸丙基） 10 ppm
<實施例2及3 >本發明之半導體多層配線板的防擴散膜 之防擴散特性評估 作爲無機s 0 G系材料使用旋塗玻璃塗液（東京應化 -25- (22) 1251299 工業（股）製，商品名·· 〇 CD T — 1 2 8 00 )形成氧化 層間絕緣膜，爲該氧化矽系層間絕緣膜表面形成S i -結合，採用氦（He )電漿照射處理及紫外線照射處理 下形成本發明之半導體多層配線板之模型。使用該形 模型，評估本發明之半導體多層配線板的防擴散膜之 散特性。該模型不具配線形成空間，但因該模型之防 膜與本發明的半導體多層配線板之防擴散膜同，可將 型用於防擴散特性之評估。 矽基板上以三烷氧矽烷之水解產物爲主要成分的 玻璃塗液（東京應化工業（股）製，商品名：OCD T 8 〇 〇 )用旋塗機以2 0 0 0 rp m於2 0秒塗敷，其次於熱 依序以8(TC 1分鐘、150°C 1分鐘、20(TC 1分鐘 ，於氮環境氣體中於450 °C熱處理30分鐘，得膜厚 nm之塗膜。所得氧化矽系層間絕緣膜之介電常數爲3 對於已形成上述氧化矽系層間絕緣膜之基板，用 線照射處理裝置Deep UV處理機（日本電池（股） ，經He電漿處理及大氣中以含185至2 5 4 nm之遠 線的紫外線之1分鐘照射，進行氧化矽系層間絕緣膜 的Si— Η結合變爲Si - OH結合之操作。 然後，將該基板於上述表1組成之N -（ 2 -胺 )一 3 —胺丙基三甲氧矽烷—乙醇溶液以5 0 °C浸泡1 鐘，於上述氧化矽系層間絕緣膜表面形成有機矽烷單 層膜。其次，浸泡於乙醇，以超音波淸洗去除剩餘有 烷分子，繼之於含表2之成分濃度的PdCl2之水溶液 矽系 -OH ，如 成之 防擴 擴散 該模 旋塗 -12 板上 乾燥 400 .0 〇 紫外 製） 紫外 表面 乙基 0分 分子 機矽 以室 -26- (23) 1251299 溫浸泡3 0秒，使上述單分子層膜之表面觸媒化。自上述 液體提起基板，以乙醇淸洗。 其次將該基板於表3之成分濃度的無電解鍍浴浸泡3 至8分鐘，得20 nm (實施例2 )及400 nm (實施例3 ) 膜厚之防擴散膜。所得氧化矽系層間絕緣膜表面，全面具 均勻金屬光澤。 上述各防擴散膜上以蒸鍍法將銅沈積至100 nm厚度 ，形成本發明之半導體多層配線板的模型1及2。該銅即 假定係作爲配線金屬之銅。 就所得之本發明半導體多層配線板之模型1及2，在 真空環境下於100、200、300及500 °C，各作30分鐘之 退火，如第5，以四探針法由銅上測定電阻値，觀察其變 化。各溫度（橫軸）之退火後的電阻値（Ω eq — 1 )(縱軸 )予以繪圖如第6圖（實施例2、實施例3 )。 在此，上述四探針法係利用銅與防擴散膜及基板之間 困相互擴散所致體銅部減少而電阻値增大，評估防擴散特 性之方法。 <實施例4及5 >本發明之半導體多層配線板的防擴散膜 之防擴散特性評估 作爲有機S 0 G材料使用，以甲基三烷氧矽烷之水解 產物爲主要成分之旋塗玻璃塗液（東京應化工業（股）製 ，商品名：OCD T- 9)，爲於氧化矽系層間絕緣膜表面 形成Si — 0H結合，採用大氣中以含185至2 5 4 nm之遠 -27- (24) 1251299 紫外線的紫外線照射1分鐘 實施例2及3，形成本發明 及4。 就所本發明半導體多層 環境下於100、 200、 300万 ，如第5圖，以四探針法自 。各溫度（橫軸）之退火後 予以繪圖，如第6圖（實施 <防擴散特性之評估結果> 如第6圖，使用本發明 之實施例2至5中，電阻値 。該結果呈示本發明半導體 優異之防擴散特性，更呈示 線形成空間的本發明半導體 樣優異之防擴散特性。 這些之中，尤以實施例 (無機 S 0 G系材料）與防 由於用在實施例2及3之氧 少有阻障特性。 由以上結果確認，本發 5 0 (TC之熱處理後仍具優異 之紫外線照射處理以外，如同 半導體多層配線板之之模型3 配線板之模型3及4，在真空 :500 °C各進行30分鐘之退火 銅上測定電阻値，觀察其變化 的電阻値（Ω eq — 1 )(縱軸） 例4、實施例5 )。 半導體多層配線板模型1至4 未見大有變化，可知未起擴散 多層配線板模型之防擴散膜具 設有經雙大馬士革法形成之配 多層配線板之防擴散膜亦具同 2及3的氧化矽系層間絕緣膜 擴散膜配合性爲良好。此應係 化砂系層間絕緣膜，本來就多 明之半導體多層配線板，進行 5防擴散特性。 產業上之利用可能性 -28- (25) 1251299 如以上說明，根據本發明可以提供「於基板上形成低 介電常數之氧化矽系層間絕緣層，然後，以雙大馬士革法 形成的配線形成空間，以濕式製程之有機單分子膜形成技 術，形成緻密且薄之防擴散膜，以濕式製程形成配線層」 之隨配線尺寸的微細化而電信號延遲之問題得解的高品質 、低價半導體多層配線板。使用S 0 G材料形成該氧化石夕 系層間絕緣層，真正全部步驟完全濕式製程化成爲可能， 製程可簡化，製造成本得以降低，可提供防擴散特性優異 馨 之半導體多層配線板的製造方法。 【圖式簡單說明】 第1圖 （a )至（d )係利用雙大馬士革製程的習知 半導體多層配線板形成方法之前半步驟的說明圖。 第2圖 （e )至（h )係利用雙大馬士革製程的習知 半導體多層配線板形成方法之後半步驟的說明圖。 第3圖第2圖（g)之重要部份的放大圖。 ⑩ 第4圖用以說明本發明之特徵構造，於已形成層間 絕緣層之配線層形成空間形成防擴散膜，更形成配線層後 的半導體多層配線板構造之重要部份放大圖。 第5圖以四探針法的防擴散特性評估方法圖。 第6圖本發明的半導體多層配線板之防擴散膜對於 退火溫度的電阻値變化圖。 【主要元件符號說明】 -29- 基板 層間絕緣層 光阻膜 配線構（溝槽） 阻障金屬膜（防擴散膜） 下層配線層 覆蓋層 第1低介電體層 氧化矽系層間絕緣層 第1蝕刻停止層 第2低介電體層 氧化砂系層間絕緣層 第2蝕刻停止層 阻罩 介層孔 埋入材料 阻罩 配線溝（溝槽） 阻障金屬膜（防擴散膜） 介層配線 上層配線層 覆蓋層 導通層 配線層形成空間 -30- (27) (27)1251299 3 1 密合層 32 防擴散膜 3 3 配線層 40 單分子層膜 4 1 層間絕緣層（Ni系化合物） 42 銅配線層 43 測量點
-31 -

Claims (1)

  1. (1) 1251299 十、申請專利範圍 1 · 一種半導體多層配線板，係具有形成於半導體基 板上之下層配線層，及其上介著低介電常數之氧化矽系層 間絕緣層而形成之上層配線層，由上下貫通該層間絕緣層 之介層配線連接的半導體多層配線之半導體多層配線板， 其特徵爲 該低介電常數之氧化矽系層間絕緣層經雙大馬士革製 程形成有配線層形成空間，於該配線層形成空間之內面形 成有矽烷系單分子層膜，該單分子層膜表面形成有鍍膜， 該鍍膜上形成有銅鍍層所成之配線層。 2 ·如申請專利範圍第1項之半導體多層配線板，其 中上述低介電常數之氧化矽系層間絕緣層係由旋塗玻璃（ SOG )材料構成。 3. 如申請專利範圍第1項或第2項之半導體多層配 線板，其中上述低介電常數之氧化矽系層間絕緣層係介電 常數3.5以下之材料。 4. 如申請專利範圍第1項或第2項之半導體多層配 線板，其中上述單分子層膜表面形成之鍍膜，係Co系或 Ni系鍍膜。 5. 一種半導體多層配線扳之形成方法，係具有形成 於半導體基板上之下層配線層，及其上介著低介電常數之 氧化矽系層間絕緣層形成之上層配線層，由上下貫通該層 間絕緣層之介層配線連接的半導體多層配線之半導體多層 配線板的形成方法，其特徵爲包括， -32- (2) 1251299 於該基板上形成低介電常數之氧化矽系層間絕緣層的 層間絕緣層形成步驟， 於該低介電常數之氧化矽系層間絕緣層以雙大馬士革 法形成配線層形成空間之蝕刻步驟， 於該低介電常數之氧化矽系層間絕緣層表面形成S i - OH結合所使用之處理步驟， 將該配線層形成空間之內面以有機矽烷化合物處理使 矽烷系單分子層膜密合之單分子層膜形成步驟， 該單分子層膜以含鈀化合物之水溶液使表面觸媒化之 表面觸媒化步驟， 於該觸媒化單分子層膜以無電解鍍層，於該單分子層 膜上形成防銅擴散性高之鍍膜，得到防銅擴散膜之防銅擴 散膜形成步驟，以及 於該防銅擴散膜上形成銅鍍層而得到配線層之配線層 形成步驟。 6. 如申請專利範圍第5項之半導體多層配線板之形 成方法’其中上述低介電常數之氧化矽系層間絕緣層的形 成步驟，係使用S 0 G材料進行。 7. 如申請專利範圍第5項或第6項之半導體多層配 線板之形成方法’其中於上述氧化矽系層間絕緣層表面形 成S i - 0H結合所使用之處理步驟至少包含，氧化矽系層 間絕緣層於氧化性環境氣體下以紫外線照射之紫外線照射 處理。 8. 如申請專利範圍第5項或第6項之半導體多層配 -33- (3) 1251299 線板之形成方法，其中上述單分子層膜形成步驟之後，去 除剩餘之有機矽烷化合物，使下層配線層外露，其次進行 上述表面觸媒化步驟。 9.如申請專利範圍第5項或第6項之半導體多層配線 板之形成方法，其中上述無電解鍍層係Co系或…系鍍層。
    -34-
TW093129913A 2003-10-17 2004-10-01 Semiconductor multilayer wiring board and method of forming the same TWI251299B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003358433 2003-10-17
JP2004265445A JP4401912B2 (ja) 2003-10-17 2004-09-13 半導体多層配線板の形成方法

Publications (2)

Publication Number Publication Date
TW200515535A TW200515535A (en) 2005-05-01
TWI251299B true TWI251299B (en) 2006-03-11

Family

ID=34593913

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093129913A TWI251299B (en) 2003-10-17 2004-10-01 Semiconductor multilayer wiring board and method of forming the same

Country Status (5)

Country Link
US (1) US7498520B2 (zh)
JP (1) JP4401912B2 (zh)
KR (1) KR100632162B1 (zh)
CN (1) CN100341137C (zh)
TW (1) TWI251299B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170093B2 (en) * 2004-11-05 2007-01-30 Xerox Corporation Dielectric materials for electronic devices
JP4963349B2 (ja) * 2005-01-14 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7585764B2 (en) * 2005-08-09 2009-09-08 International Business Machines Corporation VIA bottom contact and method of manufacturing same
JP4616154B2 (ja) 2005-11-14 2011-01-19 富士通株式会社 半導体装置の製造方法
JP2007155606A (ja) * 2005-12-07 2007-06-21 Sharp Corp 表面形状認識用センサ及びその製造方法
US7743783B2 (en) * 2006-04-04 2010-06-29 Air Liquide Electronics U.S. Lp Method and apparatus for recycling process fluids
JP4911586B2 (ja) * 2006-09-13 2012-04-04 学校法人早稲田大学 積層構造、超ｌｓｉ配線板及びそれらの形成方法
US7547972B2 (en) 2006-09-29 2009-06-16 Waseda University Laminated structure, very-large-scale integrated circuit wiring board, and method of formation thereof
CN101188916B (zh) * 2006-11-17 2010-08-11 富葵精密组件(深圳)有限公司 制作具有断差结构的柔性电路板的方法
CN101207977B (zh) * 2006-12-20 2012-03-21 富葵精密组件(深圳)有限公司 制作具有断差结构的柔性电路板的方法
US20080251919A1 (en) * 2007-04-12 2008-10-16 Chien-Hsueh Shih Ultra-low resistance interconnect
US7829462B2 (en) * 2007-05-03 2010-11-09 Teledyne Licensing, Llc Through-wafer vias
DE102007037858B4 (de) 2007-08-10 2012-04-19 Infineon Technologies Ag Halbleiterbauelement mit verbessertem dynamischen Verhalten
US20100090342A1 (en) * 2008-10-15 2010-04-15 Hui-Lin Chang Metal Line Formation Through Silicon/Germanium Soaking
JP5388191B2 (ja) * 2009-05-26 2014-01-15 Ｊｘ日鉱日石金属株式会社 貫通シリコンビアを有するめっき物及びその形成方法
FR2950062B1 (fr) 2009-09-11 2012-08-03 Alchimer Solution et procede d'activation de la surface d'un substrat semi-conducteur
FR2950633B1 (fr) 2009-09-30 2011-11-25 Alchimer Solution et procede d'activation de la surface oxydee d'un substrat semi-conducteur.
US8703625B2 (en) * 2010-02-04 2014-04-22 Air Products And Chemicals, Inc. Methods to prepare silicon-containing films
TWI456012B (zh) 2010-06-08 2014-10-11 Henkel IP & Holding GmbH 使用脈衝式ｕｖ光源之晶圓背面塗覆方法
JP5993845B2 (ja) 2010-06-08 2016-09-14 ヘンケル アイピー アンド ホールディング ゲゼルシャフト ミット ベシュレンクテル ハフツング 先ダイシング法を行う微細加工されたウェーハへの接着剤の被覆
JP2012004401A (ja) * 2010-06-18 2012-01-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
KR101960982B1 (ko) 2011-02-01 2019-07-15 헨켈 아이피 앤드 홀딩 게엠베하 사전 절단되어 웨이퍼상에 도포된 언더필 필름
KR101997293B1 (ko) 2011-02-01 2019-07-05 헨켈 아이피 앤드 홀딩 게엠베하 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
FR2974818B1 (fr) * 2011-05-05 2013-05-24 Alchimer Procede de depot de couches metalliques a base de nickel ou de cobalt sur un substrat solide semi-conducteur ; kit pour la mise en oeuvre de ce procede
CN102881630A (zh) * 2011-07-12 2013-01-16 中芯国际集成电路制造(上海)有限公司 超低介电常数层的制作方法
US9201015B2 (en) 2011-07-14 2015-12-01 International Business Machines Corporation Plated through hole void detection in printed circuit boards by detecting a pH-sensitive component
CN102738076B (zh) * 2012-07-27 2014-10-22 上海华力微电子有限公司 通孔优先铜互连制作方法
US8716125B2 (en) * 2012-08-10 2014-05-06 Globalfoundries Inc. Methods of in-situ vapor phase deposition of self-assembled monolayers as copper adhesion promoters and diffusion barriers
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
JP2015110821A (ja) * 2013-12-06 2015-06-18 学校法人関東学院 アルミニウム材の表面にニッケル層を形成する方法、その形成方法を用いた半導体ウエハのアルミニウム電極表面へのニッケル層の形成方法及びその形成方法を用いて得られる半導体ウエハ基板
JP6181006B2 (ja) * 2014-07-09 2017-08-16 東京エレクトロン株式会社 めっき前処理方法、めっき処理システムおよび記憶媒体
CN104167405A (zh) * 2014-07-18 2014-11-26 清华大学 一种集成电路及其制备方法
WO2017094470A1 (ja) * 2015-11-30 2017-06-08 凸版印刷株式会社 多層プリント配線基板及びその製造方法
JP2018085358A (ja) * 2016-11-21 2018-05-31 日立化成株式会社 半導体装置の製造方法
US10304804B2 (en) * 2017-03-31 2019-05-28 Intel Corporation System on package architecture including structures on die back side
CN111868301A (zh) 2018-03-28 2020-10-30 大日本印刷株式会社 布线基板以及制造布线基板的方法
CN108962873B (zh) * 2018-09-04 2023-07-04 长鑫存储技术有限公司 复合双大马士革结构及其制备方法
FR3109840B1 (fr) * 2020-04-29 2022-05-13 Aveni Procédé de métallisation d’un substrat semi-conducteur, électrolyte et méthode de fabrication de 3D-NAND

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
JP2881963B2 (ja) * 1990-05-25 1999-04-12 ソニー株式会社 配線基板及びその製造方法
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
JP2984969B2 (ja) * 1993-11-12 1999-11-29 東京エレクトロン株式会社 処理システム
JP2917867B2 (ja) * 1995-08-14 1999-07-12 日本電気株式会社 多層配線基板
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
JP3909912B2 (ja) * 1997-05-09 2007-04-25 東京応化工業株式会社 シリカ系厚膜被膜形成方法
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2001355074A (ja) * 2000-04-10 2001-12-25 Sony Corp 無電解メッキ処理方法およびその装置
JP2001323381A (ja) * 2000-05-16 2001-11-22 Sony Corp めっき方法及びめっき構造
US6316351B1 (en) * 2000-05-31 2001-11-13 Taiwan Semiconductor Manufacturing Company Inter-metal dielectric film composition for dual damascene process
JP3654354B2 (ja) * 2001-05-28 2005-06-02 学校法人早稲田大学 超ｌｓｉ配線板及びその製造方法
JP2003218114A (ja) * 2002-01-22 2003-07-31 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20050110149A1 (en) 2005-05-26
US7498520B2 (en) 2009-03-03
KR20050037382A (ko) 2005-04-21
JP4401912B2 (ja) 2010-01-20
TW200515535A (en) 2005-05-01
KR100632162B1 (ko) 2006-10-11
CN100341137C (zh) 2007-10-03
CN1610091A (zh) 2005-04-27
JP2005142534A (ja) 2005-06-02

Similar Documents

Publication Publication Date Title
TWI251299B (en) Semiconductor multilayer wiring board and method of forming the same
TWI358105B (en) Method for fabricating semiconductor device
JP4545973B2 (ja) シリコン系組成物、低誘電率膜、半導体装置および低誘電率膜の製造方法
TWI381448B (zh) 半導體裝置之製造方法及使用該方法所形成之半導體裝置
TW200845212A (en) Activated chemical process for enhancing material properties of dielectric films
CN101647110B (zh) 半导体器件及其制造方法
TW200408535A (en) Low dielectric materials and methods for making same
US9029273B2 (en) Method for forming silicon oxide film of semiconductor device
US7547972B2 (en) Laminated structure, very-large-scale integrated circuit wiring board, and method of formation thereof
JP4911586B2 (ja) 積層構造、超ｌｓｉ配線板及びそれらの形成方法
JP2010153824A (ja) 多孔質絶縁膜の製造方法、半導体装置の製造方法、及び半導体装置
JP4657859B2 (ja) 多孔質薄膜の製造方法、多孔質薄膜およびこれを用いた半導体装置
JPWO2007123151A1 (ja) 絶縁膜のダメージ回復方法
JP4408816B2 (ja) 半導体装置の製造方法
KR20120054994A (ko) 반도체 소자의 제조방법
JP4579181B2 (ja) 多層配線における配線の還元方法、多層配線の製造方法、並びに、半導体装置の製造方法
JP4493278B2 (ja) 多孔性樹脂絶縁膜、電子装置及びそれらの製造方法
JP4459096B2 (ja) 半導体装置の製造方法
JP4989571B2 (ja) 多孔質膜の前駆体組成物の溶液
JP2006351877A (ja) 積層体の製造方法、半導体デバイスおよび半導体デバイスの製造方法
JP2013004548A (ja) 半導体装置の製造方法、半導体装置、及びこれらの層間絶縁層の形成に用いる溶液
JPH0353529A (ja) 半導体装置およびその製造方法
KR20040082295A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2009088281A (ja) 低誘電率の絶縁膜の成膜方法及び低誘電率の絶縁膜
KR100924558B1 (ko) 반도체 소자의 절연막 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees