CN104167405A - 一种集成电路及其制备方法 - Google Patents
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Abstract
本发明涉及一种集成电路，包括：一集成电路衬底、一低介电常数材料层、一阻挡层以及一铜层，所述低介电常数材料层设置于所述集成电路衬底的一个表面；所述低介电常数材料层远离所述集成电路衬底的表面具有至少一个凹槽，该至少一个凹槽的深度小于所述低介电常数材料层的厚度；所述铜层设置于所述至少一个凹槽内；所述阻挡层设置于所述至少一凹槽内，并位于所述铜层与所述凹槽内壁之间，所述阻挡层为一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成。本发明还提供一种所述集成电路的制备方法。
Description
技术领域
本发明属于集成电路的制造领域，涉及一种集成电路及其制备方法。
背景技术
随着极大规模集成电路的发展，传统的二氧化硅绝缘层逐渐被更低介电常数的材料所替代。低介电常数材料从降低介电常数值的角度，引入孔隙，并且具有较高的孔隙率。但是，该材料与导电材料Cu及其合金缺乏化学键连接，在后端的化学机械抛光（CMP）工艺中，极其容易发生因为黏附性差导致的剥离。而且，导电材料中的铜原子在高温以及通电状态下非常容易发生通过铜与低介电常数材料界面的扩散迁移，进而导致作为绝缘介质的低介电常数材料的破坏，以及整个集成电路的失效。因此，必须在低介电常数材料与铜之间增加一个尽可能薄的扩散阻挡层，来阻止铜的扩散。阻挡层要求具有良好的热稳定性、高温下不与铜反应，且与低介电常数材料和铜均具有良好的粘附性。
当集成电路的特征尺寸降低到22nm以下时，要求阻挡层的厚度小于2nm。然而，现有的集成电路中的阻挡层在保持与传统的金属、金属氮化物阻挡层相同的粘附性强度时，很难达到使其厚度小于2nm。
发明内容
有鉴于此，确有必要提供一种阻挡层可以保持较高粘附性强度，且厚度小于2纳米的集成电路及其制备方法。
一种集成电路，包括：一集成电路衬底、一低介电常数材料层、一阻挡层以及一铜层，所述低介电常数材料层设置于所述集成电路衬底的一个表面；所述低介电常数材料层远离所述集成电路衬底的表面具有至少一个凹槽，该至少一个凹槽的深度小于所述低介电常数材料层的厚度；所述铜层设置于所述至少一个凹槽内；所述阻挡层设置于所述至少一凹槽内，并位于所述铜层与所述凹槽内壁之间，所述阻挡层为一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成。
一种集成电路的制备方法，包括以下步骤：提供一集成电路衬底，在所述集成电路衬底的一个表面上形成一低介电常数材料层；对所述低介电常数材料层进行刻蚀，形成一图形化的低介电常数材料层，该图形化的低介电常数材料层远离所述集成电路衬底的表面具有至少一个凹槽，该至少一个凹槽的深度小于所述低介电常数材料层的厚度；对所述图形化的低介电常数材料层远离所述集成电路衬底的表面进行羟基化改性，使所述图形化的低介电常数材料层形成一羟基化表面；在所述羟基化表面形成一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成；在所述硅烷化自组装分子膜的表面沉积一铜层，并使该铜层填充于所述至少一个凹槽内；采用化学机械抛光去除所述至少一个凹槽以外的铜以及硅烷化自组装分子膜。
相较于现有技术，本发明提供的集成电路采用硅烷化自组装分子膜作为阻挡层，由于该硅烷化自组装分子膜末端含有易于与铜形成金属络合物的氮元素或硫元素，因此，更有利于起到阻挡铜扩散以及增强粘附的作用；由于硅烷的碳链长度小于10，所述该方法制备的阻挡层厚度较小，小于2纳米；另外，与现有的金属以及金属氮化物作为阻挡层相比，该集成电路的制备方法将简化后端的化学机械平坦化的工艺，克服扩散金属及金属氮化物阻挡层抛光难的问题。
附图说明
图1为本发明实施例提供的集成电路的结构示意图。
图2为本发明实施例提供的集成电路的制备方法中在集成电路衬底的一表面覆盖一低介电常数材料层的结构示意图。
图3为在图2结构中的低介电常数材料层上悬涂光刻胶后的结构示意图。
图4为对图2中的光刻胶进行图形化处理后的结构示意图。
图5为对图4中低介电常数材料层进行图形化处理后的结构示意图。
图6为在图5的图形化低介电常数材料层表面沉积硅烷化自组装分子膜后的结构示意图。
图7为在图6的硅烷化自组装分子膜表面沉积铜后的结构示意图。
图8为经过化学机械抛光（CMP）后形成的大马士革镶嵌结构。
图9为在图8中的大马士革镶嵌结构表面沉积保护层后的结构示意图。
图10为采用3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷自组装分子膜后Cu与低介电常数材料界面的界面韧性随退火温度的变化趋势。
图11为采用3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷自组装分子膜后集成电路电阻率随温度的变化趋势。
主要元件符号说明
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
以下将结合附图详细说明本发明实施例的集成电路及其制备方法。
请参阅图1，本发明提供一种集成电路100，包括：一集成电路衬底101、一图形化的低介电常数材料层106、一阻挡层111以及一铜层108，所述图形化的低介电常数材料层106设置于所述集成电路衬底101的一个表面；所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面具有多个凹槽（图未示），该多个凹槽的深度小于所述图形化的低介电常数材料层106的厚度；所述铜层108填充于所述多个凹槽内，且所述铜层108的厚度等于所述凹槽的深度；所述阻挡层111设置于所述多个凹槽内，并位于所述铜层108与所述凹槽内壁之间，所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面与所述铜层108远离所述集成电路衬底101的表面在同一水平面上。
所述集成电路衬底101的材料可以选自硅或氮化硅（SixNy）等。
所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面为一羟基化的表面。所述图形化的低介电常数材料层106可以选自基于硅基高分子的低介电常数材料、基于气凝胶的低介电常数材料、基于有机物和硅氧化物的混合物的低介电常数材料、以及基于碳掺杂氧化硅的低介电常数材料等。所述图形化的低介电常数材料层106可以通过等离子体增强化学气相沉积或悬涂等方法覆盖在所述集成电路衬底101的表面。优选的，所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面为一羟基化表面。
可以理解，所述凹槽的数量并不限定于本实施例的多个，也可以根据实际需要设计为一个或两个。
所述阻挡层111为一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成。其中，3-(2-氨乙基)-氨丙基三甲氧基硅烷的结构式为；(3-巯基丙基)三甲氧基硅烷的结构式为。由于硅烷化自组装分子膜末端含有易于与铜形成金属络合物的氮元素或硫元素，因此，该阻挡层111用作低介电常数材料与铜互连的阻挡层时，更有利于起到阻挡铜扩散以及增强粘附的作用。另外，由于3-(2-氨乙基)-氨丙基三甲氧基硅烷以及(3-巯基丙基)三甲氧基硅烷中硅烷的碳链长度均小于10，所以形成的分子膜的厚度小，可以满足集成电路特征尺寸日益减小的需要。
所述集成电路100可进一步包括一保护层110。所述保护层110的材料可以选自集成电路的任意常用保护层。优选的，所述保护层110选自SixNy。所述SixNy可以通过化学气相沉积、物理气相沉积、蒸镀等方法沉积在所述图形化的低介电常数材料层106、硅烷化自组装分子膜以及铜层108远离所述集成电路衬底101的表面。
请参阅图2-8，本发明还提供一种所述集成电路100的制备方法，其包括以下步骤：
S10：提供一集成电路衬底101，在所述集成电路衬底101的一个表面上形成一低介电常数材料层102；
S11：对所述低介电常数材料层102远离所述集成电路衬底101的一表面进行亲水化处理，使所述低介电常数材料层102具有一亲水性表面；
S12：在所述亲水性表面覆盖一层光刻胶层103，并对所述光刻胶层103进行图形化处理，获得一图形化的光刻胶层104；
S13：对所述低介电常数材料层102进行刻蚀后去除图形化的光刻胶层104，形成一图形化的低介电常数材料层106，该图形化的低介电常数材料层106远离所述集成电路衬底101的表面具有多个凹槽105，该多个凹槽105的深度小于所述低介电常数材料层的厚度
S14：对所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面进行羟基化改性，使所述图形化的低介电常数材料层106形成一羟基化表面；
S15：在所述羟基化表面形成一硅烷化自组装分子膜107，该硅烷化自组装分子膜107由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成；
S16：在所述硅烷化自组装分子膜107的表面沉积一铜层108，并使该铜层108填充于所述多个凹槽内；
S17：采用化学机械抛光去除所述凹槽105以外的铜以及硅烷化自组装分子膜。
步骤S10中，所述集成电路衬底101的材料可以选自硅或氮化硅（SixNy）等。所述低介电常数材料层102的材料可以选自基于硅基高分子的低介电常数材料、基于气凝胶的低介电常数材料、基于有机物和硅氧化物的混合物的低介电常数材料、以及基于碳掺杂氧化硅的低介电常数材料等。所述低介电常数材料层102可以通过等离子体增强化学气相沉积或悬涂等方法覆盖在所述集成电路衬底101的表面。
步骤S11中，所述亲水化处理可以选自微波等离子体、等离子体刻蚀（RIE）以及电感耦合等离子体刻蚀（ICP）等。优选地，采用微波等离子体对所述低介电常数材料层102远离所述集成电路衬底101的一表面进行亲水化处理。本实施例中，所述微波等离子体选用氧气微波等离子体，其中，频率为2.4GHz，流量为100~300sccm，功率为100~400W，压力为0.1~0.5mbar。
步骤S12中，所述光刻胶层103可以采用悬涂等方式在所述低介电常数材料层102远离所述集成电路衬底101的一表面形成，所述悬涂转速优选为3000~5000rpm。可以理解，所述光刻胶层103也可以替换为压印胶。
所述图形化光刻胶层103的方法不限。本实施例中采用氩气微波等离子体图形化所述光刻胶层103，其中，微波频率为2.4GHz，流量为100~300sccm，功率为100~400W，压力为0.1~0.5mbar。
可以理解，所述步骤S11和S12为可选择的，也可以选择其他方法，只要能够对所述低介电常数材料层102进行刻蚀，使其形成一图形化的低介电常数材料层106，且该图形化的低介电常数材料层106远离所述集成电路衬底101的表面具有多个凹槽105即可。
步骤S13中，可以采用氟碳烷与氩气的混合气体对所述低介电常数材料层102进行刻蚀，从而形成一具有多个凹槽105的图形化的低介电常数材料层106。所述氟碳烷优选为CFx或CHFx。本实施例中，采用CF4和Ar的混合气体对所述低介电常数材料层102进行刻蚀,其中，CF4流量为5~10sccm，Ar流量为30~50sccm，功率为100~200W，压力为30~70mTorr。可以理解，所述凹槽105的数量也可以为一个或两个。
步骤S14中，可以采用等离子体对所述图形化的低介电常数材料层106远离所述集成电路衬底101的表面进行表面羟基化改性。所述等离子体优选纯氧等离子体。具体地：将等离子体处理装置的反应室抽真空到20~30Pa；然后通入氧气1~5分钟，流速为20~50sccm，压力为500~750mTorr；起辉，功率为100~200W，反应时间为1~5分钟；停止反应，继续通氧气1~5分钟，压力保持在100~300mTorr；最后开腔取样。
步骤S15中，在所述羟基化的表面形成一硅烷化自组装分子膜107可以采用液相沉积或气相沉积等方法。优选地，采用液相沉积方法在所述羟基化的表面形成一硅烷化自组装分子膜107，具体地，将步骤S14中得到的一表面覆盖有图形化的低介电常数材料层106的集成电路衬底浸入一硅烷化溶液中，在溶液温度为室温或50~70°C的条件下沉积0.5~12小时，其中，该硅烷化溶液中溶质为3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷，溶质的浓度为1~30mM；溶剂为有机溶剂；水分含量为0~10wt.%。所述气相沉积方法可以选自超临界二氧化碳沉积，化学反应气相沉积等。
步骤S16中，所述铜层108可以通过电镀、化学镀、蒸镀、物理气相沉积等方法沉积在所述硅烷化自组装分子膜107的表面上。
步骤S17中，采用化学机械抛光去除所述凹槽105以外的铜以及硅烷化自组装分子膜后，形成大马士革镶嵌结构109。所述化学机械抛光中，抛光液可以采用传统的铜抛光液，例如，氧化硅溶胶/苯骈三氮唑/双氧水/甘氨酸抛光液等。
请参阅图9，可以进一步在所述大马士革镶嵌结构109的表面沉积一保护层110。所述保护层110的材料可以选自集成电路的任意常用保护层。优选的，所述保护层110选自SixNy。所述SixNy可以通过化学气相沉积、物理气相沉积、蒸镀等方法沉积在大马士革镶嵌结构109的表面。所述保护层110覆盖所述图形化的低介电常数材料层104，硅烷化自组装分子膜107以及铜层108。
请参阅图10，为采用3-(2-氨乙基)-氨丙基三甲氧基硅烷（AEAPTMS）或者(3-巯基丙基)三甲氧基硅烷（MPTMS）自组装分子膜后Cu与低介电常数材料界面的界面韧性随退火温度的变化趋势。由图中可以看出，当采用AEAPTMS自组装分子膜作为粘附增强层时，其对Cu/低介电常数材料的界面韧性最大值可达7.9±0.3J/m2，当采用MPTMS自组装分子膜作为粘附增强层时，其对Cu/低介电常数材料的界面韧性最大值可达5.1±0.2J/m2。说明3-(2-氨乙基)-氨丙基三甲氧基硅烷以及(3-巯基丙基)三甲氧基硅烷这两种自组装分子膜与Cu以及低介电常数材料的粘附性较好，可以使Cu与低介电常数材料之间粘附性得到很大的增强。
请参阅图11，为采用3-(2-氨乙基)-氨丙基三甲氧基硅烷（AEAPTMS）或者(3-巯基丙基)三甲氧基硅烷（MPTMS）自组装分子膜后集成电路电阻率随温度的变化趋势。由图中可以看出，采用AEAPTMS自组装分子膜或MPTMS自组装分子膜作为阻挡层时，电阻率均能够维持在较低的水平，且MPTMS自组装分子膜的电阻率低于AEAPTMS自组装分子膜。
本发明实施例提供的集成电路的制备方法具有以下优点。其一、采用生长硅烷化自组装分子膜的方法制备阻挡层，由于硅烷化自组装分子膜末端含有易于与铜形成金属络合物的氮元素或硫元素，因此，在用于低介电常数与铜互连的阻挡层时，更有利于起到阻挡铜扩散以及增强粘附的作用。其二、由于3-(2-氨乙基)-氨丙基三甲氧基硅烷以及(3-巯基丙基)三甲氧基硅烷中硅烷的碳链长度均小于10，所述该方法制备的阻挡层厚度较小，小于2纳米，可以满足集成电路特征尺寸日益减小的需要。其三、由于3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷形成的分子膜均为一软膜，该分子膜的引入，可以克服金属及金属氮化物阻挡层抛光难的问题。将简化制备集成电路时化学机械平坦化的工艺。
另外，本领域技术人员还可在本发明精神内作其它变化，当然这些依据本发明精神所作的变化，都应包含在本发明所要求保护的范围内。
Claims (10)
1.一种集成电路，包括：一集成电路衬底、一低介电常数材料层、一阻挡层以及一铜层，所述低介电常数材料层设置于所述集成电路衬底的一个表面；所述低介电常数材料层远离所述集成电路衬底的表面具有至少一个凹槽，该至少一个凹槽的深度小于所述低介电常数材料层的厚度；所述铜层设置于所述至少一个凹槽内；所述阻挡层设置于所述至少一凹槽内，并位于所述铜层与所述凹槽内壁之间，其特征在于，所述阻挡层为一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成。
2.如权利要求1所述的集成电路，其特征在于，所述硅烷化自组装分子膜的厚度小于2纳米。
3.如权利要求1所述的集成电路，其特征在于，进一步包括一保护层，该保护层设置于所述低介电常数材料层远离所述集成电路衬底的表面，且覆盖所述铜层与阻挡层。
4.如权利要求1所述的集成电路，其特征在于，所述铜层的厚度等于所述凹槽的深度。
5.一种集成电路的制备方法，包括以下步骤：
S10：提供一集成电路衬底，在所述集成电路衬底的一个表面上形成一低介电常数材料层；
S11：对所述低介电常数材料层进行刻蚀，形成一图形化的低介电常数材料层，该图形化的低介电常数材料层远离所述集成电路衬底的表面具有至少一个凹槽，该至少一个凹槽的深度小于所述低介电常数材料层的厚度；
S12：对所述图形化的低介电常数材料层远离所述集成电路衬底的表面进行羟基化改性，使所述图形化的低介电常数材料层形成一羟基化表面；
S13：在所述羟基化表面形成一硅烷化自组装分子膜，该硅烷化自组装分子膜由3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷组成；
S14：在所述硅烷化自组装分子膜的表面沉积一铜层，并使该铜层填充于所述至少一个凹槽内；
S15：采用化学机械抛光去除所述至少一个凹槽以外的铜以及硅烷化自组装分子膜。
6.如权利要求5所述的集成电路的制备方法，其特征在于，步骤S15后进一步包括一沉积保护层的步骤。
7.如权利要求5所述的集成电路的制备方法，其特征在于，所述亲水化处理为微波等离子体处理、等离子体刻蚀或电感耦合等离子体刻蚀。
8.如权利要求5所述的集成电路的制备方法，其特征在于，采用氟碳烷与氩气的混合气体对所述低介电常数材料层进行刻蚀形成一图形化的低介电常数材料层。
9.如权利要求5所述的集成电路的制备方法，其特征在于，采用纯氧等离子体对所述低介电常数材料薄膜远离所述集成电路衬底的表面进行表面羟基化改性，包括以下步骤：将等离子体处理装置的反应室抽真空到20~30Pa；然后通入氧气1~5分钟，流速为20~50sccm，压力为500~750mTorr；起辉，功率为100~200W，反应时间为1~5分钟；停止反应，继续通氧气1~5分钟，压力保持在100~300mTorr。
10.如权利要求5所述的集成电路的制备方法，其特征在于，在所述羟基化的表面形成一硅烷化自组装分子膜的步骤包括：将步骤S14中得到的一表面覆盖有图形化的低介电常数材料层的集成电路衬底浸入一硅烷化溶液中，在溶液温度为室温或50~70°C的条件下沉积0.5~12小时，其中，该硅烷化溶液中溶质为3-(2-氨乙基)-氨丙基三甲氧基硅烷或(3-巯基丙基)三甲氧基硅烷，溶质的浓度为1~30mM；溶剂为有机溶剂；水分含量为0~10wt.%。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20141126 |