CN103871963A - 一种低介电常数薄膜的成膜方法 - Google Patents

一种低介电常数薄膜的成膜方法 Download PDF

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Abstract

本发明涉及金属互连工艺,尤其涉及一种低介电常数薄膜的成膜方法。所述方法包括以下步骤:提供一晶圆衬底;在晶圆衬底的上表面制备有一第一金属互连层;在衬底上由下至上依次制备含有至少三层含有致孔剂的绝缘膜;对至少三层绝缘膜进行紫外线处理,以将致孔剂从至少三层的绝缘膜中去除;进行刻蚀工艺形成大马士革结构;制备第二金属互连层形成金属互连结构;其中,至少三层含有致孔剂的绝缘膜中,各层绝缘膜中的致孔剂的含量从最上层和最下层的绝缘膜开始逐渐向位于中间层的绝缘膜递增。本发明通过引入含量不同的致孔剂的掺碳薄膜组合进行沉积,在获得较低介电常数的同时增加了薄膜硬度,提高了器件的可靠性。

Description

一种低介电常数薄膜的成膜方法
技术领域
本发明涉及金属互连工艺,尤其涉及一种低介电常数薄膜的成膜方法。
背景技术
在40纳米以下金属互连工艺中,为了降低线间延时,两层互连金属间的介质层要求有较低的介电常数,介电常数越低,延时越小,器件速度也就越快。40纳米常用的超低介电常数薄膜的介电常数已经在2.6以下。除了较低的介电常数,还要保证薄膜有较高的机械性能,包括杨氏模量、硬度等。目前最常用的方法是使用致孔剂采用等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition,简称:PECVD)的方法沉积一层掺碳的薄膜,然后通过紫外线处理将有机致孔剂赶出薄膜,得到有孔的掺碳薄膜。紫外线照射能够将有机物分解,然后以气体的形式脱离薄膜,形成孔洞,孔洞的引入能够降低介电常数,通常孔洞的密度越大,直径越大,得到的介电常数越小,同时紫外线还会将薄膜中的硅碳键重新链接,形成更致密的骨架结构,这样来支撑孔洞。有机物致孔剂在沉积过程中的含量直接决定介电常数的大小和薄膜的硬度,薄膜致孔剂含量较高时,经过紫外线的照射,薄膜孔洞的密度较高,孔径较大,得到的介电常数较底,但是硬度也会随之降低,相反,致孔剂含量较底时,薄膜的孔洞的密度较小,孔径较小,得到的介电常数较高,但是硬度会大大增加。为了获得较低的延时,必须要保证较低的介电常数,但是这样就牺牲了薄膜的机械性能。
中国专利(CN101060079A)公开了一种低介电常数的介电薄膜的形成方法,包括形成一多空低介电常数的介电薄膜于半导体基底上的方法。导入活性键结于多孔低介电常数的介电薄膜之中,以改善低介电常数薄膜的损失电阻及化学完整性,进而在经过后续的制程后,保持低介电常数薄膜的低介电常数。
中国专利(CN102364669A)公开了一种超低介电常数薄膜铜互连的制作方法,该种制作方法在超低介电常数薄膜上将要形成通孔和沟槽的区域覆盖遮蔽图形,使得超低介电常数薄膜经紫外线照射后仅在上述区域外得到多孔结构的超低介电常数薄膜,将要形成通孔和沟槽区域的超低介电常数薄膜结构致密。
发明内容
本发明的目的在于解决上述问题,使获得较低介电常数的同时增加了薄膜硬度,提高了器件稳定性。
为达到上述目的,具体技术方案如下:
一种低介电常数薄膜的成膜方法,应用于金属互连工艺中,所述方法包括以下步骤:
提供一晶圆衬底;
在所述晶圆衬底的上表面制备有一第一金属互连层;
在所述衬底上由下至上依次制备含有至少三层含有致孔剂的绝缘膜;
对所述至少三层绝缘膜进行紫外线处理,以将所述致孔剂从所述至少三层的绝缘膜中去除;
进行刻蚀工艺形成大马士革结构;
制备第二金属互连层形成金属互连结构;
其中,所述至少三层含有致孔剂的绝缘膜中,各层绝缘膜中的致孔剂的含量从最上层和最下层的绝缘膜开始逐渐向位于中间层的绝缘膜递增。
优选的,所述第一金属互连层中还包括一第一阻挡层、一第一籽晶层和一第一金属层;其中,所述第一金属互连层中的所述第一金属层覆盖所述第一籽晶层的上表面,所述第一籽晶层覆盖所述第一阻挡层的上表面。
所述第二金属互连层中还包括一第二阻挡层、一第二籽晶层和一第二金属层;其中,所述第二金属层覆盖所述第二籽晶层的上表面,所述第二籽晶层覆盖所述第二阻挡层的上表面。优选的,所述衬底中的所述第一金属层的材质为铜、钨和铝中的任意一种;所述第二金属层的材质为铜、钨和铝中的任意一种。
优选的,所述至少三层绝缘层均为掺碳的低介电常数薄膜。
优选的,所述低介电常数薄膜通过等离子体增强化学气相沉积工艺进行制备。
优选的,所述化学气相沉积的原料为甲基二乙基硅氧烷、氧气和致孔剂。
优选的,所述低介电常数薄膜通过低压化学气相沉积工艺制进行制备。
优选的,所述紫外线处理时间为20s-500s;所述紫外线处理的温度在300摄氏度到480摄氏度之间。
优选的,所述刻蚀工艺是指旋涂光刻胶进行光刻并刻蚀形成大马士革结构。
优选的,所述至少三层绝缘层为三层的绝缘层其中位于最下层绝缘层的厚度为
Figure BDA0000468380830000031
位于中间的绝缘层的厚度为
Figure BDA0000468380830000032
位于最上层绝缘层的厚度为
Figure BDA0000468380830000033
本发明的技术方案能够增加薄膜硬度,提高器件的可靠性。介电薄膜致孔剂含量较高时,经过紫外线的照射,薄膜孔洞的密度较高,孔径较大,得到的介电常数较底,但是硬度也会随之降低,相反,致孔剂含量较底时,薄膜的孔洞的密度较小,孔径较小,得到的介电常数较高,但是硬度会大大增加。本发明通过引入含量不同的致孔剂的掺碳薄膜组合进行沉积,在获得较低介电常数的同时增加了薄膜硬度,提高了器件的可靠性。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解,本发明的示意性实例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1是本发明方法一实施例中沉积第一金属互连层的示意图;
图2是本发明方法一实施例中生长所述刻蚀阻挡层后的器件结构示意图;
图3是本发明方法一实施例中生长第一绝缘膜后的器件结构示意图;
图4是本发明方法一实施例中生长第二绝缘膜后的器件结构示意图;
图5是本发明方法一实施例中生长第三绝缘膜后的器件结构示意图;
图6是本发明方法一实施例中紫外线处理后的器件结构示意图;
图7是本发明方法一实施例中生长硬掩模后的器件结构示意图;
图8是本发明方法一实施例中沉积第二金属互连层后的器件结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明,显然,所描述的实例仅仅是本发明一部分实例,而不是全部的实例。基于本发明汇总的实例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有实例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实例及实例中的特征可以相互自由组合。
以下将结合附图对本发明的实例做具体阐释。
本发明的实例是一种低介电常数薄膜的成膜方法,包括以下步骤:如图1所示,提供一晶圆衬底1,在该晶圆衬底1的上表面制备有一第一金属互连层2,该第一金属互连层2由下至上依次包括有通过物理气相沉积(PhysicalVapor Deposition,简称:PVD)制备的第一阻挡层(一般为Ta和TaN)、通过PVD沉积铜的第一籽晶层,其厚度为
Figure BDA0000468380830000051
以及通过电镀形成一层第一金属层,该第一金属层的材质为铜,其厚度范围为
Figure BDA0000468380830000052
然后通过化学机械研磨将该金属层磨平,使得其厚度降为
Figure BDA0000468380830000053
其中,所述第一金属互连层中的所述第一金属层覆盖所述第一籽晶层的上表面,所述第一籽晶层覆盖所述第一阻挡层的上表面。
如图2所示,在第一金属互连层2上通过PECVD的方法生长刻蚀阻挡层3(一般为氮化硅或者碳化硅或者碳氮化硅),其厚度为
Figure BDA0000468380830000054
(如
Figure BDA0000468380830000055
Figure BDA0000468380830000056
等);
如图3所示,在刻蚀阻挡层3上通过PECVD的方法生长第一层含有致孔剂的掺碳的低介电常数薄膜即第一绝缘膜4,采用PECVD设备进行制备,该第一绝缘膜4中的致孔剂含量较低,其厚度为
Figure BDA0000468380830000057
(如
Figure BDA0000468380830000058
Figure BDA0000468380830000061
等),主要过程是通入2000sccm-4000sccm(如2000sccm、2700sccm、3400sccm等)的甲基二乙基硅氧烷m-DEOS,150sccm-250sccm(如150sccm、200sccm、220sccm、250sccm等)的氧气和0-2500sccm(如0sccm、1000sccm、2000sccm、2500sccm等)的致孔剂C10H16,以及这些主要气体的载气-氦气1000sccm-2000sccm(如1000sccm、1200sccm、1600sccm、2000sccm等),当气体流量稳定时,开启射频,这里的射频为高频13.36MHz,功率为600W-1000W(如600W、750W、900W、1000W等);
步骤四,如图4所示,在第一低介电常数薄膜上通过PECVD的方法生长第二层含有致孔剂的掺碳的低介电常数薄膜即第二绝缘膜5,第二绝缘膜5中的致孔剂含量较高,其厚度为
Figure BDA0000468380830000062
(如
Figure BDA0000468380830000063
Figure BDA0000468380830000064
等),主要过程是通入2000sccm-4000sccm(如2000sccm、2700sccm、3400sccm等)的甲基二乙基硅氧烷m-DEOS,150sccm-250sccm(如150sccm、200sccm、220sccm、250sccm等)的氧气和2600sccm-4000sccm(如2600sccm、3200sccm、3600sccm、4000sccm等)的致孔剂C10H16,以及这些主要气体的载气-氦气1000sccm-2000sccm(如1000sccm、1200sccm、1600sccm、2000sccm等),当气体流量稳定时,开启射频,这里的射频为高频13.36MHz,功率为600W-1000W(如600W、750W、900W、1000W等);
步骤五,如图5所示,在所述第二低介电常数薄膜上通过PECVD的方法生长第三层含有致孔剂的掺碳的低介电常数薄膜即第三绝缘膜6,第三绝缘膜6中的致孔剂含量较低,其厚度为
Figure BDA0000468380830000065
(如
Figure BDA0000468380830000066
Figure BDA0000468380830000067
等)主要过程是通入2000sccm-4000sccm(如2000sccm、2700sccm、3400sccm等)的甲基二乙基硅氧烷m-DEOS,150sccm-250sccm(如150sccm、200sccm、220sccm、250sccm等)的氧气和800sccm-2000sccm的致孔剂C10H16,以及这些主要气体的载气-氦气1000sccm-2000sccm(如1000sccm、1200sccm、1600sccm、2000sccm等),当气体流量稳定时,开启射频,这里的射频为高频13.36MHz,功率为600W-1000W(如600W、750W、900W、1000W等);
上述的第一绝缘膜4、第二绝缘膜5和第三绝缘膜6的生长过程的温度均为240摄氏度到300摄氏度之间,设备腔体的压力为5托到10托之间;
步骤六,如图6所示,对第一绝缘膜4、第二绝缘膜5和第三绝缘膜6进行紫外线处理,紫外线处理是指对薄膜进行紫外线照射,紫外线处理的时间和强度根据沉积的膜厚的厚度变化而确定,紫外线处理时间为20s-500s,根据膜厚的不同作相应的调整,温度在300摄氏度到480摄氏度之间;例如:一般的对
Figure BDA0000468380830000071
的薄膜,照射时间在150s-400s之间;
步骤七,如图7所示,在紫外线处理完的所述第一绝缘膜4、第二绝缘膜5和第三绝缘膜6上端PECVD生长一层所述硬掩模7(本方案采用的是二氧化硅和氮化钛)然后旋涂光刻胶进行光刻并刻蚀形成大马士革结构;
步骤八,如图8所示,在形成的大马士革结构上沉积第二金属互连层8,包括:1.沉积第二阻挡层(一般为Ta和TaN);2.沉积铜的第二籽晶层;3.通过电镀形成第二金属层。其中,所述第二金属层覆盖所述第二籽晶层的上表面,所述第二籽晶层覆盖所述第二阻挡层的上表面。
本发明的上述实施例,主要应用在40纳米及以下金属互连工艺:先进金属互连工艺中,形成所述第一金属互连层2以后,生长三层含有致孔剂(每一层的致孔剂的含量不同)掺碳薄膜即第一绝缘膜4、第二绝缘膜5和第三绝缘膜6,然后通过紫外线处理将致孔剂赶出,形成多孔的第一绝缘膜4、第二绝缘膜5和第三绝缘膜6,从而降低了介电常数薄膜的介电常数值同时增加了薄膜的硬度等其他机械性能,接着形成第二金属互连层,进而降低了两层互连金属间的RC延时,同时又保证了介质层的机械性能,增加了器件的可靠性。致孔剂的含量直接关系到介电薄膜的电学性质和硬度等,介电常数薄膜致孔剂含量较高时,经过紫外线的照射,介电常数薄膜孔洞的密度较高,孔径较大,得到的介电常数值较底,但是硬度也会随之降低,相反,致孔剂含量较底时,薄膜的孔洞的密度较小,孔径较小,得到的介电常数值较高,但是硬度会大大增加。本发明通过引入含量不同的致孔剂的低介电常数薄膜,在获得较低介电常数值的同时增加了介电常数薄膜的硬度,提高了器件稳定性。本发明中提到的第一绝缘膜4、第二绝缘膜5和第三绝缘膜6的生长采用的是等离子体化学气相沉积,沉积过程包括致孔剂的引入,致孔剂为有机物,主要有碳和氢构成,紫外线照射后会解离并挥发形成空洞,从而降低薄膜的介电常数值,但不仅限于用等离体化学气相沉积,也可以包括低压化学气相沉积等其他类似的成膜方式;本发明的实施例中所提到的金属层的材质为铜是金属层的的一种特例,本发明所指的金属层不仅限于使用铜,也包括钨、铝等集成电路常用的互连线金属;本发明中提到的第一绝缘膜4、第二绝缘膜5和第三绝缘膜6的主要区别是低介电常数薄膜沉积过程中致孔剂的含量不同,第一绝缘膜4和第三绝缘膜6的致孔剂含量较低,从而使得其介电常数较高,硬度较高,第二绝缘膜5的致孔剂含量高于第一绝缘膜4、第三绝缘膜6,从而使得介电常数较底,硬度较低,这样得到的第一绝缘膜4、第二绝缘膜5和第三绝缘膜6具有较低介电常数的同时能够保证较高的硬度;本发明并不仅限于三层低介电常数薄膜,可以无限扩展到多层低介电常数薄膜,多层低介电常数薄膜间可以有一个致孔剂的梯度;
本发明的技术方案相比传统的低介电常数薄膜的成膜方法来说,由于致孔剂的含量直接关系到介电薄膜的电学性质和硬度等,介电薄膜致孔剂含量较高时,经过紫外线的照射,薄膜孔洞的密度较高,孔径较大,得到的介电常数较底,但是硬度也会随之降低,相反,致孔剂含量较底时,薄膜的孔洞的密度较小,孔径较小,得到的介电常数较高,但是硬度会大大增加。本发明通过引入含量不同的致孔剂的掺碳薄膜组合进行沉积,在获得较低介电常数的同时增加了薄膜硬度,提高了器件的可靠性。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所做出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。

Claims (10)

1.一种低介电常数薄膜的成膜方法,应用于金属互连工艺中,其特征在于,所述方法包括以下步骤:
提供一晶圆衬底;
在所述晶圆衬底的上表面制备有一第一金属互连层;
在所述衬底上由下至上依次制备含有至少三层含有致孔剂的绝缘膜;
对所述至少三层绝缘膜进行紫外线处理,以将所述致孔剂从所述至少三层的绝缘膜中去除;
进行刻蚀工艺形成大马士革结构;
制备第二金属互连层形成金属互连结构;
其中,所述至少三层含有致孔剂的绝缘膜中,各层绝缘膜中的致孔剂的含量从最上层和最下层的绝缘膜开始逐渐向位于中间层的绝缘膜递增。
2.如权利要求1所述的方法,其特征在于,所述第一金属互连层中还包括一第一阻挡层、一第一籽晶层和一第一金属层;其中,所述第一金属互连层中的所述第一金属层覆盖所述第一籽晶层的上表面,所述第一籽晶层覆盖所述第一阻挡层的上表面。
所述第二金属互连层中还包括一第二阻挡层、一第二籽晶层和一第二金属层;其中,所述第二金属层覆盖所述第二籽晶层的上表面,所述第二籽晶层覆盖所述第二阻挡层的上表面。
3.如权利要求1所述的方法,其特征在于,所述衬底中的所述第一金属层的材质为铜、钨和铝中的任意一种;所述第二金属层的材质为铜、钨和铝中的任意一种。
4.如权利要求1所述的方法,其特征在于,所述至少三层绝缘层均为掺碳的低介电常数薄膜。
5.如权利要求4所述的方法,其特征在于,所述低介电常数薄膜通过等离子体增强化学气相沉积工艺进行制备。
6.如权利要求5所述的方法,其特征在于,所述化学气相沉积的原料为甲基二乙基硅氧烷、氧气和致孔剂。
7.如权利要求4所述的方法,其特征在于,所述低介电常数薄膜通过低压化学气相沉积工艺制进行制备。
8.如权利要求1所述的方法,其特征在于,所述紫外线处理时间为20s-500s;所述紫外线处理的温度在300摄氏度到480摄氏度之间。
9.如权利要求1所述的方法,其特征在于,所述刻蚀工艺是指旋涂光刻胶进行光刻并刻蚀形成大马士革结构。
10.如权利要求1所述的方法,其特征在于,所述至少三层绝缘层为三层的绝缘层,其中位于最下层绝缘层的厚度为
Figure FDA0000468380820000021
位于中间的绝缘层的厚度为
Figure FDA0000468380820000022
位于最上层绝缘层的厚度为
Figure FDA0000468380820000023
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943560A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种形成低介电常数薄膜及其缓冲层的成膜方法
CN103943561A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种低介电常数薄膜的成膜方法
CN105405838A (zh) * 2015-09-01 2016-03-16 苏州含光微纳科技有限公司 一种新型tsv转接板及制作方法
CN104134630B (zh) * 2014-08-20 2017-08-22 上海华力微电子有限公司 一种减少超低介质常数薄膜侧壁损伤的方法
CN107154395A (zh) * 2016-03-02 2017-09-12 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10727350B2 (en) 2016-08-02 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
CN1627498A (zh) * 2003-11-12 2005-06-15 台湾积体电路制造股份有限公司 半导体组件内层介电层与半导体组件及其制造方法
US20050133920A1 (en) * 2003-12-23 2005-06-23 Huey-Chiang Liou Method and materials for self-aligned dual damascene interconnect structure
CN101226896A (zh) * 2007-01-17 2008-07-23 台湾积体电路制造股份有限公司 双层多孔性介电层和半导体介电层内连线结构的制造方法
CN101393865A (zh) * 2007-09-17 2009-03-25 联华电子股份有限公司 超低介电常数介电层及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
CN1627498A (zh) * 2003-11-12 2005-06-15 台湾积体电路制造股份有限公司 半导体组件内层介电层与半导体组件及其制造方法
US20050133920A1 (en) * 2003-12-23 2005-06-23 Huey-Chiang Liou Method and materials for self-aligned dual damascene interconnect structure
CN101226896A (zh) * 2007-01-17 2008-07-23 台湾积体电路制造股份有限公司 双层多孔性介电层和半导体介电层内连线结构的制造方法
CN101393865A (zh) * 2007-09-17 2009-03-25 联华电子股份有限公司 超低介电常数介电层及其形成方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943560A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种形成低介电常数薄膜及其缓冲层的成膜方法
CN103943561A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种低介电常数薄膜的成膜方法
CN103943561B (zh) * 2014-05-08 2016-06-22 上海华力微电子有限公司 一种低介电常数薄膜的成膜方法
CN103943560B (zh) * 2014-05-08 2016-08-31 上海华力微电子有限公司 一种形成低介电常数薄膜及其缓冲层的成膜方法
CN104134630B (zh) * 2014-08-20 2017-08-22 上海华力微电子有限公司 一种减少超低介质常数薄膜侧壁损伤的方法
CN105405838A (zh) * 2015-09-01 2016-03-16 苏州含光微纳科技有限公司 一种新型tsv转接板及制作方法
CN107154395A (zh) * 2016-03-02 2017-09-12 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10269627B2 (en) 2016-03-02 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10840134B2 (en) 2016-03-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US11328952B2 (en) 2016-03-02 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10727350B2 (en) 2016-08-02 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US11374127B2 (en) 2016-08-02 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US11777035B2 (en) 2016-08-02 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-layer film device and method

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