CN103413781A - 一种金属硬掩膜层及铜互连结构的制备方法 - Google Patents
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Abstract
本发明提供一种金属硬掩膜层及铜互连结构的制备方法，通过在一半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作后形成预定厚度的金属硬掩膜层，这样周而复始几个循环达到预定厚度后结束。采用该方法能够有效改善金属硬掩膜层的平整度，不影响金属硬掩膜层电阻率均匀性，提高了金属硬掩膜层的品质，同时又充分释放和减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到金属硬掩膜层的高应力而产生变形现象发生的可能性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种金属硬掩膜层及铜互连结构的制备方法。
背景技术
在0.13um以及更先进的后段工艺，铜互连由于更低的电阻率和更好的抗电迁移性能而被广泛作为铝互连所替代。铜互连工艺的完成可以采用金属硬掩膜层的方法（通常采用物理气相沉积PVD方法来制备氮化钛TiN薄膜）来实现。采用该工艺可以减小低介电常数层间介电质在干法时刻过程中造成的损伤，减小了光阻的用量，并且金属硬掩膜层是牺牲层，不会在最终的产品中存留，从而该工艺广泛的应用于65nm以下的铜互连中。
但是在实际的生产过程中发现，金属硬掩膜层的应力一般很高，例如氮化钛TiN薄膜的应力约为-1.4GPa，具有较高应力的金属硬掩膜层会对其下方的低介电常数薄膜产生一定作用（如图1中箭头所示，TiN薄膜对其下方的低介电常数薄膜的作用）而导致其发生变形（如图1所示），从而影响产品的良率。
目前解决该问题的方法为通过调整沉积金属硬掩膜层薄膜参数，而改变薄膜的应力，进而减小该薄膜对于其下方低介电常数薄膜力的作用，提高产品良率。然而，对金属硬掩膜层薄膜沉积参数的调整，虽然使得薄膜的应力有所减小，却使得该薄膜的电阻率均匀性有所影响（例如沉积参数调整后，TiN薄膜的电阻率均匀性从2%增加到8%以上），进而会影响到其后续的蚀刻等制程。因此，需要一种方法既能够降低该薄膜的应力，又能够使得薄膜的其他性能不受太大的影响。
发明内容
本发明的目的在于提供一种金属硬掩膜层及铜互连结构的制备方法，能够充分减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到高应力而产生变形现象发生的可能性并且提高了金属硬掩膜层的品质。
为解决上述问题，本发明提出一种金属硬掩膜层的制备方法，包括：
提供半导体衬底，并在所述半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作；
经过多次金属硬掩膜层的沉积和紫外光照射氮化处理后，金属硬掩膜层达到预定厚度。
进一步的，所述金属硬掩膜层为氮化钛。
进一步的，每次沉积的金属硬掩膜层的工艺为MOCVD或PVD或ALD，沉积厚度相同或不同。
进一步的，每次沉积的金属硬掩膜层厚度为
沉积时通入氮气的流量为10sccm～1000sccm，沉积时间为10s～1000s，沉积厚度为
进一步的，所述紫外光照射氮化处理为快速热处理、炉管工艺或者激光快速退火。
进一步的，所述混合载气还包括氩气和/或氢气。
进一步的，所述紫外光照射氮化处理的工艺参数包括：紫外光照射的波长范围为100nm～400nm，照射温度为200℃～400℃，照射时间为2分钟～10分钟。
本发明还提供一种铜互连结构的制备方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成衬垫层、低K介质层；
采用上述之一的金属硬掩膜层的制备方法，在所述低K介质层上形成预定义厚度的金属硬掩膜层；
在所述金属硬掩膜层上形成覆盖层；
采用单大马士革刻蚀工艺和/或双大马士革刻蚀工艺刻蚀所述覆盖层、金属硬掩膜层、低K介质层以及衬垫层，从而在所述低K介质层中形成一层铜互连结构。
进一步的，所述衬垫层为含氮的碳化硅（SiCN）；所述低K介质层包括多孔硅层（SiOCH）以及其上方的正硅酸乙酯层（TEOS）；所述覆盖层为氧化硅。
进一步的，所述单大马士革刻蚀工艺和/或双大马士革刻蚀工艺的步骤包括：
沟道曝光、刻蚀；过孔曝光、刻蚀；去除光阻层；沟道和过孔刻蚀；衬垫层开口；沟道和过孔的籽晶层沉积、铜填充以及填充后的化学机械抛光。
与现有技术相比，本发明提供的金属硬掩膜层及铜互连结构的制备方法，通过在一半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作后形成预定厚度的金属硬掩膜层，即淀积一定厚度的金属硬掩膜层后，对该金属硬掩膜层进行带有氮气及其他载气的紫外光照射氮化处理以充分释放该薄膜的内应力，然后再进行淀积一定厚度金属硬掩膜层并随后对其进行带有氮气及其他载气的紫外光照射氮化处理，这样周而复始几个循环达到预定厚度后结束。采用该方法能够使得金属硬掩膜层内部进行充分的氮化反应和收缩，产生趋向拉伸的应力，从而能够抵消部分金属硬掩膜层中较大的压应力，因而能够有效改善金属硬掩膜层的平整度，不影响金属硬掩膜层电阻率均匀性，同时又充分释放和减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到金属硬掩膜层的高应力而产生变形现象发生的可能性，提高了金属硬掩膜层下层薄膜的品质。
附图说明
图1现有技术中一种铜互连结构的电镜扫描图；
图2是本发明具体实施例的金属硬掩膜层的制备方法流程图；
图3是本发明具体实施的铜互连结构的制备方法流程图；
图4A至图4D是图3所示的铜互连结构的制备方法流程的器件结构示意图。
具体实施方式
本发明的核心思想是公开一种金属硬掩膜层及铜互连结构的制备方法，通过在一半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作后形成预定厚度的金属硬掩膜层，即淀积一定厚度的金属硬掩膜层后，对该金属硬掩膜层进行带有氮气及其他载气的紫外光照射氮化处理以充分释放该薄膜的内应力，然后再进行淀积一定厚度金属硬掩膜层并随后对其进行带有氮气及其他载气的紫外光照射氮化处理，这样周而复始几个循环达到预定厚度后结束。采用该方法能够有效改善金属硬掩膜层的平整度，不影响金属硬掩膜层电阻率均匀性，提高了金属硬掩膜层的品质，同时又充分释放和减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到金属硬掩膜层的高应力而产生变形现象发生的可能性。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。
请参考图2，本发明提出一种金属硬掩膜层的制备方法，包括：
S11，提供半导体衬底，在所述半导体衬底上采用MOCVD或PVD或ALD沉积一定厚度的氮化钛，采用包含氮气的混合载气对其进行紫外光照射氮化处理，形成第一层金属硬掩膜层；
S12，在所述第一层金属硬掩膜层上再次沉积一定厚度的氮化钛，形成第二层金属硬掩膜层，并采用包含氮气的混合载气对所述第二层金属硬掩膜层进行紫外光照射氮化处理；
S13，周而复始n个循环，即在所述半导体衬底上重复多次氮化钛的沉积和紫外光照射氮化处理，直至沉积形成所有的金属硬掩膜层的厚度总和达到预定厚度后结束。
采用上述方法能够有效而又充分减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到金属硬掩膜层的高应力而产生变形现象发生的可能性并且提高了其下层薄膜的品质。
请参考图3，本发明还提供一种铜互连结构的制备方法，包括：
S21，提供半导体衬底，在所述半导体衬底上依次形成衬垫层、低K介质层；
S22，采用S11至S13所述的金属硬掩膜层的制备方法，在所述低K介质层上形成预定义厚度的金属硬掩膜层；
S23，在所述金属硬掩膜层上形成覆盖层；
S24，采用单大马士革刻蚀工艺和/或双大马士革刻蚀工艺刻蚀所述覆盖层、金属硬掩膜层、低K介质层以及衬垫层，从而在所述低K介质层中形成一层铜互连结构。
下面结合附图3和附图4A至4D详细描述本发明的铜互连结构的制备方法。
请参考图3和图4A，在步骤S21中，提供的半导体衬底400是第X-1层铜互连结构，包括MX-1金属层，在所述半导体衬底400上依次形成衬垫层401、低K介质层402；其中，所述衬垫层401为含氮的碳化硅（SiCN）；所述低K介质层402包括多孔硅层（SiOCH）以及其上方的正硅酸乙酯层（TEOS）。
请参考图3和图4A，在步骤S22中，采用S11至S13所述的金属硬掩膜层的制备方法，在所述低K介质层402上形成预定义厚度的金属硬掩膜层403，其中S11至S13所述的金属硬掩膜层的制备方法中，每次通过MOCVD、PVD或ALD沉积工艺沉积氮化钛来形成各层金属硬掩膜层，每层金属硬掩膜层的沉积厚度可以相同，也可以不同。同时，每次沉积的金属硬掩膜层厚度为
例如是
沉积时通入氮气的流量为10sccm～1000sccm，例如是50sccm，100sccm，150sccm，200sccm，250sccm，300sccm，350sccm，400sccm，450sccm，500sccm，550sccm，600sccm，700sccm，800sccm，900sccm；沉积时间为10s～1000s，例如是50s，100s，150s，200s，250s，300s，350s，400s，450s，500s，550s，600s，700s，800s，900s；沉积厚度为例如是
每次紫外光照射氮化处理的工艺参数包括：每次紫外光照射的波长范围为100nm～400nm，照射温度为200℃～400℃，照射时间为2分钟～10分钟，每次紫外光照射时的波长、时间和温度可以相同，也可以不同。
请参考图3和图4A，在步骤S23中，在所述金属硬掩膜层403上形成覆盖层404，其中，所述覆盖层404为氧化硅。
请参考图3和图4B至4D，在步骤S23中可以采用单大马士革刻蚀工艺和/或双大马士革刻蚀工艺刻蚀各膜层，以在所述低K介质层402中形成一层铜互连结构。例如双大马士革刻蚀工艺的具体过程如下：
请参考图4B，在所述金属硬掩膜层404上涂布光阻层405，光阻层405包括，光阻层405包括底部抗反射层BARC以及光刻胶PR层；然后进行沟道曝光、刻蚀工艺，即首先对光阻层405进行曝光、显影、刻蚀等光刻工艺，形成带有MX层金属图案的图案化的光阻层，接着依次刻蚀覆盖层404、金属硬掩膜层403、低K介质层402，或者刻蚀覆盖层404和过刻蚀金属硬掩膜层403，将光阻层405上的MX层金属图案依次转移到覆盖层404、金属硬掩膜层403、低K介质层402上，MX层金属图案即沟道图案；
请参考图4C，去除上述光阻层，在包含MX层金属图案的器件表面重新沉积光阻层405a，并进行过孔曝光、刻蚀，即对新的光阻层405a进行曝光、显影、刻蚀等光刻工艺，形成带有过孔VX图案的图案化的光阻层，然后依次刻蚀覆盖层404、金属硬掩膜层403、低K介质层402，或者刻蚀覆盖层404和过刻蚀金属硬掩膜层403，将光阻层405上的过孔VX图案依次转移到覆盖层404、金属硬掩膜层403、低K介质层402上；
请参考图4D，去除上述新的光阻层，并在去除覆盖层之前或之后，以金属硬掩膜层为掩膜，按照将形成的MX层金属图案以及过孔VX图案继续刻蚀直至衬垫层401开口，即进行沟道和过孔刻蚀以及衬垫层401开口，从而在低K介质层402中形成沟道（沟道用于后续形成MX金属层，未图示），在低K介质层402以及衬垫层401中形成过孔407；其中，过孔407的孔径深度延伸至半导体衬底400中的MX-1金属层表面，以用于后续MX-1金属层与MX金属层的互连；
请继续参考图4D，向过孔和沟道中沉积籽晶层，并进行铜填充以及进行填充后的化学机械抛光（顶部平坦化至预定义MX金属层厚度，一般会平坦化至低K介质层402的下层），形成包含MX金属层和过孔VX的新的一层铜互连结构。
在其他实施例中，采用单大马士革刻蚀工艺主要是沟道刻蚀、填充过程与过孔刻蚀、填充过程完全单独操作，其步骤也包括：沟道曝光、刻蚀；过孔曝光、刻蚀；去除光阻层；沟道和过孔刻蚀；衬垫层开口；沟道和过孔的籽晶层沉积、铜填充以及填充后的化学机械抛光。
综上所述，本发明提供的金属硬掩膜层及铜互连结构的制备方法，通过在一半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作后形成预定厚度的金属硬掩膜层，即淀积一定厚度的金属硬掩膜层后，对该金属硬掩膜层进行带有氮气及其他载气的紫外光照射氮化处理以充分释放该薄膜的内应力，然后再进行淀积一定厚度金属硬掩膜层并随后对其进行带有氮气及其他载气的紫外光照射氮化处理，这样周而复始几个循环达到预定厚度后结束。采用该方法能够有效改善金属硬掩膜层的平整度，不影响金属硬掩膜层电阻率均匀性，提高了金属硬掩膜层的品质，同时又充分释放和减小金属硬掩膜层的应力，从而降低其下层薄膜由于受到金属硬掩膜层的高应力而产生变形现象发生的可能性。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种金属硬掩膜层的制备方法，其特征在于，包括：
提供半导体衬底，并在所述半导体衬底上多次交替进行一定厚度的金属硬掩膜层的沉积操作以及采用包含氮气的混合载气紫外光照射氮化处理所述金属硬掩膜层的操作；
经过多次金属硬掩膜层的沉积和紫外光照射氮化处理后，金属硬掩膜层达到预定厚度。
2.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，所述金属硬掩膜层为氮化钛。
3.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，每次沉积的金属硬掩膜层的工艺为MOCVD或PVD或ALD，沉积厚度相同或不同。
4.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，每次沉积的金属硬掩膜层厚度为沉积时通入氮气的流量为10sccm～1000sccm，沉积时间为10s～1000s，沉积厚度为
5.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，所述紫外光照射氮化处理为快速热处理、炉管工艺或者激光快速退火。
6.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，所述混合载气还包括氩气和/或氢气。
7.如权利要求1所述的金属硬掩膜层的制备方法，其特征在于，所述紫外光照射氮化处理的工艺参数包括：紫外光照射的波长范围为100nm～400nm，照射温度为200℃～400℃，照射时间为2分钟～10分钟。
8.一种铜互连结构的制备方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上依次形成衬垫层、低K介质层；
采用权利要求1至7中任一项所述的金属硬掩膜层的制备方法，在所述低K介质层上形成预定义厚度的金属硬掩膜层；
在所述金属硬掩膜层上形成覆盖层；
采用单大马士革刻蚀工艺和/或双大马士革刻蚀工艺刻蚀所述覆盖层、金属硬掩膜层、低K介质层以及衬垫层，从而在所述低K介质层中形成一层铜互连结构。
9.如权利要求8所述的铜互连结构的制备方法，其特征在于，所述衬垫层为含氮的碳化硅；所述低K介质层包括多孔硅层以及其上方的正硅酸乙酯层；所述覆盖层为氧化硅。
10.如权利要求8所述的铜互连结构的制备方法，其特征在于，所述单大马士革刻蚀工艺和/或双大马士革刻蚀工艺的步骤包括：
沟道曝光、刻蚀；过孔曝光、刻蚀；去除光阻层；沟道和过孔刻蚀；衬垫层开口；沟道和过孔的籽晶层沉积、铜填充以及填充后的化学机械抛光。
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| CN201310380002.3A Active CN103413781B (zh) | 2013-08-27 | 2013-08-27 | 一种金属硬掩膜层及铜互连结构的制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |