KR101130504B1 - 규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치 - Google Patents

규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치 Download PDF

Info

Publication number
KR101130504B1
KR101130504B1 KR1020107005252A KR20107005252A KR101130504B1 KR 101130504 B1 KR101130504 B1 KR 101130504B1 KR 1020107005252 A KR1020107005252 A KR 1020107005252A KR 20107005252 A KR20107005252 A KR 20107005252A KR 101130504 B1 KR101130504 B1 KR 101130504B1
Authority
KR
South Korea
Prior art keywords
film
silicon
group
containing film
formulas
Prior art date
Application number
KR1020107005252A
Other languages
English (en)
Other versions
KR20100040970A (ko
Inventor
야스시 코바야시
코우타 요시카와
요시히로 나카타
타다히로 이마다
시로우 오자키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20100040970A publication Critical patent/KR20100040970A/ko
Application granted granted Critical
Publication of KR101130504B1 publication Critical patent/KR101130504B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09DCOATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D183/00Coating compositions based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon, with or without sulfur, nitrogen, oxygen, or carbon only; Coating compositions based on derivatives of such polymers
    • C09D183/04Polysiloxanes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • H01L21/3125Layers comprising organo-silicon compounds layers comprising silazane compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • CCHEMISTRY; METALLURGY
    • C08ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08GMACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/04Polysiloxanes
    • C08G77/20Polysiloxanes containing silicon bound to unsaturated aliphatic groups
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명에 따른 규소 함유 피막은, 밀도가 2.4 g/㎤ 이상인 규소 함유 피막으로서, 감광성 관능기를 갖는 적어도 1종류의 실란계 화합물을 이용하여 규소 함유 피막 전구체를 형성하고, 그 후에 적어도 1종류의 빛을 이 규소 함유 피막 전구체에 조사함으로써 얻어진다. 본 발명에 따른 규소 함유 피막은, 신규 반도체 장치용의 배리어막이나 스토퍼막으로서 사용할 수 있다.

Description

규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치{PROCESS FOR PRODUCING SILICIC COATING, SILICIC COATING AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 사용되는 배리어막, 스토퍼막 등에 관한 것이다.
반도체 장치 집적 회로의 집적도의 증가 및 소자 밀도의 향상에 따라, 특히 반도체 장치 소자의 다층화에 대한 요구가 높아지고 있다. 이 고집적화에 따라 배선 간격이 좁아져, 배선간의 용량 증대에 의한 배선 지연이 문제가 되고 있다(특허문헌 1 참조).
보다 구체적으로는, 종래부터 절연막의 기생 용량에 의한 신호 전파 속도의 저하가 알려져 있지만, 반도체 장치 디바이스의 배선 간격이 1 ㎛을 넘는 세대에서는 배선 지연의 디바이스 전체에 대한 영향은 적었다. 그러나, 배선 간격이 1 ㎛ 이하이면 디바이스 속도에 대한 영향이 커지고, 특히 금후 0.1 ㎛ 이하의 배선 간격으로 회로를 형성하면, 배선간의 기생 용량이 디바이스 속도에 크게 영향을 미치게 된다.
배선 지연(T)은, 배선 저항(R)과 배선간의 용량(C)에 의해 영향을 받으며, 하기의 식 (8)로 표시된다.
T∝μCR…(8)
식 (4)에서, ε(유전률)과 C의 관계를 식 (9)에 나타낸다.
C=ε0εrS/d…(9)
(식 (9) 중, S는 전극 면적, ε0은 진공의 유전률, εr은 절연막의 유전률, d는 배선 간격이다.)
따라서, 배선 지연을 작게 하기 위해서는, 배선의 저저항화 및 절연막의 저유전률화가 유효한 수단이 된다.
종래, 반도체 집적 회로의 저유전률 절연막에는 규소 화합물계의 재료가 주로 이용되고 있다. 또, 반도체 집적 회로의 다층 배선 구조 중의 금속 배선에는 Cu가 이용되고 있다. 이 경우에 배리어막이 사용되지 않으면, Cu의 열확산 등에 의해 규소 화합물계 재료 중에 Cu가 진입하여, 저유전률 절연막의 절연성을 열화시키는 문제가 있다. 그 때문에, 현재는, Cu와 규소 화합물계 저유전률 절연막과의 사이에 배리어막을 형성함으로써 저유전률 절연막의 절연성 열화를 방지하고 있다.
현재, 반도체 집적 회로의 배리어막에는 금속계의 재료가 이용되고 있다(이것을 배리어 메탈막이라 함). 예를 들어, 현재 사용되고 있는 배리어 메탈막은 약 10 nm으로 두껍고, 저항이 큰 TaN, Ta 등의 금속계 재료가 이용되고 있다. 그러나, 배리어막으로서 이용되는 금속계 재료는 배선 금속에 비하여 전기 저항이 높아, 반도체 장치 전체적으로 배선 저항의 상승이 생긴다. 이것은 반도체 집적 회로에서의 고속 작동 및 고신뢰성의 장해가 된다.
일본특허제3585384호공보(단락번호0002)
본 발명은, 상기 문제점을 해소하여, 피막, 특히 배리어막이나 스토퍼막으로서 우수한 막 및 그 막을 사용한 반도체를 제공하는 것을 목적으로 한다. 여기서, 본 발명에 따른 배리어막이라고 칭하는 피막은, 종래의 배리어 메탈막을 대체하는 막이며, 그 Cu 확산 방지성의 특성 때문에, 다층 배선 중에서 종래의 배리어 메탈막을 적용하고 있는 거의 모든 곳을 이 배리어막으로 대체하는 것이 가능하다. 본 발명의 또 다른 목적 및 이점은, 이하의 설명에서 밝혀질 것이다.
본 발명의 한 양태에 의하면, 반도체 장치에 포함되는, 밀도가 2.4 g/㎤ 이상인 규소 함유 피막의 제조방법으로서, 감광성 관능기를 갖는 적어도 1종류의 실란계 화합물을 이용하여 규소 함유 피막 전구체를 형성하고, 그 후에 적어도 1종류의 빛을 단독으로 또는 조합하여 그 규소 함유 피막 전구체에 조사하여 그 규소 함유 피막을 얻는 것을 포함하는 규소 함유 피막의 제조방법이 제공된다.
본 발명 양태에 의해, 신규 반도체 장치용의 막이 제공된다. 이 막은, 배리어막이나 스토퍼막으로서 사용할 수 있다. 배리어막으로서 사용하면, 배선 저항의 저하에 기여할 수 있다. 스토퍼막으로서 사용하면 에칭이나 CMP{화학적 기계적 연마법(Chemical Mechanical Polishing)}에서의 선택비(본 발명에 따른 규소 함유 피막의 단위 막두께를 감소시키는 데 요하는 시간과 다른 재료의 단위 막두께를 감소시키는 데 요하는 시간의 비)의 향상 효과를 얻을 수 있다. 또, 유전률의 저하에도 기여할 수 있다. 이와 같이 하여, 본 발명 양태에 의해, 유전률이나 배선 저항이 작고, 고속 작동 및 고신뢰성이 우수한 반도체 장치를 실현할 수 있다.
상기 규소 함유 피막이 배리어막을 포함하는 것, 상기 배리어막과 접하는 배선이 구리 배선인 것, 상기 규소 함유 피막이 에칭 스토퍼막을 포함하는 것, 상기 규소 함유 피막이 화학적 기계적 연마법에서의 스토퍼막을 포함하는 것, 상기 실란계 화합물이, 하기 일반식 (1)~(3) 중 어느 하나로 표시되는 화합물을 포함하는 것,
[화학식 1]
Figure 112010014944490-pct00001
[화학식 2]
Figure 112010014944490-pct00002
[화학식 3]
Figure 112010014944490-pct00003
(여기서, 식 (1)~(3) 중, R1, R2 및 R3은 서로 독립적으로, 수소, 탄소수 1~4의 지방족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기를 나타내고, X1, X2 및 X3은 서로 독립적으로, 클로로기, 수산기, 탄소수 1~3의 알콕시기 또는 탄소수 1~4의 알킬아미노기를 나타낸다. 단, 식 (1)~(3)의 각각에는, R1, R2 및/또는 R3으로서 적어도 하나의 감광성 관능기가 포함된다.),
상기 실란계 화합물이, 식 (1)~(3) 중 어느 하나로 표시되는 화합물로 이루어진 군에서 선택된 적어도 2개의 화합물에 관해, 각각 X1, X2 및 X3의 적어도 어느 하나를 제거하고, 질소를 통해 서로 결합시켜 얻어지는 질소 개재 화합물을 포함하는 것, 상기 질소 개재 화합물이, 식 (4)~(7) 중 어느 하나로 표시되는 화합물을 포함하는 것,
[화학식 4]
Figure 112010014944490-pct00004
[화학식 5]
Figure 112010014944490-pct00005
[화학식 6]
Figure 112010014944490-pct00006
[화학식 7]
Figure 112010014944490-pct00007
(여기서, 식 (4)~(7) 중 R1, R2 및 R3은 서로 독립적으로, 수소, 탄소수 1~4의 지방족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기를 나타내고, X2 및 X3은 서로 독립적으로, 클로로기, 수산기, 탄소수 1~3의 알콕시기 또는 탄소수 1~4의 알킬아미노기를 나타낸다. n은 3~5의 정수를 나타낸다. 단, 식 (4)~(7)의 각각에는, R1, R2 및/또는 R3으로서 적어도 하나의 감광성 관능기가 포함된다.),
상기 감광성 관능기가, 페닐기, 비닐기 및 피리디닐기로 이루어진 군에서 선택된 기인 것, 상기 실란계 화합물의 하나의 규소 원자에 결합하는 상기 감광성 관능기의 수가 적어도 2 이상인 것, 특히, 상기 실란계 화합물의 하나의 규소 원자에 결합하는 상기 감광성 관능기의 수가 3인 것, 상기 광이 자외선 또는 전자선인 것, 특히, 상기 자외선이 진공 자외선인 것, 가열 처리를 하는 것을 포함하는 것, 상기 광조사전, 상기 광조사중 및 상기 광조사후의 적어도 어느 한 시점에서 상기 가열 처리를 하는 것이 바람직한 형태이다.
본 발명의 다른 양태에 의하면, 상기 방법으로 제작된 규소 함유 피막이나, 상기 방법으로 제작된 규소 함유 피막을 포함하는 반도체 장치가 제공된다. 이 반도체 장치는, 다층 배선 구조를 포함하는 것이 바람직하다.
본 발명 양태에 의해, 신규 반도체 장치용의 막이 제공된다. 이 막은, 배리어막이나 스토퍼막으로서, 배선 저항의 저하, 에칭이나 CMP에서의 선택비의 향상, 유전률의 저하 등에 기여할 수 있다. 이와 같이 하여, 본 발명에 의해, 유전률이나 배선 저항이 작고, 고속 작동 및 고신뢰성이 우수한 반도체 장치를 실현할 수 있다.
본 발명에 의해, 신규 반도체 장치용의 막이 제공된다. 이 막은, 배리어막이나 스토퍼막으로서 사용할 수 있다. 배리어막으로서 사용하면, 배선 저항의 저하에 기여할 수 있다. 스토퍼막으로서 사용하면 에칭이나 CMP에서의 선택비의 향상 효과를 얻을 수 있다. 또, 유전률의 저하에도 기여할 수 있다. 또, 절연막과의 우수한 밀착성 때문에, 수율의 개선에 기여할 수 있다. 이와 같이 하여, 본 발명에 의해, 유전률이나 배선 저항이 작고, 고속 작동 및 고신뢰성이 우수한 반도체 장치를 실현할 수 있다.
도 1은 작성중인 다층 배선 구조체의 횡단면도이다.
도 2는 작성중인 다층 배선 구조체의 횡단면도이다.
도 3은 작성중인 다층 배선 구조체의 횡단면도이다.
도 4는 작성중인 다층 배선 구조체의 횡단면도이다.
도 5는 작성중인 다층 배선 구조체의 횡단면도이다.
도 6은 작성중인 다층 배선 구조체의 횡단면도이다.
이하, 첨부의 도면도 참조하여 본 발명의 실시형태예를 설명한다. 그러나, 본 발명의 기술적 범위는, 이하의 실시형태나 도면에 나타낸 예에 한정되지 않고, 특허청구범위에 기재된 발명과 그 균등물까지 미치는 것이다.
감광성 관능기를 갖는 실란계 화합물을 이용하여 실란계 피막을 형성한 후, 광조사에 의해 감광성 관능기를 반응시켜, 가교 등에 의해 피막을 고밀도화함으로써, 생성된 피막에 배선 금속 확산 방지 기능이나 스토퍼막 기능을 부여하는 것에 성공했다. 이것은, 실란계 피막 중에 존재하는 감광성 관능기를 광중합시켜, 막의 밀도를 향상시킴으로써, 배선 금속 원자를 투과시키지 않는 치밀한 막을 형성할 수 있기 때문이라고 생각된다.
본 발명에 따른 막을 배리어막으로서 이용하면, 종래의 배리어막에 비하여 박막화함으로써 그만큼 배선층의 단면적을 늘릴 수 있고, 이것에 의해, 배선 저항을 저감하면서 배선 금속의 층간 절연막으로 확산하는 것을 방지하는 것이 가능해진다. 따라서, 고속이며 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다. 이 경우, 배리어막과 접하는 배선의 재질에 관해서는 특별히 제한은 없고, 본 발명에 따른 배선은 공지의 재질의 배선에 적용 가능하다. 배선의 재질로는, 예를 들어, 구리, 알루미늄, 텅스텐, 폴리실리콘 등을 예시할 수 있다. 배리어막과 접하는 배선이 구리 배선인 경우가 실용성이 높아 특히 바람직하다.
또, 본 발명의 막이 매우 얇고 높은 밀착성을 가지며, 또한 딱딱하여, 종래의 층간 절연막에 비하여 막의 조성이 크게 다르다는 점에서, 에칭 스토퍼막이나 CMP 스토퍼막으로서도 이용할 수 있다는 것도 발견되었다. 본 발명에 따른 막을 에칭 스토퍼막, CMP 스토퍼막 등으로서 응용함으로써, 에칭이나 CMP에서의 선택비를 향상시킬 수 있다. 또, 박막화에 의한 유전률의 저감 효과도 얻을 수 있다.
본 발명에 따른 규소 함유 피막은, 반도체 장치에 포함되는 피막으로서, 감광성 관능기를 갖는 적어도 1종류의 실란계 화합물을 이용하여 규소 함유 피막 전구체를 형성하고, 그 후에 적어도 1종류의 빛을 단독으로 또는 조합하여 그 규소 함유 피막 전구체에 조사하는 것을 포함하는 방법으로 제조할 수 있고, 밀도가 2.4 g/㎤ 이상이다.
본 발명에 따른 규소 함유 피막은, 반도체 장치에 포함되는 피막이라면 어느 것이라도 된다. 반도체 장치는, 특히 다층 배선 구조를 갖는 것이 바람직하다.
용도상, 본 발명에 따른 규소 함유 피막은, 배리어막으로서 이용하는 것이 바람직하다. 또, 에칭 스토퍼막, CMP 스토퍼막 등의 스토퍼막으로서 사용하는 것이 바람직하다. 단, 본 발명에 따른 규소 함유 피막은 절연막일 수도 있기 때문에, 원하는 경우에는, 그 밖의 종류의 절연막으로서 사용해도 되고, 복수의 기능을 발휘하는 용도로 사용해도 된다. 즉, 절연 기능과 배선 금속 확산 방지 기능과 스토퍼 기능의 어떠한 조합의 용도로도 사용할 수 있다.
종래부터, 규소 화합물로 형성되는 그 밖의 절연막에는, 유전률의 저감을 위해 홀을 도입하여 저밀도로 하는 방법이 채택되었다. 그러나, 반대로 고밀도화됨으로써, 배리어막이나 스토퍼막으로서의 바람직한 성질을 발휘할 수 있는 구조로 할 수 있다는 것이 발견되었다. 밀도는 2.4 g/㎤ 이상인 것이 필요하다. 밀도는 2.7 g/㎤ 이상인 것이 보다 바람직하다. 이러한 밀도로 함으로써, 반도체 장치에 적합한 배선 금속 확산 방지 기능이나 스토퍼 기능을 실현할 수 있다. 밀도는 2.4 g/㎤ 이상인 한, 막 내에 홀이 존재해도 되지만, 일반적으로는 존재하지 않는 것이 바람직하다.
본 발명에 따른 규소 함유 피막을 고밀도화하기 위해서는, 예를 들어 용매 제거를 급속하게 행하지 않는 등, 내부에 홀이 가능한 한 생기지 않도록 하는 것은 물론이지만, 적절한 양의 감광성 관능기를 도입하여 가교도를 높이는 것도 중요하다.
본 발명에 따른 규소 함유 피막의 막두께에 특별한 제한은 없지만, 배리어막으로서 기능하는 경우와 스토퍼막으로서 기능하는 경우 모두, 절연막으로서 유전률의 상승에 기여할 수 있기 때문에, 그 관점에서는 얇으면 얇을수록 유리하다. 2 nm 미만의 막두께로 하는 것은 용이하며, 그와 같은 막두께를 선택하는 것이 유리한 경우가 많다. 예를 들어, 배리어막으로서 사용하는 경우에는, 종래의 TaN 등의 배리어 메탈막이 10 nm 정도의 막두께를 필요로 했던 데 비해, 2 nm 미만의 막두께이면 되고, 그만큼 배선층의 두께가 증가하여, 그 결과 배선 저항을 저하시킬 수 있다.
본 발명에 따른 실란계 화합물에는, SinH2n +2를 의미하는 실란의 수소가 다른 기로 치환된 화합물 및, 그 치환 화합물끼리가 그 치환기를 통해 결합한 화합물이 포함된다. 이러한 화합물에 관해서는, 감광성 관능기를 갖는 한 특별한 제한은 없고, 공지의 화합물이나 이들로부터의 유도체를 적절하게 사용할 수 있다. 본 발명에 따른 실란계 화합물에는, 본 발명의 효과를 저해하지 않을 정도의 불순물이 포함되어 있어도 된다.
본 발명에 따른 감광성 관능기에 관해서는, 광조사에 의해 화학 반응을 일으키는 기라면 특별한 제한은 없고, 공지의 감광성 관능기라고 불리는 것에서 적절하게 선택할 수 있다. 이러한 감광성 관능기로는, 예를 들어 비닐기, 아크릴로일기, 벤질기, 페닐기, 카르보닐기, 카르복시기, 디아조기, 아지드기, 신나모일기, 아크릴레이트기, 신나밀리덴기, 시아노신나밀리덴기, 푸릴펜타디엔기, p-페닐렌디아크릴레이트기, 피리디닐기 등을 들 수 있다. 그 중에서도, 비닐기, 페닐기, 피리디닐기가 광조사에 의한 화학 반응이 급속히 일어나기 쉽기 때문에 보다 바람직하다.
1분자 중에 포함되는 감광성 관능기의 수에 관해서도 특별한 제한은 없다. 일반적으로는, 감광성 관능기의 수가 많으면 그만큼 가교의 정도가 증가하기 때문에 유리하지만, 제조가 어려워지고, 또 광조사에 의한 화학 반응이 지연되는 등의 불리한 점도 생기기 때문에 일률적으로는 말할 수 없다. 제조가 용이하고, 광조사에 의한 화학 반응도 빠르고, 생성된 막의 밀도를 높이는 것이 용이한 관점에서는, 실란계 화합물의 하나의 규소 원자에 결합하는 감광성 관능기의 수가 적어도 2 이상인 것이 바람직하고, 3인 것이 보다 바람직하다.
본 발명에 따른 규소 함유 피막 전구체는, 본 발명에 따른 실란계 화합물을 사용하여 이루어진 막부터, 본 발명에 따른 규소 함유 피막이 형성되기 직전의 상태의 막까지 포함하는 개념이다. 즉, 실란계 화합물 그 자체로 이루어진 막도, 그 막을 가열하여, 본 발명에 따른 규소 함유 피막을 형성하는 대상(본 명세서에서는 단순히 기저면(underlying surface)이라고도 함)과의 밀착성을 향상시킨 막도, 모두 본 발명에 따른 규소 함유 피막 전구체이다. 본 발명에 따른 규소 함유 피막 전구체는, 어떠한 방법으로 형성해도 되고, 본 발명에 따른 실란계 화합물을 용매에 용해한 용액 또는, 본 발명에 따른 실란계 화합물이 액체의 경우에는 본 발명에 따른 실란계 화합물 그 자체 또는 그 용액을 기저면에 도포 또는 스프레이하고, 그 후 가열 등에 의해 용매를 제거하는 방법을 예시할 수 있다. 도포의 방법은 특별한 제한은 없고, 목적에 따라 적절하게 선택할 수 있으며, 예를 들어, 스핀코트법, 딥코트법, 니더코트법, 커튼코트법, 블레이드코트법 등을 들 수 있다. 그 중에서도, 균일하고 얇은 막을 용이하게 실현할 수 있는 점이나 도포 효율 등의 점에서, 스핀코트법이 바람직하다. 스핀코트법의 경우, 그 조건은, 예를 들어 회전수가 100~10,000 rpm 정도이며, 800~5,000 rpm이 바람직하고, 시간이 1초~10분 정도이며, 10~90초가 바람직하다.
사용되는 용매에 관해서는, 본 발명에 따른 실란계 화합물이 가용이고, 용액의 도포성이 양호하다면 특별한 제한은 없고, 공지의 용매에서 적절하게 선택할 수 있다. 용매로는, 예를 들어, 메탄올, 에탄올, 프로판올, 시클로헥사논, 아세톤, 메틸이소부틸케톤, 메틸에틸케톤, 메틸셀로솔브, 에틸셀로솔브, 옥탄, 데칸, 헥산, 프로필렌글리콜, 프로필렌글리콜모노메틸에테르아세테이트, 디옥산, 디에틸에테르, 디에틸렌글리콜, 황산디메틸, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노프로필에테르, 테트라히드로푸란 등을 들 수 있다. 실란계 화합물이 액체인 경우에는, 용매를 사용하지 않아도 되는 경우도 있다.
본 발명에 따른 실란계 화합물은, 하기 일반식 (1)~(3) 중 어느 하나로 표시되는 화합물, 또는, 식 (1)~(3) 중 어느 하나로 표시되는 화합물로 이루어진 군에서 선택된 적어도 2개의 화합물에 관해, 각각 X1, X2 및 X3의 적어도 어느 하나를 제거하고, 질소를 통해 서로 결합시켜 얻어지는 질소 개재 화합물을 포함하는 것이 바람직하다.
본 발명에 따른 실란계 화합물은, 실질적으로 식 (1)~(3) 중 어느 하나로 표시되는 화합물만인 것, 또는, 상기 질소 개재 화합물만인 것, 또는, 실질적으로 식 (1)~(3) 중 어느 하나로 표시되는 화합물과 상기 질소 개재 화합물만인 것이 보다 바람직하다. 본 발명에서 「실질적으로」란, 본 발명의 효과를 저해하지 않을 정도의 불순물의 혼재를 허용하는 것을 의미한다.
상기 질소 개재 화합물은 일반적으로 실라잔이라고 불린다. 이러한 질소 개재 화합물로는, 식 (4)~(7) 중 어느 하나로 표시되는 화합물을 포함하는 것이 바람직하다. 실질적으로 식 (4)~(7) 중 어느 하나로 표시되는 화합물로 이루어져 있는 것이 보다 바람직하다.
이러한 화합물에는, 입수가 용이하고, 또는 입수가 용이한 원료로 합성이 용이하고, 막으로서 형성하여 쉽고, 광조사에 의한 가교가 진행되기 쉬운 것이 많다. 식 (7)로 표시되는 화합물은 환상 화합물이다.
[화학식 1]
Figure 112010014944490-pct00008
[화학식 2]
Figure 112010014944490-pct00009
[화학식 3]
Figure 112010014944490-pct00010
[화학식 4]
Figure 112010014944490-pct00011
[화학식 5]
Figure 112010014944490-pct00012
[화학식 6]
Figure 112010014944490-pct00013
[화학식 7]
Figure 112010014944490-pct00014
(여기서, 식 (1)~(7) 중 R1, R2 및 R3은 서로 독립적으로, 수소, 탄소수 1~4의 지방족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기를 나타내고, X1, X2 및 X3은 서로 독립적으로, 클로로기, 수산기, 탄소수 1~3의 알콕시기 또는 탄소수 1~4의 알킬아미노기를 나타낸다. n은 3~5의 정수를 나타낸다. 단, 식 (1)~(3)의 각각에는, R1, R2 및/또는 R3으로서 적어도 하나의 감광성 관능기가 포함되고, 식 (4)~(7)의 각각에는, R1, R2 및/또는 R3으로서 적어도 하나의 감광성 관능기가 포함된다.)
감광성 관능기는 R1, R2 및 R3 중 어느 하나가 해당하게 되지만, R1, R2 및 R3은 감광성 관능기가 아닌 기가 포함되어 있어도 된다. 예를 들어, 상기 지방족 탄화수소기는 포화 지방족 탄화수소기도 불포화 지방족 탄화수소기의 경우도 있을 수 있지만, 포화 지방족 탄화수소기의 경우에는 감광성 관능기는 될 수 없다. 감광성 관능기로서 실제로 사용할 수 있는 기나 바람직한 기에 관해서는 상술한 바와 같다.
치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 및 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기에서의 치환기의 종류에 관해서는 특별한 제한은 없고, 치환기가 감광성 관능기로 되어 있는 것이라도 상관없다. 일반적으로는, 구조가 보다 간단하도록 1~4의 알킬기가 치환기로서 존재하거나, 치환기를 갖지 않는 것이 바람직하다.
X1, X2, X3 및 실라잔 결합은, 기저면과의 밀착성을 높이기 위한 기이다. 이러한 기저면으로는 특별한 제한은 없지만, 본 발명에 따른 규소 함유 피막이, 규소를 주성분의 하나로서 포함하는 것이라는 점에서, 기저면도 마찬가지로 규소를 주성분의 하나로서 포함하는 절연막인 것이 바람직하다. 구체적으로는, X1, X2, X3 및 실라잔 결합은, Si-OH 결합을 가지거나, 또는 계의 수분과 반응하여 가수분해에 의해 Si-OH 결합이 발생하고, 이것이 기저면의 Si-OH와 탈수 결합함으로써 강고한 결합이 발생하기 때문에, 기저면과의 밀착성이 향상된다고 생각되고 있다. 절연막과의 밀착성이 우수하면 다층 배선 형성에서의 수율의 개선에 크게 기여한다.
본 발명에 따른 규소 함유 피막 전구체를 배선 상에 형성하는 경우는, 배선 금속과 규소 함유 피막과의 밀착성은 절연막과 규소 함유 피막과의 밀착성보다는 떨어지는 것으로 생각된다. 따라서, 본 발명에 따른 규소 함유 피막 전구체를 형성하는 대상인 기저면으로는, 배선 금속 표면이 많이 포함되는 방식은 피하는 편이 좋을 것 같다. 단, 기저면에 배선 금속 표면이 포함되는 경우라도, 동시에, 본 발명에 따른 규소 함유 피막과의 밀착성이 우수한 재료로 이루어진 기저면 부분이 많이 있으면(예를 들어 절연막 상에 배선이 매립된 상태의 평면 상에 본 발명에 따른 규소 함유 피막 전구체를 도막하는 경우에 배선 부분이 어느 정도 이하일 때), 문제가 없는 경우도 있을 수 있다.
본 발명에 따른 기저면으로는, 막 내부에 홀을 갖는 소위 다공질 층간 절연막이, 저유전률을 실현할 수 있기 때문에 적합하다. 이러한 막으로는, 기상 성장법에 의해 형성된 탄소 도핑된 SiO2막이나 탄소 도핑된 SiO2막에 열분해성 화합물을 첨가하여 포어(다공)를 형성한 다공성 탄소 도핑된 SiO2막, 스핀코트법에 의해 형성된 다공질 실리카, 유기 다공질막을 들 수 있다. 상기 중, 포어의 제어나 밀도 제어의 관점에서, 스핀코트법으로 형성된 다공질 규소 함유 절연막이 바람직하다. 이러한 스핀코트법으로 형성된 다공질 규소 함유 절연막으로는, 예를 들어, 테트라알콕시실란, 트리알콕시실란, 메틸트리알콕시실란, 에틸트리알콕시실란, 프로필트리알콕시실란, 페닐트리알콕시실란, 비닐트리알콕시실란, 알릴트리알콕시실란, 글리시딜트리알콕시실란, 디알콕시실란, 디메틸디알콕시실란, 디에틸디알콕시실란, 디프로필디알콕시실란, 디페닐디알콕시실란, 디비닐디알콕시실란, 디알릴디알콕시실란, 디글리시딜디알콕시실란, 페닐메틸디알콕시실란, 페닐에틸디알콕시실란, 페닐프로필트리알콕시실란, 페닐비닐디알콕시실란, 페닐알릴디알콕시실란, 페닐글리시딜디알콕시실란, 메틸비닐디알콕시실란, 에틸비닐디알콕시실란, 프로필비닐디알콕시실란 등의 가수분해/축중합으로 형성한 폴리머에 열분해성의 유기 화합물등을 첨가하여 가열에 의해 세공을 형성한 것이 있다. 보다 바람직하게는, 4급 알킬아민에 의해 형성한 클러스터형 다공질 실리카 전구체를 이용하면 된다. 이것은, 홀 사이즈가 작고, 균일한 홀을 갖고 있기 때문이다.
본 발명에 따른 규소 함유 피막의 제조방법에서, 본 발명에 따른 실란계 화합물의 용액을 사용하는 경우에는, 용매의 제거와 기저면과의 밀착성의 촉진(구체적으로는, Si-O-Si 결합의 촉진이라고 생각됨)을 위해 가열 처리를 실시할 필요가 있다. 이 경우, 가열 온도가 지나치게 높으면 본 발명에 따른 실란계 화합물의 자기 축합 반응이 일어날 수 있기 때문에, 용매 제거 동안에는 그와 같은 반응을 억제하도록 낮은 온도로 가열하는 것이 바람직하다. 즉, 적어도 2단계의 온도로 가열하는 것이 바람직하다. 밀착성 향상을 위한 가열 자체는 광조사가 필요하지 않기 때문에, 광조사전에 행하면 되지만, 광조사와 동시에 또는 그 후에 행하는 것도 가능하다. 또, 광조사 중의 가열은 광조사에 의한 화학 반응을 촉진하는 경우도 있을 수 있다.
가열의 조건은 상기 여러 인자를 포함하고 있기 때문에 일률적으로 규정하는 것은 어렵고, 실험 등에 의해 결정하는 것이 바람직하지만, 일반적으로 말하면, 용매 제거에는 150℃ 이하의 온도가 바람직하다. 밀착성 향상에는, 50℃~400℃의 범위의 온도가 바람직하고, 광조사에 의해 화학 반응을 촉진하는 의미에서는, 실온~400℃의 범위의 온도가 바람직하다.
본 발명에 따른 광조사에 사용하는 빛은, 감압 또는 상압으로 본 발명에 따른 감광성 관능기를 반응시켜 광중합을 발생시키는 가능하다면 특별히 한정되지 않고, 예를 들어 자외선(UV), 전자선, 레이저, X선, 마이크로파 등을 예시할 수 있다. 자외선 또는 전자선이 바람직하다. 조사 효율의 관점에서, 진공 중에서 자외선을 조사하는 것이 바람직하다.
자외선은, 파장 315 nm~400 nm의 UV-A, 파장 280 nm~315 nm의 UV-B, 파장 200 nm~280 nm의 UV-C, 파장 10 nm~200 nm의 VUV(진공 자외선 : Vacuum Ultra Violet)로 분류된다. 본 발명에 따른 광조사에 사용하는 자외선은, 어느 것이라도 사용 가능하지만, 특히 UV-C가 바람직하다. 이것은, 동시에 광범위하고 효율이 좋은 조사가 가능하고, 단시간 처리가 가능해지기 때문이다. 조사시에, 압력 조정이나 개질을 위해 질소, 아르곤 등의 불활성 가스를 흐르게 해도 된다. 또, ~400℃의 범위에서, 단일 또는 복수의 단계로 가열하면서 조사해도 된다. 이것은 광중합 반응을 촉진시켜, 보다 단시간의 처리를 가능하게 하기 위해서이지만, 필요에 따라 적절하게 선택하는 것이 가능하다.
본 발명에 따른 방법으로 제조된 규소 함유 피막은, 배리어막, 에칭 스토퍼막 또는 CMP 스토퍼막으로서 바람직하게 사용할 수 있고, 이러한 막을 갖는 반도체 장치는, 유전률이나 배선 저항이 작고, 고속 작동 및 고신뢰성을 실현할 수 있는 것이 된다. 따라서, 본 발명에 따른 규소 함유 피막은 다층 배선 구조를 포함하는 반도체 장치에 특히 적합하다.
실시예
이하에, 본 발명의 실시예 및 비교예를 상세하게 설명한다.
[실시예 1~7]
(1) Si 기판 상에 형성한 다공질 규소 함유 절연막(규소와 산소를 주로 포함하며, 탄소와 수소도 포함하는 유사 SiO2막, 「세라메DL트 NCS」; 쇼쿠바이화학공업 제조)를 제작했다.
(2) 표 1에 나타내는 각 실란계 화합물(본 발명에 따른 「실란계 화합물」에 해당) 0.1 mol과 용매인 메틸이소부틸케톤 0.2 mol을 혼합하여 조제한 실란계 화합물 용액을, (1)에서 제작한 다공질 규소 함유 절연막 상에 스핀코트법에 의해, 회전수 2000 rpm, 도포 시간 30초의 조건으로 도포했다. 이어서, 그 Si 기판을 100℃로 설정한 핫플레이트에 얹고, 1분간의 조건으로 용매 건조를 실시했다.
(3) 이어서, (2)에서 얻어진 각 규소 함유 피막을 포함하는 다공질 규소 함유 절연막에 대하여, 표 1에 나타내는 광조사를 실시했다. UV로는 고압 수은 램프(파장 200 nm~600 nm)를 사용하여, 소정 온도(400℃로 기재하지 않은 경우는 실온)에서 10분간 조사했다.
(4) 이어서, 막두께를 측정했다. 막두께의 측정은, 투과형 전자현미경을 이용하여, 각 규소 함유 피막의 막두께를 측정했다.
(5) 이어서 기저면과의 밀착성에 대해 측정했다. 밀착성의 측정은, 스터드풀 측정법에 의해, 각 실시예의 적층막의 밀착성을 측정했다. 구체적으로는, 각 규소 함유 피막 상에 알루미늄제 핀을 에폭시 수지로 접착하고, 이것을 인장하여 파괴했을 때 파괴된 곳을 관찰하여, 파단 인장 강도를 구했다.
(6) 이어서, 에칭 선택비를 측정했다. 아무 처리도 하지 않은 다공질 규소 함유 절연막 및 실시예 1~7의 규소 함유 피막을 포함하는 다공질 규소 함유 절연막에 대하여, CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 Si 기판 표면이 나타날 때까지 드라이 에칭을 하여, 다공질 규소 함유 절연막의 에칭 시간(A)과 실시예 1~7의 규소 함유 피막을 포함하는 다공질 규소 함유 절연막의 에칭 시간(B)의 차이로부터 에칭 선택비를 산출했다. 즉, {(B-A)/(본 발명에 따른 규소 함유 피막의 막두께)}/{A/(다공질 규소 함유 절연막의 막두께)}가 에칭 선택비이다.
(7) 이어서, 실시예 1~7의 규소 함유 피막의 밀도를 X선 반사율법을 이용하여 측정했다.
결과를 표 1에 정리했다. 표 1 중, 관능기 X라고 기재된 것은, X1, X2, X3 및 실라잔 결합 중 어느 하나인 것을 의미한다.
[실시예 8~14]
(8) 도 1~6을 참조하여, 단계 1에 따라서, 소자간 분리막(2)으로 분리되고, 소스 확산층(5a)과 드레인 확산층(5b)과 측벽 절연막(3)을 갖는 게이트 전극을 형성한 트랜지스터층이 형성된 Si 웨이퍼(1)에, 단계 2에 따라서, 층간 절연막(6),스토퍼막(7)을 형성하고, 전극 인출용 컨택트 홀을 형성했다.
단계 3에 따라서, 이 컨택트 홀에 스퍼터법으로 TiN 배리어 메탈막(8)을 50 nm 형성한 후에, WF6와 수소를 혼합하여 환원함으로써 블랭킷 W(9)을 매립하고, CMP에 의해 비아 이외의 부분을 제거했다.
이어서, 단계 4에 따라서, 에칭 스토퍼막으로서 본 발명에 따른 실란계 화합물을 도포ㆍ용매 건조한 후, 광조사하여 형성한 본 발명에 따른 규소 함유 피막(10)을 형성하였다(이후, 이렇게 하여 형성한 본 발명에 따른 규소 함유 피막을 단순히 시험막이라고 함). 그 위에, 다공질 규소 함유 절연막(11)을 160 nm, CMP 스토퍼막으로서 시험막(12)을 형성했다.
또한, 단계 5에 따라서, 이 적층막에 배선폭 100 nm, 스페이스 100 nm의 제1층 배선 패턴을 형성한 레지스트층을 마스크로, CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 배선 홈을 가공했다. 이 배선 홈에, Cu의 절연층에 대한 확산을 위한 배리어막으로서 시험막(13)을 형성하고, 전해 도금시에 전극으로서 작용하는 시드층 Cu 10 nm을 스퍼터에 의해 형성했다. 또한, 전해 도금에 의해 Cu(14)를 600 nm 적층한 후, CMP에 의해 배선 패턴부 이외의 메탈을 제거하고, 기상 성장법에 의해 확산 방지막으로서 SiN막(15)을 30 nm 형성하여 제1층의 배선층을 형성했다(단계 6).
다음으로, 단계 7, 8에 따라서, 이 배선층 위에 다공질 규소 함유 절연막(16)을 180 nm, 시험막(17), 다공질 규소 함유 절연막(18)을 160 nm, 시험막(19)을 형성했다.
이 절연층에 비아 패턴을 형성한 레지스트층을 마스크로 CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 가스 조성, 압력을 바꿈으로써 시험막/다공질 규소 함유 절연막/시험막/다공질 규소 함유 절연막의 순으로 가공했다. 이어서, 제2층 배선 패턴을 형성한 레지스트층을 마스크로 CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 가공하였다(단계 9).
이 비아와 배선 홈에, 시험막(20)을 형성하고, 전해 도금시에 전극으로서 작용하는 시드층 Cu를 10 nm 스퍼터에 의해 형성했다. 또한, 전해 도금에 의해 Cu(21)를 1400 nm 적층한 후, CMP에 의해 배선 패턴부 이외의 메탈을 제거하고(단계 10), 기상 성장법에 의해 확산 방지막으로서 SiN막(22)을 30 nm 형성하여 제2층의 배선층을 형성하였다(단계 11).
이하, 상기 공정을 반복하여 3층 배선을 형성했다. 시험막의 막두께는 모두 2 nm 미만이었다.
시험막으로서 실시예 1~7의 규소 함유 피막을 각각 사용하여 이와 같은 구성의 다층 배선 구조체를 시험 작성하고, 작성한 다층 배선 구조체를 이용하여 100만개의 연속 비아의 수율, 배선 저항, 실효층간 용량 및, 단면의 전자현미경 관찰에 의한 Cu의 절연층에 대한 확산의 유무를 표 2에 나타냈다. 단면의 전자현미경 관찰에 의한 Cu의 절연층에 대한 확산 유무의 판정은, 시험 작성한 다층 배선 구조체를 대기중에서 200℃, 1시간 처리한 후에 행했다. 이 조건에서 확산이 없으면, 배리어막으로서 실용상 문제없는 것으로 판단된다. 표 2 중, 실시예 8~14는, 각각 실시예 1~7의 규소 함유 피막을 사용한 예이다.
[실시예 15~21]
(9) 실시예 8~14의 에칭 스토퍼막(10), (17) 및 CMP 스토퍼막(12), (19)을 종래의 에칭 스토퍼ㆍCMP 스토퍼막으로서의 SiC막 30 nm으로 바꾸어 다층 배선 구조체를 시험 작성했다.
이 다층 배선 구조체를 이용하여 100만개의 연속 비아의 수율, 배선 저항, 실효층간 용량 및, 단면의 전자현미경 관찰에 의한 Cu의 절연층에 대한 확산의 유무를 표 3에 나타냈다.
[실시예 22~28]
(10) 실시예 8~14의 Cu의 절연층에 대한 확산 방지를 위한 배리어막(13), (20)을 종래의 배리어 메탈막 TaN 10nm으로 바꾸어 다층 배선 구조체를 시험 작성했다. 이 다층 배선 구조체를 이용하여 100만개의 연속 비아의 수율, 배선 저항, 실효층간 용량 및, 단면의 전자현미경 관찰에 의한 Cu의 절연층에 대한 확산의 유무를 표 4에 나타냈다.
[비교예 1~2]
실시예 1~7에서의 규소 함유 피막 대신, 표 1에 나타낸 종래의 배리어 메탈막 TaN 및 종래의 에칭 스토퍼ㆍCMP 스토퍼막(SiC막)을, 다공질 규소 함유 절연막 상에, TaN막에서는 스퍼터법을 이용하고, SiC막에서는 플라즈마 CVD를 이용하여 막을 형성했다.
이렇게 하여 얻은 샘플에 대해 실시예 1~7과 동일한 평가를 실시했다.
결과를 표 1에 나타낸다. 표 1에서, 본 발명에 따른 규소 함유 피막을 얇은 막두께로 형성할 수 있어, 종래의 배리어 메탈막에 비해 얇은 막두께로 할 수 있는 것(배선 금속 확산 방지 기능에 관해서는 후술), 밀착성이 우수하고(비교예와 달리, 실시예에서는 다공질 규소 함유 절연막과의 사이에서의 박리는 생기지 않았다) 수율의 개선에 대하여 우수한 성질을 갖고 있는 것, 에칭 선택비가 비교예보다 높고, 스토퍼막으로서 우수한 성질을 갖고 있는 것을 이해할 수 있다.
[비교예 3]
시험막(10), 시험막(12), 시험막(17) 및 시험막(19) 대신 비교예 2와 동일한 SiC막(10, 12, 17, 19)(각 막두께 30 nm)을 사용하고, 시험막(13) 및 시험막(20) 대신 비교예 1과 동일한 TaN막(13)(각 막두께 10 nm)을 사용하고, 시험막/다공질 규소 함유 절연막/시험막/다공질 규소 함유 절연막의 순으로 가공하는 대신, 비교예에 따른 막/다공질 규소 함유 절연막/비교예에 따른 막/다공질 규소 함유 절연막의 순으로 가공한 것 외에는 실시예 8~14와 동일하게 하여, 다층 배선 구조체를 시험 작성했다. 이 다층 배선 구조체를 이용하여 100만개의 연속 비아의 수율, 배선 저항, 실효층간 용량 및 단면의 전자현미경 관찰에 의한 Cu의 절연층에 대한 확산의 유무를 표 2에 나타냈다.
이들 표 2~4의 배선 금속의 확산의 결과에서, 본 발명에 따른 규소 함유 피막을 사용하더라도 배선 금속의 확산을 방지할 수 있다는 것을 이해할 수 있다.
또, 실시예 8~28과 종래 구성의 비교예 3의 비교에서, (a) 실시예 8~14에서는, 종래 구성에 비하여, 배선 저항과 실효층간 용량 모두 보다 우수한 특성을 얻을 수 있다는 것, (b) 실시예 15~21에서는, 종래 구성에 비하여, 실효층간 용량은 종래 구성과 동일한 정도이지만, 배선 저항을 보다 낮게 억제할 수 있다는 것, (c) 실시예 22~28에서는, 종래 구성에 비하여, 배선 저항은 종래 구성과 동일한 정도이지만, 실효층간 용량을 보다 낮게 억제할 수 있다는 것이 나타났다. 이것은, 실시예 15~21과 같이 배리어막(13, 20)에 대해서만 본 발명에 따른 규소 함유 피막을 채택하면, 배선 저항을 종래보다 낮게 억제할 수 있다는 것, 실시예 22~28과 같이 스토퍼막(10, 12, 17, 19)에 대해서만 본 발명에 따른 규소 함유 피막을 채택하면, 실효층간 용량을 종래보다 낮게 억제할 수 있다는 것, 실시예 8~14와 같이, 배리어막(13, 20)과 스토퍼막(10,12,17,19) 모두에 대해 본 발명에 따른 규소 함유 피막을 채택하면, 배선 저항과 실효층간 용량을 모두 종래보다 낮게 억제할 수 있다는 것을 나타낸다. 또, 모든 경우에서 수율이 종래 구성에 비하여 향상된 점이 주목된다. 비교예 3의 불량 해석을 실시한 결과, 배리어 메탈막 및 스토퍼막의 일부에 피복성 및 밀착성이 나쁜 곳이 존재하여, 막박리나 Cu의 확산이 확인되었다. 이에 비해, 실시예 8~28에서의 실시막에 대해서는 막의 피복성 및 밀착성이 양호하여 막박리나 Cu의 확산은 확인되지 않았다.
이상 설명한 바와 같이, 본 발명에 의하면 저저항, 저용량으로 신뢰성 높은 적층 절연막 구조체 및 다층 배선 구조를 얻을 수 있다. 또, 이 다층 배선 구조에 의해, 특히 반도체 장치의 응답 속도의 고속화에 기여할 수 있다.
Figure 112010014944490-pct00015
Figure 112010014944490-pct00016
Figure 112010014944490-pct00017
Figure 112010014944490-pct00018
본 발명은, 반도체 장치의 배리어막, 에칭 스토퍼막, CMP 스토퍼막 등에 이용할 수 있다.
1 : Si 웨이퍼
3 : 측벽 절연막
5a : 소스 확산층
5b : 드레인 확산층
6 : 층간 절연막
7 : 스토퍼막
8 : TiN 배리어 메탈막
9 : 블랭킷 W
10 : 시험막(즉, 본 발명에 따른 규소 함유 피막)
11 : 다공질 규소 함유 절연막
12 : 시험막
13 : 시험막
14 : Cu
15 : 확산 방지막
16 : 다공질 규소 함유 절연막
17 : 시험막
18 : 다공질 규소 함유 절연막
19 : 시험막
20 : 시험막
21 : Cu
22 : 확산 방지막

Claims (18)

  1. 반도체 장치에 포함되는 밀도가 2.4 g/㎤ 이상인, 배리어막 및 스토퍼막의 적어도 하나를 포함하는 규소 함유 피막의 제조방법으로서,
    감광성 관능기를 갖는 적어도 1종류의 실란계 화합물을 이용하여 규소 함유 피막 전구체를 형성하고,
    그 후에 적어도 1종류의 빛을 단독으로 또는 조합하여 그 규소 함유 피막 전구체에 조사하여 그 규소 함유 피막을 얻는 것
    을 포함하는 규소 함유 피막의 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 규소 함유 피막이 에칭 스토퍼막을 포함하는 규소 함유 피막의 제조방법.
  5. 제1항에 있어서, 상기 규소 함유 피막이 화학적 기계적 연마법에서의 스토퍼막을 포함하는 규소 함유 피막의 제조방법.
  6. 제1항, 제4항 또는 제5항 중 어느 한 항에 있어서, 상기 실란계 화합물이, 하기 일반식 (1)~(3) 중 어느 하나로 표시되는 화합물을 포함하는 규소 함유 피막의 제조방법.
    [화학식 1]
    Figure 112011063232316-pct00032

    [화학식 2]
    Figure 112011063232316-pct00033

    [화학식 3]
    Figure 112011063232316-pct00034

    (여기서, 식 (1)~(3) 중 R1, R2 및 R3은 서로 독립적으로, 수소, 탄소수 1~4의 지방족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기를 나타내고, X1, X2 및 X3은 서로 독립적으로, 클로로기, 수산기, 탄소수 1~3의 알콕시기 또는 탄소수 1~4의 알킬아미노기를 나타낸다. 단, 식 (1)~(3)의 각각에는, R1, R2 및 R3으로 구성되는 군으로부터 선택되는 하나 이상으로서 적어도 하나의 감광성 관능기가 포함된다.)
  7. 제1항, 제4항 또는 제5항 중 어느 한 항에 있어서, 상기 실란계 화합물이, 식 (1)~(3) 중 어느 하나로 표시되는 화합물로 이루어진 군에서 선택된 적어도 2개의 화합물에 관해, 각각 X1, X2 및 X3의 적어도 어느 하나를 제거하고, 질소를 통해 서로 결합시켜 얻어지는 질소 개재 화합물을 포함하는 규소 함유 피막의 제조방법.
  8. 제7항에 있어서, 상기 질소 개재 화합물이, 식 (4)~(7) 중 어느 하나로 표시되는 화합물을 포함하는 규소 함유 피막의 제조방법.
    [화학식 4]
    Figure 112011063232316-pct00035

    [화학식 5]
    Figure 112011063232316-pct00036

    [화학식 6]
    Figure 112011063232316-pct00037

    [화학식 7]
    Figure 112011063232316-pct00038

    (여기서, 식 (4)~(7) 중 R1, R2 및 R3은 서로 독립적으로, 수소, 탄소수 1~4의 지방족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 6~8의 방향족 탄화수소기 또는 치환기를 포함하고 있어도 되는 탄소수 4~8의 복소방향족기를 나타내고, X2 및 X3은 서로 독립적으로, 클로로기, 수산기, 탄소수 1~3의 알콕시기 또는 탄소수 1~4의 알킬아미노기를 나타낸다. n은 3~5의 정수를 나타낸다. 단, 식 (4)~(7)의 각각에는, R1, R2 및 R3으로 구성되는 군으로부터 선택되는 하나 이상으로서 적어도 하나의 감광성 관능기가 포함된다.)
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항, 제4항 또는 제5항 중 어느 한 항에 기재된 방법으로 제작된 규소 함유 피막.
  17. 제1항, 제4항 또는 제5항 중 어느 한 항에 기재된 방법으로 제작된 규소 함유 피막을 포함하는 반도체 장치.
  18. 제17항에 있어서, 다층 배선 구조를 포함하는 반도체 장치.
KR1020107005252A 2007-09-10 2007-09-10 규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치 KR101130504B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/000981 WO2009034596A1 (ja) 2007-09-10 2007-09-10 ケイ素含有被膜の製造方法、ケイ素含有被膜および半導体装置

Publications (2)

Publication Number Publication Date
KR20100040970A KR20100040970A (ko) 2010-04-21
KR101130504B1 true KR101130504B1 (ko) 2012-03-28

Family

ID=40451622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107005252A KR101130504B1 (ko) 2007-09-10 2007-09-10 규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치

Country Status (5)

Country Link
US (1) US8431464B2 (ko)
JP (1) JP5218412B2 (ko)
KR (1) KR101130504B1 (ko)
DE (1) DE112007003638T5 (ko)
WO (1) WO2009034596A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2357664A4 (en) * 2009-05-29 2014-07-30 Mitsui Chemicals Inc SEMICONDUCTOR SEALING COMPOSITION, SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
JP2014027228A (ja) * 2012-07-30 2014-02-06 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
KR102105976B1 (ko) * 2017-03-29 2020-05-04 (주)디엔에프 실리콘 함유 박막증착용 조성물 및 이를 이용하는 실리콘 함유 박막의 제조방법
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548625B1 (ko) * 2003-03-24 2006-01-31 주식회사 엘지화학 고내열성 투명 폴리이미드 전구체 및 이를 이용한 감광성수지 조성물
KR100602881B1 (ko) * 2003-12-05 2006-07-19 샤프 가부시키가이샤 반도체 소자 및 그 제조방법
KR100649917B1 (ko) * 2003-01-14 2006-11-27 엔이씨 일렉트로닉스 가부시키가이샤 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3585384B2 (ja) 1998-12-22 2004-11-04 松下電器産業株式会社 半導体装置の製造方法
US6909554B2 (en) * 2000-12-27 2005-06-21 Finisar Corporation Wafer integration of micro-optics
JP4055459B2 (ja) * 2001-04-24 2008-03-05 日産化学工業株式会社 シリカ系被膜及びその形成方法、並びに、シリカ系被膜を形成するための塗布液及びその製造方法
US7211522B2 (en) 2001-04-24 2007-05-01 Nissan Chemical Industries, Ltd. Method of forming thick silica-based film
CA2389555A1 (fr) * 2002-05-30 2003-11-30 Hydro Quebec Procede de preparation de poudres ceramiques en presence de carbone, poudres ainsi obtenues et leur utilisation
US20040121264A1 (en) * 2002-12-04 2004-06-24 Bernhard Liegl Pattern transfer in device fabrication
DE102004008442A1 (de) * 2004-02-19 2005-09-15 Degussa Ag Siliciumverbindungen für die Erzeugung von SIO2-haltigen Isolierschichten auf Chips
US7420277B2 (en) * 2004-03-16 2008-09-02 Taiwan Semiconductor Manufacturing Company, Ltd System for heat dissipation in semiconductor devices
JP2006041135A (ja) * 2004-07-26 2006-02-09 Sumitomo Bakelite Co Ltd 電子デバイスおよびその製造方法
JP4408816B2 (ja) * 2005-01-07 2010-02-03 富士通株式会社 半導体装置の製造方法
JP4116007B2 (ja) * 2005-03-04 2008-07-09 株式会社東芝 半導体装置及びその製造方法
JP4479642B2 (ja) * 2005-10-27 2010-06-09 セイコーエプソン株式会社 発光素子の製造方法
JP5007511B2 (ja) * 2006-02-14 2012-08-22 富士通株式会社 露光光遮蔽膜形成用材料、多層配線及びその製造方法、並びに半導体装置
US20070215864A1 (en) * 2006-03-17 2007-09-20 Luebben Silvia D Use of pi-conjugated organoboron polymers in thin-film organic polymer electronic devices
EP2065931A4 (en) * 2006-08-22 2013-02-27 Mitsubishi Chem Corp SEMICONDUCTOR ELEMENT ELEMENT, LIQUID TO FORM A SEMICONDUCTOR COMPONENT member, PROCESS FOR PRODUCING A SEMICONDUCTOR COMPONENT link and FLUID TO FORM A SEMICONDUCTOR COMPONENT member USING THE METHOD, FLUORESCENT COMPOSITION, SEMICONDUCTOR LIGHT ELEMENT, ILLUMINATION DEVICE AND IMAGE DISPLAY DEVICE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649917B1 (ko) * 2003-01-14 2006-11-27 엔이씨 일렉트로닉스 가부시키가이샤 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법
KR100548625B1 (ko) * 2003-03-24 2006-01-31 주식회사 엘지화학 고내열성 투명 폴리이미드 전구체 및 이를 이용한 감광성수지 조성물
KR100602881B1 (ko) * 2003-12-05 2006-07-19 샤프 가부시키가이샤 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
JPWO2009034596A1 (ja) 2010-12-16
US20100133692A1 (en) 2010-06-03
JP5218412B2 (ja) 2013-06-26
DE112007003638T5 (de) 2010-08-12
WO2009034596A1 (ja) 2009-03-19
KR20100040970A (ko) 2010-04-21
US8431464B2 (en) 2013-04-30

Similar Documents

Publication Publication Date Title
JP4874614B2 (ja) 多孔質の低誘電率組成物並びにそれを作製及び使用するための方法
KR100726269B1 (ko) 실리콘계 조성물, 저유전율막, 반도체 장치 및 저유전율막의 제조 방법
KR101158185B1 (ko) 절연막 재료, 다층 배선 기판과 그 제조 방법, 및 반도체 장치와 그 제조 방법
KR100785727B1 (ko) 절연막 형성용 조성물 및 반도체 장치의 제조 방법
KR20080017285A (ko) 절연막, 다층 배선 장치의 제조 방법 및 다층 배선 장치
US7830012B2 (en) Material for forming exposure light-blocking film, multilayer interconnection structure and manufacturing method thereof, and semiconductor device
JP2006500769A (ja) 低k材料用の中間層接着促進剤
KR101130504B1 (ko) 규소 함유 피막의 제조방법, 규소 함유 피막 및 반도체 장치
KR100940017B1 (ko) 절연막 재료, 다층 배선 및 그 제조 방법, 및, 반도체장치의 제조 방법
US8207059B2 (en) Silicon compound, ultraviolet absorbent, method for manufacturing multilayer wiring device and multilayer wiring device
JP4493278B2 (ja) 多孔性樹脂絶縁膜、電子装置及びそれらの製造方法
KR20130014608A (ko) 반도체 장치 및 그 제조 방법
JP5267460B2 (ja) 絶縁膜材料、多層配線基板及びその製造方法、並びに、半導体装置及びその製造方法
JP3981870B2 (ja) 半導体装置の製造方法
TWI360199B (ko)
JP4269696B2 (ja) 絶縁膜形成方法とそれを用いた半導体装置
KR20040082295A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2004186593A (ja) 低誘電率絶縁膜及びその製造方法並びに半導体装置
KR20050090978A (ko) 저 k 재료용 중간층 접착 촉진제
JP2004204061A (ja) 低誘電率膜用組成物、低誘電率膜及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee