JP5218412B2 - ケイ素含有被膜の製造方法、ケイ素含有被膜および半導体装置 - Google Patents

ケイ素含有被膜の製造方法、ケイ素含有被膜および半導体装置 Download PDF

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Description

本発明は、半導体装置に使用されるバリア膜、ストッパ膜等に関する。
半導体装置集積回路の集積度の増加および素子密度の向上に伴い、特に半導体装置素子の多層化への要求が高まっている。この高集積化に伴い配線間隔は狭くなり、配線間の容量増大による配線遅延が問題となってきた（特許文献１参照）。
より具体的には、従来から、絶縁膜の寄生容量による信号伝播速度の低下が知られていたが、半導体装置デバイスの配線間隔が１μｍを超える世代では配線遅延のデバイス全体への影響は少なかった。しかし、配線間隔が１μｍ以下ではデバイス速度への影響が大きくなり、特に今後０．１μｍ以下の配線間隔で回路を形成すると、配線間の寄生容量がデバイス速度に大きく影響を及ぼすようになってくる。
配線遅延（Ｔ）は、配線抵抗（Ｒ）と配線間の容量（Ｃ）により影響を受け、下記の式（８）で示される。
ＴμＣＲ・・・・・（８）
式（４）において、ε（誘電率）とＣの関係を式（９）に示す。
Ｃ＝ε０εｒＳ／ｄ・・・・・（９）
｛（９）式中、Ｓは電極面積、ε０は真空の誘電率、εｒは絶縁膜の誘電率、ｄは配線間隔である）。
したがって、配線遅延を小さくするためには、配線の低抵抗化および絶縁膜の低誘電率化が有効な手段となる。
従来、半導体集積回路の低誘電率絶縁膜にはケイ素化合物系の材料が主に利用されている。また、半導体集積回路の多層配線構造中の金属配線にはＣｕが利用されている。この場合にバリア膜が使用されないと、Ｃｕの熱拡散等によりケイ素化合物系材料中にＣｕが進入し、低誘電率絶縁膜の絶縁性を劣化させてしまう問題がある。そのため、現在では、Ｃｕとケイ素化合物系低誘電率絶縁膜との間にバリア膜を形成することで低誘電率絶縁膜の絶縁性劣化を防止している。
現在、半導体集積回路のバリア膜には金属系の材料が利用されている（これをバリアメタル膜という）。たとえば、現在用いられているバリアメタル膜は約１０ｎｍと厚く、抵抗が大きい、ＴａＮ、Ｔａ等の金属系材料が用いられている。しかしながら、バリア膜として利用される金属系材料は配線金属に比して電気抵抗が高く、半導体装置全体として配線抵抗の上昇が生じる。これは半導体集積回路における高速作動および高信頼性の障害となる。
特許第３５８５３８４号広報（段落番号０００２）
本発明は、上記問題点を解消し、被膜、特にバリア膜やストッパ膜として優れた膜および、その膜を使用した半導体を提供することを目的としている。ここで、本発明にかかるバリア膜と称する被膜は、従来のバリアメタル膜を代替する膜であり、そのＣｕ拡散防止性の特性から多層配線中で従来のバリアメタル膜を適用しているほとんどあらゆる箇所をこのバリア膜に置き換えることが可能である。本発明のさらに他の目的および利点は、以下の説明から明らかになるであろう。
本発明の一態様によれば、半導体装置に含まれる、密度が２．４ｇ／ｃｍ３以上のケイ素含有被膜の製造方法であって、感光性官能基を有する少なくとも一種類のシラン系化合物を用いてケイ素含有被膜前駆体を形成し、その後に少なくとも一種類の光を単独または組み合わせて当該ケイ素含有被膜前駆体に照射して当該ケイ素含有被膜を得ることを含む、ケイ素含有被膜の製造方法が提供される。
本発明態様により、新規な半導体装置用の膜が提供される。この膜は、バリア膜やストッパ膜として使用できる。バリア膜として使用すれば、配線抵抗の低下に寄与できる。ストッパ膜として使用すればエッチングやＣＭＰ｛化学的機械的研磨法（chemical Mechanical Polishing）｝における選択比（本発明に係るケイ素含有被膜の単位膜厚を減少させるのに要する時間と他の材料の単位膜厚を減少させるのに要する時間との比）の向上効果が得られる。また、誘電率の低下にも寄与し得る。このようにして、本発明態様により、誘電率や配線抵抗が小さく、高速作動および高信頼性に優れた半導体装置を実現できる。
前記ケイ素含有被膜がバリア膜を含むこと、前記バリア膜と接する配線が銅配線であること、前記ケイ素含有被膜がエッチングストッパ膜を含むこと、前記ケイ素含有被膜が化学的機械的研磨法におけるストッパ膜を含むこと、前記シラン系化合物が、下記一般式（１）〜（３）のいずれかで表される化合物を含むこと、
Figure 0005218412
Figure 0005218412
Figure 0005218412
 （ここで、式（１）〜（３）中、Ｒ１，Ｒ２およびＲ３は、互いに独立に、水素、炭素数１〜４の脂肪族炭化水素基または、置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基または、置換基を含んでいてもよい炭素数４〜８の複素芳香族基を表し、Ｘ１，Ｘ２およびＸ３は、互いに独立に、クロロ基、水酸基、炭素数１〜３のアルコキシ基または、炭素数１〜４のアルキルアミノ基を表す。ただし、式（１）〜（３）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれる。）、
前記シラン系化合物が、式（１）〜（３）のいずれかで表される化合物からなる群から選ばれた少なくとも二つの化合物について、それぞれＸ１，Ｘ２およびＸ３の少なくともいずれか一つを取り去り、窒素を介して互いに結合させて得られる窒素介在化合物を含むこと、前記窒素介在化合物が、式（４）〜（７）のいずれかで表される化合物を含むこと、
Figure 0005218412
Figure 0005218412
Figure 0005218412
Figure 0005218412
 （ここで、式（４）〜（７）中、Ｒ１，Ｒ２およびＲ３は、互いに独立に、水素、炭素数１〜４の脂肪族炭化水素基または、置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基または、置換基を含んでいてもよい炭素数４〜８の複素芳香族基を表し、Ｘ２およびＸ３は、互いに独立に、クロロ基、水酸基、炭素数１〜３のアルコキシ基または炭素数１〜４のアルキルアミノ基を表す。ｎは３〜５の整数を表す。ただし、式（４）〜（７）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれる。）、
前記感光性官能基が、フェニル基、ビニル基およびピリジニル基からなる群から選ばれた基であること、前記シラン系化合物のケイ素の一原子に結合する前記感光性官能基の数が少なくとも２以上であること、とりわけ、前記シラン系化合物のケイ素の一原子に結合する前記感光性官能基の数が３であること、前記光が紫外線または電子線であること、とりわけ、前記紫外線が真空紫外線であること、加熱処理を行うことを含むこと、前記光照射前、前記光照射中および前記光照射後の少なくともいずれかの時点で前記加熱処理を行うこと、が好ましい形態である。
本発明の他の態様によれば、上記の方法で作製されたケイ素含有被膜や、上記の方法で作製されたケイ素含有被膜を含む半導体装置が提要される。この半導体装置は、多層配線構造を含むものであることが好ましい。
本発明態様により、新規な半導体装置用の膜が提供される。この膜は、バリア膜やストッパ膜として、配線抵抗の低下、エッチングやＣＭＰにおける選択比の向上、誘電率の低下等に寄与し得る。このようにして、本発明により、誘電率や配線抵抗が小さく、高速作動および高信頼性に優れた半導体装置を実現できる。
本発明により、新規な半導体装置用の膜が提供される。この膜は、バリア膜やストッパ膜として使用できる。バリア膜として使用すれば、配線抵抗の低下に寄与できる。ストッパ膜として使用すればエッチングやＣＭＰにおける選択比の向上効果が得られる。また、誘電率の低下にも寄与し得る。また、絶縁膜との優れた密着性から、歩留まりの改善に寄与し得る。このようにして、本発明により、誘電率や配線抵抗が小さく、高速作動および高信頼性に優れた半導体装置を実現できる。
作成中の多層配線構造体の横断面図である。 作成中の多層配線構造体の横断面図である。 作成中の多層配線構造体の横断面図である。 作成中の多層配線構造体の横断面図である。 作成中の多層配線構造体の横断面図である。 作成中の多層配線構造体の横断面図である。
符号の説明
１ Ｓｉウエハ
３ サイドウォール絶縁膜
５ａ ソース拡散層
５ｂ ドレイン拡散層
６ 層間絶縁膜
７ ストッパ膜
８ ＴｉＮバリアメタル膜
９ ブランケットＷ
１０ 試験膜（すなわち、本発明に係るケイ素含有被膜）
１１ 多孔質ケイ素含有絶縁膜
１２ 試験膜
１３ 試験膜
１４ Ｃｕ
１５ 拡散防止膜
１６ 多孔質ケイ素含有絶縁膜
１７ 試験膜
１８ 多孔質ケイ素含有絶縁膜
１９ 試験膜
２０ 試験膜
２１ Ｃｕ
２２ 拡散防止膜
以下、添付の図面も参照して本発明の実施の形態例を説明する。しかしながら、本発明の技術的範囲は、以下の実施の形態や図面に示された例に限定されず、特許請求の範囲に記載された発明とその均等物まで及ぶものである。
感光性官能基を有するシラン系化合物を用いてシラン系被膜を形成した後、光照射によって感光性官能基を反応させ、架橋等により被膜を高密度化することにより、生成した被膜に配線金属拡散防止機能やストッパ膜機能をもたせることに成功した。これは、シラン系被膜中に存在する感光性官能基を光重合させ、膜の密度を向上することにより、配線金属原子を透過しない緻密な膜を形成できたためであると考えられる。
本発明に係る膜をバリア膜として利用すれば、従来のバリア膜に比べ、薄膜化することでその分配線層の断面積を増すことができ、これによって、配線抵抗を低減しつつ配線金属の層間絶縁膜への拡散を防止することが可能となる。従って、高速で信頼性の高い半導体装置を提供することができるようになる。この場合、バリア膜と接する配線の材質については特に制限はなく、本発明に係る配線は公知の材質の配線に適用可能である。配線の材質としては、例えば、銅、アルミニウム、タングステン、ポリシリコン等を例示することができる。バリア膜と接する配線が銅配線である場合が、実用性が高く特に好ましい。
また、本発明の膜が、非常に薄くかつ高い密着性を有し、また、硬く、従来の層間絶縁膜と比べ膜の組成が大きく異なることから、エッチングストッパ膜やＣＭＰストッパ膜としても利用できることも見出された。本発明に係る膜をエッチングストッパ膜、ＣＭＰストッパ膜等として応用することで、エッチングやＣＭＰにおける選択比を向上させることができる。また、薄膜化による誘電率の低減効果も得ることができる。
本発明に係るケイ素含有被膜は、半導体装置に含まれる被膜であって、感光性官能基を有する少なくとも一種類のシラン系化合物を用いてケイ素含有被膜前駆体を形成し、その後に少なくとも一種類の光を単独または組み合わせて当該ケイ素含有被膜前駆体に照射することを含む方法で製造でき、密度が２．４ｇ／ｃｍ３以上である。
本発明に係るケイ素含有被膜は、半導体装置に含まれる被膜であればどのようなものでもよい。半導体装置としては、特に多層配線構造を有するものが好ましい。
用途上、本発明に係るケイ素含有被膜は、バリア膜として利用することが好ましい。また、エッチングストッパ膜、ＣＭＰストッパ膜等のストッパ膜として使用することが好ましい。ただし、本発明に係るケイ素含有被膜は絶縁膜でもあり得るため、所望の場合には、その他の種類の絶縁膜として使用してもよく、複数の機能を発揮させる用途に使用してもよい。すなわち、絶縁機能と配線金属拡散防止機能とストッパ機能とのどのような組合せの用途に使用することもできる。
従来から、ケイ素化合物から形成されるその他の絶縁膜には、誘電率の低減のために空孔を導入し低密度にする方策が取られていた。しかしながら、逆に高密度化することにより、バリア膜やストッパ膜としての好ましい性質が発揮できる構造とし得ることが見出された。密度としては、２．４ｇ／ｃｍ３以上であることが必要である。密度としては、２．７ｇ／ｃｍ３以上であることがより好ましい。このような密度とすることにより、半導体装置に適した配線金属拡散防止機能やストッパ機能を実現することができる。密度としては、２．４ｇ／ｃｍ３以上である限り、膜内に空孔が存在していてもよいが、一般的には存在していない方が好ましい。
本発明に係るケイ素含有被膜を高密度化するには、例えば溶媒除去を急速に行わない等、内部に空孔をできるだけ生じさせないようにすることはもちろんであるが、適切な量の感光性官能基を導入して架橋度を上げることも重要である。
本発明に係るケイ素含有被膜の膜厚には特に制限はないが、バリア膜として機能する場合でもストッパ膜として機能する場合でも、絶縁膜として誘電率の上昇に寄与し得るので、その観点からは薄ければ薄いほど有利である。２ｎｍ未満の膜厚にすることは容易であり、そのような膜厚を選ぶことが有利である場合が多い。例えば、バリア膜として使用する場合には、従来のＴａＮ等のバリアメタル膜が１０ｎｍ程度の膜厚を必要としていたのに対し、2ｎｍ未満の膜厚で済み、その分配線層の厚みが増し、結果として配線抵抗を低下させることができる。
本発明に係るシラン系化合物には、ＳｉｎＨ２ｎ＋２を意味するシランの水素が他の基で置換された化合物および、その置換化合物同士がその置換基を介して結合した化合物が含まれる。このような化合物については、感光性官能基を有している限り特に制限はなく、公知の化合物やそれらからの誘導体を適宜使用することができる。本発明に係るシラン系化合物には、本発明の効果を阻害しない程度の不純物が含まれていてもよい。
本発明に係る感光性官能基については、光照射により化学反応を起こす基であれば特に制限はなく、公知の感光性官能基と呼ばれるものから適宜選択することができる。このような感光性官能基としては、例えばビニル基、アクロイル基、ベンジル基、フェニル基、カルボニル基、カルボキシ基、ジアゾ基、アジド基、シンナモイル基、アクリレート基、シンナミリデン基、シアノシンナミリデン基、フリルペンタジエン基、ｐ−フェニレンジアクリレート基、ピリジニル基等が挙げられる。この中でも、ビニル基、フェニル基、ピリジニル基が光照射による化学反応が急速に起こりやすいのでより好ましい。
一分子中に含まれる感光性官能基の数についても特に制限はない。一般的には、感光性官能基の数が多ければそれだけ架橋の度合いが増えるので有利であるが、製造が難しくなり、また、光照射による化学反応が遅くなる等の不利な点も生じるので一概には言えない。製造が容易で、光照射による化学反応も速く、生成した膜の密度を上げることが容易である観点からは、シラン系化合物のケイ素の一原子に結合する感光性官能基の数が少なくとも２以上であることが好ましく、３であることがより好ましい。
本発明に係るケイ素含有被膜前駆体は、本発明に係るシラン系化合物を用いてなる膜から、本発明に係るケイ素含有被膜が形成される直前の状態の膜までを包含する概念である。すなわち、シラン系化合物そのものからなる膜も、その膜を加熱し、本発明に係るケイ素含有被膜を形成する対象（本明細書では単に下地ともいう）との密着性を向上させた膜も、ともに本発明に係るケイ素含有被膜前駆体である。本発明に係るケイ素含有被膜前駆体は、どのような方法で形成してもよく、本発明に係るシラン系化合物を溶媒に溶解した溶液または、本発明に係るシラン系化合物が液体の場合には本発明に係るシラン系化合物そのものもしくはその溶液を下地に塗布またはスプレーし、その後加熱等により溶媒を除去する方法を例示することができる。塗布の方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スピンコート法、ディップコート法、ニーダーコート法、カーテンコート法、ブレードコート法、等が挙げられる。これらの中でも、均一で薄い膜を容易に実現できる点や塗布効率等の点で、スピンコート法が好ましい。スピンコート法の場合、その条件としては、例えば、回転数が、１００〜１０，０００ｒｐｍ程度であり、８００〜５，０００ｒｐｍが好ましく、時間が、１秒〜１０分間程度であり、１０〜９０秒間が好ましい。
使用される溶媒については、本発明に係るシラン系化合物が可溶であり、溶液の塗布性が良好であれば特に制限はなく、公知の溶媒から適宜選択することができる。溶媒としては、例えば、メタノール、エタノール、プロパノール、シクロヘキサノン、アセトン、メチルイソブチルケトン、メチルエチルケトン、メチルセロソルブ、エチルセロソルブ、オクタン、デカン、ヘキサン、プロピレングリコール、プロピレングリコールモノメチルエーテルアセテート、ジオキサン、ジエチルエーテル、ジエチレングリコール、硫酸ジメチル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノプロピルエーテル、テトラヒドロフラン等が挙げられる。なお、シラン系化合物が液体である場合には、溶媒を使用しなくてもよい場合もある。
本発明に係るシラン系化合物は、下記一般式（１）〜（３）のいずれかで表される化合物、あるいは、式（１）〜（３）のいずれかで表される化合物からなる群から選ばれた少なくとも二つの化合物について、それぞれＸ１，Ｘ２およびＸ３の少なくともいずれか一つを取り去り、窒素を介して互いに結合させて得られる窒素介在化合物を含むことが好ましい。
本発明に係るシラン系化合物は、実質的に式（１）〜（３）のいずれかで表される化合物のみであること、または、上記窒素介在化合物のみであること、または、実質的に式（１）〜（３）のいずれかで表される化合物と上記窒素介在化合物のみであることがより好ましい。なお、本発明を通じて、「実質的に」とは、本発明の効果を阻害しない程度の不純物の混在を許容することを意味する。
上記窒素介在化合物は一般的にシラザンと呼ばれる。このような窒素介在化合物としては、式（４）〜（７）のいずれかで表される化合物を含むことが好ましい。実質的に式（４）〜（７）のいずれかで表される化合物からなっていることがより好ましい。
このような化合物には、入手が容易であり、または入手が容易な原料から合成が容易で、膜として形成し易く、光照射による架橋が進行しやすいものが多い。式（７）で表される化合物は環状化合物である。
Figure 0005218412
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 （ここで、式（１）〜（７）中、Ｒ１，Ｒ２およびＲ３は、互いに独立に、水素、炭素数１〜４の脂肪族炭化水素基または、置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基または、置換基を含んでいてもよい炭素数４〜８の複素芳香族基を表し、Ｘ１，Ｘ２およびＸ３は、互いに独立に、クロロ基、水酸基、炭素数１〜３のアルコキシ基または、炭素数１〜４のアルキルアミノ基を表す。ｎは３〜５の整数を表す。ただし、式（１）〜（３）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれ、式（４）〜（７）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれる。）。
感光性官能基は、Ｒ１，Ｒ２およびＲ３のいずれかが該当することになるが、Ｒ１，Ｒ２およびＲ３としては感光性官能基でない基が含まれていてもよい。例えば、上記脂肪族炭化水素基としては飽和脂肪族炭化水素基も不飽和脂肪族炭化水素基の場合もあり得るが、飽和脂肪族炭化水素基の場合には感光性官能基とはなり得ない。感光性官能基として実際に使用できる基や好ましい基については上述した。
置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基および置換基を含んでいてもよい炭素数４〜８の複素芳香族基における置換基の種類については特に制限はなく、置換基が感光性官能基になっているものでも構わない。一般的には、より構造が簡単なように１〜４のアルキル基が置換基として存在するか、置換基を有さないものが好ましい。
Ｘ１，Ｘ２，Ｘ３およびシラザン結合は、下地との密着性を高めるための基である。このような下地としては特に制限はないが、本発明に係るケイ素含有被膜が、ケイ素を主成分の一つとして含むものであるところから、下地も同様にケイ素を主成分の一つとして含む絶縁膜であることが好ましい。具体的には、Ｘ１，Ｘ２，Ｘ３およびシラザン結合は、Ｓｉ−ＯＨ結合を有し、あるいは、系の水分と反応して加水分解によりＳｉ−ＯＨ結合を生じ、これが下地のＳｉ−ＯＨと脱水結合することにより強固な結合を生じるために、下地との密着性が向上すると考えられている。絶縁膜との密着性が優れていれば多層配線形成における歩留まりの改善に大きく寄与する。
本発明に係るケイ素含有被膜前駆体を配線上に形成する場合は、配線金属とケイ素含有被膜との密着性は絶縁膜とケイ素含有被膜との密着性よりは劣るものと考えられる。従って、本発明に係るケイ素含有被膜前駆体を設ける対象である下地としては、配線金属表面が多く含まれることになるようなやり方は避けた方がよさそうである。ただし下地に配線金属表面が含まれる場合でも、同時に、本発明に係るケイ素含有被膜との密着性に優れる材料からなる下地部分が多くあれば（例えば絶縁膜上に配線が埋め込まれた状態の平面上に本発明に係るケイ素含有被膜前駆体を塗膜する場合で配線部分がある程度以下のとき）、問題のない場合もあり得る。
本発明に係る下地としては、膜内部に空孔を有する、いわゆる多孔質層間絶縁膜が、低誘電率を実現できるので、適している。このような膜としては、気相成長法により形成されたＣａｒｂｏｎ Ｄｏｐｅｄ ＳｉＯ２膜やＣａｒｂｏｎ Ｄｏｐｅｄ ＳｉＯ２膜に熱分解性化合物を添加してポア（多孔）を形成したＰｏｒｏｕｓ Ｃａｒｂｏｎ Ｄｏｐｅｄ ＳｉＯ２膜、スピンコート法により形成された多孔質シリカ、有機多孔質膜が挙げられる。なお、前記の内、ポアの制御や密度制御の観点から、スピンコート法で形成された多孔質ケイ素含有絶縁膜が好ましい。このようなスピンコート法で形成された多孔質ケイ素含有絶縁膜としては、例えば、テトラアルコキシシラン，トリアルコキキシシラン，メチルトリアルコキシシラン，エチルトリアルコキシシラン，プロピルトリアルコキシシラン，フェニルトリアルコキシシラン，ビニルトリアルコキシシラン，アリルトリアルコキシシラン，グリシジルトリアルコキシシラン，ジアルコキキシシラン，ジメチルジアルコキシシラン，ジエチルジアルコキシシラン，ジプロピルジアルコキシシラン，ジフェニルジアルコキシシラン，ジビニルジアルコキシシラン，ジアリルジアルコキシシラン，ジグリシジルジアルコキシシラン，フェニルメチルジアルコキシシラン，フェニルエチルジアルコキシシラン，フェニルプロピルトリアルコキシシラン，フェニルビニルジアルコキシシラン，フェニルアリルジアルコキシシラン，フェニルグリシジルジアルコキシシラン，メチルビニルジアルコキシシラン，エチルビニルジアルコキシシラン，プロピルビニルジアルコキシシラン等の加水分解／縮重合で形成したポリマに熱分解性の有機化合物等を添加して加熱により細孔を形成したものがある。なお、より好ましくは、４級アルキルアミンにより形成したクラスター状多孔質シリカ前駆体を用いるとよい。これは、空孔サイズが小さく、均一な空孔を有しているためである。
本発明に係るケイ素含有被膜の製造方法において、本発明に係るシラン系化合物の溶液を使用する場合には、溶媒の除去と下地との密着性の促進（具体的には、Ｓｉ−Ｏ−Ｓｉ結合の促進と思われる）のために加熱処理を施す必要がある。この場合、加熱温度が高すぎると本発明に係るシラン系化合物の自己縮合反応が起こり得るので、溶媒除去の間はそのような反応を抑制するように低めの温度で加熱することが好ましい。すなわち、少なくとも２段階の温度で加熱することが好ましい。密着性向上のための加熱自体は光照射を要しないため、光照射の前に行えばよいが、光照射と同時にまたはその後行うことも可能である。また、光照射中の加熱は光照射による化学反応を促進する場合もあり得る。
加熱の条件は上記の種々の因子を含んでいるために一概に規定することは困難であり、実験等により決定することが望ましいが、一般的に言えば、溶媒除去には１５０℃以下の温度が好ましい。密着性向上には、５０°Ｃ〜４００°Ｃの範囲の温度が好ましく、光照射により化学反応を促進する意味からは、室温〜４００℃の範囲の温度が好ましい。
本発明に係る光照射に使用する光は、減圧または常圧で本発明に係る感光性官能基を反応させて光重合を生じさせることが可能であれば特に限定されず、例えば紫外線（ＵＶ）、電子線、レーザー、Ｘ線、マイクロ波、等を例示することができる。紫外線または電子線が好ましい。照射効率の点から、真空中にて紫外線を照射するのが好ましい。
紫外線は、波長３１５ｎｍ〜４００ｎｍのＵＶ−Ａ、波長２８０ｎｍ〜３１５ｎｍのＵＶ−Ｂ、波長２００ｎｍ〜２８０ｎｍのＵＶ−Ｃ、波長１０ｎｍ〜２００ｎｍのＶＵＶ（真空紫外線：Ｖａｃｕｕｍ Ｕｌｔｒａ Ｖｉｏｌｅｔ）に分類される。本発明に係る光照射に使用する紫外線には、そのいずれでも使用可能であるが、特にＵＶ−Ｃが好ましい。これは、同時に広範囲で効率のよい照射が可能で、短時間処理が可能になるためである。なお、照射の際、圧力調整や改質のために窒素、アルゴン等の不活性ガスを流してもよい。また、〜４００℃の範囲で、単一または複数のステップで加熱しながら照射してもよい。これは光重合反応を促進させ、より短時間での処理を可能にするためであるが、必要に応じて適宜選択することが可能である。
本発明に係る方法で製造されたケイ素含有被膜は、バリア膜、エッチングストッパ膜またはＣＭＰストッパ膜として好ましく使用でき、このような膜を有する半導体装置は、誘電率や配線抵抗が小さく、高速作動および高信頼性を実現することができるものとなる。従って、本発明に係るケイ素含有被膜は多層配線構造を含む半導体装置に特に適している。
以下に、本発明の実施例および比較例を詳述する。
［実施例１〜７］
（１） Ｓｉ基板上に形成した多孔質ケイ素含有絶縁膜（ケイ素と酸素とを主として含み、炭素と水素とも含むＳｉＯ２ライクな膜、「セラメートＮＣＳ」；触媒化成工業製）を作製した。
（２） 表１で示す各シラン系化合物（本発明に係る「シラン系化合物」に該当）の０．１ｍｏｌと溶媒であるメチルイソブチルケトンの０．２ｍｏｌとを混合して調製したシラン系化合物溶液を、（１）で作製した多孔質ケイ素含有絶縁膜上にスピンコート法により、回転数２０００ｒｐｍ、塗布時間３０秒の条件で塗布した。次いで、該Ｓｉ基板を１００°Ｃに設定したホットプレートに載せ、１分間の条件で溶媒乾燥を施した。
（３） 次いで、（２）で得られた各ケイ素含有被膜つき多孔質ケイ素含有絶縁膜に対して、表１で示す光照射を施した。ＵＶとしては高圧水銀ランプ（波長２００ｎｍ〜６００ｎｍ）を用い、所定温度（４００℃と記載していない場合は室温）で、１０分間照射した。
（４） ついで、膜厚を測定した。膜厚の測定は、透過型電子顕微鏡を用いて、各ケイ素含有被膜の膜厚を測定した。
（５） ついで下地との密着性について測定した。密着性の測定は、スタッドプル測定法により、各実施例の積層膜の密着性を測定した。具体的には、各ケイ素含有被膜上にアルミニウム製のピンをエポキシ樹脂で接着し、これを引っ張って、破壊時の破壊箇所を観察し、破断引っ張り強さを求めた。
（６） ついで、エッチング選択比を測定した。何も処理を施さない多孔質ケイ素含有絶縁膜および実施例１〜７のケイ素含有被膜つき多孔質ケイ素含有絶縁膜に対し、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマによりＳｉ基板表面が現れるまでドライエッチングを行い、多孔質ケイ素含有絶縁膜のエッチング時間（Ａ）と実施例１〜７のケイ素含有被膜つき多孔質ケイ素含有絶縁膜のエッチング時間（Ｂ）との差からエッチング選択比を算出した。すなわち、｛（Ｂ−Ａ）／（本発明に係るケイ素含有被膜の膜厚）｝／｛Ａ／（多孔質ケイ素含有絶縁膜の膜厚）｝がエッチング選択比である。
（７） ついで、実施例１〜７のケイ素含有被膜の密度をＸ線反射率法を用いて測定した。
結果を表１に纏めた。表１中、官能基Ｘと書いてあるのは、Ｘ１，Ｘ２，Ｘ３およびシラザン結合のいずれかであることを意味する。
［実施例８〜１４］
（８） 図１〜６を参照して、ステップ１に従って、素子間分離膜（２）で分離され、ソース拡散層（５ａ）とドレイン拡散層（５ｂ）とサイドウォール絶縁膜（３）とを有するゲート電極を形成したトランンジスタ層が形成されたＳｉウエハ（１）に、ステップ２に従って、層間絶縁膜（６）、ストッパ膜（７）を形成し、電極取り出し用のコンタクトホールを形成した。
ステップ３に従って、このコンタクトホ−ルにスパッタ法でＴｉＮバリアメタル膜（８）を５０ｎｍ形成した後に、ＷＦ６と水素とを混合し還元することでブランケットＷ（９）を埋め込み、ＣＭＰによりビア以外の部分を除去した。
続いて、ステップ４に従って、エッチングストッパ膜として本発明に係るシラン系化合物を塗布・溶媒乾燥した後、光照射を施して形成した、本発明に係るケイ素含有被膜（１０）を設けた（以後このようにして設けた本発明に係るケイ素含有被膜を単に試験膜と呼ぶ）。その上に、多孔質ケイ素含有絶縁膜（１１）を１６０ｎｍ、ＣＭＰストッパ膜として試験膜（１２）を形成した。
更に、ステップ５に従って、この積層膜に配線幅１００ｎｍ、スペース１００ｎｍの１層目配線パターンを施したレジスト層をマスクに、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより配線溝を加工した。この配線溝に、Ｃｕの絶縁層への拡散のためのバリア膜として試験膜（１３）を形成し、電解メッキの際に電極として働くシード層Ｃｕ１０ｎｍをスパッタにより形成した。更に、電解メッキによりＣｕ（１４）を６００ｎｍ積層した後、ＣＭＰにより配線パターン部以外のメタルを除去し、気相成長法により拡散防止膜としてＳｉＮ膜（１５）を３０ｎｍ形成して１層目の配線層を形成した（ステップ６）。
次に、ステップ７，８に従って、この配線層の上に多孔質ケイ素含有絶縁膜（１６）を１８０ｎｍ、試験膜（１７）、多孔質ケイ素含有絶縁膜（１８）を１６０ｎｍ、試験膜（１９）を形成した。
この絶縁層にビアパターンを形成したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマによりガス組成、圧力を変えることで試験膜／多孔質ケイ素含有絶縁膜／試験膜／多孔質ケイ素含有絶縁膜の順に加工した。つづいて、第２層目配線パターンを施したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより加工した（ステップ９）。
このビアと配線溝に、試験膜（２０）を形成し、電解メッキの際に電極として働くシード層Ｃｕを１０ｎｍスパッタにより形成した。更に、電解メッキによりＣｕ（２１）を１４００ｎｍ積層した後、ＣＭＰにより配線パターン部以外のメタルを除去し（ステップ１０）、気相成長法により拡散防止膜としてＳｉＮ膜（２２）を３０ｎｍ形成して２層目の配線層を形成した（ステップ１１）。
以下、上記工程を繰り返し、３層配線を形成した。なお、試験膜の膜厚はいずれも２ｎｍ未満であった。
試験膜として実施例１〜７のケイ素含有被膜をそれぞれ使用して
このような構成の多層配線構造体を試作し、試作した多層配線構造体を用いて１００万個の連続ビアの歩留まり、配線抵抗、実効層間容量および、断面の電子顕微鏡観察によるＣｕの絶縁層への拡散の有無を表２に示した。断面の電子顕微鏡観察によるＣｕの絶縁層への拡散の有無の判定は、試作した多層配線構造体を大気中で２００℃、１時間処理した後に行った。この条件で拡散がなければ、バリア膜として実用上問題ないものと判断される。表２中、実施例８〜１４は、それぞれ実施例１〜７のケイ素含有被膜を使用した例である。
［実施例１５〜２１］
（９） 実施例８〜１４のエッチングストッパ膜（１０），（１７）およびＣＭＰストッパ膜（１２），（１９）を従来エッチングストッパ・ＣＭＰストッパ膜としてのＳｉＣ膜３０ｎｍに替えて多層配線構造体を試作した。
この多層配線構造体を用いて１００万個の連続ビアの歩留まり、配線抵抗、実効層間容量および、断面の電子顕微鏡観察によるＣｕの絶縁層への拡散の有無を表３に示した。
［実施例２２〜２８］
（１０） 実施例８〜１４のＣｕの絶縁層への拡散防止のためのバリア膜（１３），（２０）を従来のバリアメタル膜ＴａＮ１０ｎｍに替えて多層配線構造体を試作した。この多層配線構造体を用いて１００万個の連続ビアの歩留まり、配線抵抗、実効層間容量および、断面の電子顕微鏡観察によるＣｕの絶縁層への拡散の有無を表４に示した。
［比較例１〜２］
実施例１〜７におけるケイ素含有被膜に代えて、表１で示す、従来のバリアメタル膜ＴａＮおよび従来のエッチングストッパ・ＣＭＰストッパ膜（ＳｉＣ膜）を、多孔質ケイ素含有絶縁膜上に、ＴａＮ膜においてはスパッタ法を用い、ＳｉＣ膜においてはプラズマＣＶＤを用いて、膜を形成した。
このようにして得たサンプルについて実施例１〜７と同様の評価を実施した。
結果を表１に示す。表１より、本発明に係るケイ素含有被膜が、薄い膜厚で形成でき、従来のバリアメタル膜に比べて薄い膜厚とできること（配線金属拡散防止機能については後述する）、密着性に優れ（比較例と異なり、実施例では多孔質ケイ素含有絶縁膜との間での剥がれは生じなかった）歩留まりの改善に対して優れた性質を有していること、エッチング選択比が比較例より高く、ストッパ膜として優れた性質を有していることが理解できる。
［比較例３］
試験膜（１０），試験膜（１２），試験膜（１７）および試験膜（１９）に代えて比較例２と同一のＳｉＣ膜（１０，１２，１７，１９）（各膜厚３０ｎｍ）を使用し、試験膜（１３）および試験膜（２０）に代えて比較例１と同一のＴａＮ膜（１３）（各膜厚１０ｎｍ）を使用し、試験膜／多孔質ケイ素含有絶縁膜／試験膜／多孔質ケイ素含有絶縁膜の順に加工する代わりに、比較例に係る膜／多孔質ケイ素含有絶縁膜／比較例に係る膜／多孔質ケイ素含有絶縁膜の順に加工した以外は実施例８〜１４と同様にして、多層配線構造体を試作した。この多層配線構造体を用いて１００万個の連続ビアの歩留まり、配線抵抗、実効層間容量および、断面の電子顕微鏡観察によるＣｕの絶縁層への拡散の有無を表２に示した。
これら表２〜４の配線金属の拡散の結果から、本発明に係るケイ素含有被膜を使用しても配線金属の拡散を防止し得ることが理解できる。
また、実施例８〜２８と従来構成の比較例３との比較から、（ａ）実施例８〜１４では、従来構成に比べ、配線抵抗と実効層間容量との両方においてより優れた特性が得られること、（ｂ）実施例１５〜２１では、従来構成に比べ、実効層間容量は従来構成と同程度になるが、配線抵抗をより低く抑えられること、（ｃ）実施例２２〜２８では、従来構成に比べ、配線抵抗は従来構成と同程度になるが、実効層間容量をより低く抑えられること、が示された。これは、実施例１５〜２１のごとくバリア膜（１３，２０）のみについて本発明に係るケイ素含有被膜を採用すれば、配線抵抗を従来より低く抑えられること、実施例２２〜２８のごとくストッパ膜（１０，１２，１７，１９）のみについて本発明に係るケイ素含有被膜を採用すれば、実効層間容量を従来より低く抑えられること、実施例８〜１４のごとく、バリア膜（１３，２０）とストッパ膜（１０，１２，１７，１９）との両方について本発明に係るケイ素含有被膜を採用すれば、配線抵抗と実効層間容量との両方を従来より低く抑えられることを示している。また、いずれの場合も歩留まりが従来構成に比べ向上している点が注目される。比較例３の不良解析を実施したところ、バリアメタル膜およびストッパ膜の一部に被覆性および密着性の悪い箇所が存在し、膜剥れやＣｕの拡散が確認された。これに対し、実施例８〜２８における実施膜については膜の被覆性および密着性が良好であり膜剥れやＣｕの拡散は確認されなかった。
以上説明したように、本発明によれば低抵抗、低容量で信頼性の高い積層絶縁膜構造体および多層配線構造を得ることができる。また、この多層配線構造により、特に半導体装置の応答速度の高速化に寄与することができる。
Figure 0005218412
Figure 0005218412
Figure 0005218412
Figure 0005218412
本発明は、半導体装置のバリア膜、エッチングストッパ膜、ＣＭＰストッパ膜等に利用できる。

Claims (5)

  1. 半導体装置に含まれる、密度が２．４ｇ／ｃｍ３以上３．２５ｇ／ｃｍ３以下のケイ素含有被膜の製造方法であって、
    感光性官能基を有する少なくとも一種類のシラン系化合物の溶液を塗布し、次いで、１５０℃以下の温度で加熱して前記溶液中の溶媒を取り除いてケイ素含有被膜前駆体を形成し、
    その後に少なくとも一種類の光を単独または組み合わせて当該ケイ素含有被膜前駆体に照射して当該ケイ素含有被膜を得、
    前記ケイ素含有被膜前駆体の形成から前記照射までの間を１５０℃以下の温度に維持する、
    ことを含み、
    前記ケイ素含有被膜がバリア膜を含み、
    前記シラン系化合物が、下記一般式（１）〜（３）のいずれかで表される化合物
    Figure 0005218412
    （ここで、式（１）〜（３）中、Ｒ１，Ｒ２およびＲ３は、互いに独立に、水素、炭素数１〜４の脂肪族炭化水素基または、置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基または、置換基を含んでいてもよい炭素数４〜８の複素芳香族基を表し、Ｘ１，Ｘ２およびＸ３は、互いに独立に、クロロ基、水酸基、炭素数１〜３のアルコキシ基または、炭素数１〜４のアルキルアミノ基を表す。ただし、式（１）〜（３）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれる。）
    からなる群から選ばれた少なくとも二つの化合物について、それぞれＸ１，Ｘ２およびＸ３の少なくともいずれか一つを取り去り、窒素を介して互いに結合させて得られる窒素介在化合物を含む、
    ケイ素含有被膜の製造方法。
  2. 前記窒素介在化合物が、式（４）〜（７）のいずれかで表される化合物を含む、請求項１に記載のケイ素含有被膜の製造方法。
    Figure 0005218412
    （ここで、式（４）〜（７）中、Ｒ１，Ｒ２およびＲ３は、互いに独立に、水素、炭素数１〜４の脂肪族炭化水素基または、置換基を含んでいてもよい炭素数６〜８の芳香族炭化水素基または、置換基を含んでいてもよい炭素数４〜８の複素芳香族基を表し、Ｘ２およびＸ３は、互いに独立に、クロロ基、水酸基、炭素数１〜３のアルコキシ基または炭素数１〜４のアルキルアミノ基を表す。ｎは３〜５の整数を表す。ただし、式（４）〜（７）のそれぞれには、Ｒ１，Ｒ２および／またはＲ３として少なくとも一つの感光性官能基が含まれる。）。
  3. 請求項１または２に記載の方法で作製されたケイ素含有被膜。
  4. 請求項１または２のいずれかに記載の方法で作製されたケイ素含有被膜を含む半導体装置。
  5. 多層配線構造を含む、請求項４に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2357664A4 (en) * 2009-05-29 2014-07-30 Mitsui Chemicals Inc SEMICONDUCTOR SEALING COMPOSITION, SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
JP2014027228A (ja) * 2012-07-30 2014-02-06 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
KR102105976B1 (ko) * 2017-03-29 2020-05-04 (주)디엔에프 실리콘 함유 박막증착용 조성물 및 이를 이용하는 실리콘 함유 박막의 제조방법
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190872A (ja) * 2005-01-07 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
JP2007523484A (ja) * 2004-02-19 2007-08-16 デグサ ゲーエムベーハー チップス上にＳｉＯ２含有絶縁層を形成させるためのシリコーン化合物
JP2007220750A (ja) * 2006-02-14 2007-08-30 Fujitsu Ltd 露光光遮蔽膜形成用材料、多層配線及びその製造方法、並びに半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3585384B2 (ja) 1998-12-22 2004-11-04 松下電器産業株式会社 半導体装置の製造方法
US6909554B2 (en) * 2000-12-27 2005-06-21 Finisar Corporation Wafer integration of micro-optics
JP4055459B2 (ja) * 2001-04-24 2008-03-05 日産化学工業株式会社 シリカ系被膜及びその形成方法、並びに、シリカ系被膜を形成するための塗布液及びその製造方法
US7211522B2 (en) 2001-04-24 2007-05-01 Nissan Chemical Industries, Ltd. Method of forming thick silica-based film
CA2389555A1 (fr) * 2002-05-30 2003-11-30 Hydro Quebec Procede de preparation de poudres ceramiques en presence de carbone, poudres ainsi obtenues et leur utilisation
US20040121264A1 (en) * 2002-12-04 2004-06-24 Bernhard Liegl Pattern transfer in device fabrication
JP3898133B2 (ja) 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
KR100548625B1 (ko) * 2003-03-24 2006-01-31 주식회사 엘지화학 고내열성 투명 폴리이미드 전구체 및 이를 이용한 감광성수지 조성물
JP4208072B2 (ja) * 2003-12-05 2009-01-14 シャープ株式会社 半導体素子およびその製造方法
US7420277B2 (en) * 2004-03-16 2008-09-02 Taiwan Semiconductor Manufacturing Company, Ltd System for heat dissipation in semiconductor devices
JP2006041135A (ja) * 2004-07-26 2006-02-09 Sumitomo Bakelite Co Ltd 電子デバイスおよびその製造方法
JP4116007B2 (ja) * 2005-03-04 2008-07-09 株式会社東芝 半導体装置及びその製造方法
JP4479642B2 (ja) * 2005-10-27 2010-06-09 セイコーエプソン株式会社 発光素子の製造方法
US20070215864A1 (en) * 2006-03-17 2007-09-20 Luebben Silvia D Use of pi-conjugated organoboron polymers in thin-film organic polymer electronic devices
EP2065931A4 (en) * 2006-08-22 2013-02-27 Mitsubishi Chem Corp SEMICONDUCTOR ELEMENT ELEMENT, LIQUID TO FORM A SEMICONDUCTOR COMPONENT member, PROCESS FOR PRODUCING A SEMICONDUCTOR COMPONENT link and FLUID TO FORM A SEMICONDUCTOR COMPONENT member USING THE METHOD, FLUORESCENT COMPOSITION, SEMICONDUCTOR LIGHT ELEMENT, ILLUMINATION DEVICE AND IMAGE DISPLAY DEVICE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007523484A (ja) * 2004-02-19 2007-08-16 デグサ ゲーエムベーハー チップス上にＳｉＯ２含有絶縁層を形成させるためのシリコーン化合物
JP2006190872A (ja) * 2005-01-07 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
JP2007220750A (ja) * 2006-02-14 2007-08-30 Fujitsu Ltd 露光光遮蔽膜形成用材料、多層配線及びその製造方法、並びに半導体装置

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