TW556319B - Semiconductor device - Google Patents

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Description

556319 五、發明說明（1) ' 發明領域： j本發明主要是關於半導體裝置，且特別是關於一靜電 保護裝置以保護内部電路免於靜電崩潰。 習知技術說明： 半導體積體電路形成於半導體基板上，由半導體元件t 如絕緣閘極場效電晶體（稱M0S電晶體），因此，需要保護、 上^半導體7L件因過量的外部輸入電壓造成的崩潰，上述-過里的外部輸入電壓如短暫發生之靜電放 脈衝波高電壓，在過去，曾提出並真;實運用過不同的方法 技術以保護上述半導體電路而免於Esi)崩潰。 連同上述半導體裝置的高整合製程，上述操作電壓值 的降低以及上述低能源消耗，上述組成半導體裝置之半導 體元件架構被更進一步修正為高密度、其結果，一般、來 說，半導體裝置的靜電崩潰，特別在已定義為改善具高密 度的Μ 0 S電晶體裡，較易於發生。 此外，上述半導體裝置修正微調過程中，一般將半導 體周圍電路的操作電壓設為較内部電路高，舉例來說，當 上述内。卩電路的操作電壓設為時，上述周圍電路設 3. 3J，依照這個，設定上述含周圍電路的m〇s電晶體之閘… 極隔絕膜較含内部電路的M〇S電晶體厚。此外，上述加強 對熱電子的電阻之淡摻雜汲極（Hghtly d〇ped LDD)架構’仍需要含有周圍電路的M〇g電晶體。相反地， 因為上述内#電路的操作電壓在低標準約工V，在上述Μ⑽
7061-4781-PF(N);ahddub.ptd 第5頁 556319 五、發明說明（2) -- 電晶體中的熱電子問題不存在。京尤算在上述MOS電晶體組 成之上述半導體裝置，對於在周圖電路和在内部電路的電 晶體給予不同的操作情形，靜電崩潰較易於在上述周圍電 路的廳電晶體裡面發生，因為上述LDD結構的形成或利用 矽化物的形成。 如傳統靜電裝置保護半導體積體電卷免於ESD崩潰， 如在日本專利公開公報編號昭63-2 020 56中所揭露的技術 (此後稱為第一習知技術），一般被運用的技術（此稱第二 習知技術），以及最近提出的技術（此後稱第三習知技 術），將會被簡短的介紹。第三習知技術丨揭露於零件、封 裝和製造科技的IEEE會刊（IEEE Transactions on Components, Package, and Manufacturing Technology) ， Part A ， ν〇1· 18 ， N〇· 2 ， June i995 ， PP· 314-320 。 第9A圖所示為一輸入保護部分的等政電路圖，上述輸 入保護部分在第一習知技術中為一靜電無護裝置，而第⑽ 圖所示上述輸入保護部分之半導體裝置“剖面圖。 如第9A圖中所示，輸入接線丨〇 2連接到輸入接頭丨〇 1， 且上述接線1 02會被接到上述半導體裝置内部電路的一輸 入閘極、。一N-通道M0S電晶體1 03為一輸入保護如靜電保令蔓 電晶體為接在上述輸入接線丨〇2和一電位Vss(接地電位）^ 間。上述N-通道M0S電晶體103的閘極為輸入保護固定 述Vss電位。 這樣的輸入保護部分是由一大型M0S電晶體所組成，
7061-4781-PF(N);ahddub.ptd 556319 五、發明說明（3) " — =’如果一高脈衝電壓施予這個M〇S電晶體，上述M〇s電 曰^體如雙載子電晶體在作用，因為這樣，在第9 A圖中所描 述’就好像有一寄生pNP電晶體存在於上述輸入接線1〇2和 上述Vss電位之間。 上述輸入保護N-通道MOS電晶體，為單一MOS電晶體具 有上述保護電路，在P型導電性的半導體基板中形成，如， 第9B圖所示。閘極電極1〇7包圍N+擴敢層1〇6為汲極，並連， 接至上述輸入端點丨〇 i，且N+擴散層丨ύ8包圍上述閘極電極_ f這個案例中，上述寄生ΝΡΝ電真體104由虛線在第9Β 圖中標示。簡言之，上述寄生ΝΡΝ電晶體1〇4之半導體基板 1〇5為一基極，上述Ν+擴散層1〇8為源極以當作射極，^上 述Ν擴散層1 〇 6為汲極以當作集極。、述為源極的Ν+擴散層 連接上述電位Vss，且上述由金屬|墊組成的輸入接點 上述為汲極的N+擴散層1〇6上形成。： ”、在 、在這個方法中，單一大型M〇s電a體以半導體元 式為第一習知技術之輸入保護。 ^ 、接著，如第1 0圖所示，一輸入保護部分的等效電 做為以下所述之上述第二習知技的靜電保護裝置。 如第10圖所示，一電阻接線20 2連接至輸入接點2 其中上述接線202被接至上述半導體裝置内部電路之 閘極，一 PN雙載子203為輸入保護且一 NpN電晶體2〇 2 接以在上述電阻接線202和上述Vss電位間相互並聯。 上述NPN電晶體的結構可作為’舉例來說，並聯形
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之微小的N+擴散層，且相 板，但未示於圖上。在 近在一P型導電性半導體基 子電晶體，其中上述擴二層2=體二^ 極，而在這此電極^ t為射極，另一擴散層為集 為基板，間的^導電上述半導體基板之表面 再者，作為輸入保護之上述 子 述半導體基板中之其他η載子203，々由在上 荨效電路疋根據以上所述之方法形成。： 回
術之置顯ΐ:輸入保護部分為上述第三習知拉 冤保姜裝置，上述習知技術如以V所述。 如第U圖所示’一輸入接線302連接至一輸入接點 ’且上述接線302連接到上述半導體裴置内部電路的賴 極。一Ν-通道MOS電晶體為輸入保護3〇3接在上述輸入 接線302和上述Vss電位之間以做為一靜*保護電晶體。除 此之外，耦合電容3〇4和電阻3〇5接在上^輸入接線3〇2和 上述Vss電位之間。在這個安排之後，/述.通道M〇s電晶 體303之閘極電極接在上述搞合電容3〇4 ‘上述電阻3〇5之 間。
值得注意的是’在以上所述傳統技術中之上述靜電保 遵裝置和上述輸出保護部分適用於相似4地方* 如以上所述，半導體裝置設計要能快速運轉並高度整 合，而結果單一半導體元件包括上述半導體裝置被製造成 前所未有的精細且高密度，以這個方式，連同上述半導體 裝置改良中的提升，一般來說，因ESD崩潰而產生在上述
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556319 五、發明說明（5) 半導體中的缺陷增加 再者低肖b里彳貝耗對半導體裝置是不可缺少的，所以 在上述操作執行過程中降低電壓值是比較重要的，當以這 種方法來達成上述電壓值降低時，上述半導體元件含有上 述^部電路，和上述傳統例子比較，就算在較小量靜電或 ^、里過度輸入電壓值的例子中，亦較易崩潰。 σ更進一步，對於半導體裝置之產品，上述周圍電路的 刼作電壓設得較上述所提之内部電路|高：，為配合這個，提 升上述電阻至上述熱電子的LLD結構？仍需要上述肋$電晶 體的源極-汲極擴散層以組成上述周圍電路。因為這樣， 上述周圍電路之MOS電晶體的靜電崩潰易於發生。在這樣 一個技術性的趨勢，保護上述半導體元件免於esd崩潰或 相似情形之技術發展，較以往更有迫切的需 $上$第一習知技術中，單一大:型M〇s電晶體在上述 二入接點101之鄰近區域中形成，為一靜電保護電晶體。 备-過量輸人電壓加於上述N+擴散層i()6以為汲 述輸入接點1 0 1，一突然的崩、、眚絡4丄 芽k上 穴…、幻朋/貝發生在位於上述N+ 106並直接位於上述閘極電極1〇7夕τλλ &1Ν彍放層 „ L H 电彳ΐυ (之下的汲極和上述丰邋舻 基板，間的P-N接合面部分。在這個例子中， +主導體 位成-正值…用因上述雙載=改變上述基板之電 操作上述MGS電晶冑，這樣注人放^ =速回復效應來 電壓。 玟電从解除上述過量輸入 然而，上述在P - N接合發哇的山、生 σ心生的朋潰在上述第一習知技
556319 五、發明說明（6) ：在上述大_電晶體中， MOS電曰把由古fc在上述朋 >貝發生處開始，結果在上述 ΓΛ μ非w性的產生。導致上述雙載子運作首 露上述雙载子：*:朋$。上述雙載子運作之非均句性透 槿。t ΐ 若上述M〇S電晶體具有上述LDD結 述LDD姓槿之原因為當上述M〇S電晶體的源極—汲極區域具上 f #，上述崩潰電壓變高而上述區域崩潰較易發 崩潰Π發ί這Π，？二上述閉•隔離膜的介電質 體元件之、特別疋，上述介電質崩潰隨著因上述半導 述介電質二C上述閘極隔離膜厚度而更明顯，上 儲ί;!: 半導體基板，上述閘”離膜中注入並 導致施過，洞，在使上述過量輸人秘壓放電過程中， 導致施過：電壓於上述閘極隔離膜。 204么^二//^第二習知技術中:’上述則電晶體 散層形成在上述半導，對:擴政層形成的’而上述這對Ν+擴 區域，且由上ίίϊ體基板上’卩為上述射極和上述集極 舍一過旦&述化二區域包圍的上述半導體部分為基板， :述瞬心i J f Ϊ於上述輸入端點時，i述基極電壓因 體。處理上、+，A生電洞之故而上升，且叙發上述NPN電晶 執行二 述過量輸入電壓的放電，由上述NPN電晶體所 …、而，在廷個例子中，上述NPN電晶體的激發，為一
7061-4781-PF(N);ahddub.ptd 第10頁 五、發明說明（7) 側=雙載子電晶體，和上述M0S電晶體如第—習知 =生。因為這樣，針對自外部上述過量輸 入電壓施於上述輸入接點的上述 I、里称 遲。相反地，上述半導體元件έ σ 、之反應被延 伊，ra在卜、十——从土 牛成上述内部電路的反岸較 U = = =造。而結果，上述半= 崩導件傾向於在上述靜電保護裝置發揮功能前就 再者，在這個例子中，當上 ： 這樣的保護裝置就不能反應情形】咸少時， 的瞬間崩潰電壓的減小變得困公：為士述Ρ-Ν接面 晶體組成上述半導體裝置的：電=型當== 波電壓足夠反應，甚至是一個小脈 半導俨^ τ: ★，上述ρ~ν接面的崩清電壓傾向在自上述 牛導體改良的排列方法中、 一 V你曰上通 的介電質崩潰傾向在上述ρ —Ν接且/述閘極絕緣膜 雙載子作用發生之接，辨間崩潰或伴隨上述 相似物質產生之高脈波電壓施於上二！ ’虽因靜電或 M〇S電晶體的閉極電極的電位暫時上述升輸入 的狀態(導電狀態），且Es '輸入保護切換成開 開始為輸人Μ。這裡，上通道廳電晶體3〇3 上述閘極電極的暫時電壓可調整 556319 五、發明說明（8)
^ ^ ^305之電阻值而加以控制。以這個方法，上述MOS 電曰曰：：驅動能力可以上述ESD調整。 +㈣^ ί ί f習知技術在上述Ρ —Ν接面的瞬間崩潰電愿減 ^ I、日有效，雖然如此，施予一高電壓，就算可能 ^ ^ ^的，於上述為保護裝置的N-通道MOS電晶體303， 因二如此，上述為保護裝置的N-通道MOS電晶體303的閘極 絕^膜H1時間的減少而變差1 @ ’在這個例子中，上述 ^保護裝置的N-通道_電晶體303不能肉時作為輸入緩衝 t$ 〇 發明目的： # ^ ί Ϊ明的目的在於提供一半導體裝查，藉採用在最小 樣式靶圍中的電路結構，來保護上述内部電路之微小化的 半導體元件免於上述靜電崩潰現象。i 發明概述： 一種根據本發明之半導體裝置靜電4呆護裝置位於輸入 / ^出端點和内部電路之間’具有第—絕緣間極場效電晶 HCMOS t @ ft) ’ ^ ^MGS電晶體’相互並聯連接至連 接輸入/輸出端點的輸入/輸出接線和一既定電壓電極接 之間’其中上述第-M0S電晶體和上述第二，電相 同通道型之應電晶體’上述第二M〇s電晶體具有較 一M0S電晶體高的驅動能力’且上述靜電保護裝置以由第 一 Μ 0 S電晶體激發方式形成。 7061-4781-PF(N);ahddub.ptd 第12頁 556319 五、發明說明（9) 較佳實施例詳細說明： 如第1圖到第5圖，將描述根據本發明的第一實施例。 二:為輸入/輸出保護裝置圖案分佈之平面_，為這個 電保護裝置。而第1B圖為第1A圖中χ_γ方向所指的 :略:面圖。除此之外’第2圖為第u圖中Η 另一剖面圖。 如第1Α圖中所示，-輸入/輸出細連接輸入/輸出 縮狢上述輸入/輸出接線2透過組成第一電晶體的兩個 j OSFET之汲極接觸孔3和3a而連無汲極擴散層4和牦。 p'接觸孔7和7a分別由形成在上述觸發FET的閘極電極之 就是在閘極電極5和^之間’而上述源極擴散層6和 Μ逍過上述源極接觸孔7和以連接地,8。 A # = 上述輸入/輸出接線2透過具有閘極電極9和9沒 為保濩電晶體之保護MOSFET的汲極接;觸孔丨〇和丨〇a連 層U:如第1A圖中所示。上:述源極擴散層6和6a k立在為保護電晶體上述閘極電極g和9a之間之上述 ，擴放層6和6a為保護電晶體上的上述源極接觸孔了和^連 j述接地線路8上，這裡，上述保護M〇SFET為第二m〇s 日日體。 再者，上述觸發MOSFET和上述保護MOSFET的閘極雷 為保姜電日日體，且一副擴散層i 2被接地接 示於圖中。 f h、、、木被 556319 五、發明說明（10) 再者’上述本發明將以上述輸入/輸出保護部分的剖 面圖來描述如第1B圖所示。首先，p型導電井層14在N型導 電石夕基板中，舉例來說，如第丨B圖中所示。在此，上述井 層14的雜質遭度設為約i〇i7at〇ms/cm3。上述井層之表面 上，溝槽絕緣區域1 5和1 5 a分別形成以為元件絕緣。接 著’後閘極電阻16和16a在上述井層14中形成位於上述溝 槽絕緣區域1 5和1 5 a的下面，上述後閘極電阻1 6和1 6 a的電 阻可藉著控制上述構槽絕緣區域丨5和丨5a|的深度來調整。 在第1B圖中，上述汲極擴散層&、4a>n，以及上述 觸發MOSFET和上述保護MOSFET的源極擴金層6和6a為N型導 電雜質擴散區域。上述副擴散層12為1>型|導電雜質擴散區 域。如第1B圖所示，上述汲極擴散層連接到輸入/輸出接 點1，且上述分別之閘極電極5、$ a、g以:及9 a，和上述源 極擴散層和上述副擴散層接地。 丨 一雖然上述觸發MOSFET和上述保護M0S|FET在第丨圖的圖 示為可比較的尺寸，但上述保護M〇SFET &尺寸較上述觸發 MOSFET大所以上述保護MOSFET的驅動麁力相較於上述觸 發MOSFET大大的增加。 再來’第2圖所示，將描述上述輸入/輸出保護部分之 不同』面結構例子。在此，和第i圖所示的相同元件會以 相同的标在唬碼標不。這個例子中的上也保護可作 用且亦可為P型導電㈣基板13之輸出緩衝區域。在此， 上述石夕基板13a和上述井層14的雜質濃度分別約設1〇16 at⑽s/CInMM(Fat⑽s/cm3。接著，溝槽越緣區域15和153
556319 五、發明說明（11) 在上述井層表面上形成。再來，後閘極電阻1 7和1 7a形成 在上述井層1 4和上述副擴散層丨2之間，上述後閘極電阻工7 和17a的電阻值可藉著上述矽基板的雜質濃度來控制。 在第2圖’上述及極擴散層$、4 a和11，以及上述源極 擴散層6和6a為N型導電的雜質擴散區域，當上述副擴散層 1 2為P型導電雜質擴散區域。如第2圖所示，上述汲極擴散 、4a和11連接到上述輸入/輸出接點1，而上述源極擴 月文層6和6 a以及上述副擴散層1 2接地。再者，上述觸發閘 極電極5和5a接地如第！圖所示，上述保護M〇SFET的閘極電 極9和9a連接到内部電路，雖然未示‘圖示。在這個例子 中也樣，上述保護MOSFET的尺寸相當大而上述觸發 MOSFET的尺寸較小。
接著’如第3圖’上述觸發jjosfET和上述保護MOSFET 的結構構成本發明之靜電保護裝置，|且上述m〇sfet使内部 ，，組成上述半導體裝置如將來所述:。在此，第3a圖為上 逃觸發MOSFET的概要剖面圖，第⑽圖、上述保護m〇sfet的 概要剖面圖，和上述第3(：圖為上述内部電路的概要剖面 圖。 第3 A圖所示 閘極絕緣膜3 2為觸發μ 〇 s F E T的觸1
器在矽基板21上形成，為ρ型導電或具ρ型井層。在此， m緣膜22為厚度約為5nm的氧化氮膜，而上述為觸 3約為。在上述通道方向在上述絕 一延伸的源極-&極擴散層為第—擴散層以和為觸發
556319 五、發明說明（12) 上述閘極電極23自我對正的方式形成，且小擴散層25 在上述擴散層24之下形成。 、、上述延伸源極-汲極擴散層24為含高濃度雜質，磷， 1 =區域（舉例來說，1〇19 at〇ms/cm3)，上述小擴散區域 為一區域包含雜質，硼，約為1〇18 at〇ms/cm3。上述形 叫在上述延伸源極—汲極擴散層24和上述小擴散區域託之 間的接面的崩潰電壓較小。 、側壁絕緣膜2 6在為觸發器的上述閘每電極側壁上形 ^ β且源極—汲極擴散層2 7為第二擴散層和上述側壁絕緣 、自我對正，並連接上述延伸源極-衾極擴散層24。在 =i上述源極-汲極擴散層27為包含高濃度雜質，砷，的 冰，域且上述第二擴散層的濃度和上述:第一擴散層一樣。 以這樣的方式，完成上述觸發M〇SFET的基本架構。 至於上述保濩MOSFET，為閘極絕緣^28的保護MOSFET =保護電晶體在上述矽基板21上形成，^第⑽圖所示。上 二絕緣膜28具有和上述為觸發器的閘極》邑緣膜“相同的材 /;。為保護電晶體的閘極電極29，在上^ ^大小，在上述閘極絕緣膜上形成以為㈣=體、;^ 曰接著，一LLD源極-汲極擴散層30幾乎和上述為保護電 曰極電極29自對準形成。上述LDD源極—沒極擴散層 為I含低濃度（舉例來說，1〇n at〇ms/cm3)雜質， 砷，的淺區域。 、 接著，為側壁絕緣膜31在上述為保課電晶體的上述閘 -、，邑緣膜29和為保護電晶體之上述閘極查極28之側壁上形 麵
7〇61.4781-PF(N)；ahddub.ptd 第16頁
556319 五、發明說明（13) ------ 成、，且源極-汲極擴散層32和上述側壁絕緣膜3丨自對準形 成並連接上述LDD源極-汲極擴散層3〇。上述源極—汲極抨 散層32為含有高濃度（舉例來說，1〇19以⑽“⑽3)雜質广 砷，的深區域。以這個方法，完成上述保護⑽”” 架構。 不 在上述内部電路MOSFET中，上述内部電路M〇SFET的基 本架構和上述觸發MOSFET相同，除了上述閘極絕緣膜33呈 有較的厚度，2.5pm，如第3C圖所示。換句話說，内部電、 路的閘極電極34在内部電路的上述閘極絕緣膜33上形成， 延伸源極-汲極擴散層35幾乎和上述_極電極34自對準形 成’且上述小擴散層36在上述擴散層35下形成，接著，側 壁絕緣膜3 7在上述内部電路的上述閘極絕緣膜3 3和上述閘 極電極之侧壁上形成，而一源極—汲極擴散層3 8和上述絕 緣膜3 7自對準形成。以這個方法，形成内部電路之上述 MOSFET的基本架構。 接著，本發明以上所述將會利用·上述輸入/輸出保護 部分之等效電路圖描述，如第4圖和索5圖。如第4圖中所 示’輸入/輸出接線2和輸入/輸出接點1連接，且上述輸入 /輸出接線2透過輸入電阻41和半導體裝置的輸入閘極連 接。觸發M0SFET43透過電阻42連接輸入/輸出接線2和地 線’也就是Vss電位，上述觸發M0SFET43之閘極固定在上 述Vss電位。 除此之外，上述輸入/輸出接線2透過電阻44連接為靜 電保護電晶體之保護M0SFET45，故和上述觸發MOSFET43並
7061-4781-PF(N)；ahddub.ptd 第 17 頁 556319 五、發明說明（14) 聯。上述觸發M0SFET43的後閘極46透過上述井層14連接上 述保護M0SFET45的後閘極。上述後閘極46透過對應上述後 電阻16和17的後閘極電阻47連接到至上述Vss電位。更進 一步，上述保護M0SFET45的閘極亦連接到上述vss電位。 如以上所述，輸入/輸出保護元件在自上述輸入/輸出 接點1連接的上述輸入/輸出接線2和上述V s s電位之間，並 聯形成。這些保護元件包含上述輸入/輸出保護部分。 在此，上述輸入/輸出接點，在上述電源和上述接地 之間作用為上述靜電保護裝置的情形下，連接上述電源。 接著’本發明的一修正參照第4圖所;示，將以第5圖之 4效電路描述。上述第5圖和第4圖中的不同，在於上述第 4圖中的保護M0SFET45亦作為輸出MOSFET。 如第5圖所示，輸出端點la連接至輸出端點2a，其中 上述輸出端點2a連接至上述半導體裝置#内部電路。在上 述輸出接線2a和上述Vss電位之間，透過1上述電阻42有上 述觸發M0SFET43，上述觸aM〇SFET43的南極固定在上述 Vss電位。除此之外，上述輸出接線2&透過上述電阻連 接輸出M0SFET48，亦做為靜電保護電晶體，所以和上述觸 發M0SFET43並聯，上述輸出M〇SFET48的閘極連接上述内部 電路，其他和第4圖所示相同。才奐句話說：，上述觸發 MOSFET43的後閘極46透過上述井層u連德至 :刪48的後問極。再者，上述後問： 電阻！的上述後開極電阻47連接到+述以^达後 接著如第1圖到第5圖，本發明t輪^ ϋ ^
7061-4781-PF(N);ahddub.ptd 第18頁 556319 五、發明說明（15) 分之操作將在如以下所述。當過量正輸入電壓施予上述輸 入/輸出端點1如第1圖所示，首先，上述觸發μqsfet運作 對上述過量輸入電壓反應。 這個運作如以下所述，換句話說，上述電壓透過上述 輸入/輸出端點1施於上述汲極擴散層4和4 a，如第1圖或第 2圖所示，且崩潰發生在延伸源極-汲極擴散層24和上述觸 發M0SFET43的小擴散層25之接面部分·，如第3圖所示。上 述崩潰產生大量電洞，因為這些電洞將上述井層14的電位 提升至上述正側，上述觸發M0SFET43的底限值電壓降低， 且電子自上述源極擴散層1 4流至上述汲極擴散層。上述電 子流導致更多電洞因撞擊離子化而產表。 由上述觸發M0SFET43的產生的上述電洞造成上述井芦 14的電位進一步的上升，而結果為，勻均地激發上述保^ Μ曰OSFET(或上述輸出M〇SFET)以造成雙載子運作，且上述 罝輸入電壓的主要放電轉而由上述保竣M0SFET45運作。 上程序如以下所述’上述所提之電洞在作用為 至ίί ==述井層14中大量累積，上述電洞部分擴散 述夕基板1 3或經由上述源極擴散層6流至 ==極擴散層6的範圍較小，大量的電洞會在上述 γ 口電子結合，或經過有較大範圍 ; = 大’上述電洞流經上述副擴散層12“量 =被”’而上述保護MOSFET45不 = 馬保濩電晶體的上述閘極電極9和9&下之上 7061-4781-PF(N);ahddub.ptd 第19頁 556319 五、發明說明（16) 述井層1 4部分的電位變高至上述 示。而結果，具有上述源極擴散層匕:為第=或w圖所 極擴散層11為集極，以及直接位 /為射極，上述汲 極電極9和9a下之上述井層14部分為為基，/，電之1 體的1間 電晶體開始不變的建立導電態。勻均的(不 貝面广 J的’因為上述雙載子運作的開始以及上述反彈 生早於在上述保護MOSFET的汲極擴散> j 1 ’貝又 崩潰。 擴欣層1丨1發生的上述瞬間 以這個方法，現在上述電子自^ 上述基板區域且〜t、f原極擴散層（射極)射入 极匕域且机到上述汲極擴散層（集極）u，這個 ΐ;!上ίί電子撞擊離子化產生電、洞‘且上述基板區域 電J上為正。因為這樣正面回饋的影響，和上述作用 ΝΡΝ電晶體的保護M〇SFET設計較上述觸發m〇sfet43大，上 ^浪诱電流流過上述保護心”防45，而▲行上述處理過量 輸入電，的放電幾乎全面的經過上述保_m〇sfet。 /主思上，浪湧電流藉選擇一低電阻遠路而發生，為此 原因，因過里輸入電壓施予上述輸入/輸出接點1，而上述 觸發M0SFET43的上述每單位通道寬的電阻總和以及上述 (附加）電阻42>，需要設為較上述保護M0SFET45C或上述輸 出4 8 )>的上述每單位通道寬的電阻總和以及上述（附加）電 阻4 5南’在第4圖或第5圖中的上述等效電路中，上述電阻 42較上述電阻44大。 如以上所述，當過量輸入電壓施予本發明的輸入/輸 出接點’上述較小尺寸的觸發MOSFET組成上述輸入/輸出
556319 五、發明說明（17) 二A二二，運作，接上述保護M〇SFET(或上述輸出M0SFET) 二=汗u上述雙載子運作下施行放電。在這例子中，上 ^ ^ " «〇SFET( " - ^ ^ 壓的放電jif，且上述觸發M0SFET對於上述過量輸入電 上沭抖氧2力低。對於上述過量輸入電壓的放電主要是由 行7 ’文為低電阻通道的保護M0SFET(或輸出M0SFET)在執 μ、+、： f 2樣’本發明中’就算上述:保護MOSFET為大型， ;ί;:運作不同於上述第-習知技術的例子地均i的 句▲成的卜n上述由以上所述和上述習知技術接線的非均 "^ ^ .述肋3電晶體的局部靜電崩潰就不會發生。再 膜的! i ^在第一習知技術的上述M0S電晶體的間極絕緣 的閘極絕緣膜的時間長短為 = 膜的電洞的量小。這也是因為組成上以 '、、 '述M0S電晶體的閘極絕威膜的的厚度大於為 組成2内部電路的上賴電晶體的閉極絕；=為 予電壓較傳ίίΓ月中’上述觸發M0SFET的崩潰發生於施 上述内部電路的上侧電晶體的 ^極.、邑緣膜上述朋潰電壓，因此，如在上 mm不會發生，也就是在本發明中的内部元;； 由上迚保濩凡件而完整個被保護著。 卜在本發明中，組成上述輸入/輸出部分的上述 第21頁 7061-4781-PF(N);ahddub.ptd
«I 556319 五、發明說明（18) ----- 觸發MOSFET和上述保護M0SFET的上述閘極電壓固定在接地 電位’因為這樣，上述保護元件的閘極絕緣膜的介電質崩 潰如在第三習知技術中觀察的大大地被減少了。 、 此外，本發明中，上述保護M0SFET亦可做為上 體裝置的輸出緩衝器，上述輸出緩衝器在上述半導體妒置 佔有一大塊區域，在這方面，本發明有功的將上莫 裝置的尺寸減小。 ^ ^ 在日本專利公開公報編號平9一 223748中，本發明應用 揭露用來保護輸出電晶體和内部電路免於ESD崩潰的技 術，本發明中之上述輸入/輸出保護部分:包括一觸發元件 和一側向雙載子電晶體，本發明為上述半導體保護技術的 進一步發展，其中上述輸入/輸出保護部分包含一觸發 M〇SFET和一保護M0SFET，且上述觸發m〇sfet的架構被設計 可在較低電壓下操作。而結果，本發明有效的運作如一靜 電保護裝置，甚至對以較曰本專利公開公報編號平 9-223748中的例子更低的電壓都能運作七上述半導體裝 置。 接著，參考第6圖至第8圖，將敘述本發明之第二實施 例。第6圖所不一含有一輸入/輸出保護部分的觸發m〇sfet 剖面圖結構，在這個例子中，上述保護M〇SFET含有上述輸 入/輸出保護部分和上述内部電路M〇SFET，分別具有和第 3B圖和第3C圖中所示的相同架構。上述第二實施例的特徵 在於上述由觸發MOSFET產生的電洞透過介面帶穿隧將如以 下所述。
556319
如第6圖所示，上述觸發MOSFET的閘極絕緣膜52在p型 導電的基板或P型井層在其中形成的基板上形成，上述為 觸發器的閘極絕緣膜52為厚度約為2· 5nm的氧化氮膜。為 觸發器的閘極電極53在上述通道方向約〇· 5 大小在上述 為觸發器的閘極絕緣膜5 2上形成。 一雜質，石申，具 以自上述為觸發 高 器 淺區域的延伸源極-沒極擴散層5 4含 濃度（舉例來說，1 〇i9 a toms/cm3 )，所 的閘極電極53末端深入上述通道區;域 接著，側壁55在為觸發器的上述閘極絕緣膜31和上述 閘極電極53的側壁上形成，且源極—誕極層56和上述側壁 55自對準形成，以連接至上述延伸涑極-汲極擴散層54。 在此，上述源極-汲極擴散層5 6為深區域包含一雜質， 石申’具高濃度（舉例來說，1〇!9 atoms/cm3)，以這種方式 完成上述觸發M0SFET的基本架構，這個例子的特徵在^上 述觸發閘極電極53和透過上述觸發閘極絕緣膜52的上述延 伸源極-汲極擴散層54之相互重疊區以相當大。就算在這 個例子中，第3 A圖中的小擴散層2 5可被注入。 、 接著’參照第7圖所示，為一觸發M0SFET製造程序順 序的簡不剖面圖，具上述一大部分重疊的觸sM〇sfet之製 造方法將在以下描述。 、 如第7A圖中所示，一2. 5nm厚的氧化氮觸發閘極絕緣 膜52以一己知方法在p型導電型矽基板或在矽基板内形成 的P井層上形成。接著，在含有雜質钓多晶體矽膜的形成 之後’厚度約0· 5 //m的觸發閘極電極;53以微影和乾#刻的
556319 五、發明說明（20) " 精密過程形成。 接著，如第7 B圖所示，接著進行以上述觸發閘極電極 53為光罩的砷離子斜角佈植，和上述矽基板51表面的斜角 離子佈植角設為小於4 5度，以這樣的排列，上述雜質， 神，可以穿透深至上述觸發M0SFET的通道區域。上述斜角 離子佈植的能量為l〇〇keV，且上述劑量為5 X ι〇ΐ5 atoms/cm3。在上述基板經過熱處理後，具有雜質濃度1 χ 1〇19 atoms/cm3、深度〇· 1 的延伸源極―汲極擴散層54在 上述矽基板51的表面形成。 除此之外，可利用以上述觸發閘極電極5 3為光罩的硼 離子斜角佈植加入一小擴散層。 接著，如第7C圖所示，側壁絕緣膜55在上述觸發閘極 電極53之側壁上形成，而執行i〇〇kev的砷離子和劑量為5 X 1015 atoms/cm3的垂直佈植。在上述基板經由熱處理 後’具有雜質濃度2 X 1019 atoms/cm3、深度〇· 2 //in的源極 -沒極擴散層56在上述碎基板51的表面形成。 當上述觸發M0SFET在上述輸入/輸出保護部分形成如 上述第一習知技術所述，由通過上述介面帶穿隧產生的電 洞造成上述保護M0SFET的開始，上述介面帶穿隨產生的電 洞的現象將藉由第8圖描述。第8A圖為N通道M0S電晶體 (NM0S)之汲極區域剖面圖，而第8B圖為上述電晶體在第8八 圖之A - B切線的剖面圖。 如以上所述，當上述觸發M0SFET的閘極電極膜很薄， 在關閉狀態（上述M0S電晶體在減能量的狀態），_ i ^ &
556319 五、發明說明（21) 曲（此後稱為帶扭曲）在和上述閘極電極重疊，並且 膜在中間的上述延伸源極—汲極擴散層之表面產〃、生、、 價帶和導電帶的介面帶穿隧。 生〜成 如第8A圖所示，上述p型導電石夕基板連接至 位，且透過上述間極電極絕緣膜在上、 ㈣定為上述接地電位。以二應 上述過1輸入電壓）施於上述!^+型汲極區域，電洞 在上=極區域之缺乏層内產生’ v上述圖中之虛線所— 不，上述產生之電洞流入上述井層中：。 以上所述現象根據第8B圖中的帶;結構描述，在nm〇s 中，電子在上述閘極的能量階高且上述電子能量自上述閉 極絕緣膜（Ox)至上述汲極（D)減少。當上述閘極絕緣膜 (Οχ)變成和以上所述的薄，上述汲極區域的帶扭曲變得和 圖中所不一樣陡，因為這樣，在價帶的電子藉著穿隧飄流 到上述導電帶，而將電洞留在上述價帶。這些電洞在上述 井層累積如以上所述。 · 以這種方式產生之上述電洞激發含有上述輸入/輸出 保護部分之上述保護M〇SFET，並以和第一習知技術所述的 方式幫助ESD。 . 在上述第二習知技術中，和上述第一習知技術連接相 似的現象也將會發生，另外，在這個例子中，可能在較上 述第一習知技術中低的電壓產生電洞：所以可以適應上述 半導體裝置操作電壓降低的趨勢。 在上述習知技術中，描述了利用上述NM〇s形成上述輸 7061-4781-PF(N)；ahddub.ptd 第25頁 556319 五、發明說明（22) 入/輸出保護部分的例子，必須在此提出本發明亦可應用 於P通道MOS電晶體（PMOS)，在那個例子中，上述關〇s的導 電型態只需要被保留，而大多數的載子改為電子。 另外’上述輸入/輸出保護部分且具一架構，其中 PMOS組成一輸入/輸出保護部分和由PM〇s組成之輸入/輸出 保護部分串聯。 更進一步，根據根據本發明的上述輸入/輸出保護部 分的排列不僅限於第1圖所示，可能有一排列其中上述觸 發MOSFET和保護MOSFET相互排列。本發明的技術概念為當 輸入為過量電壓時，上述觸發M0SFET先#作，然後上述觸 發MOSFET勻均地激發上述保護M〇SFET並幫助ESD，任何如 上述方式開始運作的排列都是可接受的。 本發明不限於以上所述之實施例，+述實施例可在本 發明的技術範圍内做適度的調整。
如以上所述，本發明中，當過量輸入電壓以高電壓脈 波形式施於一輸入/輸出端點，含有靜電保護裝置之觸發 MOSFET先開始運作而在半導體基板或相似物内產生大量載 子（如電洞），接著’上述主要載子以高驅動能力如的激 發上述保護MOSFET以感應ESD，在此，上述觸發m〇sfet具 有一架構可在低電壓下開始運作，另外，上述觸發M〇sFET 和上述保護MOSFET的閣極絕緣膜的厚度比含有上述内 路的M0S電晶體大。 因為如此，因上述靜電保護裝置ESD的崩潰在本發明 中大量的減少。另夕卜’本發明的靜電保護裝置甚至設計來
556319 五、發明說明（23) 滿足低電壓靜 路中近期内被 免於靜電崩潰 最後，根 構最小的圖案 雖然本發 限定本發明， 神和範圍内， 當視後附之申 據本發明，上述靜電保.護裝置 區域並智' BA Uβ X、、’6電路牟 匕碘並幫助上述半導體裝置尺 吩木 明已以較佳膏絲々丨植# 的減小。 平乂住只轭例揭露如上，鈇 任何熟習此項技藝者，在 ^ ^並非用以 二可作更動與潤飾，因此本發 發明之精 ㉖專利範圍所界定者為:準。 之保護範園 7061-4781-PF(N);ahddub.ptd 第27頁 鲁 556319 圖式簡單說明 “ ί = ί Ξ ί所提和其他物件，特徵以及優點，藉著 參考本《明接下來的敘述連同圖示，將更清楚，其中： 第1Α圖和S 1 Β圖分別為本發明第—實施例輸入/輸出 保護裝置之平面圖和剖面圖； 第2圖為上述輸出保護裝置之另一概略剖面圖，以描 述本發明之第一貫施例的輸出保護裝置； 第3A圖、第3B圖和第3C圖分別為本發明第一實施例之 為觸發器的MOSFET，組成靜電保護裝置為之保護M〇SFET， 以及組成内部電路之MOS電晶體； 第4圖為根據本發明第一實施例所述之上述輸入/輸出 保護部分的等效電路； 第5圖為根據本發明第一實施例所述之上述輸入/輸出 保護部分的另一概略剖面圖； 第6圖為根據本發明第二實施例所述之為觸發器含有 一靜電保護裝置之MOSFET ; 第7A圖、第7B圖和第7C圖分別為根德本發明第二實施 例所述之製造程序順序的概略剖面圖； 第8A圖和第8B圖為根據本發明第二實施例所述之能帶 介面穿隧現象的M0S電晶體剖面圖和能帶圖’· 第9 A圖和第9B圖分別為第一習知技術輸入保護部分之 等效電路圖和剖面圖； 第1 0圖為第二習知技術所述之輸入保護部分的等效電 路圖；以及 第11圖為第三習知技術所述之輸入保濩部分的等效電
7061-4781-PF(N);ahddub.ptd 第28頁 556319
路圖。 符號說明： 1〜輸入/輸出端點；2〜輸入/輪出接線 3〜觸發MOSFET之汲極接觸孔； 3a〜觸發MOSFET之汲極接觸孔；： 4〜汲極擴散層； 4a〜之汲極擴散層 5〜觸發MOSFET之閘極電極； ； 5a〜觸發MOSFET之閘極電極； 6〜源極擴散層； 6 a〜源極無散層； 7〜源極接觸孔； 7 a〜源極搂觸孔； 8〜接地線； 9〜閘極電極； 9a〜閘極電極； 〜保護MOSFET的汲極接觸孔； l〇a〜保護MOSFET的汲極接觸孔 11〜沒極擴散層； 1 2〜副擴^層； 13〜P型導電的矽基板；ι4〜ρ型導|電井層； 15〜溝槽絕緣區域；15a〜溝槽絕緣區域 16〜後閘極電阻； 16a〜後閘極電阻； 1 7後閘極電阻； 1 7 a後閘極電阻； 21〜石夕基板； 22〜閘極絕緣膜； 2 3〜觸發器的閘極電極； 24〜延伸源極—汲極擴散層； 2 5〜小擴散層； 2 6〜側壁4緣膜；
7061-4781-PF(N);ahddub.ptd 第29頁 556319
2 7〜源極-汲極擴散層； 2 8〜閘極絕緣膜； 2 9〜閘極電極； 3 0〜L L D源極-汲極擴散層 3 1〜側壁絕緣膜； 3 2〜閘極絕緣膜； 33〜閘極絕緣膜； 3 4〜閘極電極； 35〜延伸源極—汲極擴散層； 3 6〜小擴散層； 3 7〜側壁絕緣膜； 38〜源極-汲極擴散層； 41〜輸入電阻； 42〜電阻； 43〜觸發MOSFE 丁； 44〜電阻； 45〜保護MOSFET ; 46〜後閘極； 4 7〜後閘極電阻； 48〜輸出MOSFET ; 5 1〜矽基板； 5 2〜閘極絕緣膜； 5 3〜觸發器的閘極電極； 5 4〜淺區域的延伸源極一 汲極擴散層； 55〜側壁; 5 6〜源極-汲極層； 57〜斜角離子佈植； 58〜垂直離子佈植； 1 01〜輸入接頭； 1 0 2〜輸入接咸； 103〜N-通道MOS電晶體 1 04〜寄生NPN電晶體； 1 〇 6〜N+擴散層； 1 0 8〜N+擴散層； 202〜電阻接線； 204〜NPN電晶體； 3 0 2〜輸入接線； 304〜耦合電容； 105〜半導體基板； 1 0 7〜閘極電極； 2 0 1〜輸入接點； 203〜N雙載子； 3 0 1〜輸入接點； 303〜N-通道M〇s電晶體； 30 5〜電阻。

Claims (1)

  1. 556319
    案號 91107722 六、申請專利範圍 入/二出有^靜電保護裝置，位於輸 第-絕緣閘極電場效之應間電晶= 二MOS電晶體，共同並聯遠 电日日體），U及第 線至一既定電壓， 接上述輪入/輸出端點和電極接 其中上述第一MOS電曰雜4rT l、+、& 通道型之MOS電晶體，上^第’雷曰一M〇S電晶體為相同 MOS電晶體較高的驅動能力，I上“日日體具有較上述第一 -MOS電晶體開始運作的形式形& 保屢裝置以由第 、十、楚2 · A如申明專利辜巳圍第1項所述之半導體裝置，其中上 逑第一 MOS電晶體和上诚 iitl ik. it ^ a A 第一 M〇S電日日體互相相鄰形成在上 之半導體基板的上述相同井層中。 3 ·如申叫專利範圍第丨項所述之 ，苴 = 述第二M〇s電晶體具有較組成；;部電 路的MOS電晶體厚的閘極絕緣膜。 4 ·如申明專利範圍第1項所述之半導體裝置，其中上 =第一MOS電晶體亦作用為上述半導體裝置之輸出緩衝電
    5 ·如申請專利範圍第1項所述之半導體裝置，其中上 ^第一MOS電晶體的源極-汲極擴散層由相互連接具有相同 電型但不同雜質的第一擴散層和第二擴散層組成，且上 ^第一擴散層較上述第二擴散層淺，且上述第一擴散層形 、在上述述第一MOS電晶體之閘極電極的相鄰處。 6.如申請專利範圍第5項所述之半導體裝置，其中上
    556319 ----91107722 ❿车‘月1〇日 修正 ， 六 '申請專繼® '' --- j相反導電型的小擴散層在上述第一擴散層下形成，且上 j t成於上述第一擴散層和上述小擴散層的接面之崩潰電 I車乂上述第二擴散層和上述半導體基板之間的接面的崩潰 電壓小。 ^ 、7·、如申請專利範圍第5項所述之半導體裝置，其中位 述此帶的電子穿隧發生在上述第一擴散層透過上述閘 "、、邑、♦膜和上述第一 Μ 0 S電晶體的閘極電極相疊的上述第 一擴散層表面。 、々8 ·如申睛專利範圍第1項所述之半導體裝置，其中上 述第二MOS電晶體的源極-汲極擴散層在上述淡摻雜汲極 (LDD)架構中形成。 、、9 ·如申請專利範圍第1項所述之半導體裝置，其中上 述第一M0S電晶體的通道長度較上述第二MOS電晶體的通道 長度短。 、1胃〇 ·如申請專利範圍第1項所述之半導體裝置，其中在 一過量輸入電壓施於和上述第一 M〇s電晶體串聯的輸入/輸 出接點上，上述第一MOS電晶體運作時單位通道寬度的上 述電阻之總合大於上述第二M〇s電晶體和串通在一起的額 外電阻運作時之單位通道寬度的上述電阻之總合。
    7061-4781-PFl(N).ptc 第32頁
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