TW501167B - Semiconductor device - Google Patents
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Description
1501167 A7 B7 五、發明説明（ 發明領域】 本發明係關於半導體裝置 (請先閲讀背面之注意事項再填寫本頁) 【發明背景】 【習知技藝之說明】 在半導體裝置中高積集化、高速化的需求（Needs)高， 由於高精度的微細加工技術的開發、新材料採用所造成的 電性特性的提局、新裝置（Device )構造的適用等，使裝置 的微細化或高速化持續進行。 關於配線形成工程’比習知所使用的鋁合金還耐高溫 的工程’且即使是寬度500奈米（Nanometer)以下的微 細配線寬也不易產生斷線等的材料，逐漸地將鎢（以下W)使 用於配線或連接配線間的插塞（Plug)的材料。關於W配線或 形成W插塞的技術揭示於日本特開平1 〇 一 1 4 4 6 2 3 號公報等 W膜若利用濺鍍（Sputtering)法或化學氣相蒸鍍（ 經濟部智慧財產局員工消費合作社印製 C V D )法等在5 0 0 °C以下形成膜的話，因遠比W的熔 點（約3 4 0 0 °C )還低，故形成膜之後不久在W結晶粒 的內部殘存許多空孔或差排等的結晶缺陷的情形很多。空 孔或差排等的缺陷爲不穩定的原子狀態，並且變成結晶粒 內的擴散路徑。因此，若接受形成膜的溫度以上的熱經歷 的話，空孔或差排等的缺陷越多W原子越容易擴散，在W 原子朝穩定的位置擴散的過程中，膜會細密化、常進行膜 收縮。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -4- 501167 A7 B7 五、發明説明（2) 而且，若以前述的5 0 0°C以下的溫度來形成W膜 的話，W的結晶粒徑常常爲約5 0〜2 0 0奈米。若藉由 對這種W膜進行乾式蝕刻（Dry etching)形成寬度200奈米以 下的微細W配線的話，因配線寬與W結晶粒徑大致爲相同尺 寸，故許多結晶晶界均形成於橫穿配線的方向，結晶粒變成稱 爲成一串狀的竹（Bamboo)構造之構造。由於結晶晶界爲原 子最容易擴散的位置之一，故竹構造的配線在配線內原子 活躍地擴散，且當產生膜收縮時爲最容易斷線的構造之 -- 〇 習知的配線形成工程其形成膜後所接受的熱經歷溫度 約設定爲5 0 0 °C以下，因W原子不太被熱活化，故W原 子不會活躍地擴散，而且因配線寬度比W結晶粒徑還寬， 故不易變成竹構造，無斷線。 但是，W配線的寬度被微細化到2 0 0奈米以下，W 配線構造變成竹構造的可能性高，而且，如結晶化用以形 成電容器的電介質膜的非晶系（Amorphous)氧化鉬（ T a 2〇5)之工程或氧化電容器的多晶矽下部電極表面之 工程等，如對W配線施加6 0 0 °C以上的熱負荷的話，在 高溫的工程中W原子擴散，逐漸地常發生W配線斷線之事 例。此斷線事例有W配線寬度越窄、熱處理溫度越高越容 易發生的傾向，特別是在氧化矽膜上直接沉積W膜時，明 顯地斷線變的顯著。 本發明的目的係解決上述課題，提供具有不發生斷線 等的不良事例之可靠度高的W配線之半導體裝置。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -5- 501167 A7 B7 五、發明説明（3 ) 【發明槪要】 (請先閲讀背面之注意事項再填寫本頁) 若整理W配線斷線的原因如以下所示。 (1 )、因形成膜的溫度比W的熔點低，故在W配線 內部容易殘留空孔或差排等的結晶缺陷（不穩定的原子排 列）。特別是在氧化矽膜上直接形成W配線時這種傾向顯 著。 (2 )、因對殘留許多結晶缺陷的稀疏W配線施加超 過形成膜的溫度之高溫的熱經歷，故除了在配線的表面或 結晶晶界產生的擴散外，結晶粒內也變成W原子容易擴散 的狀態。 (3 ) 、W配線寬雖與W結晶粒徑同等，惟爲了小於 W結晶粒徑，W配線變成竹構造，即使W結晶晶界打開一 個位置也會斷線。 爲了解決上述課題，提供具備以下特徵的本發明之半導體 裝置。 上述課題的至少一個係藉由以下的構成來解決。 經濟部智慧財產局員工消費合作社印製 (A )、其特徵爲：爲了抑制前述W配線內的W原子 的表面擴散，且降低殘存於W配線內部的不穩定原子排列 的比率以抑制結晶粒內擴散，在W配線與成爲底層的金屬 間介電層（第一介電層）的界面以及W配線（第二導電性 膜）的表面側，形成Μ 〇膜（第一導電性膜、第三導電性 膜），爲W配線被Mo膜夾著的構造。 Μ 〇雖然具備與W的晶格（Lattice )構造接近的晶格 -6 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 501167 A7 ^ _ B7_ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 構造，惟因熔點比W還低，故結晶缺陷比W還不易產生。 若將具有這種特性的Μ 〇膜製作成W配線的底層膜的話’ 即使以5 0 0 °C以下的低溫來形成W配線’因W原子沿著 底層的Μ 〇原子的排列而沉積，故容易獲得結晶缺陷少的 細緻W膜。因此，之後即使接受6 0 0 °C以上的熱經歷， 也能抑制在結晶粒內或晶界的擴散，使W配線無斷線。 (B)、其特徵爲：爲了使W配線不會變成竹構造， 形成Μ 〇膜（第四導電性膜）俾在膜厚方向分割W配線成 至少兩層（第二導電性膜、第五導電性膜）以上。 藉由W配線成爲兩層構造，例如即使在一層的W配線 發生晶界斷線，因在另一層被電性連接，故斷線的機率非 常低。 (C )、爲了抑制W配線內的W原子的表面擴散，在 與W配線（第二導電性膜）的底層之界面、W配線的側面 以及W配線的表面側形成Μ 〇膜（第六導電性膜、第七導 電性膜），變成W配線被Μ 〇膜覆蓋的構造。 經濟部智慧財產局員工消費合作社印製 藉由W配線的表面、界面、側面與具備接近w的晶格 間隔的Μ 〇接觸，可抑制表面擴散，使w配線無晶界斷 線。 此外，在（A) 、( Β ) 、（C)中，Mo膜若爲由 具有與W接近的晶格間隔的材料所構成的膜的話，未必需 要純粹的Μ 〇膜，爲具有抑制W原子的擴散之效果的材料 的話即可。例如，包含原子比率9 9 %以上的Μ 〇之純 Mo、包含原子比率9 〇%以上的Mo之Mo合金、包含 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） 501167 A7 _ B7 五、發明説明（5 ) 原子比率4 0%以上的Mo之氮化鉬、包含原子比率4 〇 %以上的Mo之碳化鉬、包含原子比率4 0%以上的Mo 之硼化鉬、包含原子比率4 0 %以上的W之氮化鎢、包含 原子比率4 0%以上的W之碳化鎢、包含原子比率4 〇% 以上的W之硼化鎢等的材料所構成的膜也無妨。 藉由提供具有如以上的特徵之半導體裝置，可大幅提 高對W配線的斷線之可靠度。 此處在說明實施例前說明本說明書中所使用的用語。 「主要元素」 本說明書中所使用的「主要元素」係指「在某材料中 所佔的原子數的比率最多的元素」。此「主要元素」的特 性常決定所得到的材料之主要特性。 「主成分」 本說明書中所述的「主成分」係指在化合物材料中， 於包含雜質或若干的添加元素的全體原子數之中，構成特 定的化合物之複數元素的合計原子數所佔的原子比率最大 的情形，該特定的化合物定義爲「主成分」。 【圖式之簡單說明】 圖1係與本發明的實施例一有關的半導體裝置的剖面 模式圖。 圖2係與本發明的實施例一有關的半導體裝置的製造 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -線·- 經濟部智慧財產局員工消費合作社印製 501167 A7 B7 五、發明説明（6 ) 方法之第一工程剖面圖° 圖3係與本發明的實施例一有關的半導體裝置的製造 方法之第二工程剖面圖。 圖4係與本發明的實施例一有關的半導體裝置的製造 方法之第三工程剖面圖 圖5係與本發明的實施例一有關的半導體裝置的製造 方法之第四工程剖面圖。 圖6係與本發明的實施例一有關的半導體裝置的製造 方法之第五工程剖面圖。 圖7係與本發明的實施例一有關的半導體裝置的製造 方法之第六工程剖面圖。 圖8係與本發明的實施例一有關的半導體裝置的製造 方法之第七工程剖面圖。 圖9係樹脂封裝與本發明的實施例一有關的半導體裝 置時的斜視圖。 圖1 0係與實施例一有關的半導體裝置的閘電極以及 W配線週邊的俯視圖。 圖11係與本發明的其他實施例有關的半導體裝置的 剖面圖。 圖1 2係採用圖4以及圖1 1的構造之半導體裝置的 剖面圖。 圖1 3係與本發明的再其他實施例有關的半導體裝置 的剖面圖。 圖1 4係顯示實施1 0分鐘1 0 〇 〇°C的熱處理時的 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -慕· 經濟部智慧財產局員工消費合作社印製 -9 - 501167 A7 B7 五、發明説明（7 ) W膜應力變動量的膜構造依存性圖。 (請先閲讀背面之注意事項再填寫本頁) 圖1 5係顯示實施1 0分鐘1 0 0 0°c的熱處理時的 W膜電阻率變動量的膜構造依存性圖。 【符號說明】 1 :矽基板 2 :熱氧化膜 2 a :閘極氧化膜 3 :淺渠溝 3 a :淺渠溝埋入用氧化矽膜 4 :閘電極 5 :氮化矽膜 6 :金屬間介電層 7 :接觸窗孔（記憶胞部） 8 a、8 b :多晶矽插塞 9 :金屬間介電層 10:接觸窗孔（週邊電路部） 經濟部智慧財產局員工消費合作社印製 1 1 :貫穿孔（記憶胞部） 1 2 :高熔點材料膜 1 3 :埋入鎢膜 1 4 :鎢插塞 15:金屬矽化物 16A、16B、16C、16D:第一層配線 1 6 a :鉬膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -10- 501167 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（8 ) 1 6 b :鎢膜 1 6 c : W膜分割用鉬膜 1 6 d :金屬鑲嵌構造埋入用鉬膜 1 6 e :金屬鑲嵌構造頂面覆蓋用鉬膜 1 7 :金屬間介電層 2〇:電容器用貫穿孔 2 1 :多晶矽插塞 2 2 :金屬間介電層 23:電容器用渠溝溝槽 24:電容器下部電極 2 5 a :電容器電介質膜（熱處理前） 2 5 b :電容器電介質膜（熱處理後） 2 6 :電容器上部電極 2 7 :電容器 3 0 :金屬間介電層 3 1 :貫穿孔 3 2 :高熔點材料膜 3 3 :埋入鎢膜 3 4 :鎢插塞 3 5 :高熔點材料膜 3 6 :鋁合金膜 3 7 :高熔點材料膜 38a、38b :第二層配線 4 0 :金屬間介電層 (請先閲讀背面之注意事項再填寫本頁) 訂 蠢· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -11 - 501167 A7 B7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 41a、41b:貫穿孔 4 2 :高熔點材料膜 4 3 :埋入鎢膜 4 4 :鎢插塞 4 5 :高熔點材料膜 4 6 :銘合金膜 4 7 :高熔點材料膜 48a、48b、48c :第三層配線 4 9 :介電層 5 0 :氮化矽保護膜 100 :半導體裝置（半導體晶片） 1 0 1 :密封樹脂 1 0 2 :晶粒銲墊 1 0 3 :靜接線 1 0 4 :導線架 【較佳實施例之詳細說明】 經濟部智慧財產局員工消費合作社印製 與本發明有關的一實施例顯示於圖1。圖1爲本實施 例的半導體裝置1 0 0的剖面模式圖，爲適用於半導體記 憶體時的一例。圖中左側係表示記憶胞部的構造，右側係 表示周邊電路部的構造。 在矽基板上形成閘電極4、第一層配線1 6 A、疊層 鋁合金膜36、46與高熔點材料膜35、37、45、 47的第二層、第三層配線層38a、38b、48a、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 501167 A7 B7 五、發明説明（10) 48b、48 c、防止濕氣等進入半導體晶片（Chip )內 部之保護層5 0等，在記億胞部側於第一、第二層配線間 形成電容器2 7。 第一層配線1 6 A以單層的W膜來形成時’因若被加 工到寬度2 0 0奈米以下的話會變成竹構造’故由之後施 加6 0 0°C以上的熱負荷的話’ w原子會擴散容易產生晶 界斷線。 圖1的半導體裝置1 〇 0其第一層配線1 6 A係以Mo膜 1 6 a夾住W膜1 6 b的三層構造。若製作成這種Mo/ W/Mo疊層配線的話，藉由以Mo膜爲底層使w膜細緻 化，且藉由W膜的基板側界面以及表面側與Μ 〇膜接觸’ 因可抑制表面擴散，故即使對配線寬度爲2 0 0奈米以下 的第一層配線1 6 Α施加6 0 0 °C以上的熱負荷也不產生 晶界斷線。 圖2〜8爲製造本實施例的半導體記憶體時的工程剖面模 式圖。圖2係模式地顯示在矽基板1內形成Μ 0 S (金屬 —絕緣體—半導體，Metal-Oxide-Semiconductor)電晶體’ 在沉積金屬間的膜6、9後，在形成用以獲得對基板的電 性導通之接觸窗孔1 0 、貫穿孔1 1的時點之裝置 (Device)剖面。 進行對矽基板1的元件隔離用淺渠溝3的形成、對該 表面的氧化矽膜2的形成、對淺渠溝3的氧化矽膜3 a的 埋入、閘極氧化膜2 a的形成、閘電極4以及覆蓋該閘電 極4的氮化矽膜5的形成、對矽基板1內的雜質的植入、 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!〇><297公羡） (請先閲讀背面之注意事項再填寫本頁)
*1T 經濟部智慧財產局員工消費合作社印製 -13- 501167
金屬間介電層6的形成、對接觸窗孔7的多晶矽插塞 8 a、8 b的埋入、金屬間介電層9的形成、接觸窗孔 1 0以及貫穿孔1 1的形成。 在圖3爲了防止來自配線等的對矽基板之重金屬污 染，在接觸窗孔1 〇、貫穿孔1 1內形成高熔點材料膜 1 2當作阻障（Barrier)膜。高熔點材料膜丨2例如爲利用潑 鍍（Sputtenng )法或CVD法沉積厚度1 〇 ηιη的欽（ τ丨）膜、厚度1 〇〇nm的氮化鈦（T i N)膜之疊層 構造。在高熔點材料膜1 2與矽基板1以及多晶矽插塞 8 b的界面’利用由之後加入的熱處理工程中的化學反應 形成金屬矽化物（Silicide )層1 5。例如當高熔點材料膜 1 2爲T i §吴、τ i N膜的暨層構造時形成砂化欽層，當 高熔點材料膜1 2爲鈷膜與T i N膜的疊層構造時形成矽 化銘層。 在高熔點材料膜1 2的形成後，利用化學氣相蒸鍍 (C V D )法沉積W膜1 3，在接觸窗孔內埋入W膜 1 3 ’形成W插塞1 4。沉積於金屬間介電層9上的高熔 點材料膜1 2以及W膜1 3利用化學機械硏磨（C Μ P ) 法’僅殘存W插塞1 4來進行硏磨除去，然後，平坦化金 屬間介電層9的表面。 在圖4於金屬間介電層9上利用濺鍍法或C V D法形 成Mo膜16a、W膜16b、Mo膜16a。沉積的膜 厚爲例如Mo膜16a 10nm、W膜16b 1〇〇 nm、Mo膜]_6a l〇nm。因Mo膜的電阻與W膜 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) Γ
Me 經濟部智慧財產局員工消費合作社印製 -14- 501167 A7 B7____ 五、發明説明（12) 的電阻同程度的低，和在與金屬間介電層的界面形成氮化 鈦（T i N)膜的T i N/W/T i N疊層構造比較， Μ 〇 /W/M 〇疊層構造的電性特性較優良，故配線寬度 細爲有效的構造。 說明關於W膜以及Μ 〇膜的形成膜的方法。濺鍍法的 特徵具有使用氬等的稀有氣體之陽離子，自標靶（Target)物 理性地趕出原子，因使該原子在晶圓（Wafer)上沉積膜，故有與 底層的附著（Adherence)性優良、形成膜的速度快之長處。 相反地使其附著（Adhere)於深的溝槽內部時，附著於溝槽側 面的膜厚比溝槽底部的附著膜厚薄爲短處。另一方面，利 用C V D法來沉積時與濺鍍法比較雖然有與底層的附著強 度低的傾向，惟對溝槽內部側面、底面因都較均勻地附 著，故適合在深的溝槽或孔的內部埋入膜的情形。因任何 形成膜的方法都有長處與短處’故考量裝置（Device)構造 或膜應力等，活用優點來形成膜的話較佳。 關於形成膜的溫度，越高W膜1 6 b越細緻，電阻降 低，更細的配線也能使用。此外，在此時點若對第一層配 線1 6 A預先在真空中施加與之後所加入的熱經歷同等溫 度的熱處理的話，Μ 〇 /W/Μ 〇疊層配線更細緻化，更 不易斷線。 關於形成膜的速度，若W的形成膜的速度變慢的話， 因飛來晶圓上的各個W原子可移動到更穩定的位置，故W 膜質因細緻化而更不易斷線。 其次，藉由對Mo/W/Mo疊層膜進行乾式蝕刻， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 άφ. 經濟部智慧財產局員工消費合作社印製 -15- 501167 A7 B7 五、發明説明（13) (請先閲讀背面之注意事項再填寫本頁) 形成寬度0 · 2//m以下的疊層配線1 6A。因成爲第一 層配線1 6 A的底層之金屬間介電層9的表面，利用 CMP來硏磨、被平坦化，故高精度且微細的配線電路的 曝光爲可能。 使用圖1 0來說明裝置（Device )的平面配置。圖中 延伸於上下方向的線爲閘電極4，W配線1 6 A係位於各 多晶矽插塞8 a之間的空間，延伸於垂直於閘電極的方 向。到此爲止所說明的裝置（Device )之剖面圖，係切下 如俯視圖中的A - A剖面。電晶體係形成於在矽基板1表 面形成島狀的區域1 a的部分，其周圍的淺渠溝部分3係 被氧化矽膜3 a埋入。來自此電晶體形成部1 a的電訊號 通過多晶矽插塞8 a、8 b而被取出。在多晶矽插塞8 b 上更連接鎢插塞1 4，由此處連接到W配線。電容器2 7 係連接於多晶矽插塞8 a。 經濟部智慧財產局員工消費合作社印製 在氧化矽膜上對濺鍍單層的W膜之試樣與沉積Μ 〇 / W / Μ 〇疊層膜的試樣，施加1 〇 〇 〇 °c的熱處理時的膜 殘留應力的變動例顯示於圖1 4。分別沉積於試樣上的膜 厚爲W膜1 〇 〇 nm、Mo/W/Mo疊層膜分別爲Mo 膜 5nm、W膜 9 5nm、Mo 膜 5nm。此外，Mo 膜 的厚度因是5 nm的薄，故確認在熱處理前後的Mo單層 膜的應力變化遠比Μ 〇 /W/Μ 〇構造全體的變化小。 在形成膜前兩方的構造都產生5 G P a前後的大壓縮 應力，測定試樣係使膜沉積側朝上翹曲成凸狀，惟若進行 1 0 0 0 °C的熱處理的話，W單層構造其膜應力降低到原 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 501167 A7 B7 五、發明説明（14) (請先閱讀背面之注意事項再填寫本頁) 來的應力値的約1/1 0。可考慮是膜急激地收縮產生相 當於約4 G P a的拉伸應力之應力變動。得知Μ 〇 /W/ Μ 〇構造雖然藉由1 0 〇 〇 °C的熱處理降低到約2 · 7 G P a左右，惟與W單層構造比較應力變動非常小。 膜應力的變動越大原來的膜變的越疏，顯示熱處理中 膜細緻化進行膜收縮。相反地可考慮爲被底層的Μ 〇膜影 響，變成比單層構造的W膜還細緻的膜。由此點W單層膜 其膜質變疏，相反地可考慮Mo/W/Mo疊層膜藉由上 下兩層的Μ 〇膜，可顯現底層效果、表面擴散抑制效果。 關於上述的W單層構造與Mo/W/Mo疊層構造， 電阻率的熱處理前後的變化例如圖1 5所示。縱軸爲電阻 率。被濺鍍的W單層膜其電阻率爲1 〇 〇 X 1 〇— 6 ( Ω /m )以上，電阻率比W的總體（B u 1 k )的値 經濟部智慧財產局員工消費合作社印製 4 · 9xl〇-6 (Ω/m)高20倍以上。得知因包含多 數的結晶缺陷或差排，故爲電流不易流通的膜質。得知若 爲Mo/W/Mo疊層構造的話，電阻率爲約4 · 9 X 1 0—6 (Ω/m)以及W單層膜的4 0%以下，藉由令 Μ 〇膜爲底層可提高W膜的結晶性。若在施加1 〇 〇 〇 °c 的熱處理前後進行比較的話，得知Μ 〇 /W/ Μ 〇疊層膜 的電阻率約降低3 0 %，惟W單層膜的情形大幅地變化到 1 / 2以下。得知與圖1 4的膜應力變動結果同樣，即使 由電阻率的變化W單層膜也變成疏的膜質，相反地Μ 〇 / W/M 〇疊層膜變的更細緻，即使接受熱處理也變成不易 變化的膜質。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -17- 501167 A7 B7 五、發明説明（15) 關於由包含鎢的材料所構成的第一層配線的其他構 造，使用圖11〜圖13來說明。 (請先閲讀背面之注意事項再填寫本頁) 在圖1 1爲了使W膜1 6 b分割成兩層，係於W膜的 中間部插入薄的Mo膜1 6 c之W/M〇/W的三層構造 1 6 B。各個膜利用濺鍍法或C V D法來沉積，膜厚例如 下層的W膜1 6 1)爲4〇11111、中間的Mo膜1 6 c爲 1 Onm、上層的W膜1 6b爲6 Onm。此疊層構造因 在W膜的中間部插入薄的W膜分割用的Mo膜1 6 c ，故 第一層配線1 6 B內部的W結晶粒係至少在配線上下被分 割成兩等分，爲與竹構造不同的構造。例如在上下任意層 中，即使產生晶界斷線也不至於到斷線，成爲可靠度高的 構造。 經濟部智慧財產局員工消費合作社印製 圖1 2係成爲在以Mo膜1 6 a夾住W膜1 6 b的 Mo/W/Mo疊層構造，插入用以在膜厚方向分割W膜 1 6 b的薄分割用Μ 〇膜1 6 c之配線構造1 6 C。故透 過由Μ 〇膜1 6 a的底層效果所造成的W膜1 6 b的細緻 化效果、W膜1 6 b的上下界面與Mo膜1 6 a接觸所造 成的表面擴散抑制效果、以及將W膜Γ 6 b分割成上下兩 層的效果，可形成比圖4以及圖1 1可靠度更高的構造。 說明關於圖1 3。藉由在W膜1 6 b的底層界面側形 成Μ 〇膜1 6 a使W膜1 6 b細緻化，藉由在W膜1 6 b 的周圍界面形成Mo膜1 6 d以及Mo膜1 6 e形成最抑 制表面擴散的配線構造1 6 D。 說明配線構造1 6 D的製造工程。首先在金屬間介電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 501167 A7 B7 五、發明説明（16) 層9形成溝槽，其次，沿著溝槽內部薄薄地沉積Μ 〇膜 1 6 d成凹狀，再者，沉積W膜1 6 b俾埋入Mo膜 1 6 d的凹狀部。沉積膜厚例如Mo膜1 6 d 10奈 米、W膜2 0 0奈米。其次，利用CMP硏磨除去沉積於 金屬間介電層9的溝槽內部以外的位置之W膜1 6 b、
Mo膜1 6 d，在金屬間介電層9的溝槽內部形成埋入 Mo膜1 6 d以及W膜1 6 c的構造。最後沉積Mo膜 1 6 e ，僅殘留Mo膜1 6 d以及W膜1 6 c的表面部來 蝕刻。形成如圖1 3的W膜1 6b被Mo膜1 6 d以及 Mo膜1 6 e覆蓋的配線構造1 6D。 其次，說明接著圖4的工程之圖5的工程。在Mo/ 1/“〇疊層配線16六上形成金屬間介電層17。製作 金屬間介電層1 7成疊層構造時係進行疊層的層數部分的 形成膜之工程。用以使金屬間介電層1 7的電容器用貫穿 孔2 0位於1^〇/^^/^1〇疊層配線16八的中間來形 成。 圖6在形成的貫穿孔2 0內以多晶矽膜埋入，藉由 CMP工程進行金屬間介電層17上的多晶矽膜之硏磨除 去與金屬間介電層1 7膜表面的平坦化，形成多晶砂插塞 2 1。其次’形成金屬間介電層2 2，利用乾式蝕刻形成 電容器用渠溝（T r e n c h )溝槽2 3，用以沿著此電 容器用渠溝溝槽2 3的內部形成成爲電容器的下部電極之 多晶矽膜2 4。 此外’下部電極也能以多晶矽膜2 4以外的導電性材 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公董） (請先閲讀背面之注意事項再填寫本頁)
、1T 秦· 經濟部智慧財產局員工消費合作社印製 -19· 501167 A7 _____B7_ 五、發明説明（17) (請先閲讀背面之注意事項再填寫本頁) 料的膜來構成，使用即使施加其次的電容器用電介質膜形 成後的高溫熱處理，耐熱性以及耐氧化性的劣化也很少的 白金、釕等的高熔點金屬或TiN、氮化鉬（TaN)、 氧化釕（R u〇）、氧化銥（I r〇）等的導電性金屬化 合物也無妨。 圖7首先藉由利用CMP硏磨金屬間介電層2 2上的 多晶矽膜2 4 a ，或在電容器用渠溝溝槽2 3內部藉由埋 入光阻（R e s i s t )以對多晶矽膜2 4 a進行乾式蝕 刻，藉由利用灰化（A s h i n g )等除去光阻，分別將 以多晶矽形成的下部電極2 4分離成杯（C u p )形狀。 其次，在氧化鉬（T a 2〇5 )膜2 5 a非晶系狀態下沉積 厚度2 0 n m，藉由7 0 0 °C的熱處理工程使非晶系 T a 2〇5膜2 5 a結晶化，形成多晶T a 2〇5膜2 5 b。 經濟部智慧財產局員工消費合作社印製 此7 0 Ot：的熱處理工程爲爲了 T a 2〇5膜2 5 b具 有滿足製品規格的介電常數之不可或缺的工程，惟同時也 對先形成的第一層配線1 6 A施加大的熱負荷。第一層配 線1 6 A爲W單層配線時，W原子擴散W結晶晶界打開， W配線容易到達斷線。但是，藉由令第一層配線1 6 A爲 Mo膜1 6 a、W膜1 6b、Mo膜1 6 a的三層疊層構 造，可防止第一層配線1 6 A的斷線。因此，即使第一層 配線1 6 A被加工成寬度2 0 0奈米以下的微細配線也無 斷線，故可提供可靠度高的半導體裝置1 0 0。而且，可 期待因半導體裝置1 〇 〇的良率提高所造成的成本降低。 此外，本實施例電容器的電介質膜的材料雖然使用 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） ~ " ' 501167 A7 B7 五、發明説明（18) T a 2〇5來說明，惟因本發明的目的爲提供高集積化的半 導體裝置，故該電介質膜的材料並非限定於T a 2〇5，以 S介電常數比氧化矽還大的材料爲對象。例如使用由氮化 砂（S i 3 N 4 )、氧化鈦（T i〇2 )、緦一鉍一鉅氧化 物（S I* B i 2 T a 2 〇 9 : S B T )、鈦酸緦（ S r T i Ο 3 ： S Τ Ο )、鈦酸鋇一緦（（
BaxSri — x)Ti〇3:BST)、鈦酸鉻酸鉛（
Pb (Z i*xT i Oi — x) 〇3 : PZT)等中所選擇的材 料爲主成分的電介質膜也無妨。上述材料雖然因形成膜的 過程的不同使最終的原子比率有相異的情形，惟特性上介 電常數爲5以上的話也無妨。 再者，成爲6 0 0 °C以上的高溫製程的工程無須形成 電介質膜的工程，形成其他膜的6 0 0 °C以上的製程變成 對象。 圖8使用CVD法來形成成爲上部電極的T i N，俾 沿著電容器內部均勻地沉積，利用乾式蝕刻形成電路。在 所形成的上部電極2 6的表面形成金屬間介電層3 0，形 成用以取得對基板的周邊電路導通的貫穿孔31。 在形成到圖8的狀態後，經過電性連接第一層配線 1 6 A與第二層配線的W插塞3 4的形成、第二層疊層配 線3 8 a、3 8 b的形成、金屬間介電層4 0的形成、電 性連接第二、第三層配線間以及電容器上部電極2 6與第 三層配線間的W插塞4 4 a、4 4 b的形成、第三層疊層 配線48a、48b的形成、保護半導體裝置100全體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -21 - 501167 A7 B7 五、發明説明（19) 的氧化矽膜4 9、氮化矽膜5 0的形成、用以取得自半導 體裝置1 0 0到外部的電性連接的開口部的形成（未圖 示）等的工程，在如圖1所示的電容器的基板側即使形成 寬度2 0 0奈米以下的微細的第一層配線1 6 A，也能完 成具有高可靠度的半導體裝置1 〇 〇。 最後實施以晶片尺寸的封裝（Package)或如圖9所示 的形之封裝。圖9爲以樹脂1 〇 1密封半導體裝置1 〇 〇 的例子。在晶粒銲墊102上黏著半導體裝置1〇〇，在 半導體裝置1 0 0上連接銲接線1 0 3。銲接線1 〇 3也 連接於導線架（Lead frame ) 104，進行對外部的訊號 之輸出入。 據此，藉由使用本發明可提供可靠度高的半導體裝 置。 【發明的效果】 如果依照本發明，可防止疊層配線的斷線等，可大幅 提高對半導體裝置的斷線之可靠度。 II ---- I I I 丨 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22-
Claims (1)
- 川1167六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 1 . 一種半導體裝置，包含： 矽基板； 金屬間介電層，形成於該矽基板上； 第一導電性膜，以形成於該金屬間介電層的表面之鉬 爲主要元素； 第二導電性膜，以形成於該第一導電性膜的表面之鎢 爲主要元素；以及 第三導電性膜，以形成於該第二導電性膜的表面之鉬 爲主要元素，其中 以該第一導電性膜、該第二導電性膜、該第三導電性 月莫形成疊層配線而成。 2.—種半導體裝置，包含： 矽基板； 第一介電層，形成於該矽基板上； 第一導電性膜，以形成於該第一介電層的表面之鉬爲 主要元素； 第二導電性膜，以形成於該第一導電性膜的表面之鎢 爲主要元素；以及 第三導電性膜，以形成於該第二導電性膜的表面之鉬 爲主要元素，其中 以該第一導電性膜、該第二導電性膜、該第三導電性 膜形成疊層配線而成，在該疊層配線的表面沉積第二介電 層，在該第二介電層的該疊層配線的相反側沉積電容元件 用電介質膜。 -------------議------- 丨訂---------線-^1----------------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 501167 A8 B8 C8六、申請專利範圍 3·—種半導體裝置，包含： 石夕基板； (請先閱讀背面之注意事項再填寫本頁) 金屬間介電層，形成於該矽基板上； 第二導電性膜，以形成於該金屬間介電層的表面之鎢 爲主要元素； 第四導電性膜，以形成於該第二導電性膜的表面之鉬 爲主要元素；以及 第五導電性膜，以形成於該第四導電性膜的表面之鎢 爲主要兀素。 4·一種半導體裝置，包含： 矽基板； 第一介電層，形成於該矽基板上； 疊層配線，在該第一介電層的表面依以鎢爲主要元素 的第二導電性薄膜、以鉬爲主要元素的第四導電性薄膜、 以鎢爲主要元素的第五導電性薄膜的順序沉積而形成； 第二介電層，形成於該疊層配線的表面；以及 經濟部智慧財產局員工消費合作社印製 電容元件用電介質膜，形成於該第二介電層的該疊層 配線的相反側。 5·—種半導體裝置，包含： 矽基板； 第一介電層，沉積於該矽基板上； 溝槽，形成於該第一介電層的表面； 第六導電性薄膜，沿著該溝槽的內表面沉積成凹狀之 主要元素爲鉬； -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501167 A8B8C8D8 六、申請專利範圍 第二導電性薄膜，以鎢爲形成於該第六導電性薄膜的 凹部內側表面的主要元素；以及 (請先閱讀背面之注意事項再填寫本頁) 第七導電性薄膜，以鉬爲沉積於該第二導電性薄膜的 表面的主要元素，其中 以該第六導電性薄膜、該第二導電性薄膜、該第七導 電性薄膜形成配線。 6·—種半導體裝置，包含： 矽基板； 第一介電層’形成表面沉積於該矽基板上的溝槽； 第二導電性薄膜，沉積於該第一介電層的溝槽內側的 主要元素爲鎢； 第六導電性薄膜，沉積於該第一介電層與該第二導電 性薄膜的界面的主要元素爲鉬；以及 第七導電性薄膜，形成於該第二導電性薄膜的表面， 其中 藉由該第二導電性薄膜、該第六導電性薄膜、該第七 導電性薄膜來形成配線。 經濟部智慧財產局員工消費合作社印製 7 · —種半導體裝置，具有由包含鎢的材料所構成的 疊層配線，其中 在矽基板上於表面沉積形成溝槽的第一介電層，在該 第一介電層的溝槽內側沉積主要元素爲鎢的第二導電性薄 膜，在該第一介電層與該第二導電性薄膜的界面，形成主 要元素爲鉬的第六導電性薄膜，在該第二導電性薄膜的表 面形成第七導電性薄膜，俾與該第二導電性薄膜以及該第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25 - 501167 A8 B8 C8 D8 六、申請專利範圍 六導電性薄膜接觸，藉由該第二導電性薄膜以及該第六導 電性薄膜以及第七導電性薄膜來形成配線’然後於該配線 的表面沉積第二介電層，再於該第二介電層的表面側沉積 電容元件用電介質膜。 ------------- (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26-
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