KR20010095104A - 반도체장치 - Google Patents

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KR20010095104A
KR20010095104A KR1020010016516A KR20010016516A KR20010095104A KR 20010095104 A KR20010095104 A KR 20010095104A KR 1020010016516 A KR1020010016516 A KR 1020010016516A KR 20010016516 A KR20010016516 A KR 20010016516A KR 20010095104 A KR20010095104 A KR 20010095104A
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스즈키마사유키
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체장치에 관한 기술로서 텅스텐배선의 폭의 미세화로 인한 텅스텐배선구조가 범브구조가 되는 가능성이 높아지고, 텅스텐배선에 대해서 600℃이상의 열부하가 부가되면 좁은 텅스텐배선폭과 고온의 열처리로 특히 실리콘산화막상에 직접 텅스텐막을 퇴적시킨 경우에 쉽게 일어나는 단선에 있어서, 단선등의 불량사례가 발생하지 않는 신뢰성 높은 반도체장치를 제공하여 실리콘 기판상의 층간절연막에 몰리브덴막, 텅스텐막, 몰리브덴막을 상기 순서로 적층시켜서 적층배선의 단선등이 방지되고 반도체장치의 단선에 대한 신뢰성이 크게 향상되는 기술이 제시된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
반도체장치에 있어서는 고집적화 고속화의 필요가 높고 고정밀도인 미세가공 기술의 개발 신재료채용에 의한, 전기특성의 향상 새로운 디바이스구조의 적용등에 의해 디바이스의 미세화와 고속화가 진행되고 있다.
배선형성공정에 관해서는 종래 이용되어 오던 알루미늄합금보다도 고온도의 공정에 내성을 구비한 또한, 폭 500나노미터 이하의 미세한 배선폭으로 되어도 단선등이 발생하기 어려운 재료로서 텅스텐(이하 W)이 배선과 배선간을 연결하는 플러그의 재료에 사용되도록 되어 있다. W배선 혹은 W플러그를 형성하는 기술에 대해서는 일본국특개평10-144623호 공보등에 기재되어 있다.
W막은 스퍼터링법과 화학기상증착(CVD)법등에 의해 500℃이하로 성막하면 W의 융점(약 3400℃)에 비하여 매우 낮기 때문에 성막직후는 W결정입자의 내부에 빈구멍과 전위등의 결정결함을 다수 잔존한 상태인 경우가 많다. 빈구멍과 전위등의 결함은 불안정한 원자상태이면서 결정입자내에 있어서의 확산경로가 된다. 그로 인하여 성막온도 이상의 열이력을 받으면 빈구멍과 전위등의 결함이 많은만큼 W원자가 확산하기 쉽고 W원자가 안정한 장소로 향하여 확산하는 과정에 있어서 막이 치밀화되며 막수축의 경우도 많다.
또한, 상기 한 500℃이하의 온도로 W막을 성막하면 W의 결정입자 지름은 약50 ~ 200 나노미터가 되는 경우가 많다. 이와 같은 W막을 드라이에칭을 하는 것에 의해 폭 200나노미터 이하의 미세한 W배선을 형성하면 배선폭과 W결정입자 지름이 거의 동일한 사이즈로 있는 경우에서, 다수의 결정입계가 배선을 횡절단 방향으로 형성되고 결정입자가 고리연결형으로 된 범브(Bamboo)구조로 불리우는 구조가 된다. 결정입계는 원자가 무엇보다도 확산하기 쉬운장소의 하나로 있기 때문에 범브구조의 배선은 배선내에서 활발하게 원자가 확산하고, 또한 막 수축이 발생하는 경우 무엇보다도 단선하기 쉬운 구조의 하나이다.
종래의 배선형성공정에서는 성막 후에 받는 열이력의 온도가 약 500℃이하로 설정되어 있고, W원자는 그다지 열적으로 활성화되지 않았기 때문에 W원자가 활발하게 확산되지 않고 또한 배선폭이 W결정입경보다도 넒기때문에 범브구조로 되기 어려워 단선하는 경우는 없었다.
그러나 W배선의 폭이 200나노미터 이하로 미세화되어 W배선구조가 범브구조가 되는 가능성이 높아지고, 그위에 커패시터의 유전체막을 형성하기 위한 비결정질산화 탄탈(Ta205)을 결정화시키는 공정과 커패시터의 다결정 실리콘 하부전극 표면을 산화시키는 공정등과 같이 W배선에 대해서 600℃이상의 열부하가 부가되도되면 고온의 공정중에 W원자가 확산하여 W배선폭이 좁거나 또는 열처리온도가 높을수록 일어나기 쉬운 경향이 있고 특히 실리콘산화막상에 직접W막을 퇴적시킨 경우에 단선이 두드러지는 것을 알 수 있게 되었다.
본 발명의 목적은 상기의 과제를 해결하고 단선등의 불량사례가 발생하지 않는 신뢰성이 높은 W배선을 가지는 반도체장치를 제공하는 것이다.
W배선이 단선하는 원인을 정리하면 이하와 같이 이루어진다.
(1) W의 융점에 비하여 성막온도가 저하되기 때문에 W배선내부에 빈구멍과 전위등의 결정결함(불안정한 원자배열)이 남기 쉬운 점. 특히 실리콘산화막상에 직접W배선을 형성한 경우에 상기 경향은 두드러진다.
(2) 다수의 결정결함이 남아 있는 미미한 W배선에 대해서 성막온도를 넘은 고온의 열이력이 부가되기 때문에 배선의 표면과 결정입계에서 발생하는 확산외에 결정입자내에서도 W원자가 확산하기 쉬운 상태가 되어 있는 점.
(3) W배선폭이 W결정입경과 동등하지만 그 이하로 되어 있기 때문에 W배선이 범브구조로 되어 있고 W결정입계가 1개소라도 열면 단선되어 버리는 점.
상기의 과제를 해결하기 위하여 이하의특징을 갖는 본 발명의 반도체장치를 제공한다.
상기의 과제중 적어도 하나는 이하의 구성에 의해 해결된다.
(A) 상기 W배선내의 W원자의 표면확산을 억제하고 또한 W배선내부에 잔존하는 불안정한 원자배열의 비율을 저감하여 결정입자내 확산을 억제하기 때문에 W배선과 베이스재로 되어 있는 층간절연막(제 1의 절연막)과의 경계면과 W배선(제 2의 도전성막)의 표면측에 Mo막(제 1의 도전성막 제 3의 도전성막)을 형성하고 W배선이 Mo막으로 샌드위치된 구조인 것을 특징으로 한다.
Mo는 W의 격자구조에 가까운 격자구조를 갖지만 W보다도 융점이 낮기 때문에 W보다도 결정결함이 발생하기 어렵다. 이와 같은 특성을 갖는 Mo막을 W배선의 베이스재막으로 하면 500℃이하의 저온으로 W배선을 성막한 경우에서도 W원자가 베이스재의 Mo원자의 배열에 따라서 퇴적하기 때문에 결정결함이 작은 치밀한 W막이 얻기 쉬워진다. 그로 인하여 다음으로 600℃이상의 열이력을 받아도 결정입자내와 입자경계에서의 확산이 억제되어 W배선이 단선하는 것이 없어진다.
(B) W배선이 범브구조로 되지 않도록 W배선을 막두께방향으로 적어도 2층(제 2의 도전성막, 제 5의 도전성막)이상으로 분할하도록 Mo막(제 4의 도전성막)이 형성되어 있는 것을 특징으로 한다.
W배선이 2층구조로 되는 것으로 예를들면 1층의 W배선으로 입자경계단선이 발생하여도 다른 1층으로 전기적으로 접속되어 있기 때문에 단선하는 확률이 매우 낮아진다.
(C) W배선내의 W원자의 표면확산을 억제하기 때문에 W배선(제 2의 도전성막)의 베이스재와의 경계면, W배선의 측면 및 W배선의 표면측에 Mo막(제 6의 도전성막, 제 7의 도전성막)을 형성하고 W배선이 Mo막으로 피복된 구조로 되어 있는 것을 특징으로 한다.
W배선의 표면, 경계면, 측면이 W와 가까운 격자간격을 갖는 Mo와 접하는 것으로 표면확산이 억제되고 W배선이 입계단선하는 것이 없어진다.
또한, (A), (B), (C)에 있어서 Mo막은 W와 가까운 격자간격을 갖는 재료로 이루어지는 막이라면 반드시 한정된 Mo일 필요는 없고 W원자의 확산을 억제하는 효과가 있는 재료이면 좋다. 예를들면 Mo를 원자비율로 99%이상 포함하는 순수 Mo, Mo를 원자비율로 99%이상 포함하는 Mo합금, Mo를 원자비율로 99%이상 포함하는 질화몰리브덴, Mo를 원자비율로 40% 이상 포함하는 탄화몰리브덴, Mo를 원자 비율로 40%이상 포함하는 불소화몰리브덴, W를 원자비율로 40%이상 포함하는 질화텅스텐, W를 원자비율로 40%이상 포함하는 탄화텅스텐, W를 원자비율로 40%이상 포함하는 불소화 텅스텐등의 재료로 이루어지는 막이어도 관계없다.
이상과 같은 특징을 갖는 반도체장치를 제공하는 것으로 W배선의 단선에 대한 신뢰성은 크게 향상한다.
상기에서 실시예를 설명하기 전에 본 명세서 안에서 이용하고 있는 용어에 대해서 설명한다.
[주요원소]
본 명세서 안에서 이용하는 [주요원소]는 [어느재료 안에서 차지하는 원자수의 비율이 무엇보다도 많은 원소]의 것을 가리킨다. 이 [주요원소]의 특성이 구해진 재료의 주요한 특성을 결정하고 있는 경우가 많다.
[주성분]
본 명세서 안에서 기술하는 [주성분]은 화합물 재료에 있어서 불순물과 다소의 첨가원소를 포함한 전체의 원자수 안에서 특정의 화합물을 구성하는 복수원소의 합계원자수가 차지하는 원자의 비율이 무엇보다도 큰 경우 당해 특정한 화합물을 [주성분]으로 정의한다.
도 1 은 본 발명의 실시예 1에 관한 반도체장치의 단면모식도이다.
도 2 는 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 1의 공정단면도이다.
도 3 은 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 2의 공정단면도이다.
도 4 는 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 3의 공정단면도이다.
도 5 는 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 4의 공정단면도이다.
도 6 은 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 5의 공정단면도이다.
도 7 은 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 6의 공정단면도이다.
도 8 은 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 제 7의 공정단면도이다.
도 9 는 본 발명의 실시예 1에 관한 반도체장치를 수지봉입한 경우의 사시도이다.
도 10 은 실시예 1에 관한 반도체장치의 게이트전극 및 W배선주변의 평면도이다.
도 11 은 본 발명의 별도의 실시예에 관한 반도체장치의 단면도이다.
도 12 는 도 4 및 도 11의 구조를 취입한 반도체장치의 단면도이다.
도 13 은 본 발명의 또 다른 실시예에 관한 반도체장치의 단면도이다.
도 14 는 1000℃의 열처리를 10분간 실시한 경우의 W막 응력변동량의 막구조 의존성을 도시하는 도이다.
도 15 는 1000℃의 열처리를 10분간 실시한 경우의 W막 비저항변동량의 막구조 의존성을 도시하는 도이다.
<주요부분에 대한 도면부호의 설명>
1 : 실리콘기판 2 : 열산화막
2a : 게이트산화막 3 : 천구
3a : 천구매입용 실리콘산화막 4 : 게이트전극
5 : 질화실리콘막 6 : 층간절연막
7 : 콘택트홀(메모리셀부) 8a, 8b : 다결정실리콘플러그
9 : 층간 절연막 10 : 콘택트 홀(주변회로부)
11 : 스루홀(메모리셀부) 12 : 고융점 재료막
13 : 매입 텅스텐막 14 : 텅스텐플러그
15 : 실리사이드막 16A, 16B, 16C, 16D : 1층째 배선
16a : 몰리브덴막 16b : 텅스텐막
16c : W막 분할용 몰리브덴막
16d : 더머신구조 매입용 몰리브덴막
16e : 더머신구조 상면 캡용 몰리브덴막 17 : 층간절연막
20 : 커패시터용 스루홀 21 : 다결정실리콘 플러그
22 : 층간절연막 23 : 커패시터용 트렌치홈
24 : 커패시터 하부전극
25a : 커패시터 유전체막(열처리전)
25b : 커패시터 유전체막(열처리 후) 30 : 층간절연막
31 : 스루 홀 32 : 고융점재료막
33 : 매입텅스텐 막 34 : 텅스텐플러그
35 : 고융점재료막 36 : 알루미늄 합금막
37 : 고융점재료막 38a, 38b : 2층째 배선
40 : 층간절연막 41a, 41b : 스루홀
42 : 고융점재료막 43 : 매입 텅스텐막
44 : 텅스텐플러그 45 : 고융점재료막
46 : 알루미늄합금막 47 : 고융점재료막
48a, 48b, 48c : 3층째배선 49 : 절연막
50 : 질화 실리콘보호막 100 : 반도체장치(반도체 칩)
101 : 봉입수지 102 : 다이패드
103 : 본딩 와이어 104 : 판독프레임
본 발명에 관한 한 실시예를 도 1에 도시한다. 도 1은 본 실시예의 반도체장치(100)의 단면모식도이고 반도체메모리에 적용한 경우의 일례이다. 도안의 좌측이 메모리셀부의 구조를 나타내고 있고 우측이 주변회로부의 구조를 나타내고 있다.
실리콘기판상에 게이트전극(4) 1층째의 배선(16A) 알루미늄합금막(36, 46)과 고융점재료막(35, 37, 45, 47)을 적층한 2층째, 3층째의 배선층(38a, 38b, 48ㅁ, 48b, 48c) 습기등이 반도체 칩내부로 진입하는 것을 방지하는 보호층(50)등이 형성되어 있고 메모리셀부측에서는 1·2층째 배선간에 커패시터(27)가 형성되어 있다.
1층째의 배선(16A)은 단층의 W막으로 형성되어 있는 경우 폭 200나노미터이하로 가공되면 범브 구조로 되기 때문에 다음에 600℃이상의 열부하가 부가되면 W원자가 확산하여 입계단선이 발생하기 쉬워진다.
도 1의 반도체장치(100)에서는 1층째의 배선(16A)이 W막(16b)을 Mo막(16a)으로 샌드위치한 3층구조로 되어 있다. 이와 같은 Mo/W/Mo 적층배선으로 하면 Mo막을 베이스재로 하는 것으로 W막이 치밀화되고 또한 W막의 기판측 경계면 및 표면측이 Mo막에 접하고 있는 것으로 표면확산이 억제되기 때문에 배선폭이 200나노미터이하의 1층째 배선(16A)에 600℃이상의 열부하가 부가되어도 입계단선이 발생하지 않는다.
도 2 ~ 8은 본 실시예의 반도체메모리를 제조하는 경우의 공정단면 모식도이다. 도 2는 실리콘기판(1)내에 MOS(Metal-Oxide-Semiconductor)트랜지스터를 형성하고 층간막(6, 9)을 퇴적한 후 기판으로의 전기적 도전을 얻기 위하여콘택트홀(10) 스루홀(11)을 형성한 시점에서의 디바이스단면을 모식적으로 도시하고 있다.
실리콘기판(1)으로 소자분리용 천구(3)의 형성 당해 표면으로의 실리콘산화막(2)의 형성 천구(3)으로 실리콘산화막(3a)의 매입, 게이트산화막(2a)의 형성, 게이트전극(4) 및 당해 게이트전극을 덮는 실리콘 질화막(5)의 형성 실리콘기판(1)내로 불순물의 삽입, 층간절연막(6)의 형성, 콘택트홀(7)으로의 다결정 실리콘플러그(8a, 8b)의 매입, 층간절연막(9)의 형성 콘택트홀(10) 및 스루홀(11)의 형성을 실행하고 있다.
도 3에서는 배선등에서의 실리콘기판으로의 중금속오염을 방지하기 위하여 콘택트홀(10) 스루홀(11)내에 배리어막으로서 고융점재료막(12)을 형성한다. 고융점재료막(12)은 예를들면 티탄(TI)막을 두께 10nm, 질화티탄(TiN)막을 두께 100nm을 스퍼터링법 혹은 CVD법에 의해 퇴적하고 적층구조로 한다. 고융점재료막(12)과 실리콘기판(1) 및 다결정실리콘플러그(8b)의 경계면에는 다음에서 부가되는 열처리공정에 있어서의 화학반응에 의해 실리사이드층(15)이 형성된다. 예를들면 고융점재료막(12)이 Ti막 TiN막의 적층구조인 경우에는 티탄실리사이드층이 형성되고 고융점재료막(12)이 코발트막과 TiN막 적층구조인 경우에는 코발트 실리사이드층이 형성된다.
고융점재료막(12)의 형성 후 W막(13)을 화학기상증착법(CVD)법에서 퇴적하고 콘택트홀내에 W막(13)을 매입하고 W플러그(14)를 형성한다. 층간절연막(9)상에 퇴적된 고융점재료막(12) 및 W막(13)은 화학기계연마(CMP)법에 의해 W플러그(14)만을남겨두고 연마제거되고 또한 층간절연막(9)의 표면을 평탄화한다.
도 4에서는 층간절연막(9)상에 스퍼터링법 혹은 CVD법에 의해 Mo막(16a) W막(16b) Mo막(16a)을 형성한다. 퇴적하는 막두께는 예를들면 Mo막(16a)을 10nm, W막(16b)을 100nm, Mo막(16a)을 10nm으로 한다. Mo막의 저항은 W막의 저항과 동일한 정도로 낮기 때문에 질화티탄(TiN)막을 층간절연막과의 경계면에 형성한 TiN/W/TiN 적층구조에 비하여 Mo/W/Mo 적층구조쪽이 전기특성적으로 우수하므로 배선폭이 가늘어지는 만큼 유효한 구조이다.
W막 및 Mo막의 성막방법에 대해서 설명한다. 스퍼터링법의 특징으로서는 아르곤등의 비가스의 양이온을 이용하여 타겟에서 물리적으로 원자를 응집해내어 그 원자를 웨이퍼상에 막을 퇴적시키기 때문에 베이스재와의 밀착성이 우수하고 성막속도가 빠르다는 장점이 있다. 역으로 깊은 홈의 내부로 피착시키는 경우는 홈측면에 부착하는 막두께가 홈바닥부의 부착막두께에 비하여 얇아지는 것이 단점이다. 한편 CVD법에서 퇴적시키는 경우는 스퍼터링법에 비하여 베이스재와의 밀착강도가 낮아지는 경향이 있지만 홈내부로는 측면·바닥면 모두 비교적 균일하게 부착하므로 깊은 홈과 구멍의 내부에 막을 매입하는 경우에 적합하다. 어느쪽의 성막방법도 장단점이 있기 때문에 디바이스구조와 막응력등을 구분하여 메리트가 생기도록 성막하면 좋다.
성막온도에 관해서는 높아지는 만큼 W막(16b)은 치밀화에 의해 전기저항이 저하하고 보다 가는 배선에도 이용하는 것이 가능하다. 또한, 상기 시점에서 1층째의 배선(16A)에 다음에서 부가되는 열이력과 동등한 온도의 열처리를 미리 진공중에서 부가하여 두면 Mo/W/Mo 적층배선이 보다 치밀화하여 단선하기 어려워진다.
성막온도에 관해서는 W의 성막속도가 늦어지면 웨이퍼상에 날아오는 개개의 W원자가 보다 안정한 장소에 이동가능하기 때문에 W막질로서는 치밀화하기 때문에 보다 단선하기 어렵게 된다.
다음으로 Mo/W/Mo 적층막을 드라이에칭 하는 것에 의해 폭 0.2㎛ 이하의 적층배선(16A)을 형성한다. 1층째 배선(16A)의 베이스재로 되어 있는 층간절연막(9)의 표면은 CMP에 의해 연마하고 평탄화되어 있기 때문에 고정밀도 또는 미세한 배선회로의 노광이 가능해져 있다.
디바이스의 평면배치를 도 10을 이용하여 설명한다. 도안에서 상하방향으로 신장하고 있는 선이 게이트전극(4)이고 W배선(16A)은 각 다결정 실리콘 플러그(8a)의 사이의 스페이스에 위치하고 게이트전극과 수직인 방향으로 신장하고 있다. 여기까지 설명해 온 디바이스의 단면도는 평면도안의 A-A와 같은 단면을 절취한 것이다. 트랜지스터는 실리콘기판(1) 표면에 섬형으로 형성된 영역(1a)부분에 형성되고 그 주변의 천구부분(3)은 실리콘산화막(3a)에 매입되어 있다. 이 트랜지스터형성부(1a)에서의 전기신호는 다결정실리콘플러그(8a, 8b)를 통하여 취출된다. 다결정실리콘플러그(8b)상에는 또한 텅스텐 플러그(14)가 접속되고 여기에서 W배선에 접속된다. 커패시터(27)는 다결정 실리콘플러그(8a)에 접속된다.
실리콘산화막상에 단층의 W막을 스퍼터링한 시료와 Mo/W/Mo의 적층막을 퇴적시킨 시료에 대해서 1000℃의 열처리를 부가한 경우의 막잔류응력의 변동예를 도 14에 도시한다. 각각 샘플상에 퇴적시킨 막두께는 W막이 100nm Mo/W/Mo의 적층막은 각각 Mo막이 5nm, W막이 95nm, Mo막이 5nm으로 하였다. 또한, Mo막의 두께는 5nm으로 얇기 때문에 열처리전후에서의 Mo단층막의 응력변화는 Mo/W/Mo 구조전체의변화에 비하여 매우 작은 것을 확인하고 있다.
성막전은 양방의 구조도 5GPa 전후의 커다란 압축응력이 발생하고 측정샘플은 막퇴적층을 위로 하여 돌기형으로 돌아갔지만 1000℃의 열처리를 실행하면 W단층구조에서는 막응력이 본래의 응력치의 약1/10으로 저하하였다. 막이 급격하게 수축하고 약 4GPa의 인장응력에 상당하는 응력변동이 발생하였다고 생각할 수 있다. Mo/W/Mo구조에서는 1000℃의 열처리에 의해 약2.7GPa정도까지 저하하지만 W단층구조에 비하면 응력변동은 매우 작아지는 것을 알 수 있다.
막응력의 변동이 큰만큼 원래의 막이 미비해지고 열처리중에 막이 치밀화하여 막수축하는 것을 나타내고 있다 역으로 베이스재의 Mo막에 영향을 받아 단층구조의 W막보다도 치밀한 막으로 이루어져 있기 때문이라고 생각할 수 있다. 상기 경우에서 W단층막쪽의 막질이 미비하게 되어 있고 역으로 Mo/W/Mo의 적층막쪽은 상하 2층의 Mo막에 의해 베이스재 효과 표면확산 제어효과가 나타나고 있다고 생각할 수 있다.
상기의 W단층구조와 Mo/W/Mo의 적층구조에 대해서 비저항의 열처리전후의 변화의 예를 도 15에 도시한다. 종축은 비저항이다. 스퍼터링된 W단층막에서는 비저항이 100 ×10-6(Ω/m)이상으로 되어 있고 W의 부피값 4.9 ×10-6(Ω/m)에 비하여 비저항이 20배이상 높아져 있다. 결정결함과 전위를 다수 포함하고 있기 때문에전류가 흐르기 어려운 질막으로 되어 있는 것을 알 수 있다. Mo/W/Mo/적층막구조로 하면 비저항이 약 40 ×10-6(Ω/m)과 W단층막의 40%이하로 되어 있고 Mo막을 베이스재로 한 것으로 W막의 결정성이 향상하고 있는 것을 알 수 있다. 1000℃의 열처리를 시행한 전후에서 비교하면 Mo/W/Mo의 적층막의 비저항은 약 30%로 저하하지만 W단층막의 경우는 1/2이하로 크게 변화하는 것을 알 수 있다.
도 14의 막응력 변동의 결과와 동일하게 비저항의 변화에서도 W단층막은 미비한 막질로 되어 있고 역으로 Mo/W/Mo의 적층막쪽은 보다 치밀하게 되어 있고 열처리를 받아도 변화하기 어려운 막질로 되어 있는 것을 알 수 있다.
텅스텐을 포함하는 재료로 이루어지는 1층째의 배선의 다른 구조에 대해서 도 11 ~ 도 13을 이용하여 설명한다.
도 11에서는 W막(16b)이 2층으로 분할되도록 W막의 중간부에 얇은 Mo막(16c)이 삽입된 W/Mo/W의 3층구조(16b)로 되어 있다. 각각의 막은 스퍼터링법과 CVD법을 이용하여 퇴적시키고 막두께는 예를들면 하층의 W막(16b)이 40nm, 중간의 Mo막(16c)이 10nm, 상층의 W막(16b)이 60nm으로 한다. 이 적층막구조에서는 W막의 중간부에 얇은 W막 분할용의 Mo막(16c)가 삽입되어 있기 때문에 1층재배선(16B)내부의 W결정입자는 적어도 배선의 상하로 2분할 되고 범브구조와는 상이한 구조로 되어 있고 예를들면 상하 어느쪽의 층에 있어서 입계단선이 발생한 경우도 확률적으로 단선까지는 도달하지 않는 신뢰성이 높은 구조로 되어 있다.
도 12에서는 W막(16b)를 Mo막(16a)로 샌드위치한 Mo/W/Mo적층구조로W막(16b)을 막두께방향으로 분할하기 위한 얇은 분할용의 Mo막(16c)가 삽입된 배선구조(16C)로 되어 있다. 그로 인하여 Mo막(16a)의 베이스재효과에 의한 W막(16b)의 치밀화효과, W막(16b)의 상하경계면이 Mo막(16b)에 접하고 있는 것에 의한 표면확산 제어효과 및 W막(16b)를 상하 2층으로 분할한 효과에 의해 도 4 및 도11보다도 한층 더 신뢰성이 높은 구조를 이루고 있다.
도 13에 대해서 설명한다. W막(16b)의 베이스재 경계면측에 Mo막(16a)이 형성되어 있는 경우로 W막(16b)이 치밀화하고 W막(16b)의 주위 경계면에 Mo막(16d) 및 Mo막(16e)가 형성되어 있는 경우로 표면확산을 무엇보다도 억제한 배선구조(16D)로 되어 있다.
배선구조(16D)의 제조공정을 설명한다. 우선 층간절연막(9)에 홈을 형성하고 다음으로 Mo막(16d)을 홈내부에 따라서 오목형으로 얇게 퇴적시켜 또한 Mo막(16d)의 오목형부를 매입하도록 W막(16b)을 퇴적시킨다. 퇴적막두께는 예를들면 Mo막(16d)을 10나노미터, W막을 200나노미터로 한다. 다음으로 층간절연막(9)의 홈내부 이외의 장소에 퇴적된 W막(16d), Mo막(16d)을 CMP에 의해 연마하여 제거하고 층간절연막(9)의 홈내부에 Mo막(16d) 및 W막(16c)가 매입된 구조가 형성한다. 최후에 Mo막(16e)을 퇴적시켜 Mo막(16d) 및 W막(16c)의 표면부만을 남겨두고 에칭하여 도 13과 같은 W막(16b)가 Mo막(16d) 및 Mo막(16e)에 피복된 배선구조(16D)가 형성된다.
다음으로 도 4의 공정에 이어서 도 5의 공정을 설명한다. Mo/W/Mo의 적층배선(16A)상에 층간절연막(17)을 성막한다. 층간절연막(17)을 적층구조로하는 경우는 적층한 층수분의 성막공정을 실행한다. 층간절연막(17)의 커패시터용 스루홀(20)을 Mo/W/Mo 적층배선(16A)의 중간에 위치하도록 형성한다.
도 6에서는 형성한 스루홀(20)내에 다결정실리콘막에 매입하여 CMP공정에서 층간절연막(17)상의 다결정실리콘막의 연마제거와 층간절연막(17)의 막표면의평탄화를 실행하고 다결정실리콘플러그(21)가 형성된다. 다음으로 층간절연막(22)을 성막하고 드라이에칭에 의해 커패시터용 트렌치홈(23)을 형성하고 상기 커패시터용 트렌치홈(23)내부에 따르도록 커패시터의 하부전극으로 이루어지는 다결정실리콘막(24)을 성막한다.
또한, 하부전극은 다결정실리콘막(24) 이외의 도전성재료의 막으로 구성하는 것도 가능하고 다음의 커패시터용 유전체막 형성 후의 고온열처리를 실행하여도 내열성 및 내산화성의 쇠화가 작은 백금, 르테늄등의 고융점금속과 TiN 질화 탄탈(TaN), 산화르테늄(RuO), 산화 이리듐(IrO)등의 도전성 금속화합물을 이용하여도 관계없다.
도 7에서는 우선 층간절연막(22)상의 다결정실리콘막(24a)을 CMP로 연마하는 것으로 혹은 커패시터용 트렌치홈(23)내부에 레지스트를 매입하여 다결정실리콘막(24a)을 드라이에칭하고 레지스트를 어싱등으로 제거하는 것으로 다결정실리콘에서 형성한 하부전극(24)을 각각 컵형태로 분리한다. 다음으로 산화탄탈(Ta2O5)막(25a) 비결정질상태로 두께 20nm 퇴적하고 700℃의 열처리공정에 의해 비결정질(Ta2O5)을 결정화시켜 다결정(Ta2O5)막(25b)을 형성한다.
상기 700℃의 열처리공정은 Ta2O5막(25b)가 제품사양을 만족하는 유전률을 갖게하기 위해서 불가결한 공정이지만 동시에 먼저 형성한 1층째의 배선(16A)에도 커다란 열부하가 부가된다. 1층재 배선(16A)이 W의 단층배선인 경우에는 W원자가 확산하여 W결정입계가 열리고 W배선이 단선에 이르기 쉬워졌다. 그러나 1층째 배선(16A)을 Mo막(16a) W막(16b) Mo막(16a)의 3층의 적층구조로 하는 것으로 1층째배선(16A)의 단선이 방지된다. 따라서, 1층째배선(16A)이 폭 200나노미터 이하의 미세한 배선으로 가공되어 있어도 단선하는 경우가 없기 때문에 신뢰성이 높은 반도체장치(100)를 제공하는 것이 가능해진다. 또한, 반도체장치(100)의 수율향상에 의한 코스트저감이 기대가능하다.
또한, 상기 실시예에서는 커패시터의 유전체막의 재료로서 Ta2O5를 이용하여 설명하였지만 본 발명은 고집적화된 반도체장치를 제공하는 것을 목적으로 하고 있기 때문에 당해 유전체막의 재료를 Ta2O5로 한정하는 것은 아니고 고유전률이 산화실리콘보다도 큰 재료를 대상으로 하고 있다. 예를들면 질화실리콘(Si3N4), 산화티탄(TiO2), 스트론티윰 비스마스 탄탈산화물(SrBi2Ta2O9: SBT), 티탄산 스트론티윰(SrTiO3: STO), 티탄산 바륨 스트론티윰((BaXSr1-X) TiO3: BST), 티탄산 실리콘산 아연(PB(ZrXTiO1-X)03 : PZT)등의 가운에서 선택된 재료가 주성분으로 되어 있는 유전체막을 이용하여도 관계없다. 상기 재료는 성막과정의 차이에 의해 최종적인 원자비율이 다른 경우이지만 특성적으로 유전률이 5이상으로 되어 있으면 지장을 주지 않는다.
또한, 600℃이상의 고온프로세스가 되는 공정은 유전체막을 형성하는 공정일 필요는 없고 다른 막을 형성하는 600℃이상의 프로세스가 대상이 된다.
도 8에서는 상부전극이 되는 TiN을 커패시터내부에 따라서 균일하게 퇴적되도록 CVD법을 이용하여 성막하고 드라이에칭에서 회로를 형성한다. 형성된 상부전극(26)의 표면에 층간절연막(30)을 성막하고 기판의 주변회로로의 도전을 취하기 위하여 스루홀(31)을 형성한다.
도 8의 상태까지 형성한 후 1층재배선(16A)과 2층째배선을 전기적으로 연결하는 W플러그(34)의 형성, 2층째 적층배선(38a, 38b)의 형성, 층간절연막(40)의 성막, 2,3층째의 배선간 및 커패시터상부전극(26)과 3층째 배선간을 전기적으로 연결하는 W플러그(44a, 44b)의 형성, 3층째의 적층배선(48a, 48b)의 형성, 반도체장치(100) 전체를 보호하는 실리콘산화막(49), 질화실리콘막(50)의 성막, 반도체장치(100)에서 외부로 전기적접속을 취하기 위한 개구부의 형성(미도시)등의 공정을 거쳐서, 도 1에 도시한바와 같은 커패시터의 기판측에 폭 200나노미터 이하의 미세한 1층째 배선(16A)이 형성되어 있어도 높은 신뢰성을 갖는 반도체장치(100)가 완성한다.
최종적으로는 칩사이즈에서의 패키지화와 도 9에 나타나는 바와 같은 형의 패키지화가 실행된다. 도 9는 반도체장치(100)를 수지(101)로 봉입한 에이다. 다이패드(102)상에 반도체장치(100)가 접착되고 반도체장치(100)상에는 본딩와이어(103)가 접속되어 있다. 본딩와이어(103)는 판독프레임(104)에도 접속되고 외부로의 신호의 입출력을 실행한다.
이들의 경우에서 본 발명을 이용하는 것으로 신뢰성이 높은 반도체장치를 제고하는 것이 가능해진다.
본 발명에 의하면 상기 W배선이 Mo막으로 샌드위치된 구조의 특성으로 600℃ 이상의 열이력을 받아도 결정입자내와 입계에서의 확산이 억제되어 적층배선의 단선등이 방지되고 Mo막은 W와 가까운 격자간격을 갖는 재료로 이루어지는 막이라면 필히 한정된 Mo일 필요는 없고 W원자의 확산을 억제하는 효과가 있는 재료이면 좋다. 예를들면 Mo를 원자비율로 99%이상 포함하는 질화몰리브덴 Mo를 원자비율로 40% 이상 포함하는 탄화몰리브덴 Mo를 원자 비율로 40%이상 포함하는 불소화몰리브덴 W를 원자비율로 40%이상 포함하는 질화텅스텐 W를 원자비율로 40%이상 포함하는 탄화텅스텐 W를 원자비율로 40%이상 포함하는 불소화 텅스텐등의 재료로 이루어져도 관계가 없어 반도체장치의 단선에 대한 신뢰성이 크게 향상한다.

Claims (7)

  1. 실리콘기판과,
    상기 실리콘기판상에 형성된 층간절연막과,
    상기 층간절연막의 표면에 형성된 몰리브덴을 주요원소로 한 제 1의 도전성막과,
    상기 제 1의 도전성막의 표면에 형성된 텅스텐을 주요원소로 한 제 2의 도전성막과,
    상기 제 2의 도전성막의 표면에 형성된 몰리브덴을 주요원소로 한 제 2의 도전성막을 구비하고,
    상기 제 1의 도전성막과, 상기 제 2의 도전성막과, 상기 제 3의 도전성막으로 적층배선을 형성하여 이루는 것을 특징으로 하는 반도체장치.
  2. 실리콘기판과,
    상기 실리콘기판상에 형성된 제 1의 절연막과,
    상기 제 1의 절연막의 표면에 형성된 몰리브덴을 주요원소로 한 제 1의 도전성막과,
    상기 제 1의 도전성막의 표면에 형성된 텅스텐을 주요원소로 한 제 2의 도전성막과,
    상기 제 2의 도전성막의 표면에 형성된 몰리브덴을 주요원소로 한 제 2의 도전성막을 구비하고,
    상기 제 1의 도전성막과, 상기 제 2의 도전성막과, 상기 제 3의 도전성막으로 적층배선을 형성하여 이루고,
    상기 적층배선의 표면에 제 2의 절연막이 퇴적되어 있고,
    상기 제 2의 절연막의 상기 적층배선과는 반대측에 용량소자용 유전체막이 퇴적되어 있는 것을 특징으로 하는 반도체장치.
  3. 실리콘기판과,
    상기 실리콘기판상에 형성된 층간절연막과,
    상기 층간절연막의 표면에 형성된 텅스텐을 주요원소로 한 제 2의 도전성막과,
    상기 제 2의 도전성막의 표면에 형성된 몰리브덴을 주요원소로 한 제 4의 도전성막과,
    상기 제 4의 도전성막의 표면에 형성된 텅스텐을 주요원소로 한 제 5의 도전성막을 구비한 것을 특징으로 하는 반도체장치.
  4. 실리콘기판과,
    상기 실리콘기판상에 형성된 제 1의 절연막과,
    상기 제 1의 절연막의 표면에 형성된 텅스텐을 주요원소로 한 제 2의 도전성막과 몰리브덴을 주요원소로 한 제 4의 도전성막과 텅스텐을 주요원소로하는 제 5의 도전성막이 차례로 퇴적하여 형성된 적층배선과,
    상기 적층배선의 표면에 형성된 제 2의 절연막과,
    상기 제 2의 절연막의 상기 적층배선과는 반대측으로 형성된 용량소자용 유전체막을 구비한 것을 특징으로 하는 반도체장치.
  5. 실리콘기판과,
    상기 실리콘기판상에 형성된 제 1의 절연막과,
    상기 제 1의 절연막의 표면에 형성된 홈과,
    상기 홈의 내표면에 따라서 오목형으로 퇴적된 주요원소가 몰리브덴인 제 6의 도전성박막과,
    상기 제 6의 도전성박막의 오목부내측 표면에 형성된 주요원소를 텅스텐으로 하는 제 2의 도전성박막과,
    상기 제 2의 도전성박막의 표면에 퇴적된 주요원소를 몰리브덴으로 하는 제 7의 도전성박막을 구비하고,
    상기 제 6의 도전성박막과 상기 제 2의 도전성박막과 상기 제 7의 도전성박막으로 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 실리콘기판과,
    상기 실리콘기판상에 표면퇴적된 홈이 형성된 제 1의 절연막과,
    상기 제 1의 절연막의 홈내측에 퇴적된 주요원소가 텅스텐인 제 2의 도전성박막과,
    상기 제 1의 절연막과 상기 제 2의 도전성박막의 경계면에 퇴적된 주요원소가 몰리브덴인 제 6의 도전성박막과 상기 제 2의 도전성박막의 표면에 형성된 제 7의 도전성박막을 구비하여,
    상기 제 2의 도전성박막과 상기 제 6의 도전성박막과 상기 제 7의 도전성박막에 의해 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 텅스텐을 포함하는 재료로 이루는 적층배선을 가지는 반도체장치에 있어서,
    실리콘기판상에 표면에 홈이 형성된 제 1의 절연막이 퇴적되고,
    상기 제 1의 절연막의 홈내측에는 주요원소가 텅스텐인 제 2의 도전성박막이 퇴적되어 있고,
    상기 제 1의 절연막과 상기 제 2의 도전성박막의 경계면에 주요원소가 몰리브덴인 제 6의 도전성박막이 형성되어 있고,
    상기 제 2의 도전성박막의 표면에 상기 제 2의 도전성박막 및 제 6의 도전성박막이 접하도록 제 7의 도전성박막이 형성되어 있고,
    상기 제 2의 도전성박막 및 상기 제 6의 도전성박막 및 제 7의 도전성박막에 의해 배선이 형성되어 있고 또한 상기 배선의 표면에 제 2의 절연막이 퇴적되어 있고,
    또한, 상기 제 2의 절연막의 표면측에 용량소자용 유전체막이 퇴적되어 있는 것을 특징으로 하는 반도체장치.
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